CN107706097B - 半导体器件结构及其制备方法 - Google Patents
半导体器件结构及其制备方法 Download PDFInfo
- Publication number
- CN107706097B CN107706097B CN201710828005.7A CN201710828005A CN107706097B CN 107706097 B CN107706097 B CN 107706097B CN 201710828005 A CN201710828005 A CN 201710828005A CN 107706097 B CN107706097 B CN 107706097B
- Authority
- CN
- China
- Prior art keywords
- wafer
- mos device
- area
- characteristic size
- mos
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000002360 preparation method Methods 0.000 title claims abstract description 30
- 238000010884 ion-beam technique Methods 0.000 claims abstract description 49
- 125000001475 halogen functional group Chemical group 0.000 claims abstract description 29
- 238000002513 implantation Methods 0.000 claims abstract description 20
- 238000009826 distribution Methods 0.000 claims abstract description 13
- 238000005468 ion implantation Methods 0.000 claims abstract description 12
- 239000007943 implant Substances 0.000 claims description 36
- 238000002347 injection Methods 0.000 claims description 30
- 239000007924 injection Substances 0.000 claims description 30
- 230000008859 change Effects 0.000 claims description 8
- 239000002019 doping agent Substances 0.000 claims description 4
- 239000000758 substrate Substances 0.000 claims description 2
- 239000000126 substance Substances 0.000 claims 3
- -1 halo ions Chemical class 0.000 abstract 3
- 235000012431 wafers Nutrition 0.000 description 135
- 238000010586 diagram Methods 0.000 description 17
- 239000000243 solution Substances 0.000 description 11
- 238000000034 method Methods 0.000 description 10
- 230000000694 effects Effects 0.000 description 7
- 239000002245 particle Substances 0.000 description 4
- 238000002955 isolation Methods 0.000 description 3
- 238000005259 measurement Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 239000000523 sample Substances 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 230000005611 electricity Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 230000007812 deficiency Effects 0.000 description 1
- 239000004744 fabric Substances 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 230000002045 lasting effect Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种半导体器件结构及其制备方法,包括如下步骤:1)提供一晶圆,晶圆内形成有若干个MOS器件,其中,至少两个MOS器件具有不同的特征尺寸;2)量测得到晶圆内MOS器件的特征尺寸的分布;3)使晶圆沿平行于其表面的方向移动,并使用离子束以扫描的方式对各MOS器件进行晕环离子注入,离子束扫描的方向与晶圆移动的方向相垂直;其中,对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量。本发明的半导体器件结构的制备方法,通过控制对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量,可以使得晶圆上的MOS器件具有概呈相同的电气特性。
Description
技术领域
本发明属于半导体制造技术领域,特别是涉及一种半导体器件结构及其制备方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)结构被广泛的运用于半导体集成电路(IC)的制程中,MOSFET器件的的电气特性与栅极氧化层的厚度(GOX THK)、源/漏极间距离(关键尺寸,即MOSFET器件的栅极宽度,亦即MOSFET器件中源漏区之间的沟道长度)与离子注入工艺有着密切的关系。
为了减小器件的沟道效应,目前一般均会对MOSFET器件进行晕环离子注入(Haloimplant),以在MOSFET器件的沟道内形成环形晕环注入区域。请参阅图1,,其中,图1中所述晶圆11右侧的竖直实线双箭头表示所述晶圆11移动的方向,所述晶圆11左侧的水平虚线双箭头表示所述离子束12的扫描方向,现有对MOSFET器件的具体方法为:将晶圆11竖直放入离子注入机台内,所述晶圆11待注入面朝向离子束12的方向;在使用离子束12对所述晶圆11的表面进行晕环离子注入的同时,所述晶圆11上下运动,且所述离子束12在扫描电极13的作用下左右来回,以从上至下、从左至右对所述晶圆11进行晕环离子注入。对所述晶圆11进行晕环离子注入的过程中,所述晕环注入区域内的离子注入剂量与晶圆11上下移动的移动速率及离子束12左右扫描的频率有关,为了使得在所述晶圆11内注入的剂量分布均匀,一般会控制所述晶圆11上下移动的移动速率及所述离子束12左右扫描的频率为一常数,如图2所示,其中,图2中实线表示晶圆移动速率,虚线表示离子束扫描频率。
然而,随着动态随机存储器(DRAM)的工艺持续微缩至纳米等级后,由于源极与漏极的距离持续微缩,光刻与刻蚀制程上的微小变化对芯片的器件的影响也是越来越不可忽视。在MOSFET结构中,其关键尺寸在12寸芯片内的均一性对芯片的良率影响甚剧,但在光刻与刻蚀的制程精度极限下导致的芯片内均一性差异的存在,一直是制程良率提升的挑战课题。
发明内容
鉴于以上所述现有技术的缺点,本发明的目的在于提供一种半导体器件结构及其制备方法,用于解决现有技术中存在的芯片内的各晶体管结构的关键尺寸不均一而导致的芯片的良率较低的问题。
为实现上述目的及其它相关目的,本发明提供一种半导体器件结构的制备方法,所述半导体器件结构的制备方法包括如下步骤:
1)提供一晶圆,所述晶圆内形成有若干个MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;
2)量测得到所述晶圆内所述MOS器件的特征尺寸的分布;
3)使所述晶圆沿平行于其表面的方向移动,并使用离子束以扫描的方式对各所述MOS器件进行晕环离子注入,所述离子束扫描的方向与所述晶圆移动的方向相垂直;其中,对特征尺寸大的所述MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的所述MOS器件进行晕环离子注入的注入剂量,以使得所述晶圆上的所述MOS器件具有概呈相同的电气特性。
作为本发明的一种优选方案,步骤3)中,所述晶圆在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率大于在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率,且所述离子束在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率与在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率相同。
作为本发明的一种优选方案,步骤3)中,所述晶圆在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率与在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率相同,且所述离子束在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率小于在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率。
作为本发明的一种优选方案,步骤3)中,所述晶圆在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率大于在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率,且所述离子束在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率小于在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率。
作为本发明的一种优选方案,所述晶圆的表面包括第一区域及位于所述第一区域外围的第二区域,其中,所述第一区域内的所述MOS器件的特征尺寸均相同,所述第二区域内所述MOS器件的特征尺寸自所述第一区域至所述晶圆的边缘逐渐减小,且所述第二区域内的所述MOS器件的最大特征尺寸小于或等于所述第一区域内的所述MOS器件的特征尺寸。
作为本发明的一种优选方案,步骤3)包括如下步骤:
3-1)沿所述晶圆移动的方向将所述晶圆的表面划分为第一扫描区域及第二扫描区域,其中,所述第一扫描区域位于所述晶圆的中部,且所述第一扫描区域的宽度等于所述第一区域的宽度;所述第二扫描区域位于所述第一扫描区域的两侧;
3-2)使所述晶圆沿平行于其表面的方向以第一移动速率移动,且使用所述离子束以第一扫描频率对所述第二扫描区域进行晕环离子注入;
3-3)对位于所述第一扫描区域一侧的所述第二扫描区域扫描注入完毕后,使所述晶圆沿平行于其表面的方向以第二移动速率移动,且使用所述离子束以第二扫描频率对所述第一扫描区域进行晕环离子注入;其中,所述第二移动速率大于或等于所述第一移动速率,且所述第二扫描频率小于或等于所述第一扫描频率;
3-4)对所述第一扫描区域扫描注入完毕后,使所述晶圆沿平行于其表面的方向以第一移动速率移动,且使用所述离子束以第一扫描频率对所述第一扫描区域另一侧的所述第二扫描区域进行晕环离子注入;
3-5)将所述晶圆沿其周向旋转45°至90°;
3-6)重复步骤3-1)~步骤3-4)一次。
作为本发明的一种优选方案,步骤3-6)之后还包括重复步骤3-5)~步骤3-6)至少一次的步骤,以在所述晶圆内形成同心圆、四角形、六角形、八角形或由圆心至边缘渐变的掺杂区域。
作为本发明的优选方案,所述晶圆内,不同所述掺杂区域的掺杂剂量相差1%~100%。
作为本发明的一种优选方案,所述晶圆的移动方向为竖直方向,所述离子束的扫描方向为水平。
本发明还提供一种半导体器件结构,所述半导体器件结构包括:
若干个间隔排布的MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;各所述MOS器件的沟道内均形成有环形的晕环注入区域,所述晕环注入区域内的离子注入浓度反比对应于所述MOS器件的特征尺寸。
作为本发明的一种优选方案,相对特征尺寸大的所述MOS器件内的所述晕环注入区域内的离子注入浓度小于相对特征尺寸小的所述MOS器件内的所述晕环注入区域内的离子注入浓度,以确保所述MOS器件具有概呈相同的电气特性。
作为本发明的一种优选方案,所述晶圆的表面包括第一区域及位于所述第一区域外围的第二区域;其中,所述第一区域内的所述MOS器件的特征尺寸均相同,所述第二区域内所述MOS器件的特征尺寸自所述第一区域至所述晶圆的边缘逐渐减小,且所述第二区域内的所述MOS器件的最大特征尺寸小于或等于所述第一区域内的所述MOS器件的特征尺寸。
作为本发明的一种优选方案,所述MOS器件包括位在一半导体衬底中的有源区以及设置在所述有源区上的栅极,所述有源区包括一源极注入区域注入区域及漏极注入区域注入区域,所述晕环注入区域间隔于所述源极注入区域注入区域至所述栅极之间以及所述漏极注入区域注入区域至所述栅极之间。
如上所述,本发明提供的半导体器件结构及其制备方法,具有以下有益效果:本发明的半导体器件结构的制备方法,通过控制对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量,可以使得晶圆上各MOS器件具有概呈相同的电气特性。
附图说明
图1显示为现有技术中对晶圆进行晕环粒子注入的结构示意图。
图2显示为显示为现有技术中对晶圆进行一个周期的晕环粒子注入过程中晶圆移动速率及离子束扫描频率随时间变化的示意图,其中,实线表示晶圆移动速率,虚线表示离子束扫描频率。
图3显示为本发明实施例一中实施例一中提供的半导体器件结构的制备方法的流程示意图。
图4显示为本发明实施例一中提供的晶圆内的MOS器件的截面结构示意图。
图5显示为本发明实施例一中提供的晶圆依据其内部的MOS器件的特征尺寸人为划分为两个区域的俯视结构示意图。
图6显示为本发明实施例一中提供的晶圆内的MOS器件的特征尺寸的分布示意图。
图7显示为本发明实施例一中对晶圆进行晕环粒子注入的结构示意图。
图8显示为本发明实施例一中提供的晶圆依据其内部的MOS器件的特征尺寸人为划分为两个注入区域的俯视结构示意图。
图9至图11显示为本发明实施例一中对提供的晶圆进行一个周期的晕环粒子注入过程中晶圆移动速率及离子束扫描频率随时间变化的示意图,其中,实线表示晶圆移动速率,虚线表示离子束扫描频率。
图12显示为本发明实施例一中提供的晶圆进行四次旋转注入后的注入效果俯视结构示意图。
图13显示为本发明实施例一中提供的晶圆进行八次旋转注入后的注入效果俯视结构示意图。
图14显示为本发明实施例一中提供的晶圆内离子注入的注入剂量分布示意图。
图15显示为本发明实施例一中提供的半导体器件结构的制备方法制备的位于晶圆内的MOS器件的截面结构示意图。
组件标号说明
11 晶圆
12 离子束
13 扫描电极
21 晶圆
211 第一区域
212 第二区域
213 第一扫描区域
214 第二扫描区域
22 栅极
23 源极注入区域
24 漏极注入区域
25 晕环注入区域
26 浅沟槽隔离结构
27 离子束
28 扫描电极
具体实施方式
以下通过特定的具体实例说明本发明的实施方式,本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其它优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用,本说明书中的各项细节也可以基于不同观点与应用,在没有背离本发明的精神下进行各种修饰或改变。
请参阅图3至图15。需要说明的是,本实施例中所提供的图示仅以示意方式说明本发明的基本构想,虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制,其实际实施时各组件的形态、数量及比例可为一种随意的改变,且其组件布局形态也可能更为复杂。
实施例一
请参阅图1,本发明提供一种半导体器件结构的制备方法,所述半导体器件结构的制备方法包括如下步骤:
1)提供一晶圆,所述晶圆内形成有若干个MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;
2)量测得到所述晶圆内所述MOS器件的特征尺寸的分布;
3)使所述晶圆沿平行于其表面的方向移动,并使用离子束以扫描的方式对各所述MOS器件进行晕环离子注入,所述离子束扫描的方向与所述晶圆移动的方向相垂直;其中,对特征尺寸大的所述MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的所述MOS器件进行晕环离子注入的注入剂量,以使得所述晶圆上的所述MOS器件具有概呈相同的电气特性。
在步骤1)中,请参阅图3中的S1步骤及图4及图5,提供一晶圆21,所述晶圆21内形成有若干个MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸。
作为示例,相邻所述MOS器件由位于所述晶圆21内的浅沟槽隔离结构26隔离开,各所述MOS器件均包括位于所述晶圆21内的有源区以及设置于所述有源区上的栅极22,所述有源区包括一源极注入区域23及一漏极注入区域24。
需要说明的是,图4中仅以两个具有不同特征尺寸的MOS器件作为示例,其中,图4中左侧的所述MOS器件的特征尺寸d1大于右侧的所述MOS器件的特征尺寸d2。
作为示例,不同特征尺寸的所述MOS器件可以在所述晶圆21内任意分布,优选地,本实施例中,如图5所示,所述晶圆21的表面可以包括第一区域211及位于所述第一区域211外围的第二区域212,其中,所述第一区域211内的所述MOS器件的特征尺寸均相同,所述第二区域212内所述MOS器件的特征尺寸自所述第一区域211至所述晶圆21的边缘逐渐减小,且所述第二区域212内的所述MOS器件的最大特征尺寸小于或等于所述第一区域211内的所述MOS器件的特征尺寸。当然,在其他示例中,不同特征尺寸的MOS器件在所述晶圆21内也可以根据实际需要进行分布,上述仅为一示例,并不对特征尺寸的MOS器件在所述晶圆21内的分布做具体限定。
在步骤2)中,请参阅图3中的S2步骤及图6,量测得到所述晶圆21内所述MOS器件的特征尺寸的分布。
作为示例,可以采用量测机台对所述晶圆21内所述MOS器件的特征尺寸进行量测,以得到所述晶圆21内所述MOS器件的特征尺寸的分布。采用量测机台对所述晶圆21内所述MOS器件的特征尺寸进行量测为本领域人员所熟知,此处不再累述。
以上述所述晶圆21的表面可以包括第一区域211及位于所述第一区域211外围的第二区域212作为示例,量测得到的所述晶圆21内所述MOS器件的特征尺寸的分布如图6所示,由图6可知,自所述晶圆21的边缘至所述第一区域211与所述第二区域212的交界处,该区域内的所述MOS器件的特征尺寸逐渐增大,位于所述的第一区域212内的所述MOS器件的特征尺寸保持一恒定值,且所述第二区域212内的所述MOS器件的最大特征尺寸小于或等于所述第一区域211内的所述MOS器件的特征尺寸。
在步骤3)中,请参阅图3中的S3步骤及图7至图15,使所述晶圆21沿平行于其表面的方向移动,并使用离子束27以扫描的方式对各所述MOS器件进行晕环离子注入,所述离子束27扫描的方向与所述晶圆21移动的方向相垂直;其中,对特征尺寸大的所述MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的所述MOS器件进行晕环离子注入的注入剂量,以使得所述晶圆上的所述MOS器件具有概呈相同的电气特性。
作为示例,如图7所示,将所述晶圆21竖直置于离子注入设备内,所述晶圆21的待注入面朝向离子束27所在的方向;在使用离子束27对所述晶圆21的表面进行晕环离子注入的同时,所述晶圆21上下运动,且所述离子束27在扫描电极28的作用下左右往返扫描,以从上至下、从左至右对所述晶圆21进行晕环离子注入。其中,图7中所述晶圆21右侧的竖直实线双箭头表示所述晶圆21移动的方向,所述晶圆21左侧的水平虚线双箭头表示所述离子束27的扫描方向。
在一示例中,所述晶圆21在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率大于在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率,且所述离子束27在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率与在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率相同。
在另一示例中,所述晶圆21在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率与在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率相同,且所述离子束27在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率小于在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率。
在又一示例中,所述晶圆21在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率大于在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率,且所述离子束27在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率小于在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率。
以上述所述晶圆21的表面包括所述第一区域211及所述第二区域212作为示例,步骤3)包括如下步骤:
3-1)沿所述晶圆21移动的方向将所述晶圆21的表面划分为第一扫描区域213及第二扫描区域214,其中,所述第一扫描区域213位于所述晶圆21的中部,且所述第一扫描区域213的宽度等于所述第一区域211的宽度;所述第二扫描区域214位于所述第一扫描区域213的两侧,如图8所示;
3-2)使所述晶圆21沿平行于其表面的方向以第一移动速率移动,且使用所述离子束27以第一扫描频率对一所述第二扫描区域214进行晕环离子注入;
3-3)对位于所述第一扫描区域213一侧的所述第二扫描区域214扫描注入完毕后,使所述晶圆21沿平行于其表面的方向以第二移动速率移动,且使用所述离子束27以第二扫描频率对所述第一扫描区域213进行晕环离子注入;其中,所述第二移动速率大于或等于所述第一移动速率,且所述第二扫描频率小于或等于所述第一扫描频率;具体表现为:在一示例中,所述第二移动速率大于所述第一移动速率,且所述第二扫描频率等于所述第一扫描频率,如图9所示;在另一示例中,所述第二移动速率等于所述第一移动速率,且所述第二扫描频率小于所述第一扫描频率,如图10所示;在又一示例中,所述第二移动速率大于所述第一移动速率,且所述第二扫描频率小于所述第一扫描频率,如图11所示;
3-4)对所述第一扫描区域213扫描注入完毕后,使所述晶圆21沿平行于其表面的方向以第一移动速率移动,且使用所述离子束27以第一扫描频率对所述第一扫描区域213另一侧的所述第二扫描区域214进行晕环离子注入;
3-5)将所述晶圆21沿其周向旋转45°至90°,优选地,本实施例中,将所述晶圆21沿其周向旋转90°;
3-6)重复步骤3-1)~步骤3-4)一次。
作为示例,步骤3-6)之后还包括重复步骤3-5)~步骤3-6)至少一次的步骤,以在所述晶圆内形成同心圆、四角形、六角形、八角形或由圆心至边缘渐变的掺杂区域。
在一示例中,重复步骤3-5)~步骤3-6)两次,即将所述晶圆21依次进行三次90°旋转(即第一次注入后将所述晶圆21转至90°进行第二次注入,第二次注入后将所述晶圆21转至180°进行第三次注入,第三次注入后将所述晶圆21转至270°进行第四次注入,第四次注入后将所述晶圆21转回至0°),即可得到注入效果俯视结构示意图如图12所示的晶圆。
在另一示例中,重复步骤3-5)~步骤3-6)七次,即将所述晶圆21依次进行七次45°旋转,即可得到注入效果俯视结构示意图如图13所示的晶圆。不断重复重复步骤3-5)~步骤3-6),最终即可得到注入剂量分布如图14所示的晶圆。此时,所述晶圆21内的所述MOS器件的结构如图15所示,此时,所述MOS器件的沟道内形成有晕环注入区域25,且图15中左侧的所述MOS器件中的所述晕环注入区域25内的离子注入剂量小于右侧的所述MOS器件中的所述晕环注入区域25内的离子注入剂量。
由于对所述晶圆21进行晕环离子注入的过程中,所述晕环注入区域内的离子注入剂量与晶圆21上下移动的移动速率及离子束27左右扫描的频率有关,通过调节所述晶圆21的移动速率及所述离子束27的扫描频率即可实现对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量,可以使得所述晶圆21上的MOS器件具有概呈相同的电气特性(阈值电压及漏极饱和电流)。需要说明的是,所述晶圆21上的MOS器件具有概呈相同的电气特性是指所述晶圆21上的各所述MOS器件的电气特性实质相同或存在一在允许范围内的差异。
作为示例,通过控制所述晶圆21的移动速率及所述离子束27的扫描频率,在所述晶圆21内,可以实现不同掺杂区域的掺杂剂量相差1%~100%。
实施例二
请结合实施例一继续参阅图4至图15,本发明还提供一种半导体器件结构,所述半导体器件结构由实施例一中所述的制备方法制备而得到,所述半导体器件结构包括:若干个间隔排布的MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;各所述MOS器件的沟道内均形成有环形的晕环注入区域25,所述晕环注入区域25内的离子注入浓度反比对应于所述MOS器件的特征尺寸。
作为示例,相对特征尺寸大的所述MOS器件内的所述晕环注入区域25内的离子注入浓度小于相对特征尺寸小的所述MOS器件内的所述晕环注入区域25的离子注入浓度,,以确保所述晶圆21上的所述MOS器件具有概呈相同的电气特性。
需要说明的是,所述晶圆21上的MOS器件具有概呈相同的电气特性是指所述晶圆21上的各所述MOS器件的电气特性实质相同或存在一在允许范围内的差异。
作为示例,相邻所述MOS器件由位于所述晶圆21内的浅沟槽隔离结构26隔离开,各所述MOS器件均包括位于所述晶圆21内的有源区以及设置于所述有源区上的栅极22,所述有源区包括一源极注入区域23及一漏极注入区域24,所述晕环注入区域25间隔于所述源极注入区域23至所述栅极22之间以及所述漏极注入区域24至所述栅极22之间。
需要说明的是,图4中仅以两个具有不同特征尺寸的MOS器件作为示例,其中,图2中左侧的所述MOS器件的特征尺寸d1大于右侧的所述MOS器件的特征尺寸d2。
作为示例,不同特征尺寸的所述MOS器件可以在所述晶圆21内任意分布,优选地,本实施例中,如图5所示,所述晶圆21的表面可以包括第一区域211及位于所述第一区域211外围的第二区域212,其中,所述第一区域211内的所述MOS器件的特征尺寸均相同,所述第二区域212内所述MOS器件的特征尺寸自所述第一区域211至所述晶圆21的边缘逐渐减小,且所述第二区域212内的所述MOS器件的最大特征尺寸小于或等于所述第一区域211内的所述MOS器件的特征尺寸。当然,在其他示例中,不同特征尺寸的MOS器件在所述晶圆21内也可以根据实际需要进行分布,上述仅为一示例,并不对特征尺寸的MOS器件在所述晶圆21内的分布做具体限定。
综上所述,本发明提供一种半导体器件结构及其制备方法,所述半导体器件结构的制备方法包括如下步骤:1)提供一晶圆,所述晶圆内形成有若干个MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;2)量测得到所述晶圆内所述MOS器件的特征尺寸的分布;3)使所述晶圆沿平行于其表面的方向移动,并使用离子束以扫描的方式对各所述MOS器件进行晕环离子注入,所述离子束扫描的方向与所述晶圆移动的方向相垂直;其中,对特征尺寸大的所述MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的所述MOS器件进行晕环离子注入的注入剂量,以使得所述晶圆上的所述MOS器件具有概呈相同的电气特性。本发明的半导体器件结构的制备方法,通过控制对特征尺寸大的MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的MOS器件进行晕环离子注入的注入剂量,可以使得晶圆内各MOS器件具有概呈相同的电气特性。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下,对上述实施例进行修饰或改变。因此,举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变,仍应由本发明的权利要求所涵盖。
Claims (14)
1.一种半导体器件结构的制备方法,其特征在于,所述半导体器件结构的制备方法包括如下步骤:
1)提供一晶圆,所述晶圆内形成有若干个MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;
2)量测得到所述晶圆内所述MOS器件的特征尺寸的分布;
3)使所述晶圆沿平行于其表面的方向移动,并使用离子束以扫描的方式对各所述MOS器件进行晕环离子注入,所述离子束扫描的方向与所述晶圆移动的方向相垂直;其中,对特征尺寸大的所述MOS器件进行晕环离子注入的注入剂量小于对特征尺寸小的所述MOS器件进行晕环离子注入的注入剂量,以使得所述晶圆上的所述MOS器件具有概呈相同的电气特性。
2.根据权利要求1所述的半导体器件结构的制备方法,其特征在于,步骤3)中,所述晶圆在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率大于在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率,且所述离子束在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率与在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率相同。
3.根据权利要求1所述的半导体器件结构的制备方法,其特征在于,步骤3)中,所述晶圆在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率与在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率相同,且所述离子束在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率小于在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率。
4.根据权利要求1所述的半导体器件结构的制备方法,其特征在于,步骤3)中,所述晶圆在对特征尺寸大的所述MOS器件进行晕环离子注入时的移动速率大于在对特征尺寸小的所述MOS器件进行晕环离子注入时的移动速率,且所述离子束在对特制尺寸大的所述MOS器件进行晕环离子注入时的扫描频率小于在对特征尺寸小的所述MOS器件进行晕环离子注入时的扫描频率。
5.根据权利要求1所述的半导体器件结构的制备方法,其特征在于,所述晶圆的表面包括第一区域及位于所述第一区域外围的第二区域,其中,所述第一区域内的所述MOS器件的特征尺寸均相同,所述第二区域内所述MOS器件的特征尺寸自所述第一区域至所述晶圆的边缘逐渐减小,且所述第二区域内的所述MOS器件的最大特征尺寸小于或等于所述第一区域内的所述MOS器件的特征尺寸。
6.根据权利要求5所述的半导体器件结构的制备方法,其特征在于,步骤3)包括如下步骤:
3-1)沿所述晶圆移动的方向将所述晶圆的表面划分为第一扫描区域及第二扫描区域,其中,所述第一扫描区域位于所述晶圆的中部,且所述第一扫描区域的宽度等于所述第一区域的宽度;所述第二扫描区域位于所述第一扫描区域的两侧;
3-2)使所述晶圆沿平行于其表面的方向以第一移动速率移动,且使用所述离子束以第一扫描频率对所述第二扫描区域进行晕环离子注入;
3-3)对位于所述第一扫描区域一侧的所述第二扫描区域扫描注入完毕后,使所述晶圆沿平行于其表面的方向以第二移动速率移动,且使用所述离子束以第二扫描频率对所述第一扫描区域进行晕环离子注入;其中,所述第二移动速率大于或等于所述第一移动速率,且所述第二扫描频率小于或等于所述第一扫描频率;
3-4)对所述第一扫描区域扫描注入完毕后,使所述晶圆沿平行于其表面的方向以第一移动速率移动,且使用所述离子束以第一扫描频率对所述第一扫描区域另一侧的所述第二扫描区域进行晕环离子注入;
3-5)将所述晶圆沿其周向旋转45°至90°;
3-6)重复步骤3-1)~步骤3-4)一次。
7.根据权利要求6所述的半导体器件结构的制备方法,其特征在于,步骤3-6)之后还包括重复步骤3-5)~步骤3-6)至少一次的步骤,以使得所述晶圆内的掺杂剂量由圆心至边缘渐变。
8.根据权利要求6所述的半导体器件结构的制备方法,其特征在于,步骤3-6)之后还包括重复步骤3-5)~步骤3-6)至少一次的步骤,以在所述晶圆内形成同心圆、四角形、六角形或八角形的掺杂区域。
9.根据权利要求8所述的半导体器件结构的制备方法,其特征在于,所述晶圆内,不同所述掺杂区域的掺杂剂量相差1%~100%。
10.根据权利要求1所述的半导体器件结构的制备方法,其特征在于,所述晶圆的移动方向为竖直方向,所述离子束的扫描方向为水平。
11.一种半导体器件结构,其特征在于,所述半导体器件结构包括:
若干个间隔排布的MOS器件,其中,至少两个所述MOS器件具有不同的特征尺寸;各所述MOS器件的沟道内均形成有环形的晕环注入区域,所述晕环注入区域内的离子注入浓度反比对应于所述MOS器件的特征尺寸。
12.根据权利要求11所述的半导体器件结构,其特征在于,相对特征尺寸大的所述MOS器件内的所述晕环注入区域内的离子注入浓度小于相对特征尺寸小的所述MOS器件内的所述晕环注入区域内的离子注入浓度,以确保所述MOS器件具有概呈相同的电气特性。
13.根据权利要求12所述的半导体器件结构,其特征在于,晶圆的表面包括第一区域及位于所述第一区域外围的第二区域;其中,所述第一区域内的所述MOS器件的特征尺寸均相同,所述第二区域内所述MOS器件的特征尺寸自所述第一区域至所述晶圆的边缘逐渐减小,且所述第二区域内的所述MOS器件的最大特征尺寸小于或等于所述第一区域内的所述MOS器件的特征尺寸。
14.根据权利要求11、12或13所述的半导体器件结构,其特征在于,所述MOS器件包括位在一半导体衬底中的有源区以及设置在所述有源区上的栅极,所述有源区包括一源极注入区域及漏极注入区域,所述晕环注入区域间隔于所述源极注入区域至所述栅极之间以及所述漏极注入区域至所述栅极之间。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710828005.7A CN107706097B (zh) | 2017-09-14 | 2017-09-14 | 半导体器件结构及其制备方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201710828005.7A CN107706097B (zh) | 2017-09-14 | 2017-09-14 | 半导体器件结构及其制备方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN107706097A CN107706097A (zh) | 2018-02-16 |
CN107706097B true CN107706097B (zh) | 2019-03-22 |
Family
ID=61171730
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201710828005.7A Active CN107706097B (zh) | 2017-09-14 | 2017-09-14 | 半导体器件结构及其制备方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN107706097B (zh) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112259448B (zh) * | 2020-10-14 | 2022-11-29 | 上海华力集成电路制造有限公司 | 栅极形成后的离子注入方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101243556A (zh) * | 2005-08-22 | 2008-08-13 | 国际商业机器公司 | 包括受应力的栅极金属硅化物层的高性能mosfet及其制作方法 |
CN101728263A (zh) * | 2008-10-24 | 2010-06-09 | 中芯国际集成电路制造(上海)有限公司 | 控制源/漏结电容的方法和pmos晶体管的形成方法 |
CN102737995A (zh) * | 2011-04-01 | 2012-10-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
CN104347501A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7250647B2 (en) * | 2003-07-03 | 2007-07-31 | Micron Technology, Inc. | Asymmetrical transistor for imager device |
KR100574172B1 (ko) * | 2003-12-23 | 2006-04-27 | 동부일렉트로닉스 주식회사 | 반도체 소자의 제조방법 |
CN100442463C (zh) * | 2005-09-07 | 2008-12-10 | 上海华虹Nec电子有限公司 | 一种改善器件阈值电压分布的方法 |
CN102110609B (zh) * | 2009-12-23 | 2013-02-20 | 中国科学院微电子研究所 | 高性能半导体器件及其形成方法 |
-
2017
- 2017-09-14 CN CN201710828005.7A patent/CN107706097B/zh active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN101243556A (zh) * | 2005-08-22 | 2008-08-13 | 国际商业机器公司 | 包括受应力的栅极金属硅化物层的高性能mosfet及其制作方法 |
CN101728263A (zh) * | 2008-10-24 | 2010-06-09 | 中芯国际集成电路制造(上海)有限公司 | 控制源/漏结电容的方法和pmos晶体管的形成方法 |
CN102737995A (zh) * | 2011-04-01 | 2012-10-17 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的制作方法 |
CN104347501A (zh) * | 2013-08-07 | 2015-02-11 | 中芯国际集成电路制造(上海)有限公司 | 半导体器件的形成方法 |
Also Published As
Publication number | Publication date |
---|---|
CN107706097A (zh) | 2018-02-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN107710417B (zh) | 半导体装置的制造方法 | |
CN107204271A (zh) | 离子注入方法及离子注入装置 | |
CN110416044B (zh) | 离子注入转角监控方法及离子注入机 | |
CN102543738A (zh) | 高压ldmos器件及其制造方法 | |
CN107706097B (zh) | 半导体器件结构及其制备方法 | |
CN106920741A (zh) | 离子注入方法及离子注入装置 | |
CN104900652B (zh) | 一种低温多晶硅晶体管阵列基板及其制备方法、显示装置 | |
CN104752500B (zh) | 射频ldmos器件及工艺方法 | |
CN101071768B (zh) | 等离子体掺杂方法及利用该方法制造半导体器件的方法 | |
CN109830538A (zh) | Ldmos器件及其制造方法 | |
CN106206677A (zh) | 横向高压功率器件的结终端结构 | |
CN101930926B (zh) | Ldmos制造方法 | |
CN101350300A (zh) | 轻掺杂源漏极离子注入方法 | |
CN113363322B (zh) | N沟道的沟槽型vdmos和沟槽型igbt | |
CN106158657A (zh) | Mos晶体管的形成方法 | |
CN106033729B (zh) | FinFET的掺杂方法 | |
CN209487516U (zh) | 半导体器件结构 | |
CN106298531A (zh) | 射频横向双扩散金属氧化物半导体的制作方法 | |
CN105576026B (zh) | 半导体器件及其制备方法 | |
CN103311293B (zh) | 高压晶体管 | |
CN112563142B (zh) | 一种提高uis能力的超结mosfet制造方法 | |
US7867884B2 (en) | Sample wafer fabrication method | |
CN106033715B (zh) | FinFET的掺杂方法 | |
CN202443972U (zh) | 半导体器件 | |
CN100570858C (zh) | 制造半导体器件的方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
TA01 | Transfer of patent application right |
Effective date of registration: 20181008 Address after: 230601 room 630, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant after: Changxin Storage Technology Co., Ltd. Address before: 230000 room 526, Hai Heng mansion 6, Cui Wei Road, Hefei economic and Technological Development Zone, Anhui Applicant before: Ever power integrated circuit Co Ltd |
|
TA01 | Transfer of patent application right | ||
GR01 | Patent grant | ||
GR01 | Patent grant |