KR100573933B1 - 반도체 집적회로 장치의 제조방법 및 반도체 집적회로 장치 - Google Patents

반도체 집적회로 장치의 제조방법 및 반도체 집적회로 장치 Download PDF

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도시히로 세키구치
요시타카 다다키
게이조 가와키타
히데오 아오키
도시카즈 구마이
가즈히코 사이토
미치오 니시무라
미치오 다나카
가츠오 유하라
신야 니시오
도시유키 가에리야마
조성수
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가부시끼가이샤 히다치 세이사꾸쇼
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Abstract

반도체 집적회로 장치에 관한 것으로서, 비트선의 용량을 저감할 수 있고 캐패시터용 접속 구멍 및 비트선용 접속 구멍의 맞춤 정밀도를 축소시켜서 메모리셀을 축소시킬 수 있는 기술을 제공하기 위한 것으로서, 각각 상면 및 측면이 제1 절연막으로 피복된 여러 개의 워드선과 워드선에서 절연되고 그들과 교차해서 마련되어 각각 제2 절연막으로 피복된 여러 개의 비트선 및 워드선과 비트선의 교점에 마련되고 캐패시터 및 메모리셀 선택 트랜지스터를 각각 구비하는 여러 개의 메모리셀을 포함하는 DRAM에 있어서, 트랜지스터의 반도체 영역과 캐패시터 및 비트선을 접속하기 위한 접속 구멍이 자기정합적으로 형성되고, 제2 절연막은 제1절연막보다 유전율이 작은 재료로 형성되는 구성으로 하였다.
이렇게 하는 것에 의해, 비트선 접속용 접속 구멍 및 캐패시터 접속용 접속 구멍의 위치맞춤 여유를 작게 할 수 있으므로, 메모리셀 MC와 반도체칩의 사이즈를 축소할 수 있고 DRAM의 제조효율 및 신뢰성을 향상시킬 수 있다는 효과가 얻어진다.

Description

반도체 집적회로 장치의 제조방법 및 반도체 집적회로 장치{METHOD OF MANUFACTURING SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE AND SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE}
도 1은 본 발명의 1 실시예에 의한 반도체 집적회로 장치에 포함되는 메모리 장치의 메모리셀 영역의 주요부 단면도,
도 2는 도 1의 메모리 장치의 주변회로 영역의 주요부 단면도,
도 3은 도 1의 메모리 장치의 메모리셀 영역의 주요부 평면도,
도 4는 도 1의 메모리 장치의 메모리셀 영역의 주요부 평면도,
도 5a~도 5y는 본 발명의 1실시예에 의한 반도체 집적회로 장치의 제조방법에 있어서의 각 단계에서의 장치의 주요부 단면도,
도 6a~도 6d는 본 발명의 1실시예에 의한 반도체 집적회로 장치의 제조방법에 있어서의 각 단계에서의 장치의 주요부 단면도,
도 7은 도 5t에 도시된 단계에 있어서의 장치의 평면도,
도 8은 본 발명의 1실시예에 의한 반도체 집적회로 장치에 포함되는 메모리 장치의 메모리셀 영역의 주요부 단면도,
도 9a~도 9f는 본 발명의 1실시예에 의한 반도체 집적회로 장치의 제조방법에 있어서의 각 단계에서의 장치의 주요부 단면도.
본 발명은 반도체 집적회로 장치에 관한 것으로서, 특히 DRAM(Dynamic Random Access Memory)을 갖는 반도체 집적회로 장치 및 그 제조방법에 관한 것이다.
DRAM을 갖는 반도체 집적회로 장치에 대해서는 예를 들면 본원의 양수인 명의로 출원된 일본 특허출원 평성7-208037호(1995년 8월 15일 출원)에 기재된 것이 있고, 비트선의 위쪽에 메모리셀의 캐패시터가 배치되는 구조의 소위 캐패시터 오버 비트라인(Capacitor Over Bit line)구조의 메모리셀을 갖는 DRAM에 대해서 개시되어 있다.
이 기술에 있어서는 워드선 및 비트선을 피복하는 캡 절연막 및 사이드월을 질화 실리콘으로 형성하는 것에 의해, 캐패시터와 메모리셀 선택 MOSFET의 반도체 영역을 접속하는 캐패시터용 접속 구멍 및 비트선과 메모리셀 선택 M0SFET의 반도체 영역을 접속하는 비트선용 접속 구멍을 자기정합적으로 형성할 수 있고, 그들 접속 구멍의 맞춤 정밀도를 향상시킬 수 있음과 동시에 구멍직경을 축소할 수 있으므로, 메모리셀의 사이즈의 축소를 도모하는 것이 가능하게 되어 있다.
그러나, 최근의 DRAM에 있어서는 미세가공 프로세스의 마진을 충분히 확보한 후에 소자의 고집적화를 실현함과 동시에 DRAM의 동작특성의 향상을 도모하는 것이 점점 요구되고 있고, 그를 위해서는 캐패시터용 접속 구멍 및 비트선용 접속 구멍을 자기정합으로 형성해서 메모리셀의 축소를 도모함과 동시에 어떻게 해서 비트선에 생기는 불필요한 기생용량을 저감할지가 중요한 과제로 되어 있다.
본 발명은 1996년 8월 9일에 출원된 미국특허출원 제 08/694,766호(1996년8월 9일에 출원된 한국특허출원 제 33141/96호 및 1995년 8월 29일에 출원된 대만 특허출원 제84109019호에 대응)의 주제에 관한 것으로서, 특히 개시 내용의 전체를 여기에 인용하여 본 명세서 중에 기재하는 것으로 한다. 또한, 이 출원은 위에서 기술한 일본 특허출원 평성7-208037호에 대응한다.
본 발명의 목적은 메모리 장치를 갖는 반도체 집적회로 장치에 있어서, 비트선의 용량을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 다른 목적은 메모리 장치를 갖는 반도체 집적회로에 있어서, 캐패시터용 접속 구멍 및 비트선용 접속 구멍의 맞춤 정밀도를 축소시켜서 메모리셀을 축소시킴과 동시에 비트선의 용량을 저감할 수 있는 기술을 제공하는 것이다.
본 발명의 한 측면에 의하면, 각각 상면 및 측면이 제1 절연막으로 피복된 여러 개의 제1 도체, 그들의 제1 도체에서 절연되고 그것과 교차해서 마련되고 각각 제2 절연막으로 피복된 여러 개의 제2 도체 및 제1 및 제2 도체의 교점에 마련되고 캐패시터 및 메모리셀 선택 트랜지스터를 각각 구비하는 여러 개의 메모리셀을 포함하는 장치를 갖는 반도체 집적회로 장치에 있어서, 트랜지스터의 반도체 영역과 캐패시터 및 비트선을 접속하기 위한 접속 구멍이 자기정합적으로 형성되고, 제2 절연막은 제1 절연막보다 유전율이 작은 재료로 형성된다.
상기 제2 절연막은 제1 절연막과 실질적으로 동일한 유전율을 갖는 재료로 형성되어도 좋지만, 그 경우는 제2 절연막의 두께는 제1 절연막의 두께보다 크게 형성된다.
[실시예]
이하, 본 발명의 실시예를 도면에 따라서 상세하게 설명한다. 또한, 실시예를 설명하기 위한 전체 도면에 있어서 동일 기능을 갖는 것은 동일한 부호를 붙이고 그 반복적인 설명은 생략한다.
<실시예 1>
도 1은 본 발명의 1실시예에 의한 반도체 집적회로 장치에 포함되는 메모리셀 영역의 주요부 단면도, 도 2는 도 1에 도시되는 메모리셀 영역을 위한 주변회로 영역의 주요부 단면도, 도 3은 도 1에 도시되는 메모리셀 영역의 주요부 평면도, 도 4는 도 1에 도시되는 메모리셀 영역의 주요부 평면도, 도 5a~도 5y, 도 6a~도 6d는 본 발명의 1실시예에 의한 반도체 집적회로 장치의 제조방법을 나타내는 장치의 주요부 단면도, 도 7은 도 5t에 도시된 반도체 집적회로 장치의 주요부 평면도이다.
본 실시예의 반도체 집적회로 장치는 예를 들면 64M비트 DRAM을 포함할 수 있다. 단, 본 발명은 64M비트 DRAM에 적용하는 것에 한정되는 것이 아니고 여러 가지로 적용 가능하다.
이 DRAM을 도 1~도 4에 따라서 설명한다. 또한, 도 1은 도 4의 I-I선의 단 면도를 도시하고 있다.
DRAM을 구성하는 반도체 기판(1s)은 예를 들면 p-형 실리콘(Si) 단결정으로 이루어지고, 그의 상부에는 예를 들면 이산화실리콘(SiO2)으로 이루어지는 소자분리용의 필드 절연막(2)이 형성되어 있다.
메모리셀 영역 M에 있어서의 반도체 기판(1s)의 주표면 내에는 p웰(3p)이 형성되어 있다. 이 p웰(3p)에는 예를 들면 p형 불순물인 붕소가 도입되어 있다. 그리고, 이 p웰(3p) 상에는 메모리셀 MC가 형성되어 있다. 이 메모리셀 MC는 1개의 메모리셀 선택 MOSFET(이하, 선택 MOS라고 한다)(4)와 1개의 캐패시터(5)로 구성되어 있다. 이 1개의 메모리셀 MC의 사이즈는 예를 들면 1.0~2.0㎛2 정도이다.
선택 MOS(4)는 반도체 기판(1s)의 상부에 서로 이간해서 형성된 1쌍의 반도체 영역(4a, 4b), 반도체 기판(1s) 상에 형성된 게이트 절연막(4c) 및 게이트 절연막(4c) 상에 형성된 게이트 전극(4d)을 갖고 있다.
반도체 영역(4a, 4b)은 선택 MOS(4)의 소스 영역 및 드레인 영역을 형성하기 위한 영역이고, 이 반도체 영역(4a, 4b)에는 예를 들면 n형 불순물인 인 또는 비소(As)가 도입되어 있다. 또한, 이 반도체 영역(4a, 4b) 사이에는 선택 MOS(4)의 채널 영역이 형성되어 있다.
이 반도체 영역(4a, 4b) 및 2개의 채널 영역으로 이루어지는 1개의 활성 영역은 그 평면 형상이 필드 절연막(2)에 의해 둘러싸여 규정되어 있고, 반도체 영역(4a)을 중심으로 해서 좌우대칭의 형상으로 형성되어 있다(도 3 참조).
게이트 절연막(4c)은 예를 들면 SiO2로 이루어진다. 또, 게이트 전극(4d)은 예를 들면 저저항 폴리실리콘막으로 이루어지는 도체막(4d1) 상에 예를 들면 텅스텐실리사이드(WSi2)로 이루어지는 도체막(4d2)을 적층해서 형성되어 있다. 이 도체막(4d2)에 의해 게이트 전극(4d)의 저저항화를 도모하고 있다. 단, 게이트 전극(4d)은 저저항 폴리실리콘의 단체막으로 형성해도 좋고, 텅스텐 등과 같은 소정의 금속이라도 좋다.
이 게이트 전극(4d)은 워드선 WL의 일부이기도 하다. 워드선 WL은 상기한 활성 영역이 연장하는 방향에 대해서 대략 직교하는 방향으로 연장하고 있고, 선택 M0S(4)의 임계값 전압을 얻기 위해 필요한 일정한 폭(Lg)을 갖고 있다(도 3 참조). 이 서로 인접하는 워드선 WL의 간격은 예를 들면 0.5~1.0㎛ 정도이다.
또한, Lg의 치수를 갖는 워드선 WL의 영역은 적어도 제조 프로세스에 있어서의 마스크 맞춤 여유 치수에 상당하는 크기만큼 활성 영역의 폭보다 넓게 마련되어 있다.
이 게이트 전극(4d)(워드선 WL)의 상면 및 측면은 절연막(6a, 6b)을 거쳐서 캡 절연막(워드선용 캡 절연막)(7a) 및 사이드월(워드선용 측벽 절연막)(7b)에 의해 피복되어 있다. 이들 캡 절연막(7a) 및 사이드월(7b)은 층간 절연막(8a~8c)에 의해 피복되어 있다. 절연막(7a, 7b)은 층간 절연막(8a)과 접촉하고 있다. 그리고, 층간 절연막(8a~8c)에는 반도체 기판(1s)의 표면부의 반도체 영역(4a)이 노출되는 접속 구멍(9a1)이 형성되고, 층간 절연막(8a, 8b)에는 반도체 기판(1s)의 다른 표면부의 반도체 영역(4b)이 노출되는 접속 구멍(하부 접속 구멍)(9b1)이 형성되어 있다. 이들 접속 구멍(9a1, 9b1)의 직경은 예를 들면 0.3~0.4㎛ 정도이다.
절연막(6a, 6b)은 예를 들면 SiO2로 이루어지고, 예를 들면 다음의 2개의 기능을 갖고 있다. 즉, 첫째는 캡 절연막(7a) 및 사이드월(7b)을 형성할 때 그 성막 처리 장치 내가 도체막(선2)의 구성금속원소에 의해 오염되는 것을 방지하는 기능이다. 둘째는 반도체 집적회로 장치의 제조 공정에 있어서의 가열처리 등의 경우에 열팽창에 기인해서 캡 절연막(7a) 및 사이드월(7b)에 가해지는 응력을 완화시키는 기능이다.
또, 본 실시예 1에 있어서는 캡 절연막(7a) 및 사이드월(7b)이 예를 들면 두께 1000~3000Å 정도의 질화 실리콘으로 이루어지고, 캡 절연막(7a) 및 사이드월(7b)은 층간 절연막(8a, 8b)에 접속 구멍(9a1, 9b1)을 형성할 때 에칭 스토퍼로서 기능하고, 서로 인접하는 워드선 WL간에 비트선용 접속 구멍(9a1)과 캐패시터용 접속 구멍(9b1)을 자기정합적으로 형성하기 위한 막으로서 기능하고 있다.
즉, 캡 절연막(7a) 및 사이드월(7b)은 워드선 WL의 폭방향에 있어서의 접속 구멍(9a1, 9b1)의 치수를 규정하고 있다.
이 때문에, 예를 들면 접속 구멍(9a1, 9b1)이 워드선 WL의 폭방향(도 3의 좌우 방향)으로 다소 어긋났더라도 캡 절연막(7a) 및 사이드월(7b)이 에칭 스토퍼로서 기능하므로, 그 접속 구멍(9a1, 9b1)에서 워드선 WL의 일부가 노출되는 일도 없다. 따라서, 접속 구멍(9a1, 9b1)의 위치맞춤 여유를 작게 할 수 있다.
또한, 접속 구멍(9a1, 9b1)이 워드선 WL의 긴쪽 방향(도 3의 상하 방향)으로 어긋났더라도 여기에서는 층간 절연막(8a, 8b)의 두께가 어느 정도 확보되어 있으므로, 접속 구멍(9a1, 9b1)에서 반도체 기판(1s)의 상면이 노출되는 일도 없다.
층간 절연막(8a)은 예를 들면 SiO2로 이루어지고, 층간 절연막(8b)은 예를 들면 BPSG(Boro Phospho Silicate Glass)로 이루어진다. 이 층간 절연막(8a)은 그의 상층의 층간 절연막(8b) 중의 붕소 또는 인이 하층의 반도체 기판(1s)으로 확산되는 것을 방지하는 기능을 갖고 있다.
또, 층간 절연막(8b)은 배선층의 하지를 평탄하게 하는 기능을 갖고 있다. 이것에 의해, 포토리소그래피의 마진을 확보할 수 있고 접속 구멍(9a1, 9b1)이나 배선의 패턴 전사 정밀도를 향상시킬 수 있도록 되어 있다.
층간 절연막(8b) 상에는 예를 들면 SiO2로 이루어지는 층간 절연막(8c)이 형성되어 있다. 이 층간 절연막(8c)은 후술하는 비트선 형성 공정시 등에 있어서 층간 절연막(8b)에서 캡 절연막(7a)의 일부가 노출되어 있으면, 그 노출부분이 에칭되어 워드선 WL이 노출되어 버리는 경우가 있으므로, 그것을 방지하기 위한 막이다. 따라서, 그와 같은 문제가 발생하지 않는 경우에는 마련하지 않아도 좋다.
층간 절연막(8c) 상에는 비트선 BL이 형성되어 있다. 이 비트선 BL은 예를 들면 저저항 폴리실리콘으로 이루어지는 도체막(BL1)의 상층에 예를 들면 WSi2로 이루어지는 도체막(BL2)이 퇴적되어 있고 접속 구멍(9a1)을 거쳐서 반도체 영역(4a)과 전기적으로 접속되어 있다. 이 서로 인접하는 비트선 BL의 간격은 예를 들면 0.5~1.0㎛정도이다.
도체막(BL1)과 층간 절연막(8c) 사이에는 접속 구멍(9a1)을 형성할 때 에칭 마스크로 이루어진 마스크막(비트선용 접속 구멍 형성 마스크막)(1Ob)이 남겨져 있다. 이 마스크막(10b)은 접속 구멍(9a1) 형성시에 있어서의 에칭 선택비를 높게 하기 위한 막으로서, 예를 들면 저저항 폴리실리콘으로 이루어지는 비트선 BL의 일부이기도 하다.
이 비트선 BL은 상기한 워드선 WL을 횡단(예를 들면 워드선과 대략 직교)하도록 배치되어 있다(도 4 참조). 비트선 BL의 중심선은 비트선용 접속 구멍(9a1)의 중심과 반드시 일치시킬 필요는 없지만, 이 경우 비트선 BL은 비트선용접속 구멍(9al)을 완전히 둘러싸기 위한 돌출부를 필요로 한다.
또한, 비트선 BL에 상기 돌출부를 형성하면 인접하는 비트선 BL과 돌출부의 단락이 발생할 가능성이 있으므로, 그 돌출부와 인접하는 비트선 BL 부분을 돌출부에서 멀어지도록 약간 굴곡시키고 있다.
비트선 BL의 상면 및 측면은 절연막(6c, 6d)을 거쳐서 캡 절연막(비트선용 캡 절연막)(11a) 및 사이드월(비트선용 측벽 절연막)(11b)에 의해 피복되어 있다.
이 캡 절연막(11a) 및 사이드월(11b)은 상기한 워드선 WL을 피복하는 캡 절연막(7a) 및 사이드월(7b)의 구성 재료보다 유전율이 낮은 절연막으로 이루어지고, 예를 들면 SiO2에 의해 형성되어 있다.
이것에 의해, 비트선 BL과 캡 전극(5c) 사이의 용량을 포함하는 비트선 BL에 생기는 기생용량(이하, 비트선 용량이라고 한다)을 저감할 수 있다. 이 때문에, 예를 들면 비트선 BL의 충방전 시간을 단축할 수 있게 된다. 또, 비트선 BL에 흐르는 신호의 속도를 향상시킬 수 있게 된다. 따라서, DRAM의 동작속도를 향상시킬 수 있게 된다.
또, 이 경우의 캡 절연막(11a) 및 사이드월(11b)의 두께는 예를 들면 1OOOÅ정도이다. 이 캡 절연막(11a) 및 사이드월(11b)은 절연막(12)에 의해 피복되어 있다. 이 절연막(12)은 캐패시터(5)를 형성한 후의 하지의 절연막을 제거할 때 에칭 스토퍼로서 기능하는 막으로서, 예를 들면 질화 실리콘으로 이루어진다.
이 절연막(12)의 두께는 예를 들면 100~500Å, 바람직하게는 250Å정도로 설정되어 있다. 이 이상 두꺼우면, 댕글링 본드를 종단시키기 위한 최종적인 수소 어닐 처리시에 수소가 질화 실리콘막으로 포박되어 버려 충분한 종단효과를 얻을 수 없게 되어 버리기 때문이다.
이 비트선 BL의 상층에는 예를 들면 원통형의 캐패시터(5)가 형성되어 있다. 즉, 본 실시예 1의 DRAM은 COB구조로 되어 있다. 캐패시터(5)는 제1전극(5a) 표면에 캐패시터 절연막(5b)을 거쳐서 제2 전극(5c)이 피복되어 구성되어 있다. 즉, 본 실시예 1에서는 제1 전극(5a)의 하면측 및 원통형 캐패시터(5)의 축부 측면에도 용량부가 형성되어 있고, 이것에 의해 큰 용량을 확보할 수 있게 되어 있다.
제1 전극(5a)은 예를 들면 저저항 폴리실리콘으로 이루어지고, 접속 구멍(9b1) 내에 매립된 도체막(13)을 통해서 선택 M0S(4)의 한쪽의 반도체 영역(4b)과 전기적으로 접속되어 있다. 도체막(13)은 예를 들면 저저항 폴리실리콘으로 이루 어진다.
캐패시터 절연막(5b)은 예를 들면 질화 실리콘막상에 SiO2막이 퇴적되어 형성되어 있다. 또, 제2 전극(5c)은 예를 들면 저저항 폴리실리콘으로 이루어지고 소정의 배선과 전기적으로 접속되어 있다.
또한, 캐패시터(5)의 제1 전극(5a)의 하부의 마스크막(제2 캐패시터용 접속 구멍 형성 마스크막)(10c)은 접속 구멍(9b2)을 천공할 때 마스크로서 사용한 막이다. 이 마스크막(1Oc)은 예를 들면 저저항 폴리실리콘으로 이루어지고 캐패시터(5)의 제1 전극(5a)의 일부로 되어 있다.
한편, 도 2를 참조하면 주변회로영역 P에 있어서의 반도체 기판(1s)의 상부에는 p웰(3p) 및 n웰(3n)이 형성되어 있다. 이 p웰(3p)에는 예를 들면 p형 불순물인 붕소가 도입되어 있다. 또, n웰(3n)에는 예를 들면 n형 불순물인 인 또는 As가 도입되어 있다. 그리고, 이 p웰(3p)상 및 n웰(3n)상에는 예를 들면 nMOS(14) 및 pM0S(15)가 형성되어 있다.
이들 nMOS(14) 및 pMOS(15)에 의해 DRAM의 센스앰프회로, 컬럼디코더회로, 컬럼드라이버회로, 로우디코더회로, 로우드라이버회로, I/0 셀렉터회로, 데이터 입력버퍼회로, 데이터 출력버퍼회로 및 전원회로 등과 같은 주변회로가 형성되어 있다.
nMOS(14)는 p웰(3p)의 상부에 서로 이간해서 형성된 한쌍의 반도체 영역(14a, 14b), 반도체 기판(1s) 상에 형성된 게이트 절연막(14c) 및 게이트 절연막 (14c) 상에 형성된 게이트 전극(14d)을 갖고 있다.
반도체 영역(14a, 14b)은 nMOS(14)의 소스 영역 및 드레인 영역을 형성하기 위한 영역이고, 이 반도체 영역(14a, 14b)에는 예를 들면 n형 불순물인 인 또는 As가 도입되어 있다. 또한, 이 반도체 영역(14a, 14b) 사이에 nMOS(14)의 채널 영역이 형성되어 있다.
게이트 절연막(14c)은 예를 들면 SiO2로 이루어진다. 또, 게이트 전극(14d)은 예를 들면 저저항 폴리실리콘으로 이루어지는 도체막(14d1) 상에 WSi2로 이루어지는 도체막(14d2)이 퇴적되어 이루어진다. 단, 게이트 전극(14d)은 예를 들면 저저항 폴리실리콘의 단체막으로 형성해도 좋고, 금속으로 형성해도 좋다.
게이트 전극(14d)의 상면 및 측면에는 절연막(6a, 6b)을 거쳐서 캡 절연막(7a) 및 사이드월(7b)이 형성되어 있다. 절연막(6a, 6b)은 상기한 메모리셀 영역 M의 절연막(6a, 6b)과 동일한 기능을 갖고 있고, 예를 들면 SiO2로 이루어진다.
또, 캡 절연막(7a) 및 사이드월(7b)은 예를 들면 질화 실리콘으로 이루어진다. 단, 이 경우의 사이드월(7b)은 주로 LDD(Lightly Doped Drain)구조를 구성하기 위한 막이다.
pMOS(15)는 n웰(3n)의 상부에 서로 이간해서 형성된 1쌍의 반도체 영역(15a, 15b), 반도체 기판(1s) 상에 형성된 게이트 절연막(15c) 및 게이트 절연막(15c) 상에 형성된 게이트 전극(15d)을 갖고 있다.
반도체 영역(15a, 15b)은 pMOS(15)의 소스 영역 및 드레인 영역을 형성하기 위한 영역이고, 이 반도체 영역(15a, 15b)에는 예를 들면 p형 불순물인 붕소가 도입되어 있다. 또한, 이 반도체 영역(15a, 15b) 사이에 pMOS(15)의 채널 영역이 형성되어 있다.
게이트 절연막(15c)은 예를 들면 SiO2로 이루어진다. 또, 게이트 전극(15d)은 예를 들면 저저항 폴리실리콘으로 이루어지는 도체막(15d1) 상에 WSi2로 이루어지는 도체막(15d2)이 퇴적되어 이루어진다. 단, 게이트 전극(15d)은 예를 들면 저저항 폴리실리콘의 단체막으로 형성해도 좋고, 금속으로 형성해도 좋다.
게이트 전극(15d)의 상면 및 측면에는 절연막(6a, 6b)을 거쳐서 캡 절연막(7a) 및 사이드월(7b)이 형성되어 있다. 절연막(6a, 6b)은 상기한 메모리셀 영역 M의 절연막(6a, 6b)과 동일한 기능을 갖고 있고, 예를 들면 SiO2로 이루어진다.
또, 캡 절연막(7a) 및 사이드월(7b)은 예를 들면 질화 실리콘으로 이루어진다. 단, 이 경우의 사이드월(7b)은 주로 LDD구조를 구성하기 위한 막이다.
이들 nMOS(14) 및 pMOS(15)는 상기한 층간 절연막(8a~8c)에 의해 피복되어 있고, 그 층간 절연막(8c) 상에는 상기한 절연막(12)이 퇴적되어 있다. 또, 이와 같은 메모리셀 영역 M 및 주변회로 영역 P에 있어서 절연막(12) 상에는 층간 절연막(8d)이 형성되어 있고, 이것에 의해서 캐패시터(5)의 제2 전극(5c)이 피복되어 있다.
층간 절연막(8d)은 예를 들면 SiO2로 이루어지는 절연막(8d1) 상에 예를 들면 BPSG로 이루어지는 절연막(8d2)이 퇴적되어 형성되어 있다. 절연막(8d1)은 그 상층의 절연막(8d2) 중의 붕소 또는 인이 캐패시터(5)의 제2 전극(5c)측 등으로 확산되는 것을 방지하는 기능을 갖고 있다.
다음에, 본 실시예 1의 반도체 집적회로 장치의 제조방법을 도 5a~도 5y와 도 6a~도 6d 및 도 7을 참조해서 실명한다.
우선, 도 5a에 도시하는 바와 같이 p-형 Si단결정으로 이루어지는 반도체 기판(1s)의 표면에 열산화처리를 실시해서 예를 들면 두께 135Å정도의 SiO2로 이루어지는 절연막(16)을 형성한 후, 그 상면에 예를 들면 두께 1400Å정도의 질화 실리콘으로 이루어지는 절연막(17)을 CVD법 등에 의해 퇴적한다.
계속해서, 절연막(17) 중 소자분리영역에 위치하는 부분을 포토리소그래피 기술 및 드라이 에칭기술에 의해 제거하는 것에 의해 패터닝한 후, 이 패터닝된 절연막(17)을 마스크로 해서 선택산화처리를 실시하는 것에 의해, 도 5b에 도시하는 바와 같이 반도체 기판(1s)의 주면에 소자분리용 필드 절연막(2)을 형성한다. 이 필드 절연막(2)은 예를 들면 SiO2로 이루어지고 그 막두께는 약 4000Å이다.
그 후, 절연막(17)을 열인산용액 등에 의해 제거한 후 포토레지스트를 마스크로 해서 예를 들면 p형 불순물인 붕소를 이온주입에 의해 반도체 기판(1s)의 소정위치에 도입하고, 그 포토레지스트를 제거한 후에 반도체 기판(1s)에 열확산처리를 실시하는 것에 의해 도 5c에 도시하는 바와 같이 p웰(3p)를 형성한다.
또, 포토레지스트를 마스크로 해서 예를 들면 n형 불순물인 인을 이온주입에 의해 반도체 기판(1s)의 소정위치에 도입하고, 그 포토레지스트를 제거한 후에 반 도체 기판(1s)에 열확산처리를 실시하는 것에 의해 n웰(3n)을 도 5c에 도시하는 바와 같이 형성한다.
계속해서, 반도체 기판(1s)의 표면의 절연막(16)을 플루오르화 수소산용액으로 에칭 제거한 후에, 반도체 기판(1s)의 표면에 예를 들면 두께 약 100Å정도의 SiO2로 이루어지는 절연막(도시하지 않음)을 형성한다.
그 후, 채널 영역에서의 불순물농도를 최적화해서 각 M0S의 임계값 전압을 얻기 위해 활성 영역의 주면에 소정의 불순물을 이온 주입한다.
계속해서, 도 5c에 도시하는 바와 같이 반도체 기판(1s)의 표면의 절연막을 플루오르화 수소산용액으로 에칭 제거한 후, 반도체 기판(1s)의 표면에 선택 M0S의 게이트 절연막(4c) 및 주변회로를 구성하는 MOS의 게이트 절연막(14c, 15c)을 형성한다. 이 게이트 절연막(4c)은 예를 들면 열산화법에 의해 형성되고 그 막두께는 약 90Å이다.
계속해서, 도 5d에 도시하는 바와 같이 반도체 기판(1s)의 상면에 예를 들면 인산이 도입된 저저항 폴리실리콘으로 이루어지는 도체막(18d1) 및 WSi2로 이루어지는 도체막(18d2)을 순차 퇴적시킨다. 이 도체막(18d1, 18d2)은 예를 들면 CVD법에 의해 형성되고 이들 막두께는 예를 들면 각각 700Å 및 1500Å이다.
그 후, 상층의 도체막(18d2) 상에 예를 들면 SiO2로 이루어지는 절연막(6a) 및 질화 실리콘으로 이루어지는 캡 절연막(7a)을 순차 퇴적시킨다. 이 절연막(6a) 및 캡 절연막(7a)은 예를 들면 CVD법에 의해 형성된다.
절연막(6a)은 캡 절연막(7a) 형성시에 그 성막 장치 내가 도체막(18d2)의 구성금속에 의해 오염되는 것을 방지함과 동시에 열처리시 등에 캡 절연막(7a)에 가해지는 응력을 완화시키기 위한 막으로서 그 두께는 예를 들면 100~500Å정도이다.
또, 캡 절연막(7a)은 후술하는 접속 구멍 형성 공정시에 에칭 스토퍼로서 기능하는 막으로서 그 두께는 예를 들면 1000~3000Å정도, 바람직하게는 2000Å정도이다.
계속해서, 도 5e에 도시하는 바와 같이 포토레지스트를 마스크로 해서 그 포토레지스트에서 노출되는 캡 절연막(7a), 절연막(6a) 및 도체막(18d2, 18d1)(도 5d 참조)을 순차 에칭 제거하는 것에 의해, 메모리셀 영역 M 및 주변회로 영역 P에 게이트 전극(4d(워드선 WL), 14d, 15d)을 형성한다
계속해서, 상기한 포토레지스트를 제거한 후 반도체 기판(1s)에 열산화처리를 실시하는 것에 의해, 게이트 전극(4d, 14d, 15d)의 측면에 예를 들면 SiO2로이루어지는 얇은 절연막(6b)을 형성한다.
그 후, 도 5f에 도시하는 바와 같이 주변회로 영역 P의 nMOS형성 영역 및 pM0S형성 영역에 각각 n형 불순물인 인 및 p형 불순물인 붕소를 게이트 전극(14d, 15d)을 마스크로 해서 이온 주입하는 것에 의해, 저불순물 농도의 반도체 영역(14a1, 14b1, 15a1, 15b1)을 형성한다.
계속해서, 메모리셀 영역 M의 선택 M0S형성 영역에 n형 불순물인 인을 게이트 전극(4d)을 마스크로 해서 이온주입하고 이 n형 불순물을 연장해서 확산시키는 것에 의해, 선택 MOS(4)의 소스 영역 및 드레인 영역을 구성하는 반도체 영역(4a, 4b)을 형성한다. 반도체 영역(4a, 4b)은 각각 이후에 비트선 및 캐패시터에 접속된다.
계속해서, 반도체 기판(1s) 상에 예를 들면 질화 실리콘으로 이루어지는 절연막을 CVD법에 의해 퇴적시킨 후, 그 절연막을 RIE(Reactive Ion Etching) 등과 같은 이방성 드라이 에칭법에 의해서 에치백하는 것에 의해 게이트 전극(4d, 14d, 15d)의 측면에 사이드월(7b)을 형성한다.
또한, 이와 같은 사이드월(7b)을 형성한 후 p웰(3p)의 주면에 상기한 n형 불순물인 인보다 고농도로 비소(As)를 이온 주입하는 것에 의해, 선택 MOS(4)의 소스 영역 및 드레인 영역을 LDD구조로 해도 좋다.
그 후, 주변회로 영역 P의 nM0S형성 영역 및 pM0S형성 영역에 각각 n형 불순물인 인 및 p형 불순물인 붕소를 캡 절연막(7a) 및 사이드월(7b)로 피복된 게이트 전극(14d, 15d)을 마스크로 해서 이온 주입하는 것에 의해, 고불순물 농도의 반도체 영역(14a2, 14b2, 15a2, 15b2)을 형성한다. 이것에 의해, 주변회로 영역 P의 nMOS(14) 및 pMOS(15)인 반도체 영역(14a, 14b, 15a, 15b)을 형성한다.
계속해서, 도 5g에 도시하는 바와 같이 반도체 기판(1s) 상에 예를 들면 SiO2로 이루어지는 층간 절연막(8a)을 CVD법 등에 의해 퇴적시킨 후, 그 층간 절연막(8a) 상에 예를 들면 BPSG 등으로 이루어지는 층간 절연막(제1 평탄성 절연막)(8b)을 CVD법 등에 의해 퇴적시킨다. 그 결과, 적어도 게이트 전극(4d) 상의 각 각 질화막에 의해 생긴 캡 절연막(7a) 및 사이드월(7b)은 산화막에 의해 생긴 절연막(8a)과 접촉된 상태로 그것에 의해 피복된다.
계속해서, 그 층간 절연막(8b)의 상면을 화학적 기계연마(Chemical Mechanical Polishing; CMP)법에 의해 평탄화한 후, 그 층간 절연막(8b) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 마스크막(제1 캐패시터용 접속 구멍형성 마스크막)(10a)을 CVD법 등에 의해 퇴적시킨다.
그 후, 포토레지스트를 마스크로 해서 마스크막(1Oa)을 드라이 에칭법 등에 의해 패터닝하는 것에 의해, 선택 MOS(4)의 한쪽의 반도체 영역(4b)의 위쪽이 개구되는 마스크막(1Oa)의 패턴을 형성한다.
이 때, 본 실시예 1에 있어서는 마스크막(10a)의 하지의 층간 절연막(8b)의 상면을 평탄하게 하고 있으므로, 충분한 포토리소그래피 마진을 확보할 수 있고, 막(8b) 상으로의 양호한 패턴 전사가 가능하다. 또한, 주변회로영역 P에 있어서는 층간 절연막(8b) 상면의 전면이 마스크막(1Oa)에 의해 피복되어 있다.
여기에서, 마스크막(1Oa)으로서 저저항 폴리실리콘을 사용한 것은 이하의 이유 때문이다. 첫째로 후술하는 캐패시터(5)용 접속 구멍이 뚫리는 산화 실리콘막(8a, 8b)과 에칭 선택비를 높게 할 수 있기 때문이다. 둘째로 그 접속 구멍 내에 매립하는 재료가 저저항 폴리실리콘이므로, 그 재료의 매립시에 형성되는 저저항폴리실리콘 도체막의 에칭 처리시에 하층의 마스크막(1Oa)도 동시에 제거해 버릴 수 있기 때문이다.
단, 마스크막(1Oa)의 구성 재료는 폴리실리콘에 한정되는 것이 아니라 여러 가지로 변경가능하고, 예를 들면 질화 실리콘이라도 좋다.
계속해서, 그 마스크막(1Oa)을 에칭 마스크로 해서 마스크막(1Oa)에서 노출되는 층간 절연막(8a, 8b)을 예를 들면 드라이 에칭법에 의해서 제거하는 것에 의해, 도 5h에 도시하는 바와 같이 선택 MOS(4)의 반도체 영역(4b)이 노출되는 접속 구멍(캐패시터용 하부 접속 구멍)(9b1)을 형성한다. 접속 구멍(9b1)의 직경은 예를 들면 0.3~0.4㎛정도이다.
이 때, 본 실시예 1에 있어서는 접속 구멍(9b1)이 형성되는 절연막(8a, 8b)에 의해 그것과 접촉해서 피복되어 있는 캡 절연막(7a) 및 사이드월(7b)을 질화 실리콘에 의해 형성하고 있기 때문에 드라이 에칭 처리에 있어서의 질화 실리콘에 대한 절연막(8a, 8b)의 선택비가 높으므로, 캡 절연막(7a) 및 사이드월(7b)이 에칭 스토퍼로 되어 미세한 접속 구멍(9b1)을 자기정합적으로 높은 위치맞춤 정밀도로 형성할 수 있다.
예를 들면, 마스크막(10a)의 개구부의 위치가 다소 워드선WT의 폭방향(도 5h의 좌우방향)으로 어긋났더라도 캡 절연막(7a) 및 사이드월(7b)이 질화 실리콘으로 이루어지고 에칭 스토퍼로서 기능 하도록 되어 있으므로, 그 마스크막을 에칭 마스크로서 형성한 접속 구멍에서 워드선 WL의 일부가 노출되는 일도 없다.
또, 마스크막(10a)의 개구부의 위치가 워드선 WL이 연장하는 방향으로 어긋났더라도 그 경우는 하층의 필드 절연막(2)의 두께가 충분히 두꺼우므로, 그 마스크막을 에칭 마스크로서 형성한 접속 구멍이 반도체 기판(1s)의 상부에까지 도달하는 일도 없다.
따라서, 본 실시예 1에 있어서는 위치맞춤 어긋남을 고려해서 충분히 확보하고 있던 접속 구멍(9b1)의 위치맞춤 여유를 작게 할 수 있으므로, 메모리셀 영역 M의 면적을 축소하는 것이 가능하게 되어 있다.
이 때의 드라이 에칭 조건은 예를 들면 이하와 같다. 층간 절연막(8a, 8b)과 캡 절연막(7a), 사이드월(7b) 사이의 선택비는 예를 들면 10~15정도이다. 반응가스는 예를 들면 C4F8/CF4/CO/Ar가스이고, 각각 예를 들면 3/5/200/550sccm정도이다. 압력은 예를 들면 100mTorr정도, 고주파전력(RF Power)은 예를 들면 1OOOwatts정도이다. 처리온도는 에칭 장치의 상부 전극/벽면/하부전극에 있어서 각각 예를 들면 20/60/-10℃정도이다.
계속해서, 도 5i에 도시하는 바와 같이 반도체 기판(1s) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 도체막(13)을 CVD법 등에 의해 퇴적시킨 후 그 도체막(13)을 드라이 에칭법 등에 의해 에칭하는 것에 의해, 도 5j에 도시하는 바와 같이 접속 구멍(9b1) 내에만 도체막(13)을 매립한다. 이 에칭 처리시에 하층의 마스크막(10a)(도 5i 참조)도 제거해 버린다.
그 후, 도 5k에 도시하는 바와 같이 도체막(13) 및 절연막(8b) 상에 예를 들면 SiO2로 이루어지는 층간 절연막(제1 절연막)(5c)을 CVD법 등에 의해 퇴적시킨다. 이 층간 절연막(8c)의 두께는 예를 들면 50O~1000Å정도이다.
계속해서, 그 층간 절연막(8c) 상에 예를 들면 저저항 폴리실리콘으로 이루어지는 마스크막(비트선용 접속 구멍형성 마스크막)(10b)을 CVD법 등에 의해 퇴적 시킨다. 이 마스크막(10b)의 두께는 예를 들면 500~3000Å정도이다.
계속해서, 포토레지스트를 마스크로 해서 그 마스크막(1Ob)을 드라이 에칭 처리에 의해 패터닝하는 것에 의해 마스크막(10b)에 있어서 반도체 영역(4a)의 위쪽을 개구한 후, 그 개구부에서 노출되는 영역의 층간 절연막(8a~8c)을 드라이 에칭 처리에 의해 에칭 제거한다.
이것에 의해, 도 51에 도시하는 바와 같이 선택 M0S(4)의 반도체 영역(4a)이 노출되는 접속 구멍(비트선용 접속 구멍)(9a1)을 천공한다. 이 접속 구멍(9a1)의 직경은 예를 들면 0.3~0.4㎛정도이다.
이 때, 본 실시예 1에 있어서는 접속 구멍(9a1)이 형성되어 있는 절연막(8a, 8b)에 의해 그것과 접촉해서 피복되어 있는 캡 절연막(7a) 및 사이드월(7b)을 질화 실리콘으로 형성하고 있기 때문에 드라이 에칭 처리에 있어서의 질화 실리콘에 대한 절연막(8a, 8b)의 선택비가 높으므로, 캡 절연막(7a) 및 사이드월(7b)이 에칭 스토퍼로 되어 미세한 접속 구멍(9a1)을 자기정합적으로 높은 위치맞춤 정밀도로 형성할 수 있다.
예를 들면, 마스크막(10b)의 개구부의 위치가 다소 워드선 WL의 폭방향(도 51의 좌우방향)으로 어긋났더라도 캡 절연막(7a) 및 사이드월(7b)이 질화 실리콘으로 이루어지고 에칭 스토퍼로서 기능하도록 되어 있으므로, 그 마스크막을 에칭 마스크로서 형성한 접속 구멍에서 워드선 WL의 일부가 노출되는 일도 없다.
또, 마스크막(10b)의 개구부의 위치가 워드선 WL이 연장하는 방향으로 어긋났더라도 그 경우는 하층의 필드 절연막(2)의 두께가 충분히 두꺼우므로, 그 마스 크막을 에칭 마스크로서 형성한 접속 구멍이 반도체 기판(1s)의 상부에까지 도달하는 일도 없다.
따라서, 본 실시예 1에 있어서는 위치맞춤 어긋남을 고려해서 충분히 확보하고 있던 접속 구멍(9a1)의 위치맞춤 여유를 작게 할 수 있으므로, 메모리셀 영역 M의 면적을 축소하는 것이 가능하게 되어 있다.
이 때의 드라이 에칭 조건은 예를 들면 이하와 같다. 층간 절연막(8a, 8b)와 캡 절연막(7a), 사이드월(7b) 사이의 선택비는 예를 들면 10~15정도이다. 반응가스는 예를 들면 C4F8/CF4/Co/Ar가스이고, 각각 예를 들면 3/5/200/550sccm정도이다. 압력은 예를 들면 100mTorr정도, 고주파전력(RF Power)은 예를 들면 1OOwatts정도이다. 처리온도는 에칭 장치의 상부 전극/벽면/하부전극에 있어서 각각 예를 들면 20/60/-10℃정도이다.
그 후, 도 5m에 도시하는 바와 같이 반도체 기판(1s) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 도체막 BL1 및 WSi2로 이루어지는 도체막(BL2)을 CVD법 등에 의해 순차 퇴적시키고, 계속해서 그 도체막 BL2상에 SiO2로 이루어지는 절연막(6c) 및 SiO2로 이루어지는 캡 절연막(11a)을 CVD법 등에 의해서 순차 퇴적한다. 이 캡 절연막(11a)의 두께는 예를 들면 1000Å 정도이다.
계속해서, 캡 절연막(11a) 상에 비트선 형성 영역을 피복하는 포토레지스트(19a)를 형성한 후 그 포토레지스트(19a)를 에칭 마스크로 해서 그 마스크에서 노출되는 캡 절연막(11a), 절연막(6c), 도체막 BL2, BL1 및 마스크막(10b)을 순차 에 칭 제거한다.
이것에 의해, 도 5n에 도시하는 바와 같이 도체막 BL1, BL2, 마스크막(10b)으로 이루어지는 비트선 BL을 형성한다. 비트선 BL은 접속 구멍(9a1)을 통해서 선택 MOS(4)의 한쪽의 반도체 영역(4a)과 전기적으로 접속되어 있다.
계속해서, 포토레지스트(19a)(도 5m 참조)을 제거한 후 반도체 기판(1s)에 대해서 열산화처리를 실시하는 것에 의해, 도 5o에 도시하는 바와 같이 비트선 BL을 구성하는 도체막 BL1, BL2 및 마스크막(1Ob)의 측면에 예를 들면 SiO2로 이루어지는 얇은 절연막(6d)을 형성한다.
그 후, 반도체 기판(1s) 상에 예를 들면 SiO2로 이루어지는 절연막을 CVD법에 의해 퇴적시킨 후 그 절연막을 RIE 등의 이방성 드라이 에칭법에 의해서 에칭 제거하는 것에 의해 비트선 BL의 측면에 사이드월(11b)을 형성한다.
이와 같이 본 실시예 1에 있어서는 비트선 BL을 피복하는 캡 절연막(11a) 및 사이드월(11b)을 질화 실리콘보다 유전율이 낮은 SiO2로 형성한 것에 의해, 비트선 용량을 저감할 수 있고 DRAM의 동작속도를 향상시키는 것이 가능하게 되어 있다.
계속해서, 반도체 기판(1s) 상에 예를 들면 두께100~500Å정도, 바람직하게는 250Å정도의 질화 실리콘 등으로 이루어지는 절연막(12)을 CVD법에 의해 퇴적시킨다. 이 절연막(12)은 후술하는 캐패시터 형성처리후의 하지 절연막의 웨트 에칭 제거공정에 있어서의 에칭 스토퍼로서의 기능을 갖고 있다.
계속해서, 도 5p에 도시하는 바와 같이 반도체 기판(1s) 상에 예를 들면 BPSG 등으로 이루어지는 절연막(제2 평탄성 절연막)(20)을 CVD법에 의해 퇴적시키고, 막(12)이 막(20)에 의해 그것과 접촉해서 피복되도록 한 후 열처리에 의해 그 절연막(20)의 상면을 평탄화한다. 절연막(20)은 SiO2를 사용해서 CVD법에 의해 형성해도 좋고, 그 경우에는 막(20)의 상면을 예를 들면 CMP법에 의해 평탄화한다.
그 후, 반도체 기판(1s) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 마스크막(제2 캐패시터용 접속 구멍형성 마스크막)(10c)을 CVD법에 의해 퇴적시킨다. 이 경우의 마스크막(10c)의 두께는 예를 들면 500~2000Å정도이다.
계속해서, 이 마스크막(1Oc)에 있어서 캐패시터용 접속부 형성 영역을 포토리소그래피 기술 및 드라이 에칭 기술에 의해 개구한다. 이 때의 개구 치수는 예를 들면 최소 가공치수의 0.35㎛이하 정도이다.
계속해서, 도 5q에 도시하는 바와 같이 반도체 기판(1s) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 마스크막(측벽용 마스크막)(1Oc1)을 상기한 마스크막(10c)을 피복하도록 CVD법에 의해 퇴적시킨다. 이 경우의 마스크막(10c1)의 두께는 예를 들면 500~2000Å정도이다.
그 후, 이 마스크막(1Oc1)을 드라이 에칭법 등에 의해 에치백하는 것에 의해, 도 5r에 도시하는 바와 같이 하층의 마스크막(10c)의 개구단의 측면에만 마스크막(1Oc1)을 남기도록 한다.
즉, 마스크막(1Oc)의 개구단에 마스크막(1Oc1)에 의해 생긴 측벽막을 마련하 는 것에 의해, 그 개구부의 치수를 축소하는 것이 가능하게 되어 있다. 이 개구 치수는 예를 들면 0.2㎛이하 정도이다.
이것에 의해, 후술하는 캐패시터용 접속 구멍을 천공할 때 그 맞춤 어긋남의 허용범위를 크게 할 수 있으므로, 그 접속 구멍을 비트선 BL의 주위에 마련한 절연막에 의해 자기정합적으로 형성하지 않아도 되도록 되어 있다. 즉, 비트선 BL을 피복하는 캡 절연막(11a) 및 사이드월(11b)을 워드선(4d)을 피복하는 캡 절연막(7a) 및 사이드월(7b)보다 예를 들면 에칭율이 높아도 유전율이 낮은 재료를 사용하는 것이 가능하게 된다.
또, 캐패시터용 접속 구멍의 구멍직경을 축소할 수 있음과 동시에 그것에 의해 캐패시터용 접속 구멍의 맞춤 여유를 작게 할 수 있으므로, 메모리셀 MC(도 1참조)의 미세화를 추진하는 것이 가능하게 되어 있다.
계속해서, 마스크막(1Oc, 1Oc1)을 에칭 마스크로 해서 캐패시터용 접속 구멍의 상부구멍을 형성하지만, 본 실시예 1에서는 예를 들면 접속 구멍 천공을 위한 에칭 처리를 다음과 같이 2회로 나누어 실행한다.
우선, 도 5s에 도시하는 바와 같이 마스크막(10c, 10c1)을 에칭 마스크로 해서 질화 실리콘으로 형성된 절연막(12)이 제거될 정도의 깊이의 캐패시터용 상부 접속 구멍의 제1 부분 접속 구멍(9b2a)을 에칭법에 의해 형성한다.
단, 이 에칭 처리에서는 비선택 에칭 처리가 사용되고 천공되는 부분 접속 구멍(9b2a)의 구멍직경이 커지지 않도록 이방성이 강한 드라이 에칭 처리 등에 의해 부분 접속 구멍(9b2a)을 천공한다.
계속해서, 도 5t에 도시하는 바와 같이 마스크막(10c, 10c1)을 에칭 마스크로 해서 부분 접속 구멍(9b2a) 내에 남겨진 절연막을 제거하고, 도체막(13)의 상면을 노출시키는 제2 부분 접속 구멍(9b2b)을 형성한다.
단, 이 에칭 처리에서는 질화 실리콘막(12)에 대해서 선택성을 갖는 선택에칭 처리가 사용되고 질화 실리콘막(12)은 제거되기 어려워 접속 구멍(9b2a) 내에 남겨진 SiO2로 이루어지는 절연막(8c)을 제거하는 에칭 처리에 의해 접속 구멍(9b2b)을 형성한다. 접속 구멍(9b2a, 9b2b)에 의해 캐패시터용 상부접속 구멍(9b2)(도1)가 형성된다.
이 때의 드라이 에칭 조건은 예를 들면 이하와 같다. 질화막에 대한 산화막의 선택비는 예를 들면 10~15정도이다. 반응가스는 예를 들면 C4F8/CF4/CO/Ar가스이고, 각각 예를 들면 3/5/200/550sccm정도이다. 압력은 예를 들면 100mTorr정도, 고주파전력(RF Power)은 예를 들면 1000watts정도이다. 에칭 장치에 있어서의 처리온도는 상부 전극/벽면/하부전극에 있어서 각각 예를 들면 20/60/-10℃정도이다. 또, 이 접속 구멍(9b2a, 9b2b)의 직경은 예를 들면 0.3~0.4㎛정도이다.
여기에서, 이 단계에 있어서의 메모리셀 영역 M을 간략화한 주요부 평면도를 도 7에 도시하고, VU1-VU1선 및 VU2-VU2선의 단면도를 도 5u1 및 도 5u2에 도시한다.
본 실시예 1에 있어서는 도 5u1 및 도 교2에 도시하는 바와 같이 마스크막(10c1)을 마련한 것에 의해 접속 구멍(9b2a, 9b2b)의 미세화가 가능하게 되므로, 그 접속 구멍(9b2a, 9b2b)을 비트선 BL의 주위에 마련한 절연막에 의해 자기정합적으로 형성하지 않아도 되도록 되어 있다.
또, 가령 마스크막(10c, 10c1)(도 5q 참조)의 개구부의 위치가 비트선 BL이 연장하는 방향(도 7의 횡방향)으로 어긋났더라도 도 5u1에서 알 수 있는 바와 같이, 하층의 워드선 WL을 피복하는 캡 절연막(7a) 및 사이드월(7b)이 질화 실리콘으로 이루어지고 에칭 스토퍼로서 기능하므로, 그 접속 구멍(9b2a, 9b2b)에서 워드선 WL이 노출되어 버리는 일도 없다.
계속해서, 마스크막(1Oc) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 두께 500~1000Å정도의 도체막(5a)을 퇴적시킨 후, 그 상면에 예를 들면 SiO2로 이루어지는 두께 3000~6000Å정도의 절연막(21)을 플라즈마 CVD법등에 의해 퇴적시킨다.
또한, 이 도체막(5a) 및 절연막(21)은 하부 및 상부 접속 구멍(9b1, 9b2) 내에도 퇴적되어 도체막(13)을 통해서 선택 MOS(4)의 다른 쪽의 반도체 영역(4b)과 전기적으로 접속되어 있다.
또, 이 도체막(5a) 상의 절연막(21)은 하층의 BPSG 또는 SiO2로 이루어지는 절연막(20)보다 웨트 에칭 처리에 있어서의 에칭율이 높은 절연막으로 형성되어있다. 이것은 이 절연막의 에칭율이 절연막(20)보다 낮으면, 후공정에서 그 절연막(21)과 절연막(20)을 동시에 제거할 때 그 절연막이 제1 전극(5a)(도 1 참조)의 중앙의 좁은 오목부 내에도 매설되어 있으므로, 그 절연막이 충분히 제거되기 전에 절연막(20)이 제거되어 버려 하층의 소자에 악영향을 미치는 경우가 있기 때문이다.
계속해서, 그 절연막(21), 도체막(5a) 및 마스크막(10c)에 있어서, 포트레지스트에서 노출되는 부분을 드라이 에칭법 등에 의해서 에칭 제거하는 것에 의해, 도 5v에 도시하는 바와 같이 캐패시터의 제1 전극(5a)의 하부(5a1) 및 절연막(21)을 형성한다.
그 후, 반도체 기판(1s) 상에 저저항 폴리실리콘으로 이루어지는 도체막 CVD법에 의해 퇴적시킨 후 그 도체막을 RIE 등의 이방성 드라이 에칭법에 의해서 에치백하는 것에 의해, 도 5w에 도시하는 바와 같이 절연막(21)의 측면에 캐패시터의 제1 전극(5a)의 측부(5a2)를 형성한다.
계속해서, 예를 들면 플루오르화 수소산용액을 사용한 웨트 에칭에 의해 절연막(20, 21)을 제거하는 것에 의해, 도 5x에 도시하는 바와 같이 원통형의 캐패시터의 제1 전극(5a)을 형성한다. 이 때, 층간 절연막(8c) 상에 형성된 절연막(12)이 웨트 에칭의 스토퍼로서 기능하므로, 그 하층의 층간 절연막(8c)은 제거되지 않는다.
계속해서, 도 5y에 도시하는 바와 같이 반도체 기판(1s) 상에 질화 실리콘막(도시하지 않음)을 CVD법에 의해 퇴적시킨 후 그 질화 실리콘막에 대해서 산화처리를 실시하는 것에 의해, 질화 실리콘막의 표면에 SiO2막을 형성해서 질화 실리콘막 및 SiO2막으로 이루어지는 캐패시터 절연막(5b)을 형성한다.
그 후, 반도체 기판(1s) 상에 예를 들면 저저항 폴리실리콘으로 이루어지는 도체막을 CVD법에 의해 퇴적시키고, 이 도체막을 포토레지스트를 마스크로 해서 에칭하는 것에 의해, 캐패시터(5)의 제2 전극(5c)을 형성하고 캐패시터(5)를 형성한다.
계속해서, 반도체 기판(1s) 상에 예를 들면 SiO2로 이루어지는 절연막(8d1)을 CVD법 등에 의해 퇴적시킨 후 그 절연막(8d1) 상에 예를 들면 BPSG 등으로 이루어지는 절연막(8d2)을 퇴적시키고, 이 절연막(8d2)의 상면을 예를 들면 CMP법에 의해 평탄화한다.
계속해서, 배선 형성 공정으로 이행한다. 이 배선 형성 공정을 도 6a~도 6d에 의해 설명한다. 또한, 도 6a~도 6d는 배선 형성 공정을 설명하기 위해 도 5a~도 5y와는 다른 부분의 단면을 도시하고 있지만 동일한 DRAM의 주요부 단면도이다.
우선, 도 5a에 도시하는 바와 같이 반도체 기판(1s) 상에 예를 들면 SiO2로 이루어지는 층간 절연막(8e)을 CVD법 등에 의해 퇴적시킨다. 이것에 의해, 캐패시터(5)를 피복한다.
계속해서, 그 층간 절연막(8e)에 포토레지스트를 마스크로 해서 캐패시터(5)의 제2 전극(5c)의 패드부가 노출되는 접속 구멍(22a)을 형성함과 동시에 주변회로 영역 P에 있어서의 MOSFET(23)의 한쪽의 반도체 영역(23a)이 노출되는 접속 구멍(22b)을 드라이 에칭 처리에 의해 형성한다.
그 후, 반도체 기판(1s) 상에 예를 들면 티탄(Ti)으로 이루어지는 도체막을 스퍼터링법 등에 의해 퇴적시킨 후 그 상면에 예를 들면 텅스텐 등으로 이루어지는 도체막을 CVD법 등에 의해 퇴적시키고, 또 그 상면에 예를 들면 질화티탄(TiN) 등으로 이루어지는 도체막을 스퍼터링법 등에 의해 퇴적시킨다.
계속해서, 그 적층 도체막을 포토레지스트를 마스크로 해서 드라이 에칭법등에 의해 패터닝하는 것에 의해, 도 6b에 도시하는 바와 같이 제1층 배선(24a)을 형성한다.
계속해서, 반도체 기판(1s) 상에 예를 들면 SiO2로 이루어지는 층간 절연막(8f)을 CVD법 등에 의해 퇴적해서 제1층 배선(24a)을 피복한 후, 그 층간 절연막(8f)에 포토레지스트를 마스크로 해서 드라이 에칭 처리를 실시하는 것에 의해 제1층 배선(24a)의 일부가 노출되는 접속 구멍(22c)을 형성한다.
그 후, 도 6c에 도시하는 바와 같이 층간 절연막(8f) 상에 제2층 배선(24b)을 형성한다. 이 제2층 배선(24b)은 예를 들면 다음과 같이 해서 형성되어 있다.
우선, 예를 들면 텅스텐 등으로 이루어지는 도체막을 CVD법 등에 의해 퇴적시킨 후 그 상면에 예를 들면 알루미늄(Al)등으로 이루어지는 도체막을 스퍼터링법에 의해 퇴적시키고, 또 그 상면에 예를 들면 TiN 등으로 이루어지는 도체막을 스퍼터링법에 의해 퇴적시킨다. 그 후, 그 적층 도체막을 제1층 배선(24a)과 마찬가지로 패터닝하는 것에 의해 형성한다.
계속해서, 층간 절연막(8f) 상에 예를 들면 SiO2로 이루어지는 층간 절연막(8g)을 CVD법 등에 의해 퇴적시켜서 제2층 배선(24b)을 피복한 후, 그 층간 절연막 (8g)에 포토레지스트를 마스크로 해서 드라이 에칭 처리를 실시하는 것에 의해 제2층 배선(24b)의 일부가 노출되는 접속 구멍(22d)을 형성한다.
계속해서, 도 6d에 도시한 바와 같이 층간 절연막(8g) 상에 제3층 배선(24c)을 형성한다. 제3층 배선(24c)은 제2층 배선(24b)과 동일한 재료로 동일한 방법에 의해 형성할 수 있다.
마지막으로, 반도체 기판(1s) 상에 예를 들면 SiO2로 이루어지는 표면보호막(25)을 CVD법 등에 의해 퇴적시키고, 제3층 배선(24c)을 피복하는 것에 의해 본 실시예 1의 DRAM의 웨이퍼 프로세스를 종료한다.
이와 같이, 본 실시예 1에 의하면 이하의 효과를 얻을 수 있다.
[1] 비트선 접속용 접속 구멍(9al) 및 캐패시터 접속용 접속 구멍(9b1, 9b2)을 자기정합적으로 형성할 수 있으므로, 그들 접속 구멍(9a1, 9b1, 9b2)와 각 층과의 포토리소그래피에서의 맞춤을 필요 없게 하는 것이 가능하게 된다.
[2] 캡 절연막 및 사이드월(도 5i의 막(7a, 7b) 및 도 5p의 막(11a, 11b))에 대한 그것을 피복하는 절연막(도 5i의 막(5b) 및 도 5p의 막(20))의 에칭 선택비를 1보다 크게 하는 것에 의해, 비트선 접속용 접속 구멍(9a1) 및 캐패시터 접속용 접속 구멍(9b1, 9b2a, 9b2b)을 형성할 때의 하지 절연막의 상면을 평탄하게 할 수 있으므로, 그들 접속 구멍(9a1, 9b1, 9b2a, 9b2b)을 형성하기 위한 포토리소그래피에서의 마진을 향상시킬 수 있어 패턴 전사 정밀도를 향상시키는 것이 가능하게 된다.
[3] 상기 [1], [2]에 의해, 비트선 접속용 접속 구멍(9a1) 및 캐패시터 접속용 접속 구멍(9b1, 9b2a, 9b2b)의 위치맞춤 여유를 작게 할 수 있으므로, 메모리셀 MC의 사이즈를 축소할 수 있다. 이 때문에, 반도체칩의 사이즈를 축소하는 것이 가능하게 된다.
[4] 상기 [1], ［2]에 의해, 비트선 접속용 접속 구멍(9a1) 및 캐패시터 접속용 접속 구멍(9b1, 9b2a, 9b2b)에서의 접속불량을 저감할 수 있으므로, DRAM의 제조효율 및 신뢰성을 향상시키는 것이 가능하게 된다.
[5] 상기 [1], [2]에 의해, 비트선 접속용 접속 구멍(9a1) 및 캐패시터 접속용 접속 구멍(9b1, 9b2a, 9b2b)을 형성하기 위해 고도의 맞춤 기술이나 공정 관리가 필요하지 않다. 또, 전사패턴의 해상도를 올리기 위한 위상 시프트 기술 등과 같은 고도이고 고가인 포토리소그래피 기술을 도입할 필요도 없다.
[6] 메모리셀 영역 M의 캡 절연막(7a) 및 사이드월(7b)은 주변회로 영역 P의 MOSFET의 LDD구조를 구성하기 위한 캡 절연막(7a) 및 사이드월(7b)과 동시에 형성할 수 있으므로, 제조 공정의 대폭적인 증대를 초래하지 않는다.
[7] 상기 [5], [6]에 의해 DRAM을 갖는 반도체 집적회로 장치의 개발기간을 단축하는 것이 가능하게 된다.
[8] 캐패시터용 접속 구멍(9b2, 9b2b)을 천공할 때의 마스크막(10c)의 개구단 측면에 마스크막(1Oc1)에 의해 생긴 측벽막을 형성한 것에 의해, 그 개구부의 치수를 축소하는 것이 가능하게 된다.
[9] 상기 [8]에 의해, 캐패시터용 접속 구멍(9b2a, 9b2b)을 천공할 때 그 맞 춤 어긋남의 허용범위를 크게 할 수 있으므로, 그 접속 구멍(9b2a, 9b2b)을 비트선 BL의 범위에 마련한 절연막에 의해 자기정합적으로 형성하지 않아도 위치맞춤 좋게 형성하는 것이 가능하게 된다.
[10] 상기 [8]에 의해, 캐패시터용 접속 구멍(9b2a, 9b2b)의 구멍직경을 축소할 수 있음과 동시에 그것에 의해 캐패시터용 접속 구멍(9b2a, 9b2b)의 맞춤 여유를 작게 할 수 있으므로, 메모리셀 MC의 미세화를 추진하는 것이 가능하게 된다.
[11] 비트선 BL을 피복하는 캡 절연막(11a) 및 사이드월(11b)을 워드선 WL을 피복하는 캡 절연막(7a) 및 사이드월(7b)의 구성 재료보다 유전율이 낮은 SiO2에 의해서 형성한 것에 의해, 비트선 용량을 저감하는 것이 가능하게 된다.
[12] 상기 ［11에 의해, 비트선 BL의 충방전 시간을 단축할 수 있고, 또 비트선 BL에 흐르는 신호의 속도를 향상시키는 것이 가능하게 된다. 따라서, DRAM의 동작속도를 향상시키는 것이 가능하게 된다.
[13] 상기 [11]에 의해, DRAM에 있어서의 캐패시터(5)의 축적 용량과 비트선 용량의 비에 의해 결정되는 신호량을 충분히 확보하는 것이 가능하게 되므로, 메모리셀로부터의 데이터 판독의 신뢰성을 향상시킬 수 있다.
[14] 상기 [13]에 의해, 메모리셀 MC내에 있어서의 데이터 판독의 신뢰성을 향상시키는 것이 가능하게 된다.
［15］상기 [13]에 의해, 캐패시터(5)의 점유면적을 축소할 수 있으므로, 반도체 집적회로장치의 미세화를 추진하는 것이 가능하게 된다.
<실시예 2>
도 8은 본 발명의 다른 실시예인 반도체 집적회로 장치에 포함되는 메모리셀 영역의 주요부 단면도, 도 9a~도 9f는 도 8의 반도체 집적회로장치의 제조방법을 도시한 장치의 주요부 단면도이다.
도 8에 도시한 본 실시예 2의 반도체 집적회로 장치는 캐패시터(5)용의 접속 구멍 내에 상기 실시예 1에서 설명한 매립용 도체막(13)이 마련되어 있지 않은 경우의 예이다.
본 실시예 2에 있어서도 비트선 BL의 주위의 캡 절연막(11a) 및 사이드월(11b)은 예를 들면 워드선 WL을 피복하는 캡 절연막(7a) 및 사이드월(7b)의 구성 재료보다 유전율이 낮은 SiO2 등에 의해 형성되어 있다. 따라서, 본 실시예 2에 있어서도 비트선 용량을 저감하는 것이 가능하게 되어 있다.
또, 본 실시예 2에 있어서는 비트선 BL의 상면에 부가해서 그의 측면도 캐패시터(5)의 제2전극(5c)에 의해 피복되어 있다. 이것은 캐패시터용 접속 구멍(9b2a, 9b2b)의 구멍직경을 미세화할 수 있었던 분만큼 캐패시터(5)의 축부분과 비트선 BL 사이의 간극을 크게 할 수 있는 것에 의한다.
이것에 의해, 비트선 BL의 상면 뿐만이 아니라 측면도 캐패시터(5)의 제2전극(5c)에 의해 차폐할 수 있으므로, 비트선 BL과 그 주위의 배선의 전기적인 결합을 저감할 수 있고, 비트선 BL의 SN비(Signal to Noise Ratio)를 향상시키는 것이 가능한 구조로 되어 있다.
다음에, 본 실시예 2에 있어서의 반도체 집적회로 장치의 제조방법을 도 9a~도 9f에 의해 설명한다.
본 실시예 2의 반도체 집적회로 장치의 제조방법도 상기 실시예 1에서 설명한 반도체 집적회로 장치의 제조방법과 거의 동일해도 좋다. 따라서, 여기에서는 상기 실시예 1과는 구조가 다른 부분에 관한 캐패시터용 접속 구멍의 형성 공정에 대해서 설명한다.
도 9a는 도 8의 반도체 집적회로 장치의 제조 공정 중에 있어서의 도면이고, 상기 실시예 1의 설명에서 사용한 도 5p에 대응하는 도면이다.
비트선 BL의 주위에는 이것을 피복하는 절연막(6c, 6d), 캡 절연막(11a), 사이드월(11b) 및 절연막(12)이 상기 실시예 1과 마찬가지로 형성되어 있다.
또, 절연막(12) 상에는 상기 실시예 1과 마찬가지로 해서 절연막(20)이 퇴적되어 있다. 이 절연막(20)은 예를 들면 BPSG막으로 이루어지고, 그 상면은 평탄하게 형성되어 있다.
또, 그 절연막(20) 상에는 예를 들면 저저항 폴리실리콘으로 이루어지는 마스크막(1Oc)의 패턴이 형성되어 있다. 이 마스크막(1Oc)의 재료, 두께, 개구 치수 및 형성 방법 등도 상기 실시예 1과 동일하다. 또한, 본 실시예 2에서는 이 단계에 있어서 도체막(13)(도 5p)이 형성되어 있지 않다. 단, 개구 치수는 상기 실시예 1에 있어서의 것보다도 작으며, 0.3㎛이다.
이와 같은 반도체 기판(1s) 상에 도 9b에 도시하는 바와 같이 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 마스크막(1Oc1)을 상기한 마스크막 (10c)을 피복하도록 CVD법에 의해 퇴적시킨다. 이 경우의 마스크막(10c1)의 두께는 예를 들면 500~2000Å정도이다.
계속해서, 이 마스크막(1Oc1)을 드라이 에칭법 등에 의해 에치백하는 것에 의해, 도 9c에 도시하는 바와 같이 하층의 마스크막(10c)의 개구단의 측면에만 마스크막(1Oc1)을 남기도록 한다.
즉, 마스크막(1Oc)의 개구단에 마스크막(1Oc1)에 의해 생긴 측벽막을 마련하는 것에 의해, 그 개구부의 치수를 축소하는 것이 가능하게 되어 있다. 이 개구 치수는 예를 들면 0.15㎛이다.
이것에 의해, 후술하는 캐패시터용 접속 구멍을 천공할 때 그 맞춤 어긋남의 허용범위를 크게 할 수 있으므로, 그 접속 구멍을 비트선 BL의 주위에 마련한 절연막에 의해 자기정합적으로 형성하지 않아도 되도록 되어 있다.
계속해서, 마스크막(1Oc, 1Oc1)을 에칭 마스크로 해서 캐패시터용 접속 구멍을 형성하지만, 본 실시예 2에서는 예를 들면 접속 구멍 천공을 위한 에칭 처리를 다음과 같이 2회로 나누어 실행한다. 이것은 오버에칭에 의해 접속 구멍이 필요 이상으로 깊게 천공되는 것을 방지하기 위해서 이다.
우선, 도 9d에 도시하는 바와 같이 마스크막(1Oc, 1Oc1)을 에칭 마스크로 해서 질화 실리콘으로 형성된 절연막(12)이 제거될 정도의 깊이의 접속 구멍(9b2a)을 에칭법에 의해 형성한다.
단, 이 에칭 처리에서는 비선택 에칭 처리가 사용되고, 천공되는 접속 구멍(9b2a)의 구멍직경이 커지지 않는 이방성이 강한 드라이 에칭 처리 등에 의해 접속 구멍(9b2a)을 천공한다.
계속해서, 도 9e에 도시하는 바와 같이 마스크막(10c, 10c1)을 에칭 마스크로 해서 접속 구멍(9b2a) 내에 남겨진 절연막(8c, 8b, 8a)을 제거하고, 반도체 영역(4b)의 상면이 노출되는 접속 구멍(9b2b)을 형성한다.
단, 이 에칭 처리에서는 질화 실리콘에 대해서 선택성을 갖는 선택에칭 처리가 사용되고, 접속 구멍(9b2a) 내에 남겨진 SiO2로 이루어지는 절연막만을 제거하는 에칭 처리에 의해서 접속 구멍(9b2b)을 형성한다. 접속 구멍(9b2a, 9b2b)에 의해 캐패시터용 접속 구멍(9b2)(도 8)이 형성된다.
이 때, 본 실시예 2에 있어서도 캡 절연막(7a) 및 사이드월(7b)을 질화 실리콘으로 형성하고 있으므로, 캡 절연막(7a) 및 사이드월(7b)이 에칭 스토퍼로 되어 미세한 접속 구멍(9b2b)을 자기정합적으로 높은 위치맞춤 정밀도로 형성할 수 있다.
예를 들면, 마스크막(10c)의 개구부의 위치가 다소 워드선 WL의 폭방향(도9e의 횡방향)으로 어긋났더라도 캡 절연막(7a) 및 사이드월(7b)이 질화 실리콘으로 이루어지고 에칭 스토퍼로서 기능하도록 되어 있으므로, 그 마스크막을 에칭 마스크로서 형성한 접속 구멍에서 워드선 WL의 일부가 노출되는 일도 없다.
또, 마스크막(1Oc)의 개구단에 마스크막(1Oc1)에 의해 생긴 사이드월을 마련하는 것에 의해 그 개구부의 치수를 축소할 수 있으므로, 접속 구멍(9b2b)의 맞춤 어긋남을 허용범위를 크게 하는 것이 가능하게 되어 있다.
또한, 마스크막(10c)의 개구부의 위치가 워드선 WL이 연장하는 방향으로 다소 어긋났더라도 그 경우는 하층의 필드 절연막(2)의 두께가 충분히 두꺼우므로, 그 마스크막을 에칭 마스크로서 형성한 접속 구멍이 반도체 기판(1s)의 상부에까지 도달하는 일도 없다.
이것에 의해, 본 실시예 2에 있어서도 위치맞춤 어긋남을 고려해서 충분히 확보하고 있던 접속 구멍(9b2b)의 위치맞춤 여유를 작게 할 수 있으므로, 메모리셀 영역 M의 면적을 축소하는 것이 가능하게 되어 있다.
이 때의 드라이 에칭 조건은 예를 들면 이하와 같다. 질화막에 대한 산화막의 선택비는 예를 들면 10~15정도이다. 반응가스는 예를 들면 C4F8/CF4/CO/Ar가스이고, 각각 예를 들면 3/5/200/550sccm정도이다. 압력은 예를 들면 100mTorr정도, 고주파전력(RF Power)은 예를 들면 1000watts정도이다. 에칭 장치에 있어서의 처리온도는 상부 전극/벽면/하부전극에 있어서 각각 예를 들면 20/60/-10℃정도이다. 또, 이 접속 구멍(9b2a, 9b2b)의 직경은 예를 들면 0.3~0.4㎛ 정도이다.
계속해서, 마스크막(1Oc) 상에 예를 들면 인이 도입된 저저항 폴리실리콘으로 이루어지는 두께 500~1000A정도의 도체막을 퇴적시킨 후, 그 상면에 예를 들면 SiO2로 이루어지는 3000~6000Å정도의 절연막을 플라즈마 CVD법 등에 의해 퇴적시킨다.
또한, 이 도체막은 접속 구멍(9b2a, 9b2b) 내에도 퇴적되어 도체막을 통해서 선택 MOS(4)의 다른 쪽의 반도체 영역(4b)과 전기적으로 접속되어 있다.
또, 이 도체막상의 절연막은 하층의 BPSG로 이루어지는 절연막(20)보다 웨트 에칭 처리에 있어서의 에칭율이 높은 절연막으로 형성되어 있다. 이것은 이 절연막의 에칭율이 절연막(20)보다 낮으면 후공정에서 그 절연막과 절연막(20)을 동시에 제거할 때 그 절연막이 캐패시터 중앙의 좁은 오목부 내에도 매설되어 있으므로, 그 절연막이 충분히 제거되기 전에 절연막(20)이 제거되어 버려 하층의 소자에 악영향을 미치는 경우가 있기 때문이다.
계속해서, 그 절연막, 도체막 및 마스크막(1Oc)에 있어서 포트레지스트에서 노출되는 부분을 드라이 에칭법 등에 의해서 에칭 제거하는 것에 의해, 도 9f에 도시하는 바와 같이 캐패시터의 제1 전극(5a)의 하부(5a1) 및 절연막(21)을 형성한다.
이 이후의 제조 공정은 상기 실시예 1과 동일하므로 설명을 생략한다.
이와 같이 본 실시예 2에 있어서는 상기 실시예 1에서 얻어진 효과 이외에 이하의 효과를 얻는 것이 가능하게 되어 있다.
[1] 비트선 BL의 상면 및 측면을 캐패시터(5)의 제2전극(5c)에 의해서 피복한 것에 의해 비트선 BL의 상면 뿐만이 아니라 측면도 캐패시터(5)의 제2전극(5c)에 의해 차폐할 수 있으므로, 비트선 BL과 그 주위의 배선의 전기적 결합을 저감할 수 있어 비트선 BL의 SN비를 향상시키는 것이 가능한 구조로 되어 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 상기 실시예 1, 2에 한정되는 것이 아니고 그 요지를 일탈하지 않는 범위에서 여러 가지로 변경 가능하다는 것은 물론이다.
예를 들면, 상기 실시예 1, 2에 있어서는 메모리셀의 캐패시터를 원통형으로 한 경우에 대해서 설명했지만, 이것에 한정되는 것은 아니고 여러 가지로 변경가능하고 예를 들면 핀(fin)형으로 해도 좋다.
또, 상기 실시예 1, 2에 있어서는 비트선을 저저항 폴리실리콘상에 실리사이드층을 마련해서 구성한 경우에 대해서 설명했지만, 이것에 한정되는 것은 아니고 예를 들면 실리사이드층만으로 형성해도 좋다. 이 경우, 비트선 BL을 얇게 하는 것이 가능하게 된다.
또, 상기 실시예 1, 2에 있어서는 비트선의 주위의 캡 절연막(11a) 및 사이드월(11b)을 SiO2로 하였지만, 이 캡 절연막 및 사이드월을 질화 실리콘으로 해도 좋다.
단, 그 경우에는 비트선을 피복하는 캡 절연막(11a) 및 사이드월(11b)의 두께를 워드선을 피복하는 캡 절연막(7a) 및 사이드월(7b)의 두께보다 두껍게 하도록 한다.
예를 들면, 워드선을 피복하는 캡 절연막 및 사이드월의 막두께를 1000~3000Å으로 한 경우에는 비트선을 피복하는 캡 절연막 및 사이드월의 막두께는 그것보다 두껍게 하면 좋다.
상술한 바와 같이, 막두께를 결정하는 것에 의해 비트선 용량을 저감할 수 있으므로, 상기 실시예 1에서 얻어진 효과와 동일한 효과를 얻는 것이 가능하게 된다.
또, 상기 실시예 1, 2에 있어서는 마스크막의 끝부에 측벽막을 형성하는 것에 의해 접속 구멍의 미세화를 도모하는 기술을 캐패시터용 상부접속 구멍(9b2a)의 형성 공정시에 사용하였지만, 이것에 한정되는 것은 아니고 캐패시터의 매립 도체막을 형성하기 전의 캐패시터용 하부 접속 구멍(9b1)의 형성 공정에 의해 사용해도 좋고, 비트선과 메모리셀 선택 MOSFET의 반도체 영역을 접속하기 위한 비트선용 접속 구멍(9a1)의 형성 공정에 의해 사용해도 좋다. 이것에 의해, 그들 접속 구멍의 구멍직경을 축소할 수 있음과 동시에 그것에 의해 맞춤 여유를 작게 할 수 있으므로, 메모리셀의 미세화를 추진하는 것이 가능하게 된다.
이상의 설명에서는 주로 본 발명자에 의해 이루어진 발명을 그 배경으로 된 이용 분야인 DRAM에 적용한 경우에 대해서 설명했지만, 그것에 한정되는 것은 아니고 여러 가지로 적용가능하며, 예를 들면 SRAM, ROM, 논리회로 또는 반도체 메모리회로와 논리회로를 동일 반도체 기판상에 마련한 다른 반도체 집적회로 장치 등에 적용할 수 있다.
본원에 의해 개시되는 발명 중 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 이하와 같다.
[1] 본 발명의 반도체 집적회로 장치의 제조방법에 의하면, 캐패시터용 접속 구멍을 천공할 때 마스크막의 개구단부에 측벽막을 형성하는 것에 의해 그 개구부의 개구 치수를 축소할 수 있으므로, 접속 구멍의 구멍 직경을 미세화하는 것이 가능하게 된다.
[2] 상기 [1]에 의해, 캐패시터용 접속 구멍의 맞춤 어긋남에 의한 불량이 거의 발생하지 않게 할 수 있으므로, DRAM을 갖는 반도체 집적회로 장치의 제조효율 및 신뢰성을 향상시키는 것이 가능하게 된다.
[3] 상기 [1]에 의해, 캐패시터용 접속 구멍의 구멍직경을 축소할 수 있음과 동시에 그것에 의해 캐패시터용 접속 구멍의 맞춤 여유를 작게 할 수 있으므로, 메모리셀의 미세화를 추진하는 것이 가능하게 된다.
[4] 본 발명의 반도체 집적회로 장치에 의하면, 비트선용 캡 절연막 및 비트선용 측벽 절연막을 워드선용 캡 절연막 및 워드선용 측벽 절연막보다 유전율이 낮은 재료로 구성했으므로, 비트선의 용량을 저감하는 것이 가능하게 된다.
[5] 본 발명의 반도체 집적회로 장치에 의하면, 비트선용 캡 절연막 및 비트선용 측벽 절연막과 워드선용 캡 절연막 및 워드선용 측벽 절연막을 동일한 유전율의 재료로 구성한 경우에는 비트선용 캡 절연막 및 비트선용 측벽 절연막의 막두께를 워드선용 캡 절연막 및 워드선용 측벽 절연막의 막두께보다 두껍게 한 것에 의해, 비트선의 용량을 저감할 수 있게 된다.
[6] 상기 [4] 또는 [5]에 의해, DRAM을 갖는 반도체 집적회로 장치의 동작속도를 향상시킬 수 있게 된다.
[7] 상기 [4] 또는 [5]에 의해, DRAM을 갖는 반도체 집적회로장치의 캐패시터의 축적 용량과 비트선 용량의 비에 의해 결정되는 신호량을 충분히 확보할 수 있으므로, 메모리셀 내의 데이터 판독의 신뢰성을 향상시킬 수 있게 된다.

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  7. 반도체 기판상에 형성된 복수의 워드선과, 상기 복수의 워드선에 대하여 교차하도록 배치된 복수의 비트선과, 상기 복수의 워드선 및 복수의 비트선 각각의 교점에 배치된 메모리 셀을 구비하는 반도체 집적회로 장치로서,
    (a) 상기 메모리 셀은, 상기 워드선의 일부가 게이트 전극을 구성하는 메모리 셀 선택 MIS 트랜지스터와, 상기 비트선의 상방에 주요부가 배치된 정보 축적용의 캐패시터를 가지며,
    (b) 상기 워드선은 질화막으로 이루어지는 워드선용 캡 절연막 및 워드선용 측벽 절연막에 의해 피복되고,
    (c) 상기 정보 축적용의 캐패시터는 상기 워드선용 캡 절연막 및 워드선용 측벽 절연막에 의해서 자기 정합적으로 규정된 캐패시터용 접속 구멍을 통하여 상기 메모리 셀 선택 MIS 트랜지스터의 일방의 반도체 영역에 전기적으로 접속되며,
    (d) 상기 비트선은 상기 워드선용 캡 절연막 및 워드선용 측벽 절연막에 의해서 자기 정합적으로 규정된 비트선용 접속 구멍을 통하여 상기 메모리 셀 선택 MIS 트랜지스터의 타방의 반도체 영역에 전기적으로 접속되며,
    (e) 상기 비트선은, 상기 워드선용 캡 절연막 및 워드선용 측벽 절연막보다도 유전율이 낮은 비트선용 캡 절연막 및 비트선용 측벽 절연막에 의해 피복되어 있는 구조를 갖는 것을 특징으로 하는 반도체 집적회로 장치.
  8. 제7항에 있어서,
    상기 캐패시터용 접속 구멍 내에서, 상기 메모리 셀 선택 MIS 트랜지스터의 일방의 반도체 영역과 캐패시터용 도체막과의 사이에, 상기 일방의 반도체 영역에 접촉하도록 도체막을 매설한 것을 특징으로 하는 반도체 집적회로 장치.
  9. 제8항에 있어서,
    상기 워드선용 캡 절연막 및 워드선용 측벽 절연막이 질화 실리콘으로 이루어지며, 상기 비트선용 캡 절연막 및 비트선용 측벽 절연막이 이산화 실리콘으로 이루어지는 것을 특징으로 하는 반도체 집적회로 장치.
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