CN102446920A - 具有垂直沟道晶体管的半导体器件及其制造方法 - Google Patents

具有垂直沟道晶体管的半导体器件及其制造方法 Download PDF

Info

Publication number
CN102446920A
CN102446920A CN2011102955348A CN201110295534A CN102446920A CN 102446920 A CN102446920 A CN 102446920A CN 2011102955348 A CN2011102955348 A CN 2011102955348A CN 201110295534 A CN201110295534 A CN 201110295534A CN 102446920 A CN102446920 A CN 102446920A
Authority
CN
China
Prior art keywords
area
groove
pattern
grid pattern
zone
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN2011102955348A
Other languages
English (en)
Other versions
CN102446920B (zh
Inventor
金大益
吴容哲
黄有商
曹永丞
郑铉雨
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN102446920A publication Critical patent/CN102446920A/zh
Application granted granted Critical
Publication of CN102446920B publication Critical patent/CN102446920B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/05—Making the transistor
    • H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了具有垂直沟道晶体管的半导体器件及其制造方法。该半导体器件包括第一场效应晶体管和第二场效应晶体管，其中第一场效应晶体管的沟道区域用作第二场效应晶体管的源极/漏极电极，第二场效应晶体管的沟道区域用作第一场效应晶体管的源极/漏极电极。

Description

具有垂直沟道晶体管的半导体器件及其制造方法
技术领域
本公开涉及一种半导体器件及其制造方法，更具体地，涉及具有垂直沟道晶体管的半导体器件及其制造方法。
背景技术
为了半导体器件的高度集成，可以减小图案的线宽，和/或可以减小晶体管所占据的面积。晶体管包括例如二维金属氧化物半导体场效应晶体管(MOSFET)。二维MOSFET包括分别设置在沟道区域的两侧的源极电极和漏极电极。
发明内容
根据实施例，半导体存储器件包括：半导体衬底；半导体柱，从半导体衬底延伸，该半导体柱包括第一区域、第二区域和第三区域，该第二区域位于第一区域和第三区域之间，第三区域位于第二区域与半导体衬底之间；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间；以及第二栅极图案，设置在第三区域上，第二绝缘层在第二栅极图案与第三区域之间。
半导体存储器件还可以包括：电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域，位线设置在字线与衬底之间，该位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。
第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。
第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。
半导体存储器件还可以包括第三栅极图案，该第三栅极图案设置在第三区域上与第二栅极图案相对并关于半导体柱设置得与第一栅极图案基本共平面，第三绝缘层在第三栅极图案与第三区域之间。
第二栅极图案可以朝向第二区域延伸超过第二区域与第三区域之间的边界，使得部分第二栅极图案设置在第二区域上。
根据实施例，半导体存储器件包括：半导体衬底；从半导体衬底延伸的半导体柱，半导体柱包括第一区域、第二区域和第三区域，第二区域位于第一区域与第三区域之间，第三区域位于第二区域与半导体衬底之间；第一栅极图案，设置在第二区域上，第一绝缘层在第一栅极图案与第二区域之间，第二栅极图案，设置在第三区域上，第二绝缘层在第二栅极图案与第三区域之间；第三栅极图案，设置在第三区域上与第二栅极图案相对并关于半导体柱设置得与第一栅极图案基本共平面，第三绝缘层位于第三栅极图案与第三区域之间；电容器，电连接到第一区域；字线，电连接到第一栅极图案；以及位线，电连接到第三区域。
第一区域和第三区域可以具有第一导电类型，第二区域和衬底具有不同于第一导电类型的第二导电类型。
第一栅极图案和第二栅极图案可以包括半导体材料和金属中的至少一种。
位线可以设置在字线与衬底之间，位线在第一方向上延伸，字线在基本垂直于第一方向的第二方向上延伸。
根据实施例，一种形成半导体存储器件的方法包括：在半导体衬底中形成具有基本相同构造的第一沟槽和第二沟槽，第一沟槽和第二沟槽彼此相邻设置并在第一方向上延伸；在第一沟槽中形成第一栅极图案以及在第二沟槽中形成第二栅极图案；在第一栅极图案上且在第一沟槽中形成第三栅极图案；在基本垂直于第一方向的第二方向上形成交叉第一沟槽的第三沟槽；在第三沟槽中形成位线；在第二栅极图案上且在第二沟槽中形成插塞绝缘图案；以及在第三栅极图案上形成字线。
该方法还可以包括在设置于第一沟槽与第二沟槽之间的半导体柱上形成存储元件，该半导体柱具有邻近第三栅极图案的有源区域。
该方法还可以包括在形成第一栅极图案之前在第一沟槽的侧壁上形成第一绝缘层。
该方法还可以包括在形成第二栅极图案之前在第二沟槽的下侧壁上形成第二绝缘层。
该方法还可以包括在形成第三栅极图案之前在第二沟槽的上侧壁以及在第一栅极图案的顶表面上形成第三绝缘层。
存储元件可以包括电容器。
该方法还可以包括在形成位线之前，在第三沟槽中形成下绝缘图案。
该方法还可以包括在形成位线之前，在有源区域下的半导体柱中进行掺杂的操作。
掺杂的操作可以使用具有不同于半导体衬底的导电类型的导电类型的杂质进行。
根据实施例，半导体存储器件包括第一场效应晶体管和第二场效应晶体管，其中第一场效应晶体管的沟道区域构成第二场效应晶体管的源极电极，第二场效应晶体管的沟道区域构成第一场效应晶体管的漏极电极，第一场效应晶体管和第二场效应晶体管的沟道区域彼此直接接触。
附图说明
附图被包括以提供对本发明构思的进一步理解，并且被并入本说明书中且构成本发明书的一部分。附图示出本发明构思的示范性实施例，并与描述一起用于解释本发明构思的原理。在附图中：
图1是示意地示出根据本发明构思的实施例的半导体器件的电路图；
图2A至图2C是示出根据本发明构思的实施例的半导体器件的示意图；
图3是示出根据本发明构思的实施例的半导体器件的示意图；
图4是示出根据本发明构思的实施例制造半导体器件的方法的流程图；
图5A至图19A是示出参照图4描述的根据本发明构思的实施例制造半导体器件的方法的截面图；
图5B至图19B是示出参照图4描述的根据本发明构思的实施例制造半导体器件的方法的透视图；
图20至图22是描述根据本发明构思的实施例制造半导体器件的方法的透视图；
图23是示出根据本发明构思的实施例制造半导体器件的方法的流程图；
图24A至图31A是示出参照图23描述的根据本发明构思的实施例制造半导体器件的方法的截面图；
图24B至图31B是示出参照图23描述的根据本发明构思的实施例制造半导体器件的方法的透视图；
图32是示出根据本发明构思的实施例制造半导体器件的方法的流程图；
图33A至图40A是示出参照图32描述的根据本发明构思的实施例制造半导体器件的方法的截面图；
图33B至图40B是示出参照图32描述的根据本发明构思的实施例制造半导体器件的方法的透视图；
图41是示出根据本发明构思的实施例制造半导体器件的方法的流程图；
图42A至图46A是示出参照图41描述的根据本发明构思的实施例制造半导体器件的方法的截面图；
图42B至图46B是示出参照图41描述的根据本发明构思的实施例制造半导体器件的方法的透视图；
图47是示出根据本发明构思的实施例制造半导体器件的方法的流程图；
图48A至图56A是示出参照图47描述的根据本发明构思的实施例制造半导体器件的方法的截面图；
图48B至图56B是示出参照图47描述的根据本发明构思的实施例制造半导体器件的方法的透视图；
图57至图67是示出根据本发明构思的实施例的半导体器件的透视图；
图68至图72是示出根据本发明构思的实施例的半导体器件的透视图；
图73和图74是示出根据本发明构思的实施例的半导体器件的有源区域的平面图；
图75至图79是示出根据本发明构思的实施例制造半导体器件的方法的透视图；
图80至图81分别是根据参照图75至图79描述的实施例的半导体器件的平面图和透视图；以及
图82和图83是用于示意地描述包括根据本发明构思的实施例的垂直沟道晶体管的电子装置的方框图。
具体实施方式
本发明构思的优点和特征及其实施方法将通过以下参照附图描述的实施例而被阐明。然而，本发明构思可以以不同的形式实施，而不应被解释为限于这里阐述的实施例。
图1是示意地示出根据本发明构思的实施例的半导体器件的电路图。
参照图1，提供了串联连接的第一场效应晶体管FET1和第二场效应晶体管FET2。根据实施例，如图1所示，第一场效应晶体管FET1和第二场效应晶体管FET2可以分别为n沟道金属氧化物半导体场效应晶体管(NMOSFET)和p沟道MOSFET(PMOSFET)。根据实施例，第一场效应晶体管FET1和第二场效应晶体管FET2可以分别为PMOSFET和NMOSFET。
根据本发明构思的实施例，如图1所示，第一场效应晶体管FET1的源极电极和漏极电极之一用作第二场效应晶体管FET2的沟道区域，第二场效应晶体管FET2的源极电极和漏极电极之一用作第一场效应晶体管FET1的沟道区域。
根据实施例，第一场效应晶体管FET1的源极电极和漏极电极之一可以电连接到存储元件ME，第二场效应晶体管FET2的源极电极和漏极电极之一可以电连接到外部端子，预定的外部电压Vsub供应到该外部端子。根据实施例，构成动态随机存取存储器(DRAM)的电容器被示范性地描述为存储元件。然而，第一场效应晶体管FET1和第二场效应晶体管FET2可以用作开关元件以控制到各个存储器件的存储元件的电连接。根据实施例，存储元件ME可以为例如电容器、铁电电容器、磁性隧道结(MTJ)、可变电阻元件或电荷存储机构。
第二场效应晶体管FET2的沟道区域可以电连接到下配线LW，第一场效应晶体管的栅极电极可以电连接到上配线UW。根据实施例，上配线UW可以设置为交叉下配线LW。
图2A至图2C是示出根据本发明构思的实施例的半导体器件的示意图。
参照图2A至图2C，参照图1描述的第一场效应晶体管FET1和第二场效应晶体管FET2可以是垂直晶体管，其使用从衬底SUB的上表面向上突出的有源图案作为沟道区域。有源图案可以包括具有半导体特性的材料，并可以包括在衬底SUB上的第一区域R1、在衬底SUB与第一区域R1之间的第二区域R2以及在衬底SUB与第二区域R2之间的第三区域R3。也就是，第三区域R3、第二区域R2和第一区域R1依次设置在衬底SUB上同时彼此直接接触。第一区域R1和第三区域R3可以具有不同于衬底SUB的导电类型，第二区域R2可以具有与衬底SUB相同的导电类型，或者可以为本征半导体。因此，如示范性示出的，当衬底SUB为p型半导体衬底时，第一区域R1和第三区域R3可以为n型区域，第二区域R2可以为p型区域或本征区域。
在实施例中，分别面对第二区域R2和第三区域R3的侧壁的上栅极图案UGP和下栅极图案LGP可以设置在有源图案周围。在实施例中，上栅极图案UGP和下栅极图案LGP可以设置为与有源图案的侧壁间隔开，从而分别与第二区域R2和第三区域R3一起构成MOS电容器。根据本发明构思的实施例，上栅极图案UGP可以欧姆连接到上配线UW，下栅极图案LGP可以欧姆连接到衬底SUB。
第一场效应晶体管FET1可以通过第一、第二和第三区域R1、R2和R3以及上栅极图案UGP构造，第二场效应晶体管FET2可以通过第二区域R2和第三区域R3、衬底SUB以及下栅极图案LGP构造。也就是，第二区域R2和第三区域R3可以分别用作第一和第二场效应晶体管FET1和FET2的沟道区域。根据本发明构思的实施例，第二区域R2可以用作第二场效应晶体管FET2的源极电极，第三区域R3可以用作第一场效应晶体管FET1的漏极电极。
根据本发明构思的实施例，存储元件ME可以连接到第一区域R1，下配线LW可以连接到第三区域R3。下配线LW可以设置为交叉上配线UW。根据本发明构思的实施例，第二区域R2可以与除第一区域R1和第三区域R3之外的任何导电图案电分离。在此情形下，由于第二区域R2与第一和第三区域R1和R3一起构成二极管，所以第二区域R2可以处于浮置状态。由于第二区域R2可以用作第一场效应晶体管FET1的沟道区域，所以第二区域R2的这种浮置状态允许浮置体效应在第一场效应晶体管FET1中产生。浮置体效应会使处于阈值电压的晶体管的不稳定性增加，还会使存储半导体器件的动态参考性质(dynamic reference properties)恶化。
根据本发明构思的实施例，第三区域R3可以用作第二场效应晶体管FET2的沟道区域。因此，如图3所示，当能够反转第三区域R3的电压施加到下栅极图案LGP时，第二区域R2电连接到第四区域R4，使得能够抑制之前的浮置体问题。
如图2A和图2B所示，下栅极图案LGP可以设置在有源图案的两个侧壁上。在此情形下，上栅极图案UGP可以设置在下栅极图案LGP之一的上方。在实施例中，下栅极图案LGP可以局部地设置在有源图案的一个侧壁上。下栅极图案LGP可以设置在第三区域R3以及部分第二区域R2上，如图2C所示。在实施例中，下栅极图案LGP可以仅设置在第三区域R3上。
根据本发明构思的实施例，如图2B所示的下栅极图案LGP之一或者如图2C所示的下栅极图案LGP，可以向上延伸以面对第二区域R2的侧壁。也就是，下栅极图案LGP的上表面可以形成在比第二和第三区域R2和R3之间的边界或者上栅极图案UGP的下表面更远离衬底SUB的位置。因此，当下栅极图案LGP的一些形成为面对第二区域R2时，用作第一场效应晶体管FET1的沟道区域的第二区域R2的电势也可以被下栅极图案LGP控制。下栅极图案LGP可以在控制第一场效应晶体管FET1的电特性上使用。
参照图3，当能够反转第三区域R3的电压施加到下栅极图案LGP时，第二区域R2电连接到第四区域R4，使得能够抑制之前的浮置体问题。
图4是示出根据本发明构思的实施例制造半导体器件的方法的流程图。图5A至图19A以及图5B至图19B分别为示出参照图4描述的根据本发明构思的实施例制造半导体器件的方法的截面图和透视图。
参照图4，在操作S11中，衬底SUB被图案化以形成第一沟槽TRC1，然后在操作S12中，下栅极层LGL形成在第一沟槽TRC1中。
第一沟槽TRC1可以平行于第一方向(在下文称作“x方向”)形成。该操作S11可以包括形成具有平行于x方向的主轴的第一掩模图案MK1，然后通过使用第一掩模图案MK1作为蚀刻掩模来蚀刻衬底SUB，如图5A和图5B所示。
下栅极层LGL可以形成为使得下栅极在第一沟槽TRC1的底部直接连接到衬底SUB，并与第一沟槽TRC1的侧壁间隔开。在实施例中，第一间隔物SP1可以设置在下栅极层LGL与第一沟槽TRC1的侧壁之间。第一间隔物SP1可以包括绝缘材料。该操作S12可以包括在第一沟槽TRC1的侧壁上形成暴露第一沟槽TRC1的底表面的第一间隔物SP1，然后形成填充所得结构的第一沟槽TRC1的下栅极层LGL，如图6A和图6B所示。
参照图6A和图6B，下栅极层LGL可以包括能够欧姆连接到衬底SUB的导电材料。例如，下栅极层LGL可以包括具有与衬底SUB相同导电类型的半导体材料层。根据实施例，下栅极层LGL可以包括具有比衬底SUB低的电阻率(specific resistance)的材料。例如，下栅极层LGL可以包括具有比衬底SUB高的杂质浓度的半导体材料层同时具有与衬底SUB相同的导电类型，或者可以包括诸如金属氮化物层的势垒金属层(barrier metal layer)和诸如金属或金属硅化物的金属性材料中的至少一种。
根据实施例，形成下栅极层LGL的操作可以包括彼此分开的至少两个层形成操作。例如，如图6A和图6B所示，下栅极层LGL可以包括依次填充第一沟道TRC1的下区域和上区域的第一下栅极层LGL1和第二下栅极层LGL2。根据实施例，第一下栅极层LGL1可以是通过使用第一沟槽TRC1的底表面作为籽晶而生长的外延层，第二下栅极层LGL2可以是通过使用沉积工艺形成的沉积层。当形成第二下栅极层LGL2时，改善了所得结构的平坦性，使得随后的工艺可以容易地进行。在实施例中，可以省略形成第二下栅极层LGL2的操作。也就是，下栅极层LGL可以是通过一个层形成操作形成的外延层或沉积层。
参照图4、图7A和图7B，在操作S13中，上栅极层UGL形成在第一沟槽TRC1的上区域处。该操作S13可以包括蚀刻下栅极层LGL和第一间隔物SP1以暴露第一沟槽TRC1的上侧壁然后在所得结构上形成栅极绝缘物GI和上栅极层UGL。
暴露第一沟槽TRC1的上侧壁的操作可以包括毯式蚀刻(blanket-etching)下栅极层LGL以暴露第一间隔物SP1的内侧壁然后去除第一间隔物SP1的暴露部分。毯式蚀刻下栅极层LGL的操作可以通过使用各向同性蚀刻或关于第一间隔物SP1具有蚀刻选择性的各向异性蚀刻来进行。此外，毯式蚀刻下栅极层LGL的操作可以进行为使得下栅极层LGL的顶表面低于第一掩模图案MK1的底表面或者衬底SUB的顶表面。因此，如前所述，第一间隔物SP1的内侧壁可以在第一沟槽TRC1的上区域处再次暴露。去除第一间隔物SP1的操作可以通过使用各向同性蚀刻或关于衬底SUB和下栅极层LGL具有蚀刻选择性的各向异性蚀刻来进行。
栅极绝缘物GI可以形成在第一沟槽TRC1的上内壁上，该上内壁通过去除第一间隔物SP1而暴露。栅极绝缘物GI还可以形成在下栅极层LGL的顶表面上。栅极绝缘物GI还可以设置在下栅极层LGL和上栅极层UGL之间。形成栅极绝缘物GI可以通过热氧化下栅极层LGL的暴露表面的工艺来进行。例如，当衬底SUB和/或下栅极层LGL为硅时，栅极绝缘物GI可以是通过热氧化工艺形成的硅氧化物层。然而，根据实施例，栅极绝缘物GI可以是通过化学气相沉积或原子层沉积形成的薄层，并可以是硅氧化物或者具有比硅氧化物高的介电常数的高k电介质之一。
上栅极层UGL可以包括至少一种导电材料。例如，上栅极层UGL可以包括掺杂硅层、金属氮化物或金属材料中的至少一种。上栅极层UGL可以通过化学气相沉积或物理气相沉积形成为填充其中形成有栅极绝缘物GI的第一沟槽TRC1。在此情形下，上栅极层UGL可以保留在第一掩模图案MK1上。根据本发明构思的实施例，在形成上栅极层UGL之后，还可以进行毯式蚀刻上栅极层UGL和/或第一掩模图案MK1的操作，使得第一掩模图案MK1或衬底SUB的顶表面被暴露。
再次参照图4，在操作S14中，衬底SUB被再次图案化以形成第二沟槽TRC2。第二沟槽TRC2可以形成为主轴交叉第一沟槽TRC1。由于第二沟槽TRC2交叉第一沟槽TRC1，第一沟槽TRC1和第二沟槽TRC2定义二维布置在衬底SUB上的有源图案ACT的侧壁，如图21所示。此外，由于有源图案ACT通过两个图案化工艺形成，所以在衬底SUB的顶平面表面突出的有源图案ACT的截面可以为基本四边形。
根据本发明构思的实施例，形成第二沟槽TRC2的操作S14可以包括：形成与第一沟槽TRC1交叉的初始沟槽TRC2p，如图8A和图8B所示；在初始沟槽TRC2p的内侧壁上形成第二间隔物SP2，如图9A和图9B所示；以及向下延伸初始沟槽TRC2p以形成第二沟槽TRC2，如图10A和图10B所示。
参照图8A和图8B，形成初始沟槽TRC2p的操作可以包括在形成有上栅极层UGL的所得结构上形成第二掩模图案MK2，该第二掩模图案MK2具有交叉第一沟槽TRC1的主轴，然后通过使用第二掩模图案MK2作为蚀刻掩模来图案化衬底SUB和上栅极层UGL。因此，如图20所示，上栅极层UGL通过初始沟槽TRC2p水平地分离以交叉设置在第一沟槽TRC1中的下栅极层LGL。在此操作期间，第一掩模图案MK1和栅极绝缘物GI可以被一起蚀刻。也就是，第一掩模图案MK1和栅极绝缘物GI可以通过初始沟槽TRC2p分离并由此二维地布置在衬底SUB上，像有源图案ACT一样。根据实施例，初始沟槽TRC2p的底表面可以比上栅极层UGL的底表面低。
参照图9A和图9B，第二间隔物SP2形成在初始沟槽TRC2p的侧壁上。第二间隔物SP2可以暴露初始沟槽TRC2p的底表面并交叉第一沟槽TRC1。根据实施例，第二间隔物SP2可以包括掩模间隔物SP2b，该掩模间隔物SP2b由关于硅氧化物具有蚀刻选择性的材料之一(例如，硅氮化物)形成。第二间隔物SP2还可以包括设置在掩模间隔物SP2b与初始沟槽TRC2p之间的缓冲间隔物SP2a。缓冲间隔物SP2a可以由硅氧化物形成，并可以为水平延伸的“L”形间隔物以包括设置在掩模间隔物SP2b下面的部分。
参照图10A和图10B，初始沟槽TRC2的底表面通过使用第二掩模图案MK2和第二间隔物SP2作为蚀刻掩模来蚀刻。通过该蚀刻，第二沟槽TRC2具有比初始沟槽TRC2p窄的宽度。
根据实施例，如图10A的截面D-D所示，第二沟槽TRC2的底表面可以比下栅极层LGL的底表面低。在此情形下，下栅极层LGL通过第二沟槽TRC2水平分离，使得可以形成二维布置在第一沟槽TRC1中的下栅极图案LGP。然而，根据本发明构思的实施例，由于第二沟槽TRC2的底表面位于下栅极层LGL的底表面上方，所以下栅极层LGL可以不被第二沟槽TRC2完全分离。为了描述的简单，将省略对这些修改实施例的描述。
参照图4，在操作S15中，形成下配线LW，该下配线LW接触第二沟槽TRC2的下区域中的有源图案ACT的侧壁。该操作S15可以包括：形成填充第二沟槽TRC2的下区域的下绝缘图案LIP；图案化下绝缘图案LIP以形成交叉第一沟槽TRC1的凹槽DCH和暴露有源图案ACT的侧壁的底切区域UCR；然后形成填充凹槽DCH和底切区域UCR的下配线LW。图22是示范地示出凹槽、底切区域和下配线的构造和形状的分解透视图。
根据一些实施例，下绝缘图案LIP可以通过热氧化被第二沟槽TRC2暴露的有源图案ACT和下栅极图案LGP的侧壁而形成。在此情形下，如图11A和图11B所示，由于构成有源图案ACT的原子被氧化以形成下绝缘图案LIP，所以下绝缘图案LIP的宽度可以比第二间隔物SP2之间的空间宽。也就是，下绝缘图案LIP还可以形成在第二间隔物SP2下面。根据实施例，下绝缘图案LIP可以形成为具有比初始沟槽TRC2p更宽的宽度，如图11A和图11B所示。根据实施例，下绝缘图案LIP可以通过在上述热氧化工艺之外进行的沉积工艺来完成。
凹槽DCH可以通过使用第二间隔物SP2作为蚀刻掩模各向异性蚀刻下绝缘图案LIP的上表面而形成。通过这样做，如图12A和图12B所示，凹槽DCH形成为与第二沟槽TRC2中的有源图案ACT的侧壁间隔开。也就是，下绝缘图案LIP的在各向异性蚀刻期间没有被蚀刻的部分可以保留在第二间隔物SP2下面，凹槽DCH和邻近凹槽DCH的有源图案ACT可以通过下绝缘图案LIP的剩余部分而分离。
底切区域UCR可以通过如下形成：如图13A和图13B所示形成第三掩模图案MK3，然后使用第三掩模图案MK3作为掩模图案化下绝缘图案LIP。更具体地，第三掩模图案MK3可以形成以定义暴露凹槽DCH的某些部分的孔形结定义区域JDR。根据本发明构思的实施例，第三掩模图案MK3可以是通过光刻工艺形成的光致抗蚀剂图案。底切区域UCR通过如下形成：各向同性延伸被结定义区域JDR暴露的凹槽DCH以暴露邻近结定义区域JDP的有源图案ACT的侧壁。作为各向同性延伸的结果，如图14A的截面C-C示范地示出的，底切区域UCR可以形成有比凹槽DCH低的底表面。
结定义区域JDR和底切区域UCR可以二维地在衬底SUB上。根据本发明构思的实施例，结定义区域JDR和底切区域UCR的中心点可以位于包括在第二沟槽TRC2中但不包括在第一沟槽TRC1中的区域的内部。也就是，结定义区域JDR和底切区域UCR的中心点可以位于衬底的通过第二沟槽TRC2新形成的凹陷区域内部。然而，根据实施例，从中心点引出的结定义区域JDR或底切区域UCR的另一部分可以延伸到包括在第一沟槽TRC1中的区域。也就是，结定义区域JDR的宽度或底切区域UCR的宽度(其在第二沟槽TRC2的主方向(在下文，称作“y方向”)上测量)可以大于有源图案ACT的宽度。
结定义区域JDR之间的距离或者底切区域UCR之间的距离(其在第二沟槽TRC2之一的内部在y方向上测量)可以大于有源图案ACT的节距(也就是，宽度和间隔之和)。例如，在第二沟槽TRC2之一的内部的底切区域UCR的中心点之间的距离可以为有源图案ACT的节距的两倍大。在此情形下，底切区域UCR局部地形成在第二沟槽TRC2之一中的偶数编号的有源图案ACT之间，并可以不形成在奇数编号的有源图案ACT之间。
当考虑一对彼此相邻的第二沟槽TRC2时，在一对第二沟槽TRC2之一的内部处设置的底切区域UCR形成为暴露偶数编号的有源图案ACT的侧壁，设置在另一个第二沟槽TRC2内部的底切区域UCR形成为暴露奇数编号的有源图案ACT的侧壁。结定义区域JDR或底切区域UCR的数目可以大约为有源图案ACT数目的一半。
如图15A和图15B所示，在形成下配线LW之前，可以进一步进行通过底切区域UCR用具有不同于衬底SUB的导电类型的杂质来掺杂有源图案ACT的邻近底切区域UCR的下区域的操作。作为掺杂操作的结果，下杂质区域LIR可以形成在有源图案ACT的下区域中。
根据本发明构思的实施例，下杂质区域LIR可以从有源区域的邻近底切区域UCR的一侧侧壁水平地延伸到面对有源区域的该侧壁的另一个侧壁。因而，下杂质区域LIR以及分别设置在其上和其下的上区域和下区域可以形成p-n-p结构或n-p-n结构。有源图案ACT的上区域可以通过下杂质区域LIR与衬底SUB或者有源图案ACT的下区域电隔离。下杂质区域LIR可以形成参照图1描述的第二区域R2。
下杂质区域LIR可以从底切区域UCR垂直延伸到上栅极层UGL的底表面的附近。当杂质各向同性地扩散在有源图案ACT中时，下杂质区域LIR可以具有圆形截面的掺杂轮廓，如图15A所示。也就是，有源图案ACT的顶表面与下杂质区域LIR之间的距离可以在面对底切区域UCR的侧壁处比在面对邻近底切区域UCR的侧壁的侧壁处长。
可以形成下配线LW从而填充凹槽DCH和底切区域UCR。结果，下配线LW可以通过底切区域UCR接触有源图案ACT或下杂质区域LIR。下配线LW可以包括诸如金属层的导电材料。例如，下配线LW可以包括金属层和至少一种势垒金属层从而与下杂质区域LIR欧姆接触。
再次参照图4，在操作S16中，形成设置在下栅极图案LGP的一些上的插塞绝缘图案PIP。在此操作S16中，可以进一步形成填充形成有下配线LW的第二沟槽TRC2的上绝缘图案UIP。根据本发明构思的实施例，插塞绝缘图案PIP和上绝缘图案UIP可以为硅氧化物层。此外，在此操作S16中，上栅极层UGL可以沿y方向分离以形成上栅极图案UGP。
插塞绝缘图案PIP可以通过如下形成：图案化上栅极层以形成暴露在第一沟槽TRC1的上部处的栅极绝缘物GI的孔；形成填充孔的插塞绝缘层；以及平坦化蚀刻插塞绝缘层。作为平坦化蚀刻的结果，如图所示，可以暴露上栅极图案UGP的上表面，但本发明构思的技术精神不限于此实施例。
根据实施例，栅极绝缘物GI在形成用于插塞绝缘图案PIP的孔时被去除，使得有源图案ACT的上侧壁可以被暴露。可以形成所述孔以去除位于其下的上栅极层UGL。在此情形下，插塞绝缘图案PIP可以直接接触下栅极图案LGP的顶表面，或者如图16A和图16B所示，仅栅极绝缘物GI可以设置在插塞绝缘图案PIP与下栅极图案LGP之间。
根据实施例，插塞绝缘物可以与用于上绝缘图案UIP的绝缘物同时地形成。然而，根据实施例，在形成用于上绝缘图案UIP的绝缘物之后，插塞绝缘物可以独立地形成在用于上绝缘图案UIP的绝缘物上。
插塞绝缘图案PIP的中心点可以位于包括在第一沟槽TRC1中但不包括在第二沟槽TRC2中的区域内部。插塞绝缘图案PIP的中心点之间的距离(其在y方向上测量)可以为有源图案ACT的节距的两倍大。也就是，在构成第一组的有源图案ACT之间形成的间隔当中，插塞绝缘图案PIP可以设置在奇数编号的间隔内，上栅极图案UGP可以保留在这些间隔当中偶数编号的间隔内。这里，第一组可以由有源图案ACT中具有相同的x坐标并沿y方向布置的一些构成。
沿y方向布置的具有相同的x坐标并邻近第一组的有源图案ACT可以构成第二组。在此情形下，在第二组的有源图案ACT之间形成的间隔当中，上栅极图案UGP可以保留在奇数编号的间隔内，插塞绝缘图案PIP可以保留在偶数编号的间隔处。也就是，插塞绝缘图案PIP和栅极图案GP设置为形成棋盘(checkerboard)形构造，但是插塞绝缘图案PIP和栅极图案GP不彼此交叠。图16B示范地示出插塞绝缘图案PIP和栅极图案GP之间的相对布置。
再次参照图4，在操作S17中，形成连接到上栅极图案UGP的上配线UW。上配线UW可以形成为使得上配线UW连接上栅极图案UGP同时交叉下配线LW或第二沟槽TRC2。
形成上配线UW的操作S17可以包括：在具有如图17A和图17B所示形成的插塞绝缘图案PIP的所得结构上依次形成上导电层UCL和覆盖层CPL，然后图案化覆盖层CPL和上导电层UCL以形成以如图18A和图18B所示的顺序堆叠的上配线UW和第四掩模图案MK4。上导电层UCL可以包括金属材料、金属氮化物、或硅化物材料中的至少一种。覆盖层CPL或第四掩模图案MK4可以由能够在图案化上导电层UCL期间用作蚀刻掩模的材料(例如，硅氮化物)形成。
根据实施例，上配线UW可以形成有比有源图案ACT小的宽度。此外，上栅极图案UGP的上表面可以在第四掩模图案MK4的两侧处凹陷，因此比有源图案ACT的顶表面低。因而，上栅极图案UGP的从有源图案ACT向上延伸的部分可以被去除。此外，在形成上配线UW时，去除了第一掩模图案MK1，使得有源图案ACT的上表面可以被暴露。
根据本发明构思的实施例，如图18A和图18B所示，上杂质区域UIR可以通过用具有不同于衬底SUB的导电类型的杂质掺杂有源图案ACT的上区域而形成。上杂质区域UIR可以通过离子注入工艺形成。
再次参照图4，在操作S18中，形成连接到上杂质区域UIR的存储元件ME。此操作S18可以包括形成覆盖第四掩模图案MK4和上配线UW的侧壁的第三间隔物SP3，然后形成连接到上杂质区域UIR的插塞PLG和连接到插塞PLG的存储元件ME。
如图19A和图19B所示，存储元件ME可以是电容器，该电容器包括通过插塞PLG连接到上杂质区域UIR的电容器下电极CLE以及面对电容器下电极CLE的电容器上电极CUE。然而，根据实施例，存储元件ME可以是电容器、铁电电容器、磁性隧道结(MTJ)、可变电阻元件或电荷存储机构。根据实施例，可以在形成第三间隔物SP3之后形成上杂质区域UIR。
一对有源图案ACT设置在上栅极图案UGP的两侧处。根据本发明构思的实施例，如图19A和19B所示，每个插塞PLG可以形成在一对有源图案ACT之一上。也就是，插塞PLG或存储元件ME的数目可以为包括在相同面积中的有源图案ACT的数目的一半。
图23是示出根据本发明构思实施例制造半导体器件的方法的流程图。图24A至图31A是示出参照图23描述的根据本发明构思实施例的制造半导体器件的方法的截面图。图24B至图31B是示出参照图23描述的根据本发明构思实施例的制造半导体器件的方法的透视图。
当比较图23与图4时，当前实施例与参照图4描述的实施例的不同在于，形成插塞绝缘物的操作S23在沿y方向形成沟槽的操作S24之前进行。除了由这样的差异引起的制造方法的差异之外，当前实施例可以基于参照图4描述的实施例的制造方法或通过修改参照图4描述的实施例的制造方法来实施。
参照图23，在操作S21中，具有在x方向上的主轴的第一沟槽TRC1通过图案化衬底SUB而形成，之后在操作S22中，下栅极层LGL形成为填充第一沟槽TRC1的下区域。第一沟槽TRC1和下栅极层LGL可以使用与参照图5A至图7A描述的第一实施例基本相同的方法来形成。因而，定义第一沟槽TRC1的第一掩模图案MK1可以形成在衬底SUB上，第一间隔物SP1可以形成在第一沟槽TRC1与下栅极层LGL的侧壁之间，如图24A和图24B所示。
之后，在操作S23中，插塞绝缘层PIL形成为填充第一沟槽TRC1的上区域。插塞绝缘层PIL可以由绝缘材料之一形成。例如，插塞绝缘层PIL可以为硅氧化物层或硅氮化物层。根据实施例，在形成插塞绝缘层PIL之前，可以进一步进行形成覆盖第一沟槽TRC1的侧壁的热氧化层的操作。在此情形下，热氧化层可以插设在插塞绝缘层PIL与第一沟槽TRC1之间。根据实施例，可以省略形成热氧化层的操作。
随后，形成具有交叉第一沟槽TRC1的主轴的第二掩模图案MK2，然后插塞绝缘层PIL、衬底SUB和下栅极层LGL使用第二掩模图案MK2作为蚀刻掩模来图案化。因而，在操作S24中，形成第二沟槽TRC2，其定义插塞绝缘图案PIP、有源图案ACT和下栅极图案LGP，如图26A和图26B所示。特别地，操作S24还可以包括如图25A和图25B所示形成初始沟槽TRC2p，以及如图26A和图26B所示在初始沟槽TRC2p的侧壁上形成第二间隔物SP2。
接着，在操作S25中，下配线LW形成在第二沟槽TRC2中。操作S25可以以与参照图11A至图15A描述的实施例相同的方式进行。如图27A和图27B所示，用作用于形成下配线LW的模板的下绝缘图案LIP可以形成在下配线LW下面，通过下配线LW连接的下杂质区域LIR可以形成在有源图案ACT的下区域中。
形成设置在下配线LW上的上绝缘图案UIP以填充第二沟槽TRC2的上区域。接着，插塞绝缘图案PIP被图案化以形成暴露一些下栅极图案LGP的顶表面的栅极孔GH。如图28A和图28B所示，栅极孔GH可以形成在对应于图16A中形成上栅极图案UGP的区域的位置处。
之后，栅极绝缘物GI形成在栅极孔GH的内壁上，然后在操作S26中上栅极层UGL形成为填充栅极孔GH。上栅极层UGL可以从栅极孔GH延伸以覆盖插塞绝缘图案PIP和上绝缘图案UIP的顶表面，如图29A和图29B所示。栅极绝缘物GI和上栅极绝缘层UGL可以使用参照图7A描述的制造方法来形成。
之后，如图30A和图30B以及图31A和图31B所示，在操作S27和S28中依次形成上配线UW和存储元件ME。这些操作可以使用参照图17A至图19A描述的制造方法来进行。
图32是示出根据本发明构思的实施例的制造半导体器件的方法的流程图。图33A至图40A是示出参照图32描述的根据本发明构思实施例的制造半导体器件的方法的截面图。图33B至图40B是示出参照图32描述的根据本发明构思实施例的制造半导体器件的方法的透视图。
当比较图32与图4时，当前实施例与参照图4描述的实施例的不同在于，形成上栅极层的操作S36在形成插塞绝缘层的操作S35之后进行。
参照图32，在操作S31中具有在x方向上的主轴的第一沟槽TRC1通过图案化衬底SUB而形成，之后在操作S32中下栅极层LGL形成为填充第一沟槽TRC1。根据当前实施例，如图33A和图33B所示，下栅极层LGL可以形成为实质上且完全地填充具有第一间隔物SP1的第一沟槽TRC1。
之后，形成具有交叉第一沟槽TRC1的主轴的第二掩模图案MK2，然后衬底SUB和下栅极层LGL使用第二掩模图案MK2作为蚀刻掩模来图案化。因而，在操作S33中，形成第二沟槽TRC2，其定义有源图案ACT和下栅极图案LGP，如图34A和图34B所示。操作S33可以使用已经参照图8A至图10A描述的制造方法来进行。
接着，在操作S34中，下配线LW形成在第二沟槽TRC2中。操作S34可以以与参照图11A至图15A描述的实施例相同的方式进行。如图35A和图35B所示，用作用于形成下配线LW的模板的下绝缘图案LIP可以形成在下配线LW下面，通过下配线LW连接的下杂质区域LIR可以形成在有源图案ACT的下区域中。
之后，在操作S35中，插塞绝缘图案PIP形成在下栅极图案LGP中的一些上。操作S35可以包括形成暴露下栅极图案LGP中的一些的顶表面的孔，然后用绝缘材料填充该孔。在该操作S35期间，可以进一步形成填充具有形成在其中的下配线LW的第二沟槽TRC2的上绝缘图案UIP。
参照图36A和图36B，孔的底表面可以位于下配线LW的顶表面与有源图案ACT的顶表面之间。当前实施例可以在孔的深度上不同于参照图4描述的实施例。当前实施例与参照图4描述的实施例的不同在于，在形成所述孔期间，还没有形成第一实施例的上栅极层UGL。除了这样的差异之外，形成插塞绝缘图案PIP的方法可以使用参照图16A和图16B描述的方法进行。如图36A和图36B所示，当前实施例的插塞绝缘图案PIP可以形成在与参照图4描述的实施例相同的位置处。
接着，暴露下栅极图案LGP中的一些的顶表面的栅极孔GH如图37A和图37B所示形成，之后，在操作S36中形成填充栅极孔GH的上栅极层UGL。操作S36可以使用参照图28A和图29A描述的制造方法来进行。
如图39A和图39B所示，在操作S37中，上栅极层UGL使用第四掩模图案MK4图案化，从而形成上配线UW和连接到其的上栅极图案UGP。上杂质区域UIR形成在有源图案ACT的上区域中，然后，在操作S38中，形成连接到上杂质区域UIR的插塞PLG和连接到插塞PLG的存储元件ME，如图40A和图40B所示。这些操作可以使用参照图17A至图19A描述的制造方法来进行。
图41是示出根据本发明构思的实施例的制造半导体器件的方法的流程图。图42A至图46A是示出参照图41描述的根据本发明构思实施例的制造半导体器件的方法的截面图。图42B至图46B是示出参照图41描述的根据本发明构思实施例的制造半导体器件的方法的透视图。
比较图41与图32，当前实施例与图32的第三实施例的不同在于，形成插塞绝缘层的操作S46在形成上栅极层的操作S45之后进行。
参照图41，第一沟槽TRC1在操作S41中通过图案化衬底SUB而形成，之后下栅极层LGL形成在第一沟槽TRC1中。接着，在操作S43中，形成定义下栅极图案LGP和有源图案ACT的第二沟槽TRC2，然后在操作S44中，形成设置在第二沟槽TRC2中的下配线LW。这些操作S41至S44可以以与第三实施例的操作S31至S34相同的方式进行。根据此实施例，在形成下配线LW之后，可以进一步形成填充第二沟槽TRC2的上绝缘图案UIP。
之后，如图42A和图42B所示，形成暴露下栅极图案LGP的顶表面的栅极孔GH。根据此实施例，栅极孔GH的底表面可以位于下配线LW的顶表面与有源图案ACT的顶表面之间。因此，此实施例可以在孔的深度上不同于参照图4描述的实施例。
随后，如图43A和图43B所示，在操作S45中，依次形成栅极绝缘物GI和上栅极层UGL，其中栅极绝缘物GI覆盖栅极孔GH的内壁，上栅极层UGL填充形成有栅极绝缘物GI的栅极孔GH。根据此实施例，栅极孔GH可以形成为暴露所有下栅极图案LGP的顶表面。形成栅极绝缘物GI和上栅极层UGL可以使用参照图7A描述的方法来进行。根据参照图4描述的实施例，形成上栅极层UGL以填充第一沟槽TRC1，然而，根据此实施例，上栅极层UGL形成为填充栅极孔GH。
如图44A和图44B所示，在操作S46中，插塞绝缘图案PIP形成在下栅极图案LGP中的一些上。操作S46可以包括：形成暴露下栅极图案LGP中的一些的顶表面的孔；用绝缘材料填充所述孔；以及蚀刻绝缘材料以暴露上栅极图案UGP。形成插塞绝缘图案PIP可以使用参照图16A和图16B描述的方法来进行，插塞绝缘图案PIP所形成的位置可以与参照图4描述的实施例的位置相同。
接着，上配线UW和上杂质区域UIR如图45A和图45B所示在操作S47中形成，然后连接到上杂质区域UIR的插塞PLG以及连接到插塞PLG的存储元件ME在操作S48中形成，如图46A和图46B所示。这些操作可以使用参照图17A至图19A描述的制造方法来进行。
图47是示出根据本发明构思的实施例制造半导体器件的方法的流程图。图48A至图56A是示出参照图47描述的根据本发明构思实施例的制造半导体器件的方法的截面图。图48B至图56B是示出参照图47描述的根据本发明构思实施例的制造半导体器件的方法的透视图。
比较图47与图23，此实施例与参照图23描述的实施例的不同在于，二维分离的下栅极图案LGP在形成第二沟槽TRC2之前形成。
参照图47，在操作S51中，衬底SUB被图案化以形成第一沟槽TRC1。之后，形成填充第一沟槽TRC1的间隙填充图案GFP。根据实施例，如图48A和图48B所示，每个间隙填充图案GFP可以包括：第一间隙填充图案GFP1，覆盖第一沟槽TRC1的内壁；和第二间隙填充图案，填充形成有第一间隙填充图案GFP1的第一沟槽TRC1。第一间隙填充图案GFP1可以为通过热氧化第一沟槽TRC1的内壁形成的热氧化层，第二间隙填充图案GFP2可以包括相对于第一间隙填充图案GFP1具有蚀刻选择性的材料之一。
接着，在操作S52中，二维布置的下栅极图案LGP形成在衬底SUB上，如图50A和图50B所示。操作S52可以包括：形成二维地布置在衬底SUB上的下栅极孔LGH，如图49A和图49B所示；然后形成填充下栅极孔LGH的下栅极图案LGP和插塞绝缘图案PIP，如图50A和图50B所示。
在实施例中，下栅极孔LGH可以通过如下形成：形成具有定义下栅极孔LGH的位置的开口的预定第一掩模层ML1；然后使用第一掩模层ML1作为蚀刻掩模来图案化间隙填充图案GFP。下栅极孔LGH的位置以及突出到平行于衬底SUB的顶表面的平面的开口可以与参照图16A和图16B描述的第一实施例中的插塞绝缘图案PIP基本相同。第一掩模层ML1可以为通过光刻形成的光致抗蚀剂层、硅氧化物层和硅氮化物层中的至少之一。
形成下栅极图案LGP可以包括：在下栅极孔LGH的内侧壁上形成第一间隔物SP1，然后形成填充形成有第一间隔物SP1的下栅极孔LGH的下栅极层。接着，下栅极层的顶表面通过毯式蚀刻下栅极层而向下凹陷到衬底SUB的表面。因而，下栅极层被分成局部地设置在各个下栅极孔LGH中的下栅极图案LGP。根据此实施例，由于第一间隔物SP1覆盖下栅极孔LGH的内侧壁，所以下栅极图案LGP的侧表面被第一间隔物SP1包围。也就是，第一间隔物SP1可以为敞开圆筒形，设置在第一沟槽TRC1的侧壁与间隙填充图案GFP的侧壁之间。
形成插塞绝缘图案PIP可以包括使下栅极图案LGP的顶表面凹陷，以及在操作S53中形成填充该凹陷区域的插塞绝缘层。之后，衬底SUB的顶表面通过毯式蚀刻插塞绝缘层而暴露，从而完成插塞绝缘图案PIP。根据实施例，插塞绝缘图案PIP可以包括硅氧化物层。
接着，如图51A和图51B所示，形成具有交叉第一沟槽TRC1的主轴的第二掩模图案MK2，之后，在操作S54中，使用第二掩模图案MK2作为蚀刻掩模来形成定义有源图案ACT的第二沟槽TRC2。此操作S54还可以包括像之前的实施例一样形成初始沟槽TRC2p和第二间隔物SP2。在实施例中，形成第二沟槽TRC2的一系列操作可以基于参照图8A至图10A描述的第一实施例的制造方法或通过修改参照图8A至图10A描述的第一实施例的制造方法来进行。
随后，在操作S55中，下配线LW形成在第二沟槽TRC2中。操作S55可以以与参照图11A至图15A描述的第一实施例的制造方法基本相同的方式进行。因而，如图52A和图52B所示，用作用于形成下配线LW的模板的下绝缘图案LIP可以形成在下配线LW下面。此外，通过下配线LW连接的下杂质区域LIR可以形成在有源图案ACT的下区域中。
接着，在操作S56中，形成上栅极层UGL。操作S56可以包括通过使间隙填充图案GFP的一些区域凹陷而形成栅极孔GH，以及用上栅极层UGL填充栅极孔GH。更具体地，栅极孔GH通过如下形成：在衬底SUB上形成具有开口的第三掩模图案MK3，以及使用第三掩模图案MK3作为蚀刻掩模来使间隙填充图案GFP凹陷。因而，如图53A和图53B所示，栅极孔GH形成为具有比插塞绝缘图案PIP的下表面更低的底表面。之后，如图54A和图54B所示，栅极绝缘物GI形成为覆盖栅极孔GH的内侧壁，用上栅极层UGL填充形成有栅极绝缘物GI的栅极孔GH。
栅极孔GH可以形成在与参照图23和32描述的实施例中的位置基本相同的位置处。此外，栅极孔GH和上栅极层UGL可以基于参照图28A至图29A描述的制造方法或通过修改参照图28A至图29A描述的制造方法来形成。栅极绝缘物GI可以是通过热氧化或沉积工艺形成的绝缘薄膜(例如，硅氧化物层)。当栅极绝缘物GI通过沉积工艺形成时，栅极绝缘物GI可以成形为敞开圆筒一样并形成为围绕(插入到栅极孔GH中的)上栅极层UGL的侧表面，像第一间隔物SP1一样。
接着，在操作S57中，如图55A和图55B所示形成上配线UW和上杂质区域UIR；在操作S58中，形成连接到上杂质区域UIR的插塞PLG和连接到插塞PLG的存储元件ME，如图56A和图56B所示。这些操作S57和S58可以使用参照图17A至图19A描述的制造方法来进行。
图57至图72是示范地示出通过根据本发明构思的技术精神的各个实施例制造的半导体器件的透视图。例如，在图57至图64中省略不用作电信号传输的通路的绝缘材料。为了描述有源图案与下配线之间的连接结构，在图65至图67中省略了除有源图案和下配线之外的元件。
参照图57至图66，有源图案ACT二维地布置在衬底SUB上。有源图案ACT可以是从衬底SUB延伸的导电材料，每个有源图案ACT包括上杂质区域UIR和下杂质区域LIR，上杂质区域UIR和下杂质区域LIR在有源图案ACT内部彼此垂直地间隔开。根据本发明构思的实施例，每个有源图案ACT可以具有通过平行于x方向的第一沟槽TRC1和交叉第一沟槽TRC1的第二沟槽TRC2定义的侧壁。也就是，有源图案ACT设置在第一沟槽TRC1与第二沟槽TRC2之间的区域中。
下栅极图案LGP和上栅极图案UGP设置在包括在第一沟槽TRC1中但不包括在第二沟槽TRC2的区域中。在下栅极图案LGP中的一些的上方，上栅极图案UGP与下栅极图案LGP垂直地分离。
下栅极图案LGP和上栅极图案UGP与有源图案ACT的侧壁间隔开。根据本发明构思的实施例，下栅极图案LGP形成为面对下杂质区域LIR的侧壁，由此通过其形成MOS电容器。上栅极图案UGP设置为面对上杂质区域UIR和下杂质区域LIR之间的有源图案ACT的侧壁，由此通过其形成MOS电容器。作为用于到外部的电连接，下栅极图案LGP通过第一沟槽TRC1的底表面欧姆连接到衬底SUB，上栅极图案UGP电连接到在上栅极图案UGP上方交叉第二沟槽TRC2的上配线UW之一。
在水平构造中，上栅极图案UGP可以设置在参照图16A和图16B描述的区域中。相反地，根据实施例，下栅极图案LGP可以形成在包括在第一沟槽TRC1中但不包括在第二沟槽TRC2中的所有的区域中，如图57至图60、图62、图63和图65所示。下栅极图案LGP的一些在高度上不同于其它的下栅极图案LGP。例如，如图59和图63所示，下栅极图案LGP的一些(在下文称作栅极图案)可以形成得比设置在上栅极图案UGP下面的另一些下栅极图案LGP更靠近上杂质区域UIR。在此情形下，第一下栅极图案设置为面对在上杂质区域UIR与下杂质区域LIR之间的有源图案ACT的侧壁，由此通过其形成MOS电容器。
根据实施例，下栅极图案LGP可以形成在包括在第一沟槽TRC1中但不包括在第二沟槽TRC2中的区域的一些中。例如，如图61、图64和图66所示，下栅极图案LGP可以形成在第一沟槽TRC1的一些区域中，这些区域没有包括在第二沟槽TRC2中并且没有设置上栅极图案UGP。
下杂质区域LIR电连接到设置在第二沟槽TRC2中且交叉有源图案ACT的下配线LW。如图65至图67所示，每个有源图案ACT不是连接到设置在其两侧的两个下配线LW，而是连接到两个下配线LW之一。有源图案ACT与下配线LW之间的电连接由结定义区域和底切区域UCR的位置来确定，这已经参照图14A和图15A描述。图67示范地示出有源图案ACT与下配线LW之间的连接结构。
图68至图72是示范地示出根据本发明构思的技术精神的半导体器件的透视图。提供图68至图72以更清楚地显现根据本发明构思实施例的绝缘图案(例如，LIP、PIP、GI、GFP等)的形状和构造或上栅极图案UGP和下栅极图案LGP的形状和构造。
图73和图74是示出本发明构思的一方面的平面图。图73示出没有形成下栅极图案的实施例，图74示出下栅极图案形成在有源图案之间以及下配线之间的实施例。根据上述实施例，由于下配线形成在有源图案之间，彼此相邻的两个下配线LW1和LW2电容耦接，因此寄生电容器会形成在下配线LW1和LW2之间，该寄生电容器使得数据被干扰并且操作速度降低。例如，如图73所示，寄生电容器C1和C2可以主要分为：第一寄生电容器C1，形成在有源图案ACT与下配线LW1和LW2之一之间；和第二寄生电容器C2，形成在下配线LW1与LW2之间。第一寄生电容器C1具有在下配线LW与有源图案ACT之间的短的距离，并可以因此用作具有高电容的电容器。
如图74所示，当下旁路图案LBP形成在有源图案之间以及下配线之间时，可以减轻由寄生电容C1和C2引起的数据干扰或操作速度的降低。
由具有低电阻率的材料形成的下栅极图案LGP连接到衬底SUB，因此可以屏蔽下配线LW之间的电场。因而，通过用作屏蔽元件的下旁路图案LBP，能够抑制参照图73描述的第二寄生电容C2的产生。
由于下栅极图案LGP具有与衬底SUB基本相同的电势，所以有源图案ACT邻近下旁路图案LBP的部分可以为反型(inversion)或耗尽态，如图3所示。该反型或耗尽态导致第一寄生电容器C1a的电极之间的面积减小以及电极之间的距离增大。因此，图74中的第一寄生电容器C1a可以比图73中的第一寄生电容器C1在电容上实质地降低。
图75至图79是示出根据本发明构思的实施例制造半导体器件的方法的透视图。
如图75所示，具有二维布置的孔的第三掩模图案MK3形成在参照图9A和图9B描述的所得结构上，然后使用第三掩模图案MK3作为蚀刻掩模来蚀刻衬底SUB，从而在所述孔下面形成隔离孔ISH，如图76所示。
之后，如图77所示，去除第三掩模图案MK3，然后形成下绝缘图案LIP以覆盖衬底SUB的暴露表面。下绝缘图案LIP的形成可以使用参照图11A和图11B描述的方法来进行，下绝缘图案LIP可以形成为填充绝缘孔ISH。
之后，使用第二掩模图案MK2和第二间隔物SP2作为蚀刻掩模来使初始沟槽TRC2p的底表面凹陷。因而，如图78所示，形成交叉有源图案ACT的第二沟槽TRC2。下杂质区域LIP和下配线LW使用参照图15A和图15B描述的制造方法来形成。接着，进行参照图17A至图19A描述的制造工艺。图79示范地示出完全进行这些工艺的半导体器件。
图80和图81分别为参照图75至图79描述的根据实施例的半导体器件的平面图和透视图。
如图80和图81所示，有源图案可以构成多个有源结构AS，每个有源结构AS可以包括形成在第二沟槽TRC2的两侧的一对有源图案ACT。有源结构AS提供有由第一沟槽TRC1定义的一对侧壁以及由隔离孔ISH定义的另一对侧壁。隔离孔ISH以图76所示的形状形成，因此有源结构AS为偏移构造。也就是，连接彼此相邻且具有不同y坐标的两个有源结构AS的中心点的线L1可以不平行于y轴和x轴(换句话说，上配线UW和下配线LW两者)。
图82和图83是示意地示出包括根据本发明构思的实施例的垂直沟道晶体管的电子装置的方框图。
参照图82，包括根据本发明构思的实施例的垂直沟道晶体管的电子装置1300可以是个人数字助理(PDA)、膝上型计算机、便携式计算机、上网本、无线电话、移动电话、数字音乐播放器、有线/无线电子装置以及具有以上至少两个的综合电子装置之一。电子装置1300可以包括：控制器1310；输入/输出(I/O)单元1320，诸如键区(keypad)、键盘和显示器；存储器1330；和无线接口1340，控制器1310、输入/输出(I/O)单元1320、存储器1330和无线接口1340通过总线1350连接到彼此。控制器1310可以包括例如一个或多个微处理器、数字信号处理器、微控制器或与其类似的其它装置。存储器1330例如可以用于存储由控制器1310执行的命令。存储器1330可以用于存储用户数据。存储器1330包括根据本发明构思的实施例的垂直沟道晶体管。电子装置1300可以使用无线接口1340从而传输数据到使用RF信号进行通讯的无线通讯网络或从网络接收数据。例如，无线接口1340可以包括天线、无线收发器等。电子装置1300可以使用在通信接口协议诸如第三代通讯系统(例如，CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000)中。
参照图83，根据本发明构思的实施例的半导体存储装置可以用于实现存储系统。存储系统1400可以包括用于存储大量数据的存储器件以及存储控制器1420。存储控制器1420响应主机1430的读或写请求来控制将要从存储器件1410读取的存储数据或者将要写入到存储器件1410的数据。存储控制器1420可以建立地址映射表，该地址映射表用于将从主机1430诸如移动装置或计算机系统提供的地址映射到物理地址上。存储器件1410可以包括根据本发明构思的实施例的垂直沟道晶体管。
根据本发明构思示范性实施例，具有不同导电类型的第一和第二场效应晶体管垂直地堆叠。这里，第一和第二场效应晶体管的沟道区域形成为彼此直接接触。也就是，第一场效应晶体管的沟道区域用作第二场效应晶体管的源极/漏极电极，第二场效应晶体管的沟道区域用作第一场效应晶体管的源极/漏极电极。因此，可以防止第一或第二场效应晶体管的浮体现象。
尽管这里已经参照附图描述了本发明的示范性实施例，但是将理解，本发明不应被限制于这些精确的实施例，可以被本领域普通技术人员影响而进行各种其他变化和修改，而不背离本发明的范围或精神。所有这样的变化和修改旨在包括在由权利要求定义的本发明的范围内。
本申请要求于2010年10月8日提交的韩国专利申请No.10-2010-0098119的优先权，其全部内容通过引用结合于此。

Claims (20)

1.一种半导体存储器件，包括：
半导体衬底；
半导体柱，从所述半导体衬底延伸，所述半导体柱包括第一区域、第二区域和第三区域，所述第二区域位于所述第一区域与所述第三区域之间，所述第三区域位于所述第二区域与所述半导体衬底之间；
第一栅极图案，设置在所述第二区域上，第一绝缘层在所述第一栅极图案与所述第二区域之间；以及
第二栅极图案，设置在所述第三区域上，第二绝缘层在所述第二栅极图案与所述第三区域之间。
2.如权利要求1所述的半导体存储器件，还包括：电容器，电连接到所述第一区域；字线，电连接到所述第一栅极图案；以及位线，电连接到所述第三区域，所述位线设置在所述字线与所述衬底之间，所述位线在第一方向上延伸，所述字线在基本垂直于所述第一方向的第二方向上延伸。
3.如权利要求1所述的半导体存储器件，其中所述第一区域和所述第三区域具有第一导电类型，所述第二区域和所述衬底具有不同于所述第一导电类型的第二导电类型。
4.如权利要求1所述的半导体存储器件，其中所述第一栅极图案和所述第二栅极图案包括半导体材料和金属中的至少一种。
5.如权利要求1所述的半导体存储器件，还包括第三栅极图案，所述第三栅极图案设置在所述第三区域上与所述第二栅极图案相对并关于所述半导体柱设置得与所述第一栅极图案基本共平面，第三绝缘层在所述第三栅极图案与所述第三区域之间。
6.如权利要求5所述的半导体存储器件，其中所述第二栅极图案朝向所述第二区域延伸超过所述第二区域与所述第三区域之间的边界，使得部分所述第二栅极图案设置在所述第二区域上。
7.如权利要求1所述的半导体存储器件，其中所述第二栅极图案朝向所述第二区域延伸超过所述第二区域与所述第三区域之间的边界，使得部分所述第二栅极图案设置在所述第二区域上。
8.一种半导体存储器件，包括：
半导体衬底；
从所述半导体衬底延伸的半导体柱，所述半导体柱包括第一区域、第二区域和第三区域，所述第二区域位于所述第一区域与所述第三区域之间，所述第三区域位于所述第二区域与所述半导体衬底之间；
第一栅极图案，设置在所述第二区域上，第一绝缘层在所述第一栅极图案与所述第二区域之间；
第二栅极图案，设置在所述第三区域上，第二绝缘层在所述第二栅极图案与所述第三区域之间；
第三栅极图案，设置在所述第三区域上与所述第二栅极图案相对并关于所述半导体柱设置得与所述第一栅极图案基本共平面，第三绝缘层在所述第三栅极图案与所述第三区域之间；以及
电连接到所述第一区域的电容器、电连接到所述第一栅极图案的字线以及电连接到所述第三区域的位线。
9.如权利要求8所述的半导体存储器件，其中所述第一区域和所述第三区域具有第一导电类型，所述第二区域和所述衬底具有不同于所述第一导电类型的第二导电类型。
10.如权利要求8所述的半导体存储器件，其中所述第一栅极图案和所述第二栅极图案包括半导体材料和金属中的至少一种。
11.如权利要求8所述的半导体存储器件，其中所述位线设置在所述字线与所述衬底之间，所述位线在第一方向上延伸，所述字线在基本垂直于所述第一方向的第二方向上延伸。
12.一种形成半导体存储器件的方法，所述方法包括：
在半导体衬底中形成具有基本相同构造的第一沟槽和第二沟槽，所述第一沟槽和所述第二沟槽彼此相邻设置并在第一方向上延伸；
在所述第一沟槽中形成第一栅极图案以及在所述第二沟槽中形成第二栅极图案；
在所述第一栅极图案上且在所述第一沟槽中形成第三栅极图案；
在基本垂直于所述第一方向的第二方向上形成交叉所述第一沟槽的第三沟槽；
在所述第三沟槽中形成位线；
在所述第二栅极图案上且在所述第二沟槽中形成插塞绝缘图案；以及
在所述第三栅极图案上形成字线。
13.如权利要求12所述的方法，还包括在设置于所述第一沟槽与所述第二沟槽之间的半导体柱上形成存储元件，所述半导体柱具有邻近所述第三栅极图案的有源区域。
14.如权利要求12所述的方法，还包括在形成所述第一栅极图案之前在所述第一沟槽的侧壁上形成第一绝缘层。
15.如权利要求14所述的方法，还包括在形成所述第二栅极图案之前在所述第二沟槽的下侧壁上形成第二绝缘层。
16.如权利要求15所述的方法，还包括在形成所述第三栅极图案之前在所述第二沟槽的上侧壁上以及在所述第一栅极图案的顶表面上形成第三绝缘层。
17.如权利要求13所述的方法，其中所述存储元件包括电容器。
18.如权利要求12所述的方法，还包括，在形成所述位线之前，在所述第三沟槽中形成下绝缘图案。
19.如权利要求18所述的方法，还包括，在形成所述位线之前，在所述有源区域下的所述半导体柱中进行掺杂的操作。
20.如权利要求19所述的方法，其中所述掺杂的操作使用具有不同于所述半导体衬底的导电类型的导电类型的杂质进行。
CN201110295534.8A 2010-10-08 2011-10-08 具有垂直沟道晶体管的半导体器件及其制造方法 Active CN102446920B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR10-2010-0098119 2010-10-08
KR1020100098119A KR101736235B1 (ko) 2010-10-08 2010-10-08 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 제조 방법
US13/097,343 US8384141B2 (en) 2010-10-08 2011-04-29 Semiconductor device with vertical channel transistor
US13/097,343 2011-04-29

Publications (2)

Publication Number Publication Date
CN102446920A true CN102446920A (zh) 2012-05-09
CN102446920B CN102446920B (zh) 2015-07-22

Family

ID=45924461

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201110295534.8A Active CN102446920B (zh) 2010-10-08 2011-10-08 具有垂直沟道晶体管的半导体器件及其制造方法

Country Status (3)

Country Link
US (1) US8384141B2 (zh)
KR (1) KR101736235B1 (zh)
CN (1) CN102446920B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456639A (zh) * 2012-05-31 2013-12-18 爱思开海力士有限公司 具有自行对准栅极电极的垂直沟道晶体管及其制造方法
CN113629057A (zh) * 2021-08-09 2021-11-09 长鑫存储技术有限公司 半导体结构及其制造方法
WO2023137582A1 (zh) * 2022-01-18 2023-07-27 华为技术有限公司 铁电存储器及垂直结构晶体管

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130027155A (ko) * 2011-09-07 2013-03-15 삼성전자주식회사 반도체 기억 소자
US8901687B2 (en) 2012-11-27 2014-12-02 Industrial Technology Research Institute Magnetic device with a substrate, a sensing block and a repair layer
KR101894439B1 (ko) * 2016-11-11 2018-09-03 서울대학교산학협력단 비대칭 듀얼 게이트를 가진 반도체 소자 및 그 어레이
US10014302B1 (en) * 2016-12-27 2018-07-03 Micron Technology, Inc. Methods of forming memory arrays
CN112466358A (zh) * 2020-11-30 2021-03-09 光华临港工程应用技术研发(上海)有限公司 磁性隧道结存储器

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010010957A1 (en) * 1997-07-08 2001-08-02 Micron Technology, Inc. Memory cell with vertical transistor and buried word and body lines
US20030136978A1 (en) * 2002-01-22 2003-07-24 Norikatsu Takaura Semiconductor memory device using vertical-channel transistors
US20030218199A1 (en) * 2001-02-09 2003-11-27 Micron Technology, Inc. Open bit line DRAM with ultra-thin body transistors
KR20080070583A (ko) * 2007-01-26 2008-07-30 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
CN101335244A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 制造半导体器件的方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5977579A (en) * 1998-12-03 1999-11-02 Micron Technology, Inc. Trench dram cell with vertical device and buried word lines
CN100358147C (zh) 2000-08-14 2007-12-26 矩阵半导体公司 密集阵列和电荷存储器件及其制造方法
KR100543901B1 (ko) 2003-09-19 2006-01-20 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR100752661B1 (ko) 2005-04-09 2007-08-29 삼성전자주식회사 수직 방향의 게이트 전극을 갖는 전계효과 트랜지스터 및그 제조 방법
KR100688576B1 (ko) 2005-10-14 2007-03-02 삼성전자주식회사 수직채널 트랜지스터를 갖는 반도체 메모리 장치 및 그제조방법
KR100685659B1 (ko) * 2006-01-26 2007-02-26 삼성전자주식회사 반도체 장치 및 그 제조 방법
KR100934840B1 (ko) 2007-10-30 2009-12-31 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
KR100972908B1 (ko) 2008-03-17 2010-07-28 주식회사 하이닉스반도체 반도체 소자의 형성 방법
KR20090121475A (ko) 2008-05-22 2009-11-26 주식회사 하이닉스반도체 수직형 반도체 소자 및 그의 제조방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20010010957A1 (en) * 1997-07-08 2001-08-02 Micron Technology, Inc. Memory cell with vertical transistor and buried word and body lines
US20030218199A1 (en) * 2001-02-09 2003-11-27 Micron Technology, Inc. Open bit line DRAM with ultra-thin body transistors
US20030136978A1 (en) * 2002-01-22 2003-07-24 Norikatsu Takaura Semiconductor memory device using vertical-channel transistors
KR20080070583A (ko) * 2007-01-26 2008-07-30 가부시끼가이샤 도시바 불휘발성 반도체 기억 장치
CN101335244A (zh) * 2007-06-26 2008-12-31 海力士半导体有限公司 制造半导体器件的方法

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103456639A (zh) * 2012-05-31 2013-12-18 爱思开海力士有限公司 具有自行对准栅极电极的垂直沟道晶体管及其制造方法
CN103456639B (zh) * 2012-05-31 2018-07-06 爱思开海力士有限公司 具有自行对准栅极电极的垂直沟道晶体管及其制造方法
CN113629057A (zh) * 2021-08-09 2021-11-09 长鑫存储技术有限公司 半导体结构及其制造方法
CN113629057B (zh) * 2021-08-09 2023-10-27 长鑫存储技术有限公司 半导体结构及其制造方法
WO2023137582A1 (zh) * 2022-01-18 2023-07-27 华为技术有限公司 铁电存储器及垂直结构晶体管

Also Published As

Publication number Publication date
KR101736235B1 (ko) 2017-05-17
US20120086065A1 (en) 2012-04-12
CN102446920B (zh) 2015-07-22
KR20120037520A (ko) 2012-04-20
US8384141B2 (en) 2013-02-26

Similar Documents

Publication Publication Date Title
CN102446920B (zh) 具有垂直沟道晶体管的半导体器件及其制造方法
CN102446919B (zh) 具有垂直沟道晶体管的半导体存储器件及其制造方法
US9368589B2 (en) Semiconductor device and semiconductor module
KR101820022B1 (ko) 수직 채널 트랜지스터를 갖는 반도체 소자 및 그 제조방법
KR20100058908A (ko) 3차원 반도체 메모리 장치
CN102104005A (zh) 制造垂直沟道晶体管的方法
CN106328654B (zh) 半导体器件及其形成方法
KR100971532B1 (ko) 구동 트랜지스터를 포함하는 반도체 소자
KR101732462B1 (ko) 수직 채널 트랜지스터를 구비하는 반도체 장치 및 그 동작 방법
US8294209B2 (en) Semiconductor memory device and method of manufacturing the same
CN106972016A (zh) 半导体器件
US8063404B2 (en) Semiconductor memory device
CN1828900B (zh) 含具有垂直栅电极的晶体管的半导体器件及其制造方法
KR101774511B1 (ko) 수직 채널 트랜지스터를 구비하는 반도체 장치
JP2001036038A (ja) 半導体装置の製造方法及び半導体装置
US20080277709A1 (en) Dram structure
US20190088488A1 (en) Method for manufacturing semiconductor device
EP4333061A1 (en) Field-effect transistor structure including passive component or bipolar junction transistor with back side power distribution network (bspdn)
CN208923135U (zh) 半导体器件
KR20100099912A (ko) 반도체 메모리 장치 및 그 제조 방법
CN117580365A (zh) 存储单元结构、存储阵列结构及其制备方法
US20120153378A1 (en) Semiconductor device and method for forming the same
JPH06151758A (ja) 半導体記憶装置
KR20120131504A (ko) 반도체 소자 및 그 형성 방법
KR20130138018A (ko) 반도체 소자 및 그 제조 방법

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant