KR20130106637A - 반도체 소자 및 그 제조 방법 - Google Patents

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Abstract

반도체 소자, 이를 제조하는 방법 및 이를 동작하는 방법을 제공한다. 반도체 소자는, 기판 상에, 일 방향으로 이격되어 배치된 기둥형의 액티브 패턴들, 액티브 패턴들을 연결하는 게이트 전극, 게이트 전극 및 상기 액티브 패턴들 사이에 배치되는 게이트 절연막, 액티브 패턴들 하면들에 각각 연결되는 비트 라인들 및 액티브 패턴들 상면들에 각각 연결되는 커패시터들을 포함한다. 액티브 패턴들 각각은 접합면이 없다.

Description

반도체 소자 및 그 제조 방법{Semiconductor Device and Method of manufacturing the same}
본 발명은 반도체 소자 및 그 제조 방법에 관련된 것으로서, 더욱 상세하게는 수직 채널 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법에 관련된 것이다.
반도체 소자는 소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 많은 전자 산업에서 사용되고 있다. 반도체 소자는 데이터를 저장하는 기억 소자, 데이터를 연산처리 하는 논리 소자, 및 다양한 기능을 동시에 수행할 수 있는 하이브리드(hybrid) 소자 등을 포함할 수 있다.
전자 산업이 고도로 발전함에 따라, 반도체 소자의 고집적화에 대한 요구가 점점 심화되고 있다. 이에 따라, 미세한 패턴들을 정의하는 노광 공정의 공정 마진 감소 등의 여러 문제점들이 발생되어 반도체 소자의 구현이 점점 어려워지고 있다. 또한, 전자 산업의 발전에 의하여 반도체 소자의 고속화에 대한 요구도 점점 심화되고 있다. 이러한 반도체 소자의 고집적화 및/또는 고속화에 대한 요구들을 충족시키기 위하여 다양한 연구들이 수행되고 있다.
본 발명이 이루고자 하는 일 기술적 과제는 고집적화에 최적화된 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 상기 반도체 소자를 제조하는 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 개념에 따른 일 실시예는 반도체 소자를 제공한다. 상기 반도체 소자는, 기판 상에, 일 방향으로 이격되어 배치된 기둥형(pillar type)의 액티브 패턴들, 상기 액티브 패턴들을 연결하는 게이트 전극, 상기 게이트 전극 및 상기 액티브 패턴들 사이에 배치되는 게이트 절연막, 상기 액티브 패턴들 하면들에 각각 연결되는 비트 라인들 및 상기 액티브 패턴들 상면들에 각각 연결되는 커패시터들을 포함하되 상기 액티브 패턴들 각각은 접합면이 없다.
본 발명의 일 실시예에 따르면, 상기 액티브 패턴들 각각의 수직 단면은 5㎚ 내지 30㎚의 평균 폭을 가질 수 있다.
본 발명의 다른 실시예에 따르면, 상기 액티브 패턴들 각각은 일 도전형의 불순물이 전체적으로 도핑된 반도체 물질을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 액티브 패턴들 각각은, 상기 게이트 전극에 대응되는 채널 영역, 상기 채널 영역 및 각각의 비트 라인 사이의 제1 영역 및 상기 채널 영역 및 각각의 커패시터 사이의 제2 영역을 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 채널 영역, 상기 제1 및 제2 영역들은 일 도전형의 불순물이 도핑된 반도체를 포함할 수 있다.
본 발명의 개념에 따른 다른 실시예는 반도체 소자의 제조 방법을 제공한다. 상기 반도체 소자의 제조 방법은, 일 도전형을 갖는 불순물이 전체적으로 도핑되며, 기판 상부로 돌출된 기둥형의 액티브 패턴들을 형성하는 단계, 상기 액티브 패턴들의 측면의 적어도 일부를 일 방향으로 연결하는 게이트 전극을 형성하는 단계 및 상기 액티브 패턴들 및 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 액티브 패턴들을 형성하는 단계는, 초기 기판을 식각하여 5㎚ 내지 30㎚의 수직 단면 폭을 갖는 액티브 패턴들을 형성하는 단계를 포함할 수 있다.
본 발명의 다른 실시예에 따르면, 상기 반도체 소자의 제조 방법은, 상기 액티브 패턴들을 형성하기 전, 초기 기판을 식각하여 상기 게이트 전극의 연장 방향을 가로지르는 트렌치를 형성하는 단계, 상기 트렌치 하부에 도전물을 매립하여 비트 라인을 형성하는 단계 및 상기 비트 라인 상에, 상기 트렌치 상부를 절연물로 매립하여 마스크를 형성하는 단계를 더 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 게이트 절연막을 형성하는 단계는, 상기 기판을 식각하여 상기 일 방향으로 연장하는 트렌치를 형성하는 단계 및 상기 트렌치에 의해 노출된 액티브 패턴들 상에 컨포멀하게 게이트 절연막을 형성하는 단계를 포함할 수 있다.
본 발명의 또 다른 실시예에 따르면, 상기 트렌치를 형성하는 단계는, 상기 일 방향으로 연장하는 제1 부분을 형성하는 단계 및 상기 제1 부분으로부터 상기 액티브 패턴들의 측면의 적어도 일부로 연장하는 제2 부분을 형성하는 단계를 포함할 수 있다.
본 발명의 개념에 따른 실시예들에 따르면, 소스/드레인 영역과 채널 영역의 구분이 없어 접합면이 없으며, 이로 인해 GIDL(gate induced drain leakage)의 감소 및 채널의 플로팅 바디(floating body) 현상이 발생하지 않을 수 있어, 트랜지스터의 성능을 향상시킬 수 있다.
도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위한 평면도 및 단면도들이다.
도 2a, 도 3a, 도 4a 및 도 5a는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평면도들이다.
도 2b, 도 3b, 도 4b 및 도 5b는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 2c, 도 3c, 도 4c 및 도 5c는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 단면도들이다.
도 6a 및 도 6b는 본 발명의 일 실시예에 따른 반도체 소자의 동작 방법을 설명하기 위한 단면도들이다.
도 7a는 본 발명의 실시예들에 따른 메모리 장치가 적용된 메모리 카드를 나타내는 블록도이다.
도 7b는 본 발명의 실시예들에 따른 메모리 장치를 포함하는 시스템을 나타내는 블록도이다.
이상의 본 발명의 목적들, 다른 목적들, 특징들 및 이점들은 첨부된 도면과 관련된 이하의 바람직한 실시예들을 통해서 쉽게 이해될 것이다. 그러나 본 발명은 여기서 설명되는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되는 것이다.
본 명세서에서, 어떤 구성 요소가 다른 구성 요소 상에 있다고 언급되는 경우에 그것은 다른 구성요소 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 구성요소가 개재될 수도 있다는 것을 의미한다. 또한, 도면들에 있어서, 구성요소들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다. 본 명세서의 다양한 실시예들에서 제1, 제2 등의 용어가 다양한 구성요소들을 기술하기 위해서 사용되었지만, 이들 구성요소들이 이 같은 용어들에 의해서 한정되어서는 안 된다. 이들 용어들은 단지 어느 구성요소를 다른 구성요소와 구별시키기 위해서 사용되었을 뿐이다. 여기에 설명되고 예시되는 실시예들은 그것의 상보적인 실시예들도 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소는 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다.
도 1a, 도 1b 및 도 1c는 본 발명의 일 실시예를 설명하기 위한 평면도 및 단면도들이다. 도 1b는 도 1a를 A-A'로 절단한 단면도이고, 도 1c는 도 1b를 B-B'로 절단한 단면도이다.
도 1a, 도 1b 및 도 1c를 참조하면, 반도체 소자는 기판(100)에 형성된 비트 라인(108), 수직 채널 트랜지스터(TR) 및 커패시터(CAP)를 포함할 수 있다.
상기 기판(100)은 소자 분리 패턴(102)과, 상기 소자 분리 패턴(102)에 의해 한정된 액티브 패턴들(104)을 포함할 수 있다. 상기 액티브 패턴들(104)은, 제1 방향(D1)으로 연장하며 서로 평행한 하부 패턴들(103b)과, 상기 각각의 하부 패턴들(103b)로부터 상방으로 연장하는 기둥 형상의 상부 패턴들(103a)을 포함할 수 있다. 일 측면에 따르면, 상기 하부 패턴(103b) 하나 상에 다수의 상부 패턴들(103a)이 상기 제1 방향(D1)으로 이격되어 배치될 수 있다. 다수의 하부 패턴들(103b)은 서로 제2 방향(D2)으로 이격되어, 상기 상부 패턴들(103a)은 상기 제1 및 제2 방향(D1, D2)으로 각각 이격되어 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 액티브 패턴들(104)의 상부 패턴들(103a) 각각의 수직 단면은 평균 수 나노미터 내지 수십 나노미터(㎚) 폭(W)을 가질 수 있다. 상기 상부 패턴들(103a) 각각의 수직 단면은 약 30㎚ 이하의 평균 폭(W)을 가질 수 있다. 상기 상부 패턴(103a)의 수직 단면의 평균 폭(W)은 작을수록 유리할 수 있다.
일 예로, 상기 상부 패턴들(103a)의 수평 단면이 사각 형상일 경우, 상기 평균 폭(W)은 그 단면의 변의 폭(W)일 수 있다. 다른 예로, 상기 상부 패턴들(103a)의 수평 단면이 원형일 경우, 상기 평균 폭(W)은 원의 직경일 수 있다.
상기 상부 패턴들(103a)의 수평 단면이 수 나노미터 내지 수십 나노미터의 폭(W)을 가짐으로써, 상기 수직 채널 트랜지스터(TR)의 오프 시, 상부 패턴들(103a) 전체를 공핍 상태로 형성하기 용이할 수 있다.
본 발명의 일 실시예에 따르면, 상기 액티브 패턴들(104)의 상부 패턴들(103a) 각각은 일 도전형의 불순물로 전체가 도핑될 수 있다.
상기 비트 라인(108)은 상기 기판(100) 내에 상기 제1 방향(D1)으로 연장하며 배치될 수 있다. 상기 비트 라인(108)을 상기 수직 채널 트랜지스터(TR)보다 아래에 배치되어 통상적으로 베리드 비트 라인(buried bit line)이라 한다. 상기 비트 라인(108)은 텅스텐, 텅스텐 질화물 또는 티타늄 질화물을 포함할 수 있다.
일 실시예에 따르면, 상기 반도체 소자는, 상기 비트 라인(108) 상에 배치되는 비트 라인 마스크(110)를 더 포함할 수 있다. 상기 비트 라인 마스크(110)는 상기 비트 라인(108)의 상부면과 실질적으로 동일한 폭(W)을 가지며, 상기 비트 라인(108)과 실질적으로 동일한 방향으로 연장할 수 있다. 상기 비트 라인 마스크(110)는 질화물, 산화물 또는 산질화물과 같은 절연물을 포함할 수 있다.
상기 비트 라인(108)은 다수 개이며 상기 다수의 비트 라인들(108)은 서로 평행할 수 있다. 본 발명의 일 실시예에 따르면, 상기 다수의 비트 라인들(108)은 상기 액티브 패턴들(104)의 하부 패턴들(103b)에 접하며, 상기 하부 패턴들(103b)과 평행할 수 있다.
상기 수직 채널 트랜지스터(TR)는, 게이트 전극(116), 게이트 절연막(114) 및 채널 영역(104c)을 포함할 수 있다.
상기 게이트 전극(116)은 액티브 패턴들(104)의 상부 패턴들(103a)에 인접하게 배치될 수 있다. 일 측면에 따르면, 상기 게이트 전극(116)은, 상기 액티브 패턴(104)의 하부 패턴(103b) 하나에 이격되어 배치된 상부 패턴들(103a)을 연결할 수 있다. 상기 게이트 전극(116)은 텅스텐, 텅스텐 질화물 또는 티타늄 질화물을 포함할 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극(116)은 제2 방향(D2)으로 연장하는 제1 부분(116a)과, 상기 제1 부분(116a)으로부터 상기 제1 방향(D1)으로 연장하며 상기 액티브 패턴들(104)의 상부 패턴들(103a)의 적어도 일부를 각각 감싸며 배치되는 제2 부분(116b)을 포함할 수 있다. 상기 게이트 전극(116)의 제1 부분(116a)은 상기 비트 라인(108)과 이격되고, 상기 하부 패턴(103b) 하나에 배치된 상부 패턴들(103a)의 일 측에 평행하게 배치될 수 있다. 상기 제2 부분(116b)은 상기 커패시터(CAP)와 이격되도록 배치될 수 있다.
본 발명의 일 실시예에 따르면, 상기 게이트 전극(116)과 상기 비트 라인(108)은 액티브 패턴(104)의 상부 패턴(103a)의 제1 영역(104a)에 의해 이격될 수 있다. 상기 게이트 전극(116)과 상기 커패시터(CAP)는 상기 액티브 패턴(104)의 상부 패턴(103a)의 제2 영역(104b)에 의해 이격될 수 있다. 상기 제1 및 제2 영역들(104a, 104b) 사이에는 상기 수직 채널 트랜지스터(TR)의 채널 영역(104c)이 배치될 수 있다. 상기 채널 영역(104c), 제1 및 제2 영역들(104a, 104b)은 일 도전형의 불순물을 포함할 수 있다. 상기 채널 영역(104c), 제1 및 제2 영역들(104a, 104b)이 일 도전형의 불순물을 포함함으로써, 상기 수직 채널 트랜지스터(TR)는 접합면(junctionless)을 갖지 않을 수 있다.
본 발명의 일 실시예에 따르면, 상기 수직 채널 트랜지스터(TR)는, 상기 게이트 전극(116) 상에, 상기 액티브 패턴(104)의 상부 패턴(103a)의 제2 영역(104b)에 대응되는 부분에 게이트 마스크(118)를 더 포함할 수 있다. 상기 게이트 마스크(118)는 질화물, 산화물 또는 산질화물과 같은 절연물을 포함할 수 있다. 한편, 상기 게이트 전극(116)과 상기 게이트 마스크(118)는 상기 비트 라인 마스크(110)의 적어도 일부와 접하며 배치될 수 있다.
상기 게이트 절연막(114)은 상기 게이트 전극(116) 및 상기 액티브 패턴(104)의 상부 패턴(103a) 사이에 배치될 수 있다. 또한, 상기 게이트 절연막(114)은 상기 마스크 및 상기 액티브 패턴(104)의 상부 패턴(103a) 사이로 연장될 수 있다. 상기 게이트 절연막(114)은 실리콘 산화물 또는 고유전율 산화물을 포함할 수 있다.
상기 커패시터(CAP)는 상기 액티브 패턴(104)의 제2 영역(104b)과 접하며 배치할 수 있다. 상기 커패시터(CAP)는 하부 전극(120), 유전막(도시되지 않음) 및 상부 전극(도시되지 않음)을 포함할 수 있다. 본 실시예에 따르면, 상기 하부 전극(120)은 실린더 형상을 가질 수 있으나, 본 발명에서 상기 하부 전극(120)의 형상을 한정하는 것은 아니다.
이와 같이, 수직 채널 트랜지스터(TR)의 채널 영역(104c), 제1 및 제2 영역들(104a, 104b)이 접합면을 갖지 않아 GIDL(gate induced drain leackage)이 감소하며, 채널 영역(104c)의 플로팅 바디(floating body) 현상도 억제할 수 있다. 또한, 상기 수직 채널 트랜지스터(TR)의 채널 영역(104c)의 수직 단면이 30㎚ 이하의 평균 폭(W)을 가짐으로써, 상기 수직 채널 트랜지스터(TR) 오프 시 채널 영역(104c) 전체를 공핍 모드로 용이하게 형성하여, 게이트 전극(116)으로 인가되는 전압의 양을 감소시킬 수 있다.
이하에서는, 본 발명의 실시예들에 따른 반도체 소자를 제조하는 방법을 설명하기로 한다.
도 2a, 도 2b, 도 2c, 도 3a, 도 3b, 도 3c, 도 4a, 도 4b, 도 4c, 도 5a, 도 5b 및 도 5c는 본 발명의 일 실시예에 따른 반도체 소자를 제조하는 방법을 설명하기 위한 평단면 및 단면도들이다. 도 2b는 도 2a를 A-A'로 절단한 단면도이고, 2c는 도 2a를 B-B'로 절단한 단면도이다. 도 3b는 도 3a를 A-A'로 절단한 단면도이고, 3c는 도 3a를 B-B'로 절단한 단면도이다. 도 4b는 도 4a를 A-A'로 절단한 단면도이고, 4c는 도 4a를 B-B'로 절단한 단면도이다. 도 5b는 도 5a를 A-A'로 절단한 단면도이고, 5c는 도 5a를 B-B'로 절단한 단면도이다.
도 2a, 도 2b 및 도 2c를 참조하면, 기판(100)에 비트 라인(108) 및 소자 분리 패턴(102)을 형성할 수 있다.
상기 기판(100)을 식각하여 제1 방향(D1)으로 연장하는 제1 트렌치(106)를 형성할 수 있다. 상기 제1 트렌치(106)는 다수 개일 수 있으며, 다수의 제1 트렌치(106)들은 서로 평행할 수 있다. 상기 다수의 제1 트렌치(106)들은 상기 제1 방향(D1)과 수직인 제2 방향(D2)으로 이격되어 형성될 수 있다.
상기 제1 트렌치(106)의 하부를 도전물로 매립하여 비트 라인(108)을 형성할 수 있다. 상기 제1 트렌치(106)의 상부를 절연막으로 매립하여 상기 비트 라인(108) 상에 비트 라인 마스크(110)를 형성할 수 있다.
상기 기판(100)을 식각하여, 상기 제1 방향(D1)으로 연장하는 하부 패턴(103b) 및 상기 하부 패턴(103b)상으로부터 상방으로 돌출된 기둥 형상의 상부 패턴들(103a)을 포함하는 액티브 패턴(104)을 형성할 수 있다. 상기 하부 패턴(103b) 하나에 다수의 상부 패턴들(103a)이 상기 제1 방향(D1)으로 이격되어 형성될 수 있다. 또한, 상기 하부 패턴(103b)은 다수 개 형성될 수 있으며, 상기 하부 패턴들(103b)은 서로 평행할 수 있다. 상기 상부 패턴들(103a)은 제1 및 제2 방향(D1, D2)으로 서로 이격되어 형성될 수 있다.
일 실시예 따르면, 상기 기판(100) 전체가 일 도전형의 불순물로 전체적으로 도핑될 수 있다. 다른 실시예에 따르면, 기판(100)은 제1 도전형의 불순물로 도핑되며, 상기 액티브 패턴(104)은 상기 제1 도전형과 상이한 제2 도전형의 불순물로 도핑될 수 있다. 이처럼 상기 액티브 패턴(104) 전체가 하나의 도전형의 불순물로 도핑되어 상기 액티브 패턴(104) 내 접합면이 없다.
이하에서 상세하게 설명되겠지만, 이처럼 접합면이 없음에도 불구하고 게이트 전극(116)으로 인가되는 전압에 따라 이후 완성되는 수직 채널 트랜지스터(TR)는 스위칭 소자로서의 기능을 수행할 수 있다. 따라서, 본 발명의 실시예들에 따른 반도체 소자의 제조 방법은, 기존의 소스/드레인 영역을 형성하기 위한 소정의 이온 주입이 필요하지 않아 그 공정을 단순화할 수 있다.
본 발명의 일 실시예에 따르면, 상기 액티브 패턴들(104)의 상부 패턴들(103a)의 수직 단면은 수십 ㎚의 평균 폭(W)을 가질 수 있다. 예컨대, 상기 상부 패턴들(103a)의 수직 단면은 약 5㎚ 내지 30㎚의 평균 폭(W)을 가질 수 있다.
상기 액티브 패턴들(104) 사이를 매립하는 소자 분리 패턴(102)을 형성할 수 있다. 소자 분리 패턴(102)은 산화물, 질화물 또는 산질화물과 같은 절연물을 포함할 수 있다. 상기 소자 분리 패턴(102)을 형성한 후, 상기 액티브 패턴들(104)의 상부면이 노출되도록 연마 공정을 수행할 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 비트 라인 마스크(110), 상기 액티브 패턴(104) 및 상기 소자 분리 패턴(102)을 식각하여, 제2 트렌치(112)를 형성할 수 있다.
상기 제2 트렌치(112)는 상기 제2 방향(D2)으로 연장하는 제1 부분(112a)과, 상기 제1 부분(112a)과 연통되며 상기 제1 방향(D1)으로 연장하여 상기 액티브 패턴(104) 상부 패턴들(103a)의 적어도 일부를 노출시키는 제2 부분(112b)을 포함할 수 있다. 상기 제2 트렌치(112)의 깊이는 상기 제1 트렌치(106)의 깊이보다 작을 수 있다.
상기 제2 트렌치(112)는 다수 개일 수 있으며, 상기 제2 트렌치(112)들의 제1 부분들(112a)은 서로 평행할 수 있으며, 상기 제1 방향(D1)으로 이격되어 형성될 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 제2 트렌치(112)에 의해 노출된 액티브 패턴들(104) 표면을 따라 게이트 절연막(114)을 형성할 수 있다. 상기 게이트 절연막(114)은 상기 제2 트렌치(112)를 매립하지 않도록 형성될 수 있다.
일 예로, 상기 액티브 패턴들(104)이 실리콘을 포함하는 경우 상기 노출된 액티브 패턴들(104)을 열산화하여 실리콘 산화물을 포함하는 게이트 절연막(114)을 형성할 수 있다. 다른 예로, 증착 공정으로 상기 노출된 액티브 패턴들(104)의 표면 프로파일을 따라 연속적으로 게이트 절연막(114)을 형성할 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 게이트 절연막(114)이 형성된 제2 트렌치(112)의 매립하는 게이트 전극(116) 및 게이트 마스크(118)를 순차적으로 형성할 수 있다.
상기 게이트 전극(116)은, 상기 제2 트렌치(112)의 일부를 도전물로 매립함으로써 형성될 수 있다. 상기 도전물은 텅스텐, 티탄늄 질화물, 텅스텐 질화물을 포함할 수 있다. 상기 도전물은 상기 제2 트렌치(112)의 하부를 매립하면서 상기 제2 트렌치(112)의 상부를 노출시키도록 형성될 수 있다.
상기 게이트 전극(116)은 상기 제2 방향(D2)으로 연장하는 제1 부분(116a)과, 상기 제1 부분(116a)으로부터 제1 방향(D1)으로 연장되어 상기 액티브 패턴(104)의 상부 패턴들(103a)의 적어도 일부를 감싸는 제2 부분(116b)을 포함할 수 있다.
상기 게이트 전극(116) 상에, 상기 노출된 제2 트렌치(112) 상부를 절연물로 매립하여 게이트 마스크(118)를 형성할 수 있다.
다시 도 1a, 도 1b 및 도 1c를 참조하면, 상기 액티브 패턴(104)의 상부 패턴들(103a) 상에 커패시터(CAP)를 형성할 수 있다. 상세하게 도시되어 있지는 않지만, 상기 액티브 패턴(104)의 상부 패턴(103a) 상에 커패시터의 하부 전극(120)을 형성한 후, 커패시터의 하부 전극(120) 상에 유전막 및 상부 전극을 순차적으로 형성할 수 있다.
이하에서는, 본 발명의 실시예들에 따른 반도체 소자의 동작 방법을 설명하기로 한다.
도 6a는 본 발명의 실시예들에 따른 반도체 소자의 트랜지스터(TR)의 온(on) 동작을 설명하기 위한 단면도이고, 도 6b는 본 발명의 실시예들에 따른 반도체 소자의 트랜지스터(TR)의 오프(off) 동작을 설명하기 위한 단면도이다.
도 6a 및 도 6b를 참조하면, 반도체 소자의 트랜지스터(TR)는 도 1b에서 설명된 수직 채널 트랜지스터(TR)일 수 있다. 이하에서는, 상기 수직 채널 트랜지스터(TR)의 액티브 패턴들(104)은 n형 불순물이 전체적으로 도핑된 경우를 예시적으로 설명하기로 한다.
도 6a를 참조하면, 수직 채널 트랜지스터(TR)의 게이트 전극(116)으로 0보다 큰 전압을 인가하면, 상기 채널 영역(104c)은 축적(accumulation)되어 제1 및 제2 영역들(104a, 104b) 사이를 연결하여 상기 수직 채널 트랜지스터(TR)를 온한다. 액티브 패턴(104)의 상부 패턴들(103a)의 단면이 수십 ㎚의 폭(W)을 가짐으로써, 채널 영역(104c) 전체가 축적 상태가 될 수 있다. 따라서, 온 전류의 양이 증가하여 수직 채널 트랜지스터(TR)의 효율을 증대시킬 수 있다.
도 6b를 참조하면, 수직 채널 트랜지스터(TR)의 게이트 전극(116)으로 0보다 작은 전압을 인가하면, 상기 채널 영역(104c)은 공핍(depletion)되어 제1 및 제2 영역들(104a, 104b) 사이를 절연하여 상기 수직 채널 트랜지스터(TR)를 오프한다.
상세하게 도시되어 있지는 않지만, 수직 채널 트랜지스터(TR)의 액티브 패턴들(104)이 p형 불순물로 전체적으로 도핑된 경우는 상기의 수직 채널 트랜지스터(TR)의 구동과 반대로 동작할 것이다.
도 7a는 본 발명의 실시예에 따른 반도체 소자를 구비한 메모리 카드를 도시한 블록도이다.
도 7a를 참조하면, 상술한 본 발명의 실시예에 따른 반도체 소자는 메모리 카드(300)에 응용될 수 있다. 일례로, 메모리 카드(300)는 호스트와 메모리(310) 간의 제반 데이터 교환을 제거하는 메모리 컨트롤러(320)를 포함할 수 있다. 에스램(322)은 중앙처리장치(324)의 동작 메모리로서 사용될 수 있다. 호스트 인터페이스(326)는 메모리 카드(300)와 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 오류 수정 코드(328)는 메모리(310)로부터 독출된 데이터에 포함되는 오류를 검출 및 정정할 수 있다. 메모리 인터페이스(330)는 메모리(310)와 인터페이싱한다. 중앙처리장치(324)는 메모리 컨트롤러(320)의 데이터 교환을 위한 제반 제어 동작을 수행한다.
메모리 카드(300)에 응용된 반도체 메모리(310)가 본 발명의 실시예에 따른 반도체 소자를 포함하는 경우, 소스/드레인 영역에 PN 접합면이 존재하지 않아 GIDL 현상이 감소하며, 채널 영역의 플로팅 바디(floating body) 현상도 억제될 수 있다.
도 7b는 본 발명의 실시예에 따른 메모리 장치를 응용한 정보 처리 시스템을 도시한 블록도이다.
도 7b를 참조하면, 정보 처리 시스템(400)은 본 발명의 실시예에 따른 반도체 메모리 소자를 포함할 수 있다. 정보 처리 시스템(400)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 일례로, 정보 처리 시스템(400)은 메모리 시스템(410)과 각각 시스템 버스(460)에 전기적으로 연결된 모뎀(420), 중앙처리장치(430), 램(440), 유저인터페이스(450)를 포함할 수 있다. 메모리 시스템(410)에는 중앙처리장치(430)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장될 수 있다. 메모리 시스템(410)은 메모리(412)와 메모리 컨트롤러(414)를 포함할 수 있으며, 도 7a를 참조하여 설명한 메모리 카드(300)와 실질적으로 동일하게 구성될 수 있다. 정보 처리 시스템(400)은 메모리 카드, 반도체 디스크 장치(Solid State Disk), 카메라 이미지 프로세서(Camera Image Sensor) 및 그 밖의 응용 칩셋(Application Chipset)으로 제공될 수 있다. 일례로, 메모리 시스템(410)은 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(400)은 대용량의 데이터를 메모리 시스템(410)에 안정적으로 그리고 신뢰성 있게 저장할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징으로 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
104: 액티브 패턴 102: 소자 분리 패턴
104c: 채널 영역 108: 비트 라인
114: 게이트 절연막 116: 게이트 전극

Claims (10)

  1. 기판 상에, 일 방향으로 이격되어 배치된 기둥형(pillar type)의 액티브 패턴들;
    상기 액티브 패턴들을 연결하는 게이트 전극;
    상기 게이트 전극 및 상기 액티브 패턴들 사이에 배치되는 게이트 절연막;
    상기 액티브 패턴들 하면들에 각각 연결되는 비트 라인들; 및
    상기 액티브 패턴들 상면들에 각각 연결되는 커패시터들을 포함하되,
    상기 액티브 패턴들 각각은 접합면이 없는(junctionless) 반도체 소자.
  2. 제1항에 있어서,
    상기 액티브 패턴들 각각의 수직 단면은 5㎚ 내지 30㎚의 평균 폭을 갖는 반도체 소자.
  3. 제1항에 있어서,
    상기 액티브 패턴들 각각은 일 도전형의 불순물이 전체적으로 도핑된 반도체 물질을 포함하는 반도체 소자.
  4. 제1항에 있어서,
    상기 액티브 패턴들 각각은,
    상기 게이트 전극에 대응되는 채널 영역;
    상기 채널 영역 및 각각의 비트 라인 사이의 제1 영역; 및
    상기 채널 영역 및 각각의 커패시터 사이의 제2 영역을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 채널 영역, 상기 제1 및 제2 영역들은 일 도전형의 불순물이 도핑된 반도체를 포함하는 반도체 소자.
  6. 일 도전형을 갖는 불순물이 전체적으로 도핑되며, 기판 상부로 돌출된 기둥형의 액티브 패턴들을 형성하는 단계;
    상기 액티브 패턴들의 측면의 적어도 일부를 일 방향으로 연결하는 게이트 전극을 형성하는 단계; 및
    상기 액티브 패턴들 및 게이트 전극 사이에 게이트 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 액티브 패턴들을 형성하는 단계는,
    초기 기판을 식각하여 5㎚ 내지 30㎚의 수직 단면 폭을 갖는 액티브 패턴들을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 액티브 패턴들을 형성하기 전,
    초기 기판을 식각하여 상기 게이트 전극의 연장 방향을 가로지르는 트렌치를 형성하는 단계;
    상기 트렌치 하부에 도전물을 매립하여 비트 라인을 형성하는 단계;
    상기 비트 라인 상에, 상기 트렌치 상부를 절연물로 매립하여 마스크를 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 게이트 절연막을 형성하는 단계는,
    상기 기판을 식각하여 상기 일 방향으로 연장하는 트렌치를 형성하는 단계; 및
    상기 트렌치에 의해 노출된 액티브 패턴들 상에 컨포멀하게 게이트 절연막을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  10. 제9항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 일 방향으로 연장하는 제1 부분을 형성하는 단계; 및
    상기 제1 부분으로부터 상기 액티브 패턴들의 측면의 적어도 일부로 연장하는 제2 부분을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
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