CN115000150A - 半导体器件、电子设备及制备方法 - Google Patents
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Abstract
本公开实施例公开了半导体器件、电子设备及制备方法，涉及半导体技术领域。半导体器件包括：半导体衬底，字线沟槽，字线结构，栅氧化层，绝缘结构。绝缘结构覆盖字线沟槽顶部的侧壁，字线结构远离设定平面一侧的上表面、栅氧化层的上表面，栅氧化层顶部的外侧面。字线结构远离设定平面一侧的上表面低于半导体衬底的上表面，栅氧化层的上表面低于半导体衬底的上表面，绝缘结构靠近设定平面一侧的下表面低于字线结构远离设定平面一侧的上表面，以改善GIDL效应，减小漏电流，提高晶体管的性能。
Description
技术领域
本公开涉及到半导体技术领域，尤其涉及到半导体器件、电子设备及制备方法。
背景技术
动态随机存储器(DRAM，Dynamic Random Access Memory)是一种常用的半导体存储器件，由许多重复的存储单元组成。每个存储单元通常包括一个电容器和一个晶体管。晶体管的栅极与字线相连、漏极或源极与位线或电容器相连，字线上的电压信息号能够控制晶体管的打开或关闭，进而通过位线读取在电容器中的数据信息，或者通过位线将数据信息写入电容器中进行存储。通常为了缩小器件尺寸，会在阵列排布的有源区设置纵横交错的字线和位线。随着器件尺寸的微缩，GIDL(Gate-induced Drain Leakage，栅极诱生漏极漏电流)效应对晶体管的性能有很大的影响。
发明内容
本公开实施例提供了半导体器件、电子设备及制备方法，降低半导体器件的GIDL效应。
根据一些实施例，本公开实施例第一方面提供了半导体器件，包括：
半导体衬底，具有字线沟槽；所述字线沟槽沿着第一方向延伸；
字线结构，所述字线结构填充于所述字线沟槽内；
栅氧化层，位于所述字线结构与所述字线沟槽之间；
绝缘结构，填充于所述字线沟槽内；其中，所述绝缘结构覆盖所述字线沟槽顶部的侧壁、所述字线结构远离设定平面一侧的上表面、所述栅氧化层的上表面，以及所述栅氧化层顶部的外侧面；所述设定平面为所述半导体衬底的下表面所在平面；
其中，所述字线结构远离所述设定平面一侧的上表面低于所述半导体衬底的上表面，所述栅氧化层的上表面低于所述半导体衬底的上表面，所述绝缘结构靠近所述设定平面一侧的下表面低于所述字线结构远离所述设定平面一侧的上表面。这样可以使绝缘结构中的部分设置在栅氧化层的外围，并使绝缘结构与栅氧化层在第二方向上具有交叠区域。这样可以使绝缘结构与栅氧化层相结合提高字线结构的上表面与半导体衬底之间的厚度。即，字线结构的上表面与半导体衬底之间的绝缘材料的厚度为D1+D2(D1代表栅氧化层的厚度，D2代表与栅氧化层在第二方向上具有交叠区域的绝缘结构的厚度)。而处于绝缘结构靠近设定平面一侧的下表面与设定平面之间的字线结构与半导体衬底之间的绝缘材料的厚度为D1。则D1+D2>D1。这样可以使字线结构的上表面与有源区中的源区/漏区之间的绝缘材料的厚度在原有的栅氧化层的基础上提高了，如此即可有效改善GIDL效应，减小晶体管的漏电流，提高晶体管的整体性能。
在一些可能的实施例中，所述绝缘结构包括：第一绝缘层和第二绝缘层；所述第一绝缘层位于所述第二绝缘层和所述字线沟槽之间；
所述第一绝缘层覆盖所述字线沟槽顶部的侧壁和所述栅氧化层顶部的外侧面，且所述绝缘结构靠近所述设定平面一侧的下表面为所述第一绝缘层靠近所述设定平面一侧的下表面；
所述第二绝缘层覆盖所述第一绝缘层并填充所述字线沟槽。
在一些可能的实施例中，所述第二绝缘层包括绝缘保护层；其中，所述绝缘保护层覆盖所述第一绝缘层，并填充于所述字线沟槽内。
在一些可能的实施例中，所述第二绝缘层还包括绝缘介质层；其中，所述绝缘介质层至少位于所述绝缘保护层与所述栅氧化层之间。
在一些可能的实施例中，所述栅氧化层远离所述设定平面一侧的上表面不高于所述字线结构远离所述设定平面一侧的上表面。
在一些可能的实施例中，所述半导体器件还包括多晶硅材料部；其中，所述多晶硅材料部位于所述字线结构与所述绝缘结构之间，且所述多晶硅材料部远离所述设定平面一侧的上表面低于所述半导体衬底的上表面，且所述多晶硅材料部远离所述设定平面一侧的上表面高于所述栅氧化层远离所述设定平面一侧的上表面。
在一些可能的实施例中，所述绝缘结构还包括：第三绝缘层；所述第三绝缘层位于所述第二绝缘层与所述多晶硅材料部之间；所述第三绝缘层覆盖所述多晶硅材料部的外表面。
在一些可能的实施例中，所述半导体衬底还具有沟道隔离结构和多个有源区；其中，所述沟道隔离结构分隔相邻的所述有源区，所述字线沟槽沿着所述第一方向延伸，并穿过相应的有源区和沟槽隔离结构；
所述栅氧化层至少覆盖位于所述有源区的字线沟槽的侧壁；
所述字线结构包括阻挡部和导电部；其中，所述阻挡部位于所述导电部与所述栅氧化层之间；所述导电部的上表面与所述阻挡部远离所述设定平面一侧的上表面齐平。
本公开实施例还提供了半导体器件的制备方法，包括：
在半导体衬底上形成字线沟槽；其中，所述字线沟槽沿第一方向延伸；
在所述字线沟槽内形成栅氧化层和字线结构，以及所述字线沟槽侧壁处暴露出的半导体衬底；其中，所述字线结构填充于所述字线沟槽内，且所述字线结构远离所述设定平面一侧的上表面低于所述半导体衬底的上表面，所述栅氧化层的上表面低于所述半导体衬底的上表面；
在所述字线沟槽内填充绝缘结构；其中，所述绝缘结构覆盖所述字线沟槽顶部的侧壁、所述字线结构远离设定平面一侧的上表面、所述栅氧化层的上表面，以及所述栅氧化层顶部的外侧面；且所述绝缘结构靠近所述设定平面一侧的下表面低于所述字线结构远离所述设定平面一侧的上表面；所述设定平面为所述半导体衬底的下表面所在平面。这样可以使绝缘结构中的部分设置在栅氧化层的外围，并使绝缘结构与栅氧化层在第二方向上具有交叠区域。这样可以使绝缘结构与栅氧化层相结合提高字线结构的上表面与半导体衬底之间的厚度。即，字线结构的上表面与半导体衬底之间的绝缘材料的厚度为D1+D2(D1代表栅氧化层的厚度，D2代表与栅氧化层在第二方向上具有交叠区域的绝缘结构的厚度)。而处于绝缘结构靠近设定平面一侧的下表面与设定平面之间的字线结构与半导体衬底之间的绝缘材料的厚度为D1。则D1+D2>D1。这样可以使字线结构的顶部与有源区中的源区/漏区之间的绝缘材料的厚度在原有的栅氧化层的基础上提高了，如此即可有效改善GIDL效应，减小晶体管的漏电流，提高晶体管的整体性能。
在一些可能的实施例中，在所述字线沟槽内填充绝缘结构，包括：
在所述字线沟槽侧壁处暴露出的半导体衬底上形成第一绝缘层，并使所述第一绝缘层还覆盖所述栅氧化层顶部的外侧面；其中，所述绝缘结构靠近所述设定平面一侧的下表面为所述第一绝缘层靠近所述设定平面一侧的下表面；
在形成有所述第一绝缘层的所述字线沟槽内填充第二绝缘层，以使形成的所述第一绝缘层和所述第二绝缘层形成所述绝缘结构。
在一些可能的实施例中，所述在所述字线沟槽侧壁处暴露出的半导体衬底上形成第一绝缘层，包括：
对在所述字线沟槽侧壁处暴露出的半导体衬底的表面进行氧化处理，形成所述第一绝缘层。
在一些可能的实施例中，所述在所述字线沟槽内形成栅氧化层和字线结构，包括：
对所述字线沟槽处的半导体衬底的表面进行氧化处理，形成栅氧化初始层；
在形成有所述栅氧化初始层的所述字线沟槽内填充所述字线结构，并暴露出形成于所述字线沟槽远离所述设定平面一侧的所述栅氧化初始层；
刻蚀暴露出的所述栅氧化初始层，使所述栅氧化层的上表面低于半导体衬底的上表面，形成所述栅氧化层。
在一些可能的实施例中，在所述在形成有所述栅氧化初始层的所述字线沟槽内填充所述字线结构，并暴露出形成于所述字线沟槽远离所述设定平面一侧的所述栅氧化初始层之后，且在所述刻蚀暴露出的所述栅氧化初始层之前，还包括：
在形成有所述字线结构的所述字线沟槽内填充多晶硅材料，形式多晶硅初始层；
刻蚀所述多晶硅初始层，使所述多晶硅初始层的上表面低于所述半导体衬底的上表面，形成所述多晶硅材料部。
在一些可能的实施例中，在所述对在所述字线沟槽侧壁处暴露出的半导体衬底的表面进行氧化处理的同时，还对所述多晶硅材料部暴露出的外表面进行氧化处理，形成所述第三绝缘层。
根据一些实施例，本公开实施例第三方面提供了电子设备，该电子设备可以包括：半导体器件和电路板，并且所述半导体器件和所述电路板连接。所述半导体器件为如第一方面或第一方面的各种实施方式的半导体器件，或者所述半导体器件采用第二方面或第二方面的各种实施方式的制备方法形成。
附图说明
图1为本公开实施例提供的半导体器件的俯视结构示意图；
图2为图1所示的俯视结构示意图中沿AA’方向上的一些剖视结构示意图；
图3为图1所示的俯视结构示意图中沿AA’方向上的另一些剖视结构示意图；
图4为图1所示的俯视结构示意图中沿AA’方向上的又一些剖视结构示意图；
图5A为图1所示的俯视结构示意图中沿AA’方向上的又一些剖视结构示意图；
图5B为图1所示的俯视结构示意图中沿AA’方向上的又一些剖视结构示意图；
图6为图1所示的俯视结构示意图中沿AA’方向上的又一些剖视结构示意图；
图7为本公开实施例提供的半导体器件的制备方法的流程图；
图8A至图8G为本公开实施例提供的制备半导体器件的过程的剖视结构示意图。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面将结合附图对本公开作进一步地详细描述。然而，示例实施方式能够以多种形式实施，且不应被理解为限于在此阐述的实施方式；相反，提供这些实施方式使得本公开更全面和完整，并将示例实施方式的构思全面地传达给本领域的技术人员。在图中相同的附图标记表示相同或类似的结构，因而将省略对它们的重复描述。本公开中所描述的表达位置与方向的词，均是以附图为例进行的说明，但根据需要也可以做出改变，所做改变均包含在本公开保护范围内。本公开的附图仅用于示意相对位置关系不代表真实比例。
需要说明的是，在以下描述中阐述了具体细节以便于充分理解本公开。但是本公开能够以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本公开内涵的情况下做类似推广。因此本公开不受下面公开的具体实施方式的限制。说明书后续描述为实施本公开的较佳实施方式，然描述乃以说明本公开的一般原则为目的，并非用以限定本公开的范围。
参见图1与图2，本公开实施例提供的半导体器件可以包括：半导体衬底100。半导体衬底100可以具有阵列(Array)区与外围区。其中，阵列区可以具有存储单元、字线结构130、位线，存储单元具有晶体管和电容器。并且，外围区可以具有一些控制电路、保护电路(例如熔断(fuse)器件)等。示例性地，半导体衬底100的材质可以包括硅、锗或绝缘体上硅(SOI)的衬底，或者包括锗硅化合物、碳化硅或者其他已知材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在半导体衬底100中还可以根据设计需求注入一定的掺杂离子以改变电学参数。示例性地，半导体衬底100可以为硅衬底。
在本公开一些实施例中，参考图1与图2，半导体衬底100的阵列区中可以具有：沟道隔离结构111和多个有源区120。其中，沟道隔离结构111分隔相邻的有源区120，即沟道隔离结构111界定出的若干个间隔排布的有源区120。这样可以采用沟道隔离结构111隔离漏电以及减轻电耦合(Coupling)。示例性地，沟道隔离结构111可以设置为浅沟槽隔离结构(Shallow Trench Isolation，STI)。例如，可以在半导体衬底100中形成浅沟槽，以采用浅沟槽界定出半导体衬底100中有源区120所在的区域。在浅沟槽中填充绝缘材料，作为浅沟道隔离结构111。在一些示例中，填充于浅沟槽中的绝缘材料可以为氧化硅、氮化硅等材料。并且，浅沟槽的深度可以根据实际应用的需要设定，以控制晶体管有源区120之间的隔离程度。
在本公开一些实施例中，参考图1与图2，半导体器件还包括位于半导体衬底100的阵列区中的字线沟槽133、字线结构130以及栅氧化层140。其中一个字线沟槽133对应设置一个字线结构130，栅氧化层140位于字线结构130与字线沟槽133之间，使字线结构130和形成字线沟槽133的半导体衬底100绝缘。示例性地，字线沟槽133设置为多个，字线结构130也设置为多个，一个字线沟槽133中设置一个字线结构130。并且，每一个有源区120沿着第二方向F2延伸，每一个字线沟槽133沿着第一方向F1延伸，并穿过相应的有源区120和沟槽隔离结构。则每一个字线结构130也均沿着第一方向F1延伸，并穿过相应的有源区120和沟槽隔离结构。示例性地，第一方向F1和第二方向F2之间的夹角可以大于0度小于或等于90度，在此不作限定。
示例性地，例如，字线结构130可作为晶体管的栅极，晶体管的栅极所在的有源区120的部分可以为其沟道区。晶体管的源/漏区可以位于字线结构130两侧除沟道区之外的有源区120内。例如，可以在其中一个源区/漏区，如两字线结构130之间的有源区120，作为相应的晶体管的源极，并在另一源区/漏区，如字线结构130和沟道隔离结构111之间的有源区120，可作为相应的晶体管的漏极，在此不作限定。
在本公开一些实施例中，参考图1与图2，半导体器件还包括位于半导体衬底100的阵列区中的绝缘结构150，该绝缘结构150填充于字线沟槽133内。其中，绝缘结构150覆盖字线沟槽133顶部的侧壁，字线结构130远离设定平面S01一侧的上表面S1、栅氧化层140的上表面S2(该的上表面S2为栅氧化层140的上表面S2)，以及栅氧化层140顶部的外侧面(即绝缘结构150的一部分围绕栅氧化层140顶部的外侧面设置)。并且，字线结构130远离设定平面S01一侧的上表面S1低于半导体衬底的上表面S02，栅氧化层140的上表面S2低于半导体衬底的上表面S02，绝缘结构150靠近设定平面S01一侧的下表面S3低于字线结构130远离设定平面S01一侧的上表面S1。其中，设定平面S01为半导体衬底100的下表面所在平面。
本公开实施例提供的半导体器件，通过使字线结构130远离设定平面S01一侧的上表面S1低于半导体衬底的上表面S02，栅氧化层140的上表面S2低于半导体衬底的上表面S02，绝缘结构150靠近设定平面S01一侧的下表面S3低于字线结构130远离设定平面S01一侧的上表面S1。并且，还使绝缘结构150覆盖字线沟槽133的侧壁，字线结构130远离设定平面S01一侧的上表面S1、栅氧化层140的上表面S2，以及栅氧化层140远离设定平面S01一侧的部分的外侧面(即绝缘结构150的一部分围绕栅氧化层140远离设定平面S01一侧的部分的外侧面设置)。这样可以使绝缘结构150中的部分设置在栅氧化层140的外围，并使绝缘结构150与栅氧化层140在第二方向F2上具有交叠区域。这样可以使绝缘结构150与栅氧化层140相结合提高字线结构130的上表面S1与半导体衬底100之间的厚度。即，字线结构130的上表面S1与半导体衬底100之间的绝缘材料的厚度为D1+D2(D1代表栅氧化层140的厚度，D2代表与栅氧化层140在第二方向F2上具有交叠区域的绝缘结构150的厚度)。而处于绝缘结构150靠近设定平面S01一侧的下表面S3与设定平面S01之间的字线结构130与半导体衬底100之间的绝缘材料的厚度为D1。则D1+D2>D1。这样可以使字线结构130的上表面S1与有源区120中的源区/漏区之间的绝缘材料的厚度在原有的栅氧化层140的基础上提高了D2，如此即可有效改善GIDL效应，减小晶体管的漏电流，提高晶体管的整体性能。
在本公开一些实施例中，参考图1与图2，字线结构130可以包括阻挡部131和导电部132；其中，阻挡部131位于导电部132与栅氧化层140之间，栅氧化层140至少覆盖位于有源区120中的沟道区的字线沟槽的侧壁，导电部132的上表面与阻挡部131远离设定平面S01一侧的上表面齐平。示例性地，导电部132的上表面即为字线结构130的上表面S1。示例性地，阻挡部131的材质可以包括TiN、TaN、WN、Mo N、TiSiN以及WSiN中的至少一种。导电部132的材质可以包括W、Mo、Ti以及Ta中的至少一种。
在本公开一些实施例中，参考图1与图2，绝缘结构150可以包括：第一绝缘层151和第二绝缘层152。其中，第一绝缘层151位于第二绝缘层152和字线沟槽133之间。第一绝缘层151覆盖字线沟槽133顶部的侧壁和栅氧化层140顶部的外侧面。第二绝缘层152覆盖第一绝缘层151并填充字线沟槽133。并且，绝缘结构150靠近设定平面S01一侧的下表面S3即为第一绝缘层151靠近设定平面S01一侧的下表面。即第一绝缘层151靠近设定平面S01一侧的下表面低于字线结构130远离设定平面S01一侧的上表面。这样可以使第一绝缘层151设置在栅氧化层140的外围，并使第一绝缘层151与栅氧化层140在第二方向F2上具有交叠区域，以使第一绝缘层151与栅氧化层140相结合提高字线结构130的上表面S1与半导体衬底100之间的厚度。即，字线结构130的上表面S1与半导体衬底100之间的绝缘材料的厚度为D1+D2(D1代表栅氧化层140的厚度，D2即代表第一绝缘层151的厚度)。而处于第一绝缘层151靠近设定平面S01一侧的下表面S3与设定平面S01之间的字线结构130与半导体衬底100之间的绝缘材料的厚度为D1。则D1+D2>D1。这样可以使字线结构130的上表面S1与有源区120中的源区/漏区之间的绝缘材料的厚度在原有的栅氧化层140的基础上提高了D2，如此即可有效改善GIDL效应，减小晶体管的漏电流，提高晶体管的整体性能。示例性地，第一绝缘层151可以采用将处于字线沟槽133顶部的侧壁处的半导体衬底100进行氧化处理得到。
需要说明的是，结合图2所示，第一绝缘层151覆盖的字线沟槽133顶部的侧壁实际上是部分覆盖。也就是说，只有位于有源区120的字线沟槽顶部的侧壁的半导体衬底100氧化为第一绝缘层(若半导体衬底为Si衬底时，则只有位于有源区120的字线沟槽顶部的侧壁的Si氧化为第一绝缘层)，沟道隔离结构中不会形成第一绝缘层。
在本公开一些实施例中，参考图1与图2，第二绝缘层152可以包括绝缘保护层1522；其中，绝缘保护层1522覆盖第一绝缘层151，并填充于字线沟槽133内。示例性地，绝缘保护层1522的材质可以包括氧化硅、氮化硅、氮氧化硅以及硅氮氧化物中的一种或两种以上的组合。这样在形成第一绝缘层151后，可以采用一个膜层形成第二绝缘层152，降低工艺步骤和成本。
在本公开一些实施例中，参考图2，可以使栅氧化层140的上表面S2低于半导体衬底的上表面S02，且栅氧化层140的上表面S2高于字线结构130远离设定平面S01一侧的上表面S1。这样可以使字线结构130的上表面S1与半导体衬底100之间的绝缘材料包括第一绝缘层151和栅氧化层140。
在本公开另一些实施例中，参考图3，也可以使栅氧化层140的上表面S2低于半导体衬底的上表面S02，且栅氧化层140的上表面S2等于字线结构130远离设定平面S01一侧的上表面S1。这样也可以使字线结构130的上表面S1与半导体衬底100之间的绝缘材料包括第一绝缘层151和栅氧化层140。
在本公开又一些实施例中，参考图4，也可以使栅氧化层140的上表面S2低于半导体衬底的上表面S02，且栅氧化层140的上表面S2低于字线结构130远离设定平面S01一侧的上表面S1。这样也可以使字线结构130的上表面S1与半导体衬底100之间的绝缘材料包括第一绝缘层151和第二绝缘层152。
在本公开又一些实施例中，参考图5A与图5B，半导体器件还可以包括多晶硅材料部160；其中，多晶硅材料部160位于字线结构130与绝缘结构150之间，且多晶硅材料部160的上表面S4(该上表面S4为多晶硅材料部160远离设定平面S01一侧的上表面)低于半导体衬底的上表面S02，且多晶硅材料部160的上表面S4高于栅氧化层140的上表面S2。这样可以进一步降低晶体管的漏电流。
在本公开又一些实施例中，参考图5A与图5B，第二绝缘层152还可以包括绝缘介质层1521。也就是说，第二绝缘层152可以包括绝缘介质层1521和绝缘保护层1522。其中，绝缘介质层1521至少位于绝缘保护层1522与栅氧化层140之间。这样可以通过绝缘介质层1521降低寄生电容。示例性地，参考图5A，绝缘介质层1521位于绝缘保护层1522与栅氧化层140之间，即绝缘介质层1521设置在多晶硅材料部160两侧与第一绝缘层151形成的凹槽内。参考图5B，绝缘介质层1521覆盖第一绝缘层151的表面，绝缘保护层1522位于绝缘介质层1521上并填充字线沟槽133。并且，绝缘介质层1521还覆盖有源区120的半导体衬底100的上表面。或者，绝缘介质层1521仅设置在字线沟槽133内。示例性地，绝缘介质层1521的材质可以包括低介电常数材料，例如，SiOH。
在本公开又一些实施例中，参考图6，绝缘结构150还可以包括：第三绝缘层153。即绝缘结构150可以包括：第一绝缘层151、第二绝缘层152以及第三绝缘层153。其中，第三绝缘层153位于第二绝缘层152与多晶硅材料部160之间，且第三绝缘层153覆盖多晶硅材料部160的外表面。这样可以进一步提高多晶硅材料部160的上表面S4与半导体衬底100之间的绝缘材料的厚度，进一步降低晶体管的漏电流。示例性地，在第二绝缘层152包括绝缘介质层1521和绝缘保护层1522时，第三绝缘层153位于绝缘介质层1521与多晶硅材料部160之间。示例性地，第三绝缘层153可以采用将多晶硅材料部160的外表面进行氧化处理得到。需要说明的是，第三绝缘层153覆盖的多晶硅材料部160的外表面包括多晶硅材料部160的上表面和至少部分外侧面。并且，第一绝缘层151和第二绝缘层152的设置方式可以参照上述实施例，在此不作赘述。
需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述齐平关系可能并不会完全齐平，可能会有一些偏差，因此上述齐平关系只要大致满足上述条件即可，均属于本公开的保护范围。例如，上述齐平关系可以是在误差允许范围之内所允许的即可。
需要说明的是，在实际工艺中，由于工艺条件的限制或其他因素，上述等于关系可能并不会完全相等，可能会有一些偏差，因此上述等于关系只要大致满足上述条件即可，均属于本公开的保护范围。例如，上述等于关系可以是在误差允许范围之内所允许的即可。
参考图7，本公开实施例提供的制备方法可以包括如下步骤：
S10、在半导体衬底上形成字线沟槽。
示例性地，在执行步骤S10之前，还可以包括：在半导体衬底100中形成沟道隔离结构111，以及由沟道隔离结构111界定出的若干个间隔排布的有源区120。例如，首先，提供一半导体衬底100。该半导体衬底100的材质可以包括硅、锗或绝缘体上硅(SOI)的半导体，或者包括锗硅化合物、碳化硅或者其他已知材料，例如砷化镓等Ⅲ、Ⅴ族化合物。在半导体衬底100中还可以根据设计需求注入一定的掺杂离子以改变电学参数。示例性地，提供的半导体衬底100可以为硅衬底。
之后，在半导体衬底100中形成沟道隔离结构111，以及由沟道隔离结构111界定出的若干个间隔排布的有源区120。示例性地，先在半导体衬底100上形成STI掩膜，STI掩膜覆盖的半导体衬底100的区域为有源区120。之后以STI掩膜为刻蚀掩膜，采用气相刻蚀工艺，刻蚀气体可以为SF6、CF4、Cl2、CHF3、O2以及Ar中的一种或多种，以达到一定刻蚀选择比，对暴露出的半导体衬底100(即未被STI掩膜覆盖的半导体衬底100)进行刻蚀，形成浅沟槽，并使将要形成有源区120的半导体衬底100的区域保留下来。之后，去除STI掩膜。之后，在浅沟槽中填充SiN形成作为沟道隔离结构111的浅沟道隔离结构111，并形成由浅沟道隔离结构111在半导体衬底100中界定出的若干个间隔排布的有源区120，从而形成如图8A所示的半导体器件的结构。
示例性地，步骤10，可以包括：采用光刻工艺和刻蚀工艺在沟道隔离结构111和有源区120100所在的半导体衬底100中形成字线沟槽133。例如，采用光刻工艺形成字线沟槽133掩膜，字线沟槽133掩膜暴露出沟道隔离结构111和有源区120100所在的半导体衬底100中将要形成字线沟槽133的区域，而覆盖其余区域。以字线沟槽133掩膜为刻蚀掩膜，采用气相刻蚀工艺，刻蚀气体可以为SF6、CF4、Cl2、CHF3、O2以及Ar中的一种或多种，对暴露出的沟道隔离结构111和有源区120100所在的半导体衬底100进行刻蚀，以在沟道隔离结构111和有源区120100所在的半导体衬底100中，形成沿第一方向F1延伸的字线沟槽133。之后，采用气相刻蚀去除字线沟槽133掩膜，从而形成图8B所示的半导体器件的结构。
S20、在字线沟槽内形成栅氧化层和字线结构，以及字线沟槽侧壁处暴露出的半导体衬底。其中，字线结构填充于字线沟槽内，且字线结构远离设定平面一侧的上表面低于半导体衬底的上表面，栅氧化层远离设定平面一侧的上表面低于半导体衬底的上表面。
示例性地，步骤S20包括：首先，对字线沟槽133处的半导体衬底100的表面进行氧化处理，形成栅氧化初始层。例如，采用原位水汽生成(In-Situ Steam Generation，ISSG)工艺、热氧化(Thermal Oxidizer，TO)工艺(如蓄热式热氧化(Regenerative ThermalOxidizer，RTO)工艺)中的至少一种，对字线沟槽133处的半导体衬底100的表面进行氧化处理，形成栅氧化初始层，从而形成如图8C所示的半导体器件的结构。
之后，在形成有栅氧化初始层的字线沟槽133内填充字线结构130，并暴露出形成于字线沟槽133远离设定平面S01一侧的栅氧化初始层。例如，可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子化学气相沉积、金属有机化学气相沉积、等离子体增强化学气相沉积或其他适合的沉积工艺中选择沉积工艺，采用TiN在字线沟槽133的表面沉积阻挡初始层，以使阻挡初始层覆盖字线沟槽133的表面。之后，可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子化学气相沉积、金属有机化学气相沉积、等离子体增强化学气相沉积或其他适合的沉积工艺中选择沉积工艺，在覆盖有阻挡初始层的字线沟槽133内沉积W或Mo或W与Mo，形成导电初始层。之后，采用刻蚀工艺(例如，气相刻蚀工艺)，对阻挡初始层和导电初始层进行刻蚀，使刻蚀后的阻挡初始层和导电初始层远离设定平面S01的上表面齐平以及低于半导体衬底的上表面，形成字线结构130，从而形成如图8D所示的半导体器件的结构，这样可以形成埋入式字线。
之后，刻蚀暴露出的栅氧化初始层，使栅氧化层140远离设定平面S01一侧的上表面低于半导体衬底的上表面，形成栅氧化层140。例如，采用气相刻蚀工艺，刻蚀暴露出的栅氧化初始层，使刻蚀后的栅氧化初始层远离设定平面S01一侧的上表面低于半导体衬底的上表面，以及使刻蚀后的栅氧化初始层远离设定平面S01一侧的上表面高于字线结构130远离设定平面S01一侧的上表面，形成栅氧化层140，从而形成如图8E所示的半导体器件的结构。
在一些示例中，在半导体器件还包括多晶硅材料部160时，在形成有栅氧化初始层的字线沟槽133内填充字线结构130，并暴露出形成于字线沟槽133远离设定平面S01一侧的栅氧化初始层之后，且在刻蚀暴露出的栅氧化初始层之前，还包括：首先，可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子化学气相沉积、金属有机化学气相沉积、等离子体增强化学气相沉积或其他适合的沉积工艺中选择沉积工艺，在形成有字线结构130的字线沟槽133内填充多晶硅材料，形式多晶硅初始层。之后，采用刻蚀工艺(例如，气相刻蚀工艺)，刻蚀多晶硅初始层，使多晶硅初始层的上表面低于半导体衬底的上表面，形成多晶硅材料部160。之后，刻蚀暴露出的栅氧化初始层，使栅氧化层140远离设定平面S01一侧的上表面低于半导体衬底的上表面，形成栅氧化层140。例如，采用气相刻蚀工艺，刻蚀暴露出的栅氧化初始层，使刻蚀后的栅氧化初始层远离设定平面S01一侧的上表面低于半导体衬底的上表面，以及使刻蚀后的栅氧化初始层远离设定平面S01一侧的上表面高于字线结构130远离设定平面S01一侧的上表面，形成栅氧化层140，从而形成如图8F所示的半导体器件的结构。
S30、在字线沟槽内填充绝缘结构。其中，绝缘结构覆盖字线沟槽的顶部的侧壁，字线结构的上表面、栅氧化层远离设定平面一侧的上表面，以及栅氧化层顶部的外侧面；且绝缘结构靠近设定平面一侧的下表面低于字线结构远离设定平面一侧的上表面；设定平面为半导体衬底的下表面所在平面。
示例性地，步骤S30包括：首先，在字线沟槽133侧壁处暴露出的半导体衬底100上形成第一绝缘层151，并使第一绝缘层151还覆盖栅氧化层140顶部的外侧面。其中，第一绝缘层151靠近设定平面S01一侧的下表面低于字线结构130远离设定平面S01一侧的上表面。例如，对在字线沟槽133侧壁处暴露出的半导体衬底100的表面进行氧化处理，形成第一绝缘层151。在一些示例中，采用ISSG工艺、TO工艺(如RTO工艺)中的至少一种，对在字线沟槽133侧壁处暴露出的半导体衬底100的表面进行氧化处理，形成第一绝缘层151。并且，在对在字线沟槽133侧壁处暴露出的半导体衬底100的表面进行氧化处理的同时，对多晶硅材料部160暴露出的外表面进行氧化处理，形成第三绝缘层153，从而形成如图8G所示的半导体器件的结构。
之后，在形成有第一绝缘层151的字线沟槽133内填充第二绝缘层152，以使形成的第一绝缘层151和第二绝缘层152形成绝缘结构150。示例性地，在第二绝缘层152包括绝缘保护层1522和绝缘介质层1521时，首先，可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子化学气相沉积、金属有机化学气相沉积、等离子体增强化学气相沉积或其他适合的沉积工艺中选择沉积工艺，在字线沟槽133内沉积SiOH，形成绝缘介质层1521。之后，可以从化学气相沉积、物理气相沉积、原子层沉积、高密度等离子化学气相沉积、金属有机化学气相沉积、等离子体增强化学气相沉积或其他适合的沉积工艺中选择沉积工艺，在字线沟槽133内沉积SiN，形成绝缘保护层1522，从而形成如图6所示的半导体器件的结构。
本公开实施例还提供了电子设备，该电子设置包括电路板(如印刷电路板)和本公开上述实施例提供的任一种半导体器件，该半导体器件与电路板连接。由于该电子设备解决问题的原理与前述半导体器件相似，因此该电子设备的实施可以参见前述半导体器件的实施，重复之处不再赘述。
显然，本领域的技术人员可以对本公开进行各种改动和变型而不脱离本公开的精神和范围。这样，倘若本公开的这些修改和变型属于本公开权利要求及其等同技术的范围之内，则本公开也意图包含这些改动和变型在内。
Claims (15)
1.一种半导体器件，其特征在于，包括：
半导体衬底，具有字线沟槽；所述字线沟槽沿着第一方向延伸；
字线结构，所述字线结构填充于所述字线沟槽内；
栅氧化层，位于所述字线结构与所述字线沟槽之间；
绝缘结构，填充于所述字线沟槽内；其中，所述绝缘结构覆盖所述字线沟槽顶部的侧壁、所述字线结构远离设定平面一侧的上表面、所述栅氧化层的上表面，以及所述栅氧化层顶部的外侧面；所述设定平面为所述半导体衬底的下表面所在平面；
其中，所述字线结构远离所述设定平面一侧的上表面低于所述半导体衬底的上表面，所述栅氧化层的上表面低于所述半导体衬底的上表面，所述绝缘结构靠近所述设定平面一侧的下表面低于所述字线结构远离所述设定平面一侧的上表面。
2.如权利要求1所述的半导体器件，其特征在于，所述绝缘结构包括：第一绝缘层和第二绝缘层；所述第一绝缘层位于所述第二绝缘层和所述字线沟槽之间；
所述第一绝缘层覆盖所述字线沟槽顶部的侧壁和所述栅氧化层顶部的外侧面，且所述绝缘结构靠近所述设定平面一侧的下表面为所述第一绝缘层靠近所述设定平面一侧的下表面；
所述第二绝缘层覆盖所述第一绝缘层并填充所述字线沟槽。
3.如权利要求2所述的半导体器件，其特征在于，所述第二绝缘层包括绝缘保护层；其中，所述绝缘保护层覆盖所述第一绝缘层，并填充于所述字线沟槽内。
4.如权利要求3所述的半导体器件，其特征在于，所述第二绝缘层还包括绝缘介质层；其中，所述绝缘介质层至少位于所述绝缘保护层与所述栅氧化层之间。
5.如权利要求1-4任一项所述的半导体器件，其特征在于，所述栅氧化层的上表面不高于所述字线结构远离所述设定平面一侧的上表面。
6.如权利要求1-4任一项所述的半导体器件，其特征在于，所述半导体器件还包括多晶硅材料部；其中，所述多晶硅材料部位于所述字线结构与所述绝缘结构之间，且所述多晶硅材料部的上表面低于所述半导体衬底的上表面，且所述多晶硅材料部的上表面高于所述栅氧化层的上表面。
7.如权利要求6所述的半导体器件，其特征在于，所述绝缘结构还包括：第三绝缘层；所述第三绝缘层位于所述第二绝缘层与所述多晶硅材料部之间；所述第三绝缘层覆盖所述多晶硅材料部的外表面。
8.如权利要求1-4任一项所述的半导体器件，其特征在于，所述半导体衬底还具有沟道隔离结构和多个有源区；其中，所述沟道隔离结构分隔相邻的所述有源区，所述字线沟槽沿着所述第一方向延伸，并穿过相应的有源区和沟槽隔离结构；
所述栅氧化层至少覆盖位于所述有源区的字线沟槽的侧壁；
所述字线结构包括阻挡部和导电部；其中，所述阻挡部位于所述导电部与所述栅氧化层之间；所述导电部的上表面与所述阻挡部远离所述设定平面一侧的上表面齐平。
9.一种半导体器件的制备方法，其特征在于，包括：
在半导体衬底上形成字线沟槽；其中，所述字线沟槽沿第一方向延伸；
在所述字线沟槽内形成栅氧化层和字线结构，以及所述字线沟槽侧壁处暴露出的半导体衬底；其中，所述字线结构填充于所述字线沟槽内，且所述字线结构远离所述设定平面一侧的上表面低于所述半导体衬底的上表面，所述栅氧化层的上表面低于所述半导体衬底的上表面；
在所述字线沟槽内填充绝缘结构；其中，所述绝缘结构覆盖所述字线沟槽顶部的侧壁、所述字线结构远离设定平面一侧的上表面、所述栅氧化层的上表面，以及所述栅氧化层顶部的外侧面；且所述绝缘结构靠近所述设定平面一侧的下表面低于所述字线结构远离所述设定平面一侧的上表面；所述设定平面为所述半导体衬底的下表面所在平面。
10.如权利要求9所述的半导体器件的制备方法，其特征在于，在所述字线沟槽内填充绝缘结构，包括：
在所述字线沟槽侧壁处暴露出的半导体衬底上形成第一绝缘层，并使所述第一绝缘层还覆盖所述栅氧化层顶部的外侧面；其中，所述绝缘结构靠近所述设定平面一侧的下表面为所述第一绝缘层靠近所述设定平面一侧的下表面；
在形成有所述第一绝缘层的所述字线沟槽内填充第二绝缘层，以使形成的所述第一绝缘层和所述第二绝缘层形成所述绝缘结构。
11.如权利要求10所述的半导体器件的制备方法，其特征在于，所述在所述字线沟槽侧壁处暴露出的半导体衬底上形成第一绝缘层，包括：
对在所述字线沟槽侧壁处暴露出的半导体衬底的表面进行氧化处理，形成所述第一绝缘层。
12.如权利要求11所述的半导体器件的制备方法，其特征在于，所述在所述字线沟槽内形成栅氧化层和字线结构，包括：
对所述字线沟槽处的半导体衬底的表面进行氧化处理，形成栅氧化初始层；
在形成有所述栅氧化初始层的所述字线沟槽内填充所述字线结构，并暴露出形成于所述字线沟槽远离所述设定平面一侧的所述栅氧化初始层；
刻蚀暴露出的所述栅氧化初始层，使所述栅氧化层的上表面低于所述半导体衬底的上表面，形成所述栅氧化层。
13.如权利要求12所述的半导体器件的制备方法，其特征在于，在所述在形成有所述栅氧化初始层的所述字线沟槽内填充所述字线结构，并暴露出形成于所述字线沟槽远离所述设定平面一侧的所述栅氧化初始层之后，且在所述刻蚀暴露出的所述栅氧化初始层之前，还包括：
在形成有所述字线结构的所述字线沟槽内填充多晶硅材料，形式多晶硅初始层；
刻蚀所述多晶硅初始层，使所述多晶硅初始层的上表面低于所述半导体衬底的上表面，形成所述多晶硅材料部。
14.如权利要求13所述的半导体器件的制备方法，其特征在于，在所述对在所述字线沟槽侧壁处暴露出的半导体衬底的表面进行氧化处理的同时，还对所述多晶硅材料部暴露出的外表面进行氧化处理，形成所述第三绝缘层。
15.一种电子设备，其特征在于，包括半导体器件和电路板，所述半导体器件和所述电路板连接；
所述半导体器件为如权利要求1-8任一项所述的半导体器件，或者所述半导体器件采用如权利要求9-14任一项所述的制备方法形成。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210569273.2A CN115000150A (zh) | 2022-05-24 | 2022-05-24 | 半导体器件、电子设备及制备方法 |
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2022
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