CN116669417A - 存储器结构及其形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 32
- 238000002955 isolation Methods 0.000 claims abstract description 223
- 239000000758 substrate Substances 0.000 claims abstract description 60
- 229920002120 photoresistant polymer Polymers 0.000 claims description 27
- 239000003990 capacitor Substances 0.000 claims description 24
- 238000000059 patterning Methods 0.000 claims description 10
- 230000000873 masking effect Effects 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 2
- 239000000463 material Substances 0.000 description 11
- 230000014759 maintenance of location Effects 0.000 description 8
- 230000000694 effects Effects 0.000 description 7
- 238000005137 deposition process Methods 0.000 description 5
- 230000005684 electric field Effects 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 239000007943 implant Substances 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 150000004767 nitrides Chemical class 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 238000005240 physical vapour deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000001939 inductive effect Effects 0.000 description 1
- 239000000615 nonconductor Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 238000011112 process operation Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
- H01L21/3081—Chemical or electrical treatment, e.g. electrolytic etching using masks characterised by their composition, e.g. multilayer masks, materials
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/34—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the transistor being at least partially in a trench in the substrate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
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- General Physics & Mathematics (AREA)
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- Element Separation (AREA)
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Abstract
一种存储器结构包括基板、隔离区、复数个主动区以及第一字元线。隔离区与复数个主动区形成于基板上。隔离区围绕该主动区。隔离区包括隔离结构,并且隔离结构形成于从隔离区凹陷的隔离沟槽。第一字元线横跨主动区的第一主动区与隔离区形成。第一字元线在第一主动区内具有第一宽度,第一字元线在隔离区内具有第二宽度,第一宽度小于第二宽度。如此,能够减少电流泄漏。
Description
技术领域
本发明有关于存储器结构及其形成方法。
背景技术
在先进的存储器技术中,存储器装置的保存性能(retention performance)主要由多种泄漏效应来决定。闸极感应汲极泄漏(gate induced drain leakage)效应是影响到保存性能的主要泄漏效应之一。对于存取装置(access device)来说,形状是决定其保存时间的关键因素。主动区锐利的拐角形状会产生高电场,并且这种高电场会产生更高的闸极感应汲极泄漏。
因此,如何形成于转角处具有圆滑形状的字元线结构,是所属领域技术人员所欲解决的课题之一。
发明内容
本发明的一态样有关于一种存储器结构。
根据本发明的一实施方式,一种存储器结构包括基板、隔离区、复数个主动区以及第一字元线。隔离区与复数个主动区形成于基板上。隔离区围绕该主动区。隔离区包括隔离结构,并且隔离结构形成于从隔离区凹陷的隔离沟槽。第一字元线横跨主动区的第一主动区与隔离区形成。第一字元线在第一主动区内具有第一宽度,第一字元线在隔离区内具有第二宽度,第一宽度小于第二宽度。
在本发明的一或多个实施方式中,隔离结构的顶面低于主动区的复数个顶面。
在一些实施方式中,存储器结构进一步包括遮罩层。遮罩层形成于隔离沟槽内并位在隔离结构的顶面上方。
在一些实施方式中,遮罩层于隔离层侧向围绕第一字元线,并且遮罩层的顶面共平面于第一主动区的顶面与第一字元线的顶面。
在本发明的一或多个实施方式中,存储器结构进一步包括第二字元线以及位元线结构。第二字元线横跨隔离区与第一主动区形成。第二字元线在第一主动区内具有第一宽度。第二字元线在隔离区具有第二宽度。位元线结构形成于第一主动区上,并且位元线结构位于在第一字元线与第二字元线之间的第一主动区的部分上。
在一些实施方式中,在第一字元线与第二字元线之间的第一主动区的部分、第一字元线以及在第一字元线与隔离区的第一主动区的部分形成第一晶体管。在第一字元线与第二字元线之间的第一主动区的部分、第二字元线以及在第二字元线与隔离区的第一主动区的部分形成第二晶体管。
在本发明的一或多个实施方式中,存储器结构进一步包括第三字元线以及电容器结构。第三字元线横跨隔离区与主动区的第二主动区形成。第二字元线在第二主动区具有第一宽度。第二字元线在隔离区具有第二宽度。电容器结构形成于在第一字元线与第三字元线之间的第一主动区。
在本发明的一或多个实施方式中,第一字元线形成于横跨第一主动区与隔离区的第一字元线沟槽内。第一字元线进一步包括闸极介电质、闸极结构以及介电层。闸极介电质共形地形成于第一字元线沟槽内。闸极结构形成于闸极介电质上。介电层形成于第一字元线沟槽内并上覆盖于闸极结构。
在一些实施方式中,隔离结构的顶面低于介电层的顶面。
本发明的一态样有关于一种存储器结构。
根据本发明的一些实施方式,一种存储器结构包括基板、第一字元线以及遮罩层。基板具有复数个主动区与围绕主动区的隔离区。隔离区包括从基板的顶面凹陷的隔离结构。第一字元线横跨主动区的第一主动区与隔离区的隔离结构形成。遮罩层形成于隔离结构上方且填充于隔离沟槽内。隔离结构形成于隔离沟槽内。遮罩层在隔离区侧向围绕第一字元线。
在本发明的一或多个实施方式中,第一字元线在第一主动区具有第一宽度。第一字元线在第二主动区具有第二宽度,并且第一宽度小于第二宽度。
在一些实施方式中,第一字元线沿第一方向延伸,第一方向不同于主动区延伸的第二方向。第一字元线具有第一宽度的复数个第一区段与具有第二宽度的复数个第二区段沿第一方向交错地排列。
在一些实施方式中,存储器结构进一步包括第二字元线以及位元线结构。第二字元线横跨隔离区与第一主动区形成。第二字元线在第一主动区内具有第一宽度,第二字元线在隔离区具有第二宽度。位元线结构形成于第一主动区上,并且位元线结构位于在第一字元线与第二字元线之间的第一主动区的部分上。
在一些实施方式中,存储器结构进一步包括第三字元线以及电容器结构。第三字元线横跨隔离区与主动区的第二主动区形成。第二字元线在第二主动区具有第一宽度。电容器结构形成于在第一字元线与第三字元线之间的第一主动区。
本发明的一态样有关于一种制造存储器结构的方法。
根据本发明的一实施方式,一种制造存储器装置的方法包括以下流程。形成隔离结构于隔离沟槽,隔离沟槽在基板的隔离区,其中隔离区围绕基板的复数个主动区。凹陷隔离结构,使得隔离结构的顶面低于主动区的复数个顶面,并且暴露隔离沟槽的侧壁。形成遮罩层覆盖主动区且填充隔离沟槽。图案化遮罩层以形成复数个图案化沟槽,图案化沟槽在遮罩层中且延伸于主动区与隔离结构之上,其中每一图案化沟槽具有从主动区的顶面的其中一者至遮罩层的顶面的第一深度,每一图案化沟槽具有从隔离结构的顶面至遮罩层的顶面的第二深度,且第一深度小于第二深度。基于图案化沟槽形成横跨主动区的第一主动区与隔离结构的第一字元线沟槽,其中第一字元线沟槽在第一主动区具有第一宽度,第一字元线沟槽在隔离区具有第二宽度,第一宽度小于第二宽度。形成第一字元线于第一字元线沟槽内,使得第一字元线在第一主动区具有第一宽度,并且第一字元线在隔离区具有第二宽度。
在本发明的一或多个实施方式中,制造存储器装置的方法进一步包括以下流程。在第一字元线形成后,平坦化在第一主动区上方且在基板的隔离沟槽外的遮罩层。
在本发明的一或多个实施方式中,图案化遮罩层进一步包括以下流程。形成光阻层于遮罩层上,其中光阻层具有图案,图案包括复数个狭槽,并且狭槽具有相同的宽度。基于具有狭槽的光阻层图案化遮罩层。
在本发明的一或多个实施方式中,形成第一字元线包括以下流程。共形地沉积闸极介电质于第一字元线沟槽内。形成闸极结构于第一字元线沟槽内的闸极介电质上。形成于第一字元线沟槽内覆盖闸极结构的介电层。
在本发明的一或多个实施方式中,制造存储器装置的方法进一步包括以下流程。形成位元线结构于第一主动区上,其中第二字元线横跨第一主动区,位元线结构形成于第一字元线与第二字元线之间。
在本发明的一或多个实施方式中,制造存储器装置的方法进一步包括以下流程。形成电容器结构于第一主动区上,其中第三字元线横跨主动区的第二主动区,电容器结构形成于第一字元线与第三字元线之间。
综上所述,可以控制字元线在不同位置的宽度,使不同区域边界处字元线的边角形状能够平滑。
以上所述仅用以阐述本发明所欲解决的问题、解决问题的技术手段、及其产生的功效等等,本发明的具体细节将在下文的实施方式及相关附图中详细介绍。
附图说明
本发明的优点与附图,应由接下来列举的实施方式,并参考附图,以获得更好的理解。这些附图的说明仅仅是列举的实施方式,因此不该认为是限制了个别实施方式,或是限制了权利要求书的范围。
图1A绘示本发明的存储器结构局部的示意顶视图;
图1B绘示图1A的示意横截面图;
图2至图12绘示形成本发明的存储器装置的不同阶段的多个横截面图;以及
图13绘示本发明的形成存储器装置的方法的流程。
具体实施方式
下文列举实施例配合所附附图进行详细说明,但所提供的实施例并非用以限制本发明所涵盖的范围,而结构运作的描述非用以限制其执行的顺序,任何由元件重新组合的结构,所产生具有均等功效的装置,都为本发明所涵盖的范围。另外,附图仅以说明为目的,并未依照原尺寸作图。为便于理解,下述说明中相同元件或相似元件将以相同的符号标示来说明。
另外,在全篇说明书与权利要求书所使用的用词(terms),除有特别注明外,通常具有每个用词使用在此领域中、在此揭露的内容中与特殊内容中的平常意义。某些用以描述本发明的用词,将于下或在此说明书的别处讨论,以提供本领域技术人员在有关本发明的描述上额外的引导。
在本文中,“第一”、“第二”等等用语仅是用于区隔具有相同技术术语的元件或操作方法,而非旨在表示顺序或限制本发明。
此外,“包含”、“包括”、“提供”等相似的用语,在本文中都是开放式的限制,意指包含但不限于。
进一步地,在本文中,除非内文中对于冠词有所特别限定,否则“一”与“该”可泛指单一个或多个。将进一步理解的是,本文中所使用的“包含”、“包括”、“具有”及相似词汇,指明其所记载的特征、区域、整数、步骤、操作、元件与/或组件,但不排除其所述或额外的其一个或多个其它特征、区域、整数、步骤、操作、元件、组件,与/或其中的群组。
存储器装置的保存性能会受泄漏电流所影响。泄漏电流可能会由,举例而言,次阀值泄漏(subthreshold leakage)、闸极感应汲极泄漏(gate induced drain leakage,GIDL)、接面泄漏与/或胞元泄漏所产生。在这些电流泄漏的效应中,闸极感应汲极泄漏对于存储器装置的保存性能的影响是显著的。考虑到接面工程造成以外所情况,对于存储器装置的存取装置的保存时间(retention time)来说,主动区的形状是其一个关键的因素。在主动区的边缘,尖锐的拐角形状将造成高的电场,从而诱发GIDL现象。
在存储器装置的主动区中,将导电结构形成为圆滑的形状,将有助于消除GIDL现象。然而,通过传统的电路设计工具,例如图形设计系统(graph design system,GDS),难以在设计的电路中形成圆滑的形状。这是因为,电路设计工具中电路设计的图像分辨率有限,导致形成具有圆滑形状的电路设计成为一个挑战。此外,导电结构与主动区之间的覆盖层必须要得到很好的控制,而现有的主动区图案设计并无法满足形成圆滑形状,从而使得泄漏电流减少的要求。
为了控制在主动区的导电结构的形成,本发明提供存储器装置以及形成存储器装置的方法,并且使得由于主动区边界的尖锐拐角形状所产生的泄漏电流能够减少。
请参照图1A与图1B。图1A绘示本发明的存储器结构100局部的示意顶视图。图1B绘示图1A的示意横截面图。
在本实施方式中,存储器结构100包括基板110、形成于基板110上的复数个主动区120、围绕主动区120形成的隔离区125以及多个横跨主动区120与隔离区125之上形成的复数个字元线140。在图1A绘示的局部顶视视图中,字元线140包括字元线143、字元线146、字元线149、字元线152以及字元线155。
应当注意,为了简单描述的目的,存储器结构100的一些元件被忽略。例如,存储器结构100中的位元线结构和电容器结构未在图1A中绘示出。
如图1A所示,在本实施方式中,字元线140沿y方向延伸。主动区120沿超出x方向和y方向的方向排列。如图1A所示,两条字元线140延伸穿过主动区120其中之一。例如,两条字元线143和字元线146延伸在主动区120的主动区121上方。或者,两条字元线143和字元线149延伸至主动区120的主动区122上方延伸。
图1B示意性地示出了具有隔离区125和主动区121的示意性横截面图,其中两条字元线143和字元线146延伸穿过主动区121。如图1A与图1B所示,主动区121为隔离区125所包围。隔离区125被配置为将主动区121与其他主动区120隔离。换句话说,隔离区125限定出主动区120,使得各个主动区120彼此隔离。
如图1B所示,在本实施例中,隔离沟槽112形成在隔离区125中,并且从基板110的顶表面凹陷。隔离结构130形成在隔离沟槽112中。隔离结构130用以作为电绝缘体,以避免从一主动区120至其他主动区120的非预期漏电流。
在本实施方式中,隔离结构130的顶面低于主动区121中的基板110的顶面,并且在隔离结构130的顶面上还保留有遮罩层160。保留的遮罩层160能够增加隔离区125中字元线140的临界尺寸。详情请参考后续的讨论。
请参考图1A与图1B,在本实施方式中,字元线143与字元线146埋设于主动区121内,而字元线149与字元线152则埋设于主动区121两侧的隔离区125中的隔离结构130中。而如图1A所示,每条字元线143、字元线146、字元线149与字元线152延伸跨过隔离区125和多个不同的主动区120,并且每条字元线143、字元线146、字元线149与字元线152在主动区120与隔离区125具有不同的宽度。
如图1A所示,在本实施方式中,沿垂直于字元线140延伸的方向y的方向x上,每条字元线140在主动区120中具有宽度W1,每条字元线140在隔离区125中具有宽度W2。举例而言,字元线143在主动区121、122中具有多个第一区段1431,字元线143在隔离区125中具有多个第二区段1432,第一区段1431和第二区段1432沿y方向交替排列。每一第一区段1431具有宽度W1,每一第二区段1432具有宽度W2,且宽度W1小于宽度W2。
相似地,字元线146在主动区120上方具有第一区段1461,字元线146在隔离区125上方具有第二区段1462,并且每一个第一区段1461中都具有宽度W1,每一个第二区段1432中都具有宽度W2。字元线149具有沿方向y交替排列、具有宽度W1的第一区段1491和具有宽度W2的第二区段1492。字元线152包括具有宽度W1的第一区段1521和具有宽度W2的第二区段1522。字元线155包括具有宽度W1的第一区段1551和具有宽度W2的第二区段1552。
对于字元线140来说,字元线140在主动区120和隔离区125中的不同宽度(例如宽度W1和宽度W2),能够使得字元线140在主动区120与隔离区125之间的边界形成平滑的圆角形状。例如,如上所述,隔离区125形成在主动区121周围。跨越主动区121的字元线143具有在主动区121中的第一区段1431和在隔离区125中的第二区段1432。由于隔离区125围绕主动区121,且第一区段1431在主动区121中的宽度W1小于第二区段1432在隔离区125中的宽度W2,这使得主动区121和隔离区125之间的边界处,第二区段1432实质围绕第一区段1431,从而形成圆滑的形状。这样圆滑形状的形成,避免掉由于尖锐形状所感应出的高电场,从而减少了漏电流。
回到图1B。如图1B所示,字元线143、字元线146掩埋在主动区121中,字元线149、字元线152掩埋在隔离区125中,使得字元线143和字元线146在图1B绘示的横截面中具有宽度W1,字元线149和字元线152在图1B绘示的横截面中具有宽度W2。
如图1B所示,在本实施例中,字元线143、字元线146、字元线149和字元线152具有相似的纵宽比(aspect ratio)。沿z方向上,每条字元线143、字元线146距离基板110的主动区120顶面的深度小于每条字元线149、字元线152距离基板110顶面的深度,并且主动区121中的字元线143与字元线146的宽度W1小于隔离区125中的字元线149与字元线152的宽度W2。
在本实施例中,每条字元线140具有闸极介电质、闸极结构以及上覆盖于闸极结构的介电层。在图1B中,字元线143形成在主动区121中的字元线沟槽111中,并且包括闸极介电质143gd、闸极结构143g和介电层143dl。闸极介电质143gd共形地形成在字元线沟槽111上方。闸极结构143g形成在闸极介电质143gd上方。介电层143dl填充于字元线沟槽111中,并上覆盖于闸极结构143g。介电层143dl可视为与闸极结构143g重叠的介电帽体/介电盖体。类似于字元线143,字元线146包括闸极介电质146gd、闸极结构146g和介电层146dl。
字元线149和字元线152也具有类似于字元线143和字元线146的结构。在图1B绘示的横截面中,字元线149和字元线152形成在字元线沟槽131中,并且每个字元线沟槽131穿过遮罩层160延伸到隔离结构130。闸极介电质149gd形成在隔离结构130和遮罩层160上方,并且隔离结构130的顶面低于闸极介电质149gd的顶面。字元线149的闸极结构149g和介电层149dl形成在字元线沟槽131内的闸极介电质149gd上方。类似地,字元线152包括形成在字元线沟槽131内的闸极介电质152gd、闸极结构152g和介电层152dl,隔离结构130的顶面低于闸极介电质152gd的顶面。
需要说明的是,字元线140是沿y方向延伸,并隔离结构130和遮罩层160是侧向环绕隔离区125中的字元线140。
在一些实施方式中,字元线140的闸极结构(例如闸极结构143g、闸极结构146g、闸极结构149g与/或闸极结构152g)包括导电材料。
在一些实施例中,字元线140的闸极介电质(例如,闸极介电质143gd、闸极介电质146gd、闸极介电质149gd与/或闸极介电质152gd)是氧化物材料。在一些实施例中,字元线140的介电层(例如介电层143dl、介电层146dl、介电层149dl与/或介电层152dl)也是氧化物材料。在一些实施例中,闸极介电质(例如闸极介电质143gd、闸极介电质146gd、闸极介电质149gd与/或闸极介电质152gd)的材料与介电层(例如介电层143dl、介电层146dl、介电层149dl与/或介电层152dl)的材料相同。
在一些实施方式中,隔离区125内的隔离结构130包括氧化物,并且隔离结构130可以被视作是浅沟槽隔离(shallow trench isolation,简称STI)。
在一些实施例中,基板110为半导体基板,基板110的主动区120的顶部被植入为源极/汲极植入区,主动区中的源极/汲极植入区和字元线140的闸极结构形成为晶体管。举例而言,在字元线143和字元线146之间的主动区121部分、字元线143以及在字元线143和隔离区125之间的主动区121部分形成第一晶体管。在字元线143和字元线146之间的主动区121部分、字元线146以及在字元线146和隔离区125之间的主动区121部分形成第二晶体管。具有字元线143的闸极结构143g的第一晶体管与具有字元线146的闸极结构146g的第二晶体管形成为共源极的结构。
如图1B所示,位元线结构170和电容器结构180形成在基板110上。其中一个电容器结构180形成在字元线143与字元线149之间的主动区121部分,其中字元线149延伸跨过另一个主动区122以及与主动区121相邻的隔离区125。另一个在主动区121中的位元线结构170是形成在字元线143与字元线146之间的主动区121部分上。电容器结构180与主动区121中的其中一个晶体管形成连接至动态随机存取存储器(Dynamic Random Access Memory,简称DRAM)中相应位元线的1T1C记忆单元。记忆单元中的晶体管是用于控制储存操作的结构。在1T1C记忆单元的一些实施例中,电容器结构180被施加接地电位,并且位元线结构170被施加充电电压。
请参照图2至图12,以进一步说明如何形成具有两个不同宽度的字元线的存储器装置。图2至图12绘示形成本发明的存储器装置的不同阶段的多个横截面图。
在图2中,提供了基板110。在基板110上形成氧化层200。在基板110上方的氧化层200上形成第一遮罩层220,在第一遮罩层220上形成用于图案化第一遮罩层220的第一光阻层210。如图2所示,第一光阻层210具有图案,第一光阻层210的图案包括多个狭槽211。
在一些实施方式,遮罩层220为氮化物层。
在图3中,基于光阻层210的图案,遮罩层220被图案化。遮罩层220的图案化沟槽221是基于光阻层210的狭槽211所对准的位置形成。形成的图案化沟槽221穿过遮罩层220与氧化层200延伸至基板110的顶面,使得基板110的顶面从图案化沟槽221中暴露出来。
在图4中,基于遮罩层220具有图案化沟槽221来蚀刻基板110,以在基板110中形成隔离沟槽112。隔离沟槽112从基板110的顶面向下延伸,隔离沟槽112用于容置后续形成的隔离结构130。形成隔离沟槽112的区域,可以视为是基板110的隔离区125。换言之,隔离沟槽112还定义了由隔离区125围绕的多个主动区120。如图4的横截面图所示,基板110中被隔离区125的隔离沟槽112包围的区域被定义为主动区121。
在图5中,移除光阻层210,并在遮罩层220的图案化沟槽221与基板110的隔离沟槽112内中形成隔离结构130。在一些实施方式中,在移除光阻层210之后进行抛光工艺,使得隔离结构130的顶面与遮罩层220的顶面被平坦化而共平面。
在一些实施方式中,隔离结构130通过沉积工艺形成。在一些实施方式中,用于形成隔离结构130的沉积工艺包括化学气相沉积(CVD)或其他合适的沉积工艺。在一些实施方式中,隔离结构130的材料包括氧化物材料。
在图6中,隔离结构130从遮罩层220的顶表面凹陷。继续图6,在图7中,遮罩层220被移除,使得隔离结构130从基板110上的氧化层200凸出。
在图8中,隔离结构130进一步凹陷,使得凹陷的隔离结构130的顶面130S低于基板110的顶面110S。这使得在沿z方向上,于凹陷隔离结构130的顶面130S与基板110的顶面110S之间存在阶梯高度H。
在图9中,移除氧化层200,并在基板110上形成第二遮罩层160与第二光阻层230,第二遮罩层160与第二光阻层230覆盖主动区120和隔离区125。光阻层230形成于遮罩层160上。光阻层230用以图案化遮罩层160,使得图案化的遮罩层160可用于在基板110上形成字元线。如图9所示,光阻层230具有用于图案化的图案,用于图案化的图案具有多个狭槽231。隔离区125中的狭槽231与隔离结构130对齐。在本实施方式中,狭槽231都具有相同的宽度。
在本实施方式中,遮罩层160为氮化物层,氮化物层的遮罩层160形成于主动区120(例如主动区121中的基板110)的顶面上并填充于隔离沟槽112中由于隔离结构凹陷所产生的空隙。由于阶梯高度H是存在于主动区121的顶面与凹陷隔离结构130的顶面130S之间,在主动区120和隔离区125中遮罩层160实质上具有不同的厚度。
详细而言,图9示意性地示出了基于狭槽231所形成的图案化沟槽161和图案化沟槽162。图案化沟槽161形成在主动区121上,并且每个图案化沟槽161具有深度d2,深度d2指从遮罩层160的顶面至主动区121中基板110的顶面110S的深度。图案化沟槽162形成于隔离区125中,每个图案化沟槽162具有深度d1,深度d1指从遮罩层160的顶面至凹陷的隔离结构130的顶面130S的深度。换言之,主动区121中的遮罩层160的厚度(对应到深度d2)小于隔离区125中的遮罩层160的厚度(对应深度d1)。
应留意到,图案化沟槽161与图案化沟槽162可在同一道图案化工艺中形成,且各个图案化沟槽161在主动区121中延伸至基板110的顶面110S上的底部宽度,是小于各个图案化沟槽162延伸至凹陷隔离结构130的顶面130S上的底部宽度。
在图10中,基于遮罩层160的图案化沟槽161和162蚀刻基板110和隔离结构130,并且分别形成多条字元线143、字元线146、字元线149与字元线152于多条字元线沟槽111与字元线沟槽131中。
如图10所示,基于遮罩层160中的图案化沟槽161,在主动区121中形成字元线沟槽111,使得每个字元线沟槽111具有宽度W1。基于遮罩层160中的图案化沟槽162,于隔离区125中形成字元线沟槽131,使得每个字元线沟槽131具有宽度W2,并且宽度W1小于宽度W2。
详细而言,在一些实施方式中,基于光阻层230的狭槽231图案化遮罩层160,并且图案化沟槽161与图案化沟槽162延伸穿过遮罩层160,以暴露主动区121的基板110的顶面110S与凹陷的隔离结构130的顶面130S。基于图案化沟槽161与图案化沟槽162形成字元线沟槽111与字元线沟槽131。在形成字元线沟槽111与字元线沟槽131之后移除光阻层230。
字元线沟槽111与字元线沟槽131中的每一者横跨一个或多个主动区120和隔离区125形成。在图10的横截面图中,两个字元线沟槽111横跨主动区121形成,并且两个字元线沟槽131在邻近主动区121的隔离区125中形成。
随后,字元线143、字元线146、字元线149与字元线152分别沉积在相应的字元线沟槽111与字元线沟槽131中。在本实施方式中,字元线143、字元线146沉积于从主动区121凹陷的字元线沟槽111,并且字元线149、字元线152沉积于延伸穿过隔离沟槽112内的遮罩层160与隔离结构130内的字元线沟槽131。
在一些实施方式中,用于形成字元线143、字元线146、字元线149与字元线152的沉积工艺可以是物理气相沉积(PVD)工艺、化学气相沉积(CVD)工艺与/或其他合适的沉积工艺。
在形成字元线143、字元线146、字元线149和字元线152之后,移除在基板110顶面110S上方并且超出字元线沟槽111和字元线沟槽131以外的遮罩层160。在一些实施方式中,进一步执行抛光(polishing)工艺,使得字元线143、字元线146、字元线149和字元线152的顶面、保留的遮罩层160的顶面和基板110的顶面110S平坦化而实质共平面。
需要说明的是,上述工艺操作仅为说明示例,而不应以此限制本发明。
如图10所示,如前所述,在本实施方式中,每个字元线143、字元线146、字元线149和字元线152包括闸极介电质(例如闸极介电质143gd、闸极介电质146gd、闸极介电质149gd与/或闸极介电质152gd)、闸极结构(例如闸极结构143g、闸极结构146g、闸极结构149g与/或闸极结构152g)和介电层(例如介电层143dl、介电层146dl、介电层149dl与/或介电层152dl)。应留意到,每条字元线140都是延伸跨越一个或多个主动区120与隔离区125,并且每条字元线143、字元线146、字元线149及字元线152在主动区120与隔离区125是具有不同的宽度。
在一些实施例中,在形成字元线沟槽111与字元线沟槽131之后,在对应的字元线沟槽111和字元线沟槽131中共形地形成闸极介电质(例如,闸极介电质143gd、闸极介电质146gd、闸极介电质149gd和闸极介电质152gd)。举例而言,如图10的横截面图所示,闸极介电质143gd和闸极介电质146gd是共形地沉积在字元线沟槽111上,并且闸极介电质149gd和闸极介电质152gd是共形地沉积在字元线沟槽131上。
在沉积闸极介电质143gd、闸极介电质146gd、闸极介电质149gd和闸极介电质152gd之后,闸极结构143g、闸极结构146g、闸极结构149g和闸极结构152g与相应的分别沉积在对应的闸极介电质143gd、闸极介电质146gd、闸极介电质149gd和闸极介电质152gd上,并且闸极介电层143dl、闸极介电层146dl、闸极介电层149dl和闸极介电层152dl分别沉积在对应的闸极结构143g、146g、149g和152g之上,使得闸极结构143g、闸极结构146g、闸极结构149g和闸极结构152g分别被对应的闸极介电层143dl、闸极介电层146dl、闸极介电层149dl、闸极介电层152dl所覆盖。
在一些实施方式中,闸极结构(例如闸极结构143g、闸极结构146g、闸极结构149g与/或闸极结构152g)的材料是导电材料。
在一些实施例中,字元线140的闸极介电质(例如,闸极介电质143gd、闸极介电质146gd、闸极介电质149gd与/或闸极介电质152gd)是氧化物材料。在一些实施例中,字元线140的介电层(例如介电层143dl、介电层146dl、介电层149dl与/或介电层152dl)也是氧化物材料。在一些实施例中,闸极介电质(例如闸极介电质143gd、闸极介电质146gd、闸极介电质149gd与/或闸极介电质152gd)的材料与介电层(例如介电层143dl、介电层146dl、介电层149dl与/或介电层152dl)的材料相同。
在一些实施方式中,主动区121的顶部被植入作为源极/汲极植入区,并且主动区121中的源极/汲极植入区和字元线140的闸极结构形成晶体管。举例而言,主动区121在字元线143和字元线146之间的部分、字元线143以及主动区121在字元线143和隔离区125之间的部分形成第一晶体管。主动区121在字元线143和字元线146之间的部分、字元线146以及主动区121在字元线146和隔离区125之间的部分形成第二晶体管。具有字元线143的闸极结构143g的第一晶体管与具有字元线146的闸极结构146g的第二晶体管形成共源极结构。
在本实施方式中,凹陷的隔离结构130为填充于隔离沟槽112的氧化物,凹陷的隔离结构130可视为浅沟槽隔离(STI)。在一些实施方式中,隔离结构130的材料与氧化层200的材料相同。
在本实施方式中,部分的遮罩层160保留在凹陷隔离结构130上方,并填充于凹陷隔离结构130与字元线沟槽131之间的间隙,从而侧向围绕字元线140(例如字元线143、字元线146、字元线149和字元线152)。举例而言,如图10的横截面图所示,字元线沟槽131中的残留的遮罩层160侧向围绕字元线149与字元线152。
接续图10,在图11中,位元线结构170形成在字元线143与字元线146之间主动区121的部分上。在一些实施方式中,位元线结构170包括位元线接点,位元线接点可以是设置于基板110上方的着陆垫(landing pad)与/或其他进一步的连接结构。
在图12中,电容器结构180形成在基板110上。其中一个电容器结构180中形成在字元线143与字元线149之间的主动区121部分,其中字元线143与字元线149延伸横跨过另一个主动区122以及与主动区121相邻的隔离区125。另一个电容器结构180形成在字元线146与字元线152之间的主动区121部分。在一些实施方式中,每个电容器结构180包括单元接点以及形成在单元接点上的电容器,单元接点例如是设置位于基板110上方的着陆垫。如前所述,主动区121中的一个电容器结构180和一个晶体管形成一个1T1C记忆单元,并可以连接到DRAM装置的相应字元线。记忆单元中的晶体管是用于控制储存操作的结构。
在1T1C记忆单元的一些实施例中,电容器结构180施加接地电位,并且位元线结构170施加充电电压。
请参照图2至图12以及图13。图13绘示本发明的形成存储器装置的方法300的流程。方法300包括流程301至流程312,总结了形成本发明存储器结构的示例性方法。
参照图2,在流程301,于基板110上形成第一遮罩层220,并于第一遮罩层220上形成第一光阻层210。
参照图3,在流程302,通过第一光阻层210图案化第一遮罩层220。
参照图4,在流程303,通过图案化的第一遮罩层220于基板110上形成隔离沟槽112。隔离沟槽112定义出多个主动区120(例如图4所示的主动区121)与隔离区125。在一些实施方式中,随后移除第一光阻层210。
参照图5,在流程304,沉积隔离结构130至隔离沟槽112内,其中隔离结构130围绕基板110的主动区120,例如图5所示的主动区121。
参照图6,在流程305,蚀刻隔离结构130,以使隔离结构130相对第一遮罩层220凹陷。
参照图7,在流程306,移除第一遮罩层220。隔离结构130凸出于基板110的顶面110S。
参照图8,在流程307,从隔离沟槽112凹陷隔离结构130,使得隔离结构130的顶面130S低于主动区120的顶面(例如基板110在主动区121的顶面110S)。
参照图9,在流程308,形成覆盖凹陷的隔离结构130与主动区120(例如主动区121)的第二遮罩层160,以及在第二遮罩层160上方形成第二光阻层230。
同样参照图9,在流程309,通过第二光阻层230图案化第二遮罩层160,且通过第二遮罩层160分别形成字元线沟槽111与字元线沟槽131于主动区120及隔离结构130之上。
参照图10,在流程310,于主动区120与隔离结构130上的字元线沟槽111与字元线沟槽131分别形成相应的字元线143、字元线146、字元线149与字元线152。
同样参照图10,在流程311,移除在主动区120的顶面以上的第二遮罩层160部分。
参照图11与图12,在流程312,形成多个位元线结构170与电容器结构180于基板110上。
综上所述,对于本发明提供的一种示例性存储器结构,可以通过在隔离结构与主动区顶面之间引入阶梯高度,来控制不同位置的字元线的宽度,从而使得字元线在不同区域边界处的边角具有光滑的圆角形状。隔离区与主动区边界处字元线的圆滑形状,能够避免非预期产生高电场,从而能够减少GIDL效应。
虽然本发明已以实施方式揭露如上,然其并非用以限定本发明,任何本领域技术人员,在不脱离本发明的精神和范围内,当可作各种的更动与润饰,因此本发明的保护范围当视后附的权利要求书所界定者为准。
对本领域技术人员来说显而易见的是,在不脱离本公开的范围或精神的情况下,可以对本发明的实施例的结构进行各种修改和变化。鉴于前述,本发明旨在涵盖本发明的修改和变化,只要它们落入所附的保护范围内。
【符号说明】
100:存储器结构
110:基板
110S:顶面
111:字元线沟槽
112:隔离沟槽
120,121,122:主动区
125:隔离区
130:隔离结构
130S:顶面
131:字元线沟槽
140,143,146,149,152,155:字元线
1431,1461,1491,1521,1551:第一区段
1432,1462,1492,1522,1552:第二区段
143gd,146gd,149gd,152gd:闸极介电质
143g,146g,149g,152g:闸极结构
143dl,146dl,149dl,152dl:介电层
160:遮罩层
161,162:图案化沟槽
170:位元线结构
180:电容器结构
200:氧化层
210:光阻层
211:狭槽
220:遮罩层
221:图案化沟槽
230:光阻层
231:狭槽
d1,d2:深度
H:阶梯高度
W1,W2:宽度
300:方法
301~312:流程。
Claims (20)
1.一种存储器结构,其特征在于,包括:
基板;
隔离区与复数个主动区,形成于该基板上,其中该隔离区围绕该主动区,该隔离区包括隔离结构,并且该隔离结构形成于从该隔离区凹陷的隔离沟槽;以及
第一字元线,横跨该些主动区的第一主动区与该隔离区形成,其中该第一字元线在该第一主动区内具有第一宽度,该第一字元线在该隔离区内具有第二宽度,该第一宽度小于该第二宽度。
2.根据权利要求1所述的存储器结构,其特征在于,该隔离结构的顶面低于该些主动区的复数个顶面。
3.根据权利要求2所述的存储器结构,其特征在于,进一步包括:
遮罩层,形成于该隔离沟槽内并位在该隔离结构的该顶面上方。
4.根据权利要求3所述的存储器结构,其特征在于,该遮罩层于该隔离层侧向围绕该第一字元线,并且该遮罩层的顶面共平面于该第一主动区的该顶面与该第一字元线的顶面。
5.根据权利要求1所述的存储器结构,其特征在于,进一步包括:
第二字元线,横跨该隔离区与该第一主动区形成,其中该第二字元线在该第一主动区内具有该第一宽度,该第二字元线在该隔离区具有该第二宽度;以及
位元线结构,形成于该第一主动区上,并且该位元线结构位于在该第一字元线与该第二字元线之间的该第一主动区的部分上。
6.根据权利要求5所述的存储器结构,其特征在于,在该第一字元线与该第二字元线之间的该第一主动区的该部分、该第一字元线以及在该第一字元线与该隔离区的该第一主动区的部分形成第一晶体管,在该第一字元线与该第二字元线之间的该第一主动区的该部分、该第二字元线以及在该第二字元线与该隔离区的该第一主动区的部分形成第二晶体管。
7.根据权利要求1所述的存储器结构,其特征在于,进一步包括:
第三字元线,横跨该隔离区与该些主动区的第二主动区形成,其中该第二字元线在该第二主动区具有该第一宽度,该第二字元线在该隔离区具有该第二宽度;以及
电容器结构,形成于在该第一字元线与该第三字元线之间的该第一主动区。
8.根据权利要求1所述的存储器结构,其特征在于,该第一字元线形成于横跨该第一主动区与该隔离区的第一字元线沟槽内,该第一字元线进一步包括:
闸极介电质,共形地形成于该第一字元线沟槽内;
闸极结构,形成于该闸极介电质上;以及
介电层,形成于该第一字元线沟槽内并上覆于该闸极结构。
9.根据权利要求8所述的存储器结构,其特征在于,该隔离结构的顶面低于该介电层的顶面。
10.一种存储器结构,其特征在于,包括:
基板,具有复数个主动区与围绕该些主动区的隔离区,其中该隔离区包括从该基板的顶面凹陷的隔离结构;
第一字元线,横跨该些主动区的第一主动区与该隔离区的该隔离结构形成;以及
遮罩层,形成于该隔离结构上方且填充于隔离沟槽内,该隔离结构形成于该隔离沟槽内,其中该遮罩层在隔离区侧向围绕该第一字元线。
11.根据权利要求10所述的存储器结构,其特征在于,该第一字元线在该第一主动区具有第一宽度,该第一字元线在该第二主动区具有第二宽度,并且该第一宽度小于该第二宽度。
12.根据权利要求11所述的存储器结构,其特征在于,该第一字元线沿第一方向延伸,该第一方向不同于该些主动区延伸的第二方向,并且该第一字元线具有该第一宽度的复数个第一区段与具有该第二宽度的复数个第二区段沿该第一方向交错地排列。
13.根据权利要求11所述的存储器结构,其特征在于,进一步包括:
第二字元线,横跨该隔离区与该第一主动区形成,其中该第二字元线在该第一主动区内具有该第一宽度,该第二字元线在该隔离区具有该第二宽度;以及
位元线结构,形成于该第一主动区上,并且该位元线结构位于在该第一字元线与该第二字元线之间的该第一主动区的部分上。
14.根据权利要求11所述的存储器结构,其特征在于,进一步包括:
第三字元线,横跨该隔离区与该些主动区的第二主动区形成,其中该第二字元线在该第二主动区具有该第一宽度,该第二字元线在该隔离区具有该第二宽度;以及
电容器结构,形成于在该第一字元线与该第三字元线之间的该第一主动区。
15.一种形成存储器结构的方法,其特征在于,包括:
形成隔离结构于隔离沟槽,该隔离沟槽在基板的隔离区,其中该隔离区围绕该基板的复数个主动区;
凹陷该隔离结构,使得该隔离结构的顶面低于该些主动区的复数个顶面,并且暴露该隔离沟槽的侧壁;
形成遮罩层覆盖该些主动区且填充该隔离沟槽;
图案化该遮罩层以形成复数个图案化沟槽,该些图案化沟槽在该遮罩层中且延伸于该些主动区与该隔离结构之上,其中每一该图案化沟槽具有从该些主动区的该些顶面的其中一者至该遮罩层的顶面的第一深度,每一该图案化沟槽具有从该隔离结构的顶面至该遮罩层的该顶面的第二深度,且该第一深度小于该第二深度;
基于该些图案化沟槽形成横跨该些主动区的第一主动区与该隔离结构的第一字元线沟槽,其中该第一字元线沟槽在该第一主动区具有第一宽度,该第一字元线沟槽在该隔离区具有第二宽度,该第一宽度小于该第二宽度;以及
形成第一字元线于该第一字元线沟槽内,使得该第一字元线在该第一主动区具有该第一宽度,并且该第一字元线在该隔离区具有该第二宽度。
16.根据权利要求15所述的方法,其特征在于,进一步包括:
在该第一字元线形成后,平坦化在该第一主动区上方且在该基板的该隔离沟槽外的该遮罩层。
17.根据权利要求15所述的方法,其特征在于,图案化该遮罩层进一步包括:
形成光阻层于该遮罩层上,其中该光阻层具有图案,该图案包括复数个狭槽,并且该些狭槽具有相同的宽度;以及
基于具有该些狭槽的该光阻层图案化该遮罩层。
18.根据权利要求15所述的方法,其特征在于,形成该第一字元线包括:
共形地沉积闸极介电质于该第一字元线沟槽内;
形成闸极结构于该第一字元线沟槽内的该闸极介电质上;以及
形成于该第一字元线沟槽内覆盖该闸极结构的介电层。
19.根据权利要求15所述的方法,其特征在于,进一步包括:
形成位元线结构于该第一主动区上,其中第二字元线横跨该第一主动区,该位元线结构形成于该第一字元线与该第二字元线之间。
20.根据权利要求15所述的方法,其特征在于,进一步包括:
形成电容器结构于该第一主动区上,其中第三字元线横跨该些主动区的第二主动区,该电容器结构形成于该第一字元线与该第三字元线之间。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US17/651,575 US20230262965A1 (en) | 2022-02-17 | 2022-02-17 | Memory structure and method of forming thereof |
US17/651,575 | 2022-02-17 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN116669417A true CN116669417A (zh) | 2023-08-29 |
Family
ID=87558440
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202210483418.7A Pending CN116669417A (zh) | 2022-02-17 | 2022-05-05 | 存储器结构及其形成方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US20230262965A1 (zh) |
CN (1) | CN116669417A (zh) |
TW (2) | TW202410412A (zh) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11502163B2 (en) * | 2019-10-23 | 2022-11-15 | Nanya Technology Corporation | Semiconductor structure and fabrication method thereof |
US11227926B2 (en) * | 2020-06-01 | 2022-01-18 | Nanya Technology Corporation | Semiconductor device and method for fabricating the same |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4552603B2 (ja) * | 2004-11-08 | 2010-09-29 | エルピーダメモリ株式会社 | 半導体装置の製造方法 |
KR101171886B1 (ko) * | 2009-07-31 | 2012-08-07 | 에스케이하이닉스 주식회사 | 매립게이트를 구비한 반도체장치 및 그 제조 방법 |
US8916918B2 (en) * | 2012-04-04 | 2014-12-23 | Ps4 Luxco S.A.R.L. | Semiconductor device having fin-shaped field effect transistor and manufacturing method thereof |
TWI702711B (zh) * | 2019-07-04 | 2020-08-21 | 華邦電子股份有限公司 | 動態隨機存取記憶體及其製造方法 |
CN115881637A (zh) * | 2021-09-27 | 2023-03-31 | 长鑫存储技术有限公司 | 半导体结构及其制造方法 |
-
2022
- 2022-02-17 US US17/651,575 patent/US20230262965A1/en active Pending
- 2022-04-14 TW TW112143323A patent/TW202410412A/zh unknown
- 2022-04-14 TW TW111114306A patent/TWI825677B/zh active
- 2022-05-05 CN CN202210483418.7A patent/CN116669417A/zh active Pending
Also Published As
Publication number | Publication date |
---|---|
TW202410412A (zh) | 2024-03-01 |
TWI825677B (zh) | 2023-12-11 |
TW202335250A (zh) | 2023-09-01 |
US20230262965A1 (en) | 2023-08-17 |
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---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
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