CN117255555A - 一种半导体结构及其制造方法 - Google Patents
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
本公开实施例公开了一种半导体结构及其制造方法，半导体结构包括：基底、栅极结构和介质层。其中，基底包括分立的半导体柱。半导体柱设置于基底的顶部，且沿竖直方向延伸。基底还包括电容结构，电容结构位于半导体柱的顶部。栅极结构设置于半导体柱的中部区域，环绕半导体柱。介质层位于栅极结构和半导体柱之间，且覆盖半导体柱的侧壁。本公开实施例能够提高半导体结构整体的电学性能。
Description
技术领域
本公开涉及但不限于一种半导体结构及其制造方法。
背景技术
随着动态存储器的集成密度朝着更高的方向发展，在对动态存储器阵列结构中晶体管的排布方式以及如何缩小动态存储器阵列结构中单个功能器件的尺寸进行研究的同时，也需要提高小尺寸的功能器件的电学性能。
利用垂直的全环绕栅极(VGAA，Vertical Gate All Around)晶体管结构作为动态存储器的选择晶体管(access transistor)时，可以实现更高的密度效率。然而，相关技术中，选择晶体管及其相连的电容，其电学性能较低。
发明内容
有鉴于此，本公开实施例提供了一种半导体结构及其制造方法，能够提高选择晶体管及其相连的电容的电学性能，从而能够提高半导体结构整体的电学性能。
本公开实施例的技术方案是这样实现的：
本公开实施例提供了一种半导体结构，包括：
基底，包括分立的半导体柱；所述半导体柱设置于所述基底的顶部，且沿竖直方向延伸；所述基底还包括电容结构，所述电容结构位于所述半导体柱的顶部；
栅极结构，设置于所述半导体柱的中部区域，环绕所述半导体柱；
介质层，位于所述栅极结构和所述半导体柱之间，且覆盖所述半导体柱的侧壁。
上述方案中，所述电容结构包括：第一极板；所述第一极板具有凹槽结构，所述第一极板包括第一接触面；所述第一接触面垂直于所述竖直方向设置，且覆盖所述半导体柱的顶面。
上述方案中，所述第一极板还包括：第二接触面；所述第二接触面位于所述第一接触面上方，且围绕所述第一接触面设置；所述第二接触面沿所述竖直方向延伸，且连接于所述第一接触面的边沿；所述第二接触面的厚度小于所述半导体柱的宽度。
上述方案中，所述第一极板还包括：第三接触面和第四接触面；所述第三接触面和所述第四接触面分立于所述第一接触面上方；所述第三接触面和所述第四接触面均沿所述竖直方向延伸；所述第三接触面和所述第四接触面分别连接于所述第一接触面的边沿；所述第三接触面和所述第四接触面的厚度均小于所述半导体柱的宽度。
上述方案中，所述电容结构还包括：第二极板和第三极板；所述第二极板设置于第一极板内侧，所述第三极板设置于第一极板外侧；所述第二极板与所述第一极板之间，以及，所述第三极板与所述第一极板之间还设置有电容介质层。
上述方案中，所述半导体柱的材料包括硅元素半导体；所述第一极板的材料至少包括金属硅化物。
上述方案中，所述半导体结构还包括：第一隔离层，所述第一隔离层位于相邻的所述半导体柱之间，所述栅极结构位于所述第一隔离层和所述半导体柱之间。
上述方案中，所述第一隔离层还覆盖所述栅极结构的顶面；所述第一隔离层的宽度大于所述介质层的厚度。
上述方案中，所述半导体结构还包括：位线；所述位线位于所述基底内部，且所述半导体柱的底部电连接所述位线。
本公开实施例还提供了一种半导体结构的制造方法，包括：
提供基底，所述基底包括分立的半导体柱；所述半导体柱设置于所述基底的顶部，且沿竖直方向延伸；所述基底还包括初始极板结构，所述初始极板结构位于所述半导体柱的顶部；
在所述半导体柱的侧壁形成介质层；
在所述半导体柱的中部区域形成栅极结构；所述栅极结构环绕所述半导体柱；所述介质层位于所述栅极结构和所述半导体柱之间；
于所述初始极板结构处形成电容结构。
上述方案中，形成所述基底的步骤包括：提供初始基底；所述初始基底上包括分立的初始半导体柱；所述初始半导体柱设置于所述初始基底的顶部，且沿所述竖直方向延伸；在所述初始半导体柱的顶部形成凹槽；所述凹槽的侧壁及底壁形成所述初始极板结构，位于所述凹槽下方的所述初始半导体柱形成所述半导体柱。
上述方案中，形成所述电容结构的步骤包括：在所述初始极板结构的表面形成金属层；对所述初始极板结构和所述金属层进行热处理，形成所述电容结构的第一极板。
上述方案中，所述初始极板结构的材料包括硅元素半导体；所述第一极板的材料至少包括金属硅化物。
上述方案中，形成所述介质层的步骤包括：刻蚀所述半导体柱的部分侧壁，使所述半导体柱的中部区域的宽度小于所述半导体柱的底部宽度；在所述半导体柱的侧壁上形成初始介质层；位于所述半导体柱的中部区域的部分所述初始介质层形成所述介质层。
上述方案中，形成所述栅极结构的步骤包括：覆盖所述初始介质层，形成栅极层；刻蚀所述栅极层顶部，剩余位于所述半导体柱的中部区域的所述栅极层形成所述栅极结构。
上述方案中，所述刻蚀所述栅极层，形成所述栅极结构之后，所述制造方法还包括：覆盖所述初始介质层和所述栅极结构，形成初始隔离层；刻蚀所述初始隔离层和所述初始介质层，直至暴露出所述半导体柱的顶部以及所述初始极板结构的侧壁；剩余的所述初始隔离层形成位于相邻的所述半导体柱之间的第一隔离层。
由此可见，本公开实施例提供了一种半导体结构及其制造方法，半导体结构包括：基底、栅极结构和介质层。其中，基底包括分立的半导体柱。半导体柱设置于基底的顶部，且沿竖直方向延伸。半导体结构还包括电容结构，电容结构位于半导体柱的顶部。栅极结构设置于半导体柱的中部区域，环绕半导体柱。介质层位于栅极结构和半导体柱之间，且覆盖半导体柱的侧壁。这样，一方面，半导体柱和电容结构均属于基底的一部分，即半导体柱和电容结构为一体化的结构，其连接更为紧密，接触电阻更低，从而能够提高半导体结构的整体性能；另一方面，一体化的结构使得半导体柱和电容结构的整体高度能够减小，从而能够提高半导体结构在竖直方向上的集成度；再一方面，对半导体柱和电容结构的极板的加工可以同时进行，简化了工艺步骤，从而提高了效率，节省了成本。
附图说明
图1为本公开实施例提供的一种半导体结构的示意图一；
图2A为本公开实施例提供的一种半导体结构的示意图二；
图2B为本公开实施例提供的一种半导体结构的示意图三；
图3A为本公开实施例提供的一种半导体结构的示意图四；
图3B为本公开实施例提供的一种半导体结构的示意图五；
图4A为本公开实施例提供的一种半导体结构的示意图六；
图4B为本公开实施例提供的一种半导体结构的示意图七；
图5为本公开实施例提供的一种半导体结构的示意图八；
图6为本公开实施例提供的一种半导体结构的示意图九；
图7为本公开实施例提供的一种半导体结构的示意图十；
图8为本公开实施例提供的一种半导体结构的示意图十一；
图9为本公开实施例提供的一种半导体结构的制造方法的示意图一；
图10为本公开实施例提供的一种半导体结构的制造方法的示意图二；
图11为本公开实施例提供的一种半导体结构的制造方法的示意图三；
图12为本公开实施例提供的一种半导体结构的制造方法的示意图四；
图13为本公开实施例提供的一种半导体结构的制造方法的示意图五；
图14为本公开实施例提供的一种半导体结构的制造方法的示意图六；
图15为本公开实施例提供的一种半导体结构的制造方法的示意图七；
图16为本公开实施例提供的一种半导体结构的制造方法的示意图八；
图17为本公开实施例提供的一种半导体结构的制造方法的示意图九；
图18为本公开实施例提供的一种半导体结构的制造方法的示意图十；
图19为本公开实施例提供的一种半导体结构的制造方法的示意图十一；
图20为本公开实施例提供的一种半导体结构的制造方法的示意图十二。
具体实施方式
为了使本公开的目的、技术方案和优点更加清楚，下面结合附图和实施例对本公开的技术方案进一步详细阐述，所描述的实施例不应视为对本公开的限制，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本公开保护的范围。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
如果申请文件中出现“第一/第二”的类似描述则增加以下的说明，在以下的描述中，所涉及的术语“第一/第二/第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一/第二/第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本公开实施例能够以除了在这里图示或描述的以外的顺序实施。
除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本公开实施例的目的，不是旨在限制本公开。
图1是本公开实施例提供的半导体结构一个可选的结构示意图，图1为剖视图。如图1所示，半导体结构80包括：基底00、栅极结构10和介质层30。
基底00包括分立的半导体柱01。半导体柱01设置于基底00的顶部，且沿竖直方向Z延伸。半导体结构还包括电容结构20，电容结构20位于半导体柱01的顶部。
栅极结构10设置于半导体柱01的中部区域，环绕半导体柱01。
介质层30位于栅极结构10和半导体柱01之间，且覆盖半导体柱01的侧壁。
本公开实施例中，基底00可以包括半导体材料中的至少一种，例如，硅(Si)、锗(Ge)、硅锗(SiGe)等IV族元素，或者，砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)等III-V族化合物，后续以基底00包括硅元素进行示例性说明。
半导体柱01中可以具有掺杂元素，以提高其导电性。其中，掺杂元素可以为P型掺杂元素或者N型掺杂元素，N型掺杂元素可以为砷(As)元素、磷(P)元素或者锑(Sb)元素中的至少一种，P型掺杂元素可以为硼(B)元素、铟(In)元素或者镓(Ga)元素中的至少一种。
栅极结构10的材料可以是多晶硅、氮化钛(TiN)，也可以是氮化钽(TaN)、铜(Cu)或者钨(W)等导电材料中的至少一种，后续以氮化钛进行示例性说明。
本公开实施例中，参考图1，半导体柱01和栅极结构10可以构成第一晶体管，其中，栅极结构10形成第一晶体管的栅极，半导体柱01被栅极结构10环绕的部分形成第一晶体管的沟道，第一晶体管的沟道两侧的半导体柱01分别形成第一晶体管的源极或漏极。
第一晶体管为VGAA晶体管，也就是说，第一晶体管的沟道均沿竖直方向Z延伸，栅极结构10环绕第一晶体管的沟道，因此，在同等尺寸下，相比于FinFET(鳍式场效应晶体管)等晶体管结构，第一晶体管的栅极能够更充分地覆盖沟道，从而栅极的控制能力更强。
本公开实施例中，半导体结构80还包括了电容结构20，电容结构20位于半导体柱01的顶部。电容结构20的极板和半导体柱01均可以在基底00的所提供的半导体材料基础上加工形成。电容结构20的极板的材料，可以是金属和基底00半导体材料的反应物，以保证极板具备足够的导电性，例如，基底00提供了硅衬底，则电容结构20的极板的材料包括金属硅化物。
进而，由于半导体柱01和电容结构20的极板都可以在基底00所提供的半导体材料基础上加工形成，其中，半导体柱01可以通过对半导体材料掺杂形成，而电容结构20的极板可以通过将半导体材料和含金属元素的材料反应形成，因此，对半导体柱01和电容结构20的极板的加工可以同时进行。也就是说，在基底00上可以同时加工形成半导体柱01和电容结构20的极板；而不需要先加工形成半导体柱01，再在半导体柱01上通过沉积等方法形成电容结构20的极板。
可以理解的是，一方面，半导体柱01和电容结构20为一体化的结构，其连接更为紧密，接触电阻更低，从而能够提高半导体结构80的整体性能；另一方面，一体化的结构使得半导体柱01和电容结构20的整体高度能够减小，从而能够提高半导体结构80在竖直方向上的集成度；再一方面，对半导体柱01和电容结构20的极板的加工可以同时进行，简化了工艺步骤，从而提高了效率，节省了成本。
图2A为图1中半导体结构80的局部结构示意图。
在本公开的一些实施例中，结合图1和图2A，电容结构20包括：第一极板21。第一极板21具有凹槽结构61，第一极板21包括第一接触面211；第一接触面211垂直于竖直方向Z设置，且覆盖半导体柱01的顶面。
本公开实施例中，参考图2A，第一极板21和半导体柱01为一体化的结构，第一极板21中的第一接触面211与半导体柱01电连接。第一接触面211垂直于竖直方向Z设置，且覆盖于半导体柱01的顶面。
在第一接触面211的上方，第一极板21形成了凹槽结构61，图2A示例出了凹槽结构61的剖视结构。凹槽结构61内可以形成电容结构20的介质层以及其他的极板，电容结构20的介质层以及其他的极板可以覆盖凹槽结构61的内侧壁形成。
需要说明的是，凹槽结构61的形状可以根据需要进行加工，其形状并不仅限于图2A所示例，凹槽结构61可以被加工为内侧壁呈不规则形状，也就是说，凹槽结构61的内侧壁的剖面轮廓可以包括弧线等不规则线条。图2B示例出了凹槽结构61的另一种可选的形状，如图2B所示例，凹槽结构61的内侧壁的剖面轮廓呈弧线，凹槽结构61的中间部分的宽度大于其顶部或底部的宽度。相比于图2A，图2B所示例的凹槽结构61的内侧壁面积更大，而电容结构20的介质层以及其他的极板覆盖于凹槽结构61的内侧壁，因此，电容结构20的极板的相对面积能够被增大，从而，电容结构20的电容量能够被提高。
图3A、图3B、图4A和图4B是电容结构20的结构示意图，示出了图1中电容结构20的局部结构。其中，图3B和图4B为俯视图，图3A为沿图3B中剖视线A-A1截取的剖视图，图4A为沿图4B中剖视线A-A1截取的剖视图。
需要说明的是，为了更清楚地显示，图3A、图3B、图4A和图4B中电容结构20的极板采用了白色填充。图3A、图3B、图4A和图4B示出的第一方向X和第二方向Y均垂直于图1示出的竖直方向Z。第一方向X和第二方向Y之间可以互相垂直，也可以为任意夹角，后续以第一方向X垂直于第二方向Y进行示例性说明。
在本公开的一些实施例中，参考图2A、图3A和图3B，第一极板21还包括第二接触面212。第二接触面212位于第一接触面211上方，且围绕第一接触面211设置。第二接触面212沿竖直方向Z延伸，且连接于第一接触面211的边沿。第二接触面212的厚度小于半导体柱01的宽度。
本公开实施例中，参考图2A和图3A，第一接触面211的上方连接了第二接触面212，第二接触面212连接于第一接触面211的边沿。第一接触面211和第二接触面212为一体化的结构，即第一接触面211和第二接触面212可以同时在基底提供的半导体材料上加工形成。
结合图3A和图3B，第二接触面212围绕第一接触面211设置。也就是说，在俯视角度下，第二接触面212呈现环形，如图3B所示。
在本公开的一些实施例中，参考图2A、图4A和图4B，第一极板21还包括：第三接触面213和第四接触面214。第三接触面213和第四接触面214分立于第一接触面211上方。第三接触面213和第四接触面214均沿竖直方向Z延伸。第三接触面213和第四接触面214分别连接于第一接触面211的边沿。第三接触面213和第四接触面214的厚度均小于半导体柱01的宽度。
本公开实施例中，参考图2A和图4A，第一接触面211的上方连接了分立的第三接触面213和第四接触面214，第三接触面213和第四接触面214分别连接于第一接触面211的边沿。第一接触面211、第三接触面213和第四接触面214同样为一体化的结构，即第一接触面211、第三接触面213和第四接触面214可以同时在基底提供的半导体材料上加工形成。
结合图4A和图4B，第三接触面213和第四接触面214分立于第一接触面211的上方。也就是说，在俯视角度下，第三接触面213和第四接触面214为互不相连的两部分。
在本公开的一些实施例中，结合图2A、图3A和图3B，或者，结合图2A、图4A和图4B，电容结构20还包括：第二极板22和第三极板23。第二极板22设置于第一极板21内侧，第三极板23设置于第一极板21外侧。第二极板22与第一极板21之间，以及，第三极板23与第一极板21之间还设置有电容介质层24。
本公开实施例中，第二极板22设置于第一极板21内侧，而第三极板23设置于第一极板21外侧。结合图2A、图3A和图3B，若第一极板21包括第二接触面212，则第一极板21的内侧是指：在俯视角度下第二接触面212所围绕的区域之内，第一极板21的外侧是指：在俯视角度下第二接触面212外侧的区域。
结合图2A、图4A和图4B，第二极板22和第三极板23为一体结构，若第一极板21包括第三接触面213和第四接触面214，则第一极板21的内侧是指：在俯视角度下第三接触面213和第四接触面214之间的区域，第一极板21的外侧是指：第三接触面213和第四接触面214的之间区域以外的部分。
本公开实施例中，结合图3A和图3B，或者，结合图4A和图4B，第二极板22与第一极板21之间设置有电容介质层24，第三极板23与第一极板21之间也设置有电容介质层24。这样，第二极板22与第一极板21能够形成一组正对面的极板，第三极板23与第一极板21也能够形成一组正对面的极板，从而，能够形成“双面电容”的结构。同时，参考图3A或图4A，第二极板22的顶部和第三极板23的顶部电连接，第二极板22和第三极板23能够共同构成电容结构20的上极板，而第一极板21能够构成电容结构20的下极板，上极板和下极板作为电容结构20的两个极板，能够实现电容的电学性能。
可以理解的是，采用“双面电容”的结构，能够增大电容结构20的上极板和下极板之间的极板正对面积，从而能够提升电容结构20的电容量。
在本公开的一些实施例中，参考图2A和图2B，半导体柱01的材料包括硅元素半导体，第一极板21的材料至少包括金属硅化物。
本公开实施例中，半导体柱01和第一极板21都可以在基底所提供的半导体材料基础上加工形成，其中，半导体柱01可以通过对半导体材料掺杂形成，而第一极板21可以通过将半导体材料和含金属元素的材料反应形成。基底为硅衬底的情况下，则半导体柱01的材料包括了硅元素半导体，第一极板21的材料至少包括了金属硅化物，这里，金属硅化物包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。在一些实施例中，第一极板21的材料主要包括了硅化钴(CoSi)。
可以理解的是，一方面，半导体柱01和第一极板21为一体化的结构，其连接更为紧密，接触电阻更低，从而能够提高半导体结构80的整体性能；另一方面，一体化的结构使得半导体柱01和第一极板21的整体高度能够减小，从而能够提高半导体结构80在竖直方向上的集成度；再一方面，对半导体柱01和第一极板21的加工可以同时进行，简化了工艺步骤，从而提高了效率，节省了成本。
图5和图6示出了半导体结构中位于电容结构下方的部分结构，其中，图6为俯视图，图5为沿图6中剖视线A-A1截取的剖视图。
在本公开的一些实施例中，如图5和图6所示，半导体结构80还包括：第一隔离层41。第一隔离层41位于相邻的半导体柱01之间，栅极结构10位于第一隔离层41和半导体柱01之间。
本公开实施例中，第一隔离层41沿第二方向Y延伸，将相邻的半导体柱01隔离。另外，排布在第二方向Y上的栅极结构10相互连接，形成沿第二方向Y延伸的字线50，如图6所示，第一隔离层41也用于隔离相邻的字线50。第一隔离层41的材料可以是氮化硅(SiN)。
本公开实施例中，第一隔离层41还覆盖栅极结构10的顶面。第一隔离层41的宽度大于介质层30的厚度。从而，第一隔离层41保护了栅极结构10，将栅极结构10和上方的其他区域隔离绝缘。
可以理解的是，由于栅极结构10组成字线50，也即字线50通过栅极结构10接触半导体柱01。同时，由于栅极结构10环绕半导体柱01而设置，栅极结构10与半导体柱01的接触面积被增大。从而，字线50与半导体柱01的接触面积被增大，字线50对第一晶体管的控制能力被提高。
本公开实施例中，参考图6，在俯视角度下，半导体柱01的尺寸满足4F2(F：在给定工艺条件下可获得的最小图案尺寸)，也就是说，第一方向X上相邻的两个半导体柱01，其中心点之间的距离为2F，同时，第二方向Y上相邻的两个半导体柱01，其中心点之间的距离也为2F。因此，半导体结构80的集成密度得到提高。在一些实施例中，在半导体柱01上形成存储单元时，存储单元也可以按照4F2排列。
在本公开的一些实施例中，如图7所示，半导体结构80还包括：位线51。位线51位于基底00内部，且半导体柱01的底部电连接位线51。
本公开实施例中，参考图7，位线51沿第一方向X延伸。基底00中还可以包括金属硅化物结构02(圆形虚线框包围区域)，位于半导体柱01底部的各个金属硅化物结构02相连，可以形成位线51，位线51与半导体柱01的底部接触。
本公开实施例中，金属硅化物结构02的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
可以理解的是，金属硅化物结构02相较于未金属化的半导体材料而言，具有相对较小的电阻率，从而有利于降低位线51的电阻，以及降低位线51与半导体柱01之间的接触电阻，进一步改善半导体结构80的电学性能。
本公开实施例中，如图6和图7所示，半导体柱01的底部作为第一晶体管的源极或漏极中的一极，可以与位线51电连接。栅极结构10作为第一晶体管的栅极，沿第二方向Y排布的多个栅极结构10相互连接形成字线50。半导体柱01的顶部作为第一晶体管的源极或漏极中的另一极，可以与电容结构20电连接。
从而，半导体结构80可以形成如图8所示例的电路，第一晶体管T1的第一极连接位线，第一晶体管T1的第二极连接电容C，第一晶体管T1的栅极连接字线。这样，便形成了1T-1C的电路结构，即一个晶体管-一个电容的电路结构，其可以运用在DRAM等存储器的存储单元中。在该1T-1C的电路结构中，第一晶体管T1可以响应于字线上的信号而开启，从而，将电容C存储的电荷传入位线(即“读出”)，或者，通过位线上的信号向电容C中存储电荷(即“写入”)。
图9至图20均为各步骤中半导体结构的局部结构示意图，用于描述以及清晰地示意出半导体结构制造方法的步骤，其中，除图12外，均为剖视图。图9至图20示出的第一方向X和第二方向Y均垂直于图1示出的竖直方向Z。第一方向X和第二方向Y之间可以互相垂直，也可以为任意夹角，后续以第一方向X垂直于第二方向Y进行示例性说明。
结合图9至图20，本公开实施例还提供了一种半导体结构的制造方法，包括S101～S103，将结合各步骤进行说明。
S101、提供基底00。
本公开实施例中，参考图9，首先，可以提供初始基底03，初始基底03上包括了分立的初始半导体柱04，初始半导体柱04设置于初始基底03的顶部，且沿竖直方向Z延伸。
其中，初始基底03可以包括半导体材料中的至少一种，例如，硅(Si)、锗(Ge)、硅锗(SiGe)等IV族元素，或者，砷化镓(GaAs)、砷化铝镓(AlGaAs)、砷化铟(InAs)、砷化铟镓(InGaAs)等III-V族化合物，后续以初始基底03包括硅元素进行示例性说明。初始半导体柱04中可以具有掺杂元素，以提高初始半导体柱04的导电性。其中，掺杂元素可以为P型掺杂元素或者N型掺杂元素，N型掺杂元素可以为砷(As)元素、磷(P)元素或者锑(Sb)元素中的至少一种，P型掺杂元素可以为硼(B)元素、铟(In)元素或者镓(Ga)元素中的至少一种。
本公开实施例中，参考图9，初始基底03内还设置有位线51，位线51沿第一方向X延伸。初始基底03还包括了金属硅化物结构02(圆形虚线框包围区域)，沿一第方向X排布的各个金属硅化物结构02相连，可以形成位线51。初始半导体柱04的底部与位线51电连接。金属硅化物结构02的材料包括硅化钴、硅化镍、硅化钼、硅化钛、硅化钨、硅化钽或者硅化铂中的至少一种。
参考图9，初始半导体柱04上还覆盖有掩膜层60，掩膜层60的第一部分601覆盖了初始半导体柱04的侧壁和顶部，掩膜层60的第二部分602填充于第一部分601的中间。掩膜层60的第一部分601和第二部分602的材料不相同，例如，第一部分601的材料为氧化硅，而第二部分602的材料为氮化硅。
其中，掩膜层60的形成过程包括：在初始半导体柱04的表面形成第一部分601，并将位于初始半导体柱04顶部的第一部分601图案化。再按照所形成的图案，去除部分位于初始半导体柱04顶部的第一部分601，从而，在初始半导体柱04顶部形成初始凹槽。最后，向初始凹槽内填充第二部分602。
本公开实施例中，结合图10和图11，可以按照一定的选择比进行刻蚀，仅仅将第二部分602和其覆盖的部分初始半导体柱04去除，在初始半导体柱04中间形成凹槽结构61。从而，如图11所示，形成凹槽结构61所剩余的初始半导体柱04形成初始极板结构25，即，凹槽结构61的侧壁及底壁形成初始极板结构25；位于凹槽结构61下方的初始半导体柱04形成半导体柱01。
图12为单个凹槽结构61的俯视图，结合图10至图12，凹槽结构61沿第二方向Y延伸，并将初始半导体柱04贯穿。
这样，参考图11，便形成了基底00。基底00包括了分立的半导体柱01，半导体柱01设置于基底00的顶部，且沿竖直方向Z延伸。基底00还包括初始极板结构25，初始极板结构25位于半导体柱01的顶部。
在另一实施例中，所形成的凹槽结构61也可为具有4个侧面的环形结构，以形成如图3A、图3B所示的电容。
本公开实施例中，结合图9和图10，在形成凹槽结构61前，可以沉积形成初始隔离层的第一部分331。初始隔离层的第一部分331沿第二方向Y延伸，将相邻的初始半导体柱04隔离。初始隔离层的第一部分331的材料可以是氮化硅。
S102、在半导体柱01的侧壁形成介质层30。
本公开实施例中，参考图13和图14，在形成了基底00之后，首先，可以刻蚀半导体柱01的部分侧壁，使半导体柱01的中间区域的宽度小于半导体柱01的底部宽度，这样，可以为后续形成栅极结构提供更大的空间，上述宽度可以是沿第一方向X的宽度。
而后，可以在半导体柱01的侧壁上形成初始介质层31。初始介质层31位于半导体柱01的中间区域上的部分形成介质层30。初始介质层31的材料为绝缘材料，可以是氧化硅。
S103、在半导体柱01的中部区域形成栅极结构10。
本公开实施例中，参考图14和图15，在形成了初始介质层31后，可以环绕初始介质层31的侧壁，形成栅极层11。栅极层11的材料可以是氮化钛等导电材料。
而后，参考图15和图16，可以对栅极层11进行回刻，将栅极层11刻蚀到半导体柱01的顶部以下，则剩余的栅极层11形成栅极结构10。这样，如图16所示，栅极结构10环绕半导体柱01，而介质层30位于栅极结构10和半导体柱01之间。
S104、于初始极板结构25处形成电容结构20。
本公开实施例中，参考图16和图17，在形成栅极结构10之后，可以沉积形成初始隔离层的第二部分332，从而形成了包括第一部分331和第二部分332的初始隔离层33。初始隔离层33覆盖了初始介质层31和栅极结构10。
而后，参考图17和图18，可以刻蚀初始隔离层33和初始介质层31，直至暴露出半导体柱01的顶部以及初始极板结构25的侧壁，这样，剩余的初始隔离层33便形成了位于相邻的半导体柱01之间的第一隔离层41。第一隔离层41沿第二方向Y延伸，隔离绝缘了在第一方向X上相邻的栅极结构10；同时，第一隔离层41覆盖了栅极结构10的顶部，隔离绝缘了栅极结构10和上方的其他区域。
而后，参考图18和图19，可以在初始极板结构25的表面形成金属层(图中未示出金属层)。再对初始极板结构25和金属层进行热处理，去除未反应的金属层，使初始极板结构25形成电容结构20的第一极板21。初始极板结构25的材料可以包括硅元素半导体，则第一极板21的材料至少包括金属硅化物。
而后，参考图19和图20，可以覆盖第一极板21的表面沉积形成电容介质层24。
而后，可以在电容介质层24上形成第二极板22和第三极板23。
如图20所示，第二极板22与第一极板21之间设置有电容介质层24，第三极板23与第一极板21之间也设置有电容介质层24。这样，第二极板22与第一极板21能够形成一组正对面的极板，第三极板23与第一极板21也能够形成一组正对面的极板，从而，能够形成“双面电容”的结构。同时，参考图3A或图4A，第二极板22的顶部和第三极板23的顶部电连接，第二极板22和第三极板23能够共同构成电容结构20的上极板，而第一极板21能够构成电容结构20的下极板。采用“双面电容”的结构，能够增大电容结构20的上极板和下极板之间的极板正对面积，从而能够提升电容结构20的电容量。
可以理解的是，一方面，半导体柱01和电容结构20为一体化的结构，其连接更为紧密，接触电阻更低，从而能够提高半导体结构80的整体性能；另一方面，一体化的结构使得半导体柱01和电容结构20的整体高度能够减小，从而能够提高半导体结构80在竖直方向上的集成度；再一方面，对半导体柱01和电容结构20的极板的加工可以同时进行，简化了工艺步骤，从而提高了效率，节省了成本。
在本公开的一些实施例中，结合图9至图11，形成基底00的步骤包括S201～S202，将结合各步骤进行说明。
S201、提供初始基底03。
本公开实施例中，参考图9，初始基底03上包括了分立的初始半导体柱04，初始半导体柱04设置于初始基底03的顶部，且沿竖直方向Z延伸。
其中，初始基底03可以包括半导体材料中的至少一种，后续以初始基底03包括硅元素进行示例性说明。初始半导体柱04中可以具有掺杂元素，以提高初始半导体柱04的导电性。其中，掺杂元素可以为P型掺杂元素或者N型掺杂元素。
S202、在初始半导体柱04的顶部形成凹槽结构61。
本公开实施例中，参考图9，初始半导体柱04上还覆盖有掩膜层60，掩膜层60的第一部分601覆盖了初始半导体柱04的侧壁和顶部，掩膜层60的第二部分602填充于第一部分601的中间。掩膜层60的第一部分601和第二部分602的材料不相同，例如，第一部分601的材料为氧化硅，而第二部分602的材料为氮化硅。
本公开实施例中，结合图10和图11，可以按照一定的选择比进行刻蚀，仅仅将第二部分602和其覆盖的部分初始半导体柱04去除，在初始半导体柱04中间形成凹槽结构61。从而，如图11所示，包围凹槽结构61的部分初始半导体柱04形成初始极板结构25，即，凹槽结构61的侧壁及底壁形成初始极板结构25；位于凹槽结构61下方的初始半导体柱04形成半导体柱01。这样，便形成了基底00。
图12为单个凹槽结构61的俯视图，结合图10至图12，凹槽结构61沿第二方向Y延伸，并将初始半导体柱04贯穿。
可以理解的是，通过对初始半导体柱04进行刻蚀，形成凹槽结构61，从而将初始半导体柱04加工为半导体柱01和初始极板结构25，从而，为形成第一晶体管和电容结构提供了基础。同时，由于半导体柱01和初始极板结构25为一体化的结构，其接触电阻更低，从而能够提高所形成的半导体结构的整体性能。
在本公开的一些实施例中，结合图13至图14，形成介质层30的步骤包括S301～S302，将结合各步骤进行说明。
S301、回刻掩膜层60的第一部分601，剩余的第一部分601位于半导体柱01的底部，用于隔离半导体柱01下方的位线51与栅极层11，剩余的第一部分601所包裹的半导体柱01形成晶体管的源极或漏极；刻蚀半导体柱01的暴露的侧壁，使半导体柱01的中部及上部区域的宽度小于半导体柱01的底部宽度。其中，半导体柱01的中部及上部区域的宽度为半导体柱01的底部宽度的0.9～0.6倍。
本公开实施例中，参考图13和图14，在形成了基底00之后，可以刻蚀半导体柱01的部分侧壁，使半导体柱01的中间区域的宽度小于半导体柱01的底部宽度，这样，可以为后续形成栅极结构提供更大的空间，上述宽度可以是沿第一方向X的宽度。
S302、在半导体柱01的侧壁上形成初始介质层31，位于半导体柱01的中部区域的部分初始介质层31形成介质层30。
本公开实施例中，参考图13和图14，在完成刻蚀半导体柱01的部分侧壁之后，可以在半导体柱01的侧壁上形成初始介质层31。介质层31通过半导体柱01的氧化工艺形成，位于半导体柱01的中部区域的部分初始介质层31形成介质层30。初始介质层31的材料为绝缘材料，可以是氧化硅。
在本公开的一些实施例中，结合图14至图16，形成栅极结构10的步骤包括S401～S402，将结合各步骤进行说明。
S401、覆盖初始介质层31，形成栅极层11。
本公开实施例中，参考图14和图15，在形成了初始介质层31后，可以环绕初始介质层31的侧壁，形成栅极层11。栅极层11的材料可以是多晶硅、氮化钛等导电材料。
S402、刻蚀栅极层11顶部，剩余位于半导体柱01的中部区域的栅极层11形成栅极结构10。
本公开实施例中，参考图15和图16，在形成了栅极层11之后，可以对栅极层11的顶部进行回刻，将栅极层11刻蚀到半导体柱01的顶部以下，则剩余的位于半导体柱01的中部区域的栅极层11形成栅极结构10。这样，如图16所示，栅极结构10环绕半导体柱01，而介质层30位于栅极结构10和半导体柱01之间。
在本公开的一些实施例中，结合图10、以及图16至图18，形成栅极结构10之后，制造方法还包括S501～S502，将结合各步骤进行说明。
S501、覆盖初始介质层31和栅极结构10，形成初始隔离层33。
本公开实施例中，参考图10，可以在相邻的初始半导体柱04之间，沉积形成初始隔离层的第一部分331。初始隔离层的第一部分331沿第二方向Y延伸，将相邻的初始半导体柱04隔离。初始隔离层的第一部分331的材料可以是氮化硅。
本公开实施例中，参考图16和图17，在形成栅极结构10之后，可以沉积形成初始隔离层的第二部分332，从而形成了包括第一部分331和第二部分332的初始隔离层33。初始隔离层33覆盖了初始介质层31和栅极结构10。
S502、刻蚀初始隔离层33和初始介质层31，直至暴露出半导体柱01的顶部以及初始极板结构25的侧壁。
本公开实施例中，参考图17和图18，在形成了初始隔离层33之后，可以刻蚀初始隔离层33和初始介质层31，直至暴露出半导体柱01的顶部以及初始极板结构25的侧壁，这样，剩余的初始隔离层33便形成了位于相邻的半导体柱01之间的第一隔离层41。第一隔离层41沿第二方向Y延伸，隔离绝缘了在第一方向X上相邻的栅极结构10；同时，第一隔离层41覆盖了栅极结构10的顶部，隔离绝缘了栅极结构10和上方的其他区域。
在本公开的一些实施例中，结合图18至图20，形成电容结构20的步骤包括S601～S603，将结合各步骤进行说明。
S601、在初始极板结构25的表面形成金属层。
本公开实施例中，参考图18和图19，在进行刻蚀以暴露出半导体柱01的顶部以及初始极板结构25的侧壁之后，可以在初始极板结构25的表面形成金属层(图中未示出金属层)。
S602、对初始极板结构25和金属层进行热处理，形成电容结构20的第一极板21。
本公开实施例中，初始极板结构25的材料可以包括硅元素半导体，则第一极板21的材料至少包括金属硅化物。对初始极板结构25和其表面所形成的金属层进行热处理，可以反应生成具有导电性的金属硅化物作为第一极板21。
S603、在第一极板21上形成电容介质层24、第二极板22和第三极板23。
本公开实施例中，参考图19和图20，在形成了第一极板21后，可以覆盖第一极板21的表面沉积形成电容介质层24。而后，可以在电容介质层24上形成第二极板22和第三极板23。
如图20所示，第二极板22与第一极板21之间设置有电容介质层24，第三极板23与第一极板21之间也设置有电容介质层24。这样，第二极板22与第一极板21能够形成一组正对面的极板，第三极板23与第一极板21也能够形成一组正对面的极板，从而，能够形成“双面电容”的结构。同时，参考图3A或图4A，第二极板22的顶部和第三极板23的顶部电连接，第二极板22和第三极板23能够共同构成电容结构20的上极板，而第一极板21能够构成电容结构20的下极板。
可以理解的是，采用“双面电容”的结构，能够增大电容结构20的上极板和下极板之间的极板正对面积，从而能够提升电容结构20的电容量。
需要说明的是，在本公开中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本公开实施例序号仅仅为了描述，不代表实施例的优劣。本公开所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。本公开所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。本公开所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种半导体结构，其特征在于，包括：
基底，包括分立的半导体柱；所述半导体柱设置于所述基底的顶部，且沿竖直方向延伸；所述基底还包括电容结构，所述电容结构位于所述半导体柱的顶部；
栅极结构，设置于所述半导体柱的中部区域，环绕所述半导体柱；
介质层，位于所述栅极结构和所述半导体柱之间，且覆盖所述半导体柱的侧壁。
2.根据权利要求1所述的半导体结构，其特征在于，所述电容结构包括：第一极板；
所述第一极板具有凹槽结构，所述第一极板包括第一接触面；所述第一接触面垂直于所述竖直方向设置，且覆盖所述半导体柱的顶面。
3.根据权利要求2所述的半导体结构，其特征在于，所述第一极板还包括：第二接触面；
所述第二接触面位于所述第一接触面上方，且围绕所述第一接触面设置；
所述第二接触面沿所述竖直方向延伸，且连接于所述第一接触面的边沿；
所述第二接触面的厚度小于所述半导体柱的宽度。
4.根据权利要求2所述的半导体结构，其特征在于，所述第一极板还包括：第三接触面和第四接触面；
所述第三接触面和所述第四接触面分立于所述第一接触面上方；
所述第三接触面和所述第四接触面均沿所述竖直方向延伸；所述第三接触面和所述第四接触面分别连接于所述第一接触面的边沿；
所述第三接触面和所述第四接触面的厚度均小于所述半导体柱的宽度。
5.根据权利要求2所述的半导体结构，其特征在于，所述电容结构还包括：第二极板和第三极板；
所述第二极板设置于第一极板内侧，所述第三极板设置于第一极板外侧；
所述第二极板与所述第一极板之间，以及，所述第三极板与所述第一极板之间还设置有电容介质层。
6.根据权利要求2所述的半导体结构，其特征在于，
所述半导体柱的材料包括硅元素半导体；
所述第一极板的材料至少包括金属硅化物。
7.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：
第一隔离层，所述第一隔离层位于相邻的所述半导体柱之间，所述栅极结构位于所述第一隔离层和所述半导体柱之间。
8.根据权利要求7所述的半导体结构，其特征在于，
所述第一隔离层还覆盖所述栅极结构的顶面；所述第一隔离层的宽度大于所述介质层的厚度。
9.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构还包括：位线；
所述位线位于所述基底内部，且所述半导体柱的底部电连接所述位线。
10.一种半导体结构的制造方法，其特征在于，包括：
提供基底，所述基底包括分立的半导体柱；所述半导体柱设置于所述基底的顶部，且沿竖直方向延伸；所述基底还包括初始极板结构，所述初始极板结构位于所述半导体柱的顶部；
在所述半导体柱的侧壁形成介质层；
在所述半导体柱的中部区域形成栅极结构；所述栅极结构环绕所述半导体柱；所述介质层位于所述栅极结构和所述半导体柱之间；
于所述初始极板结构处形成电容结构。
11.根据权利要求10所述的制造方法，其特征在于，形成所述基底的步骤包括：
提供初始基底；所述初始基底上包括分立的初始半导体柱；所述初始半导体柱设置于所述初始基底的顶部，且沿所述竖直方向延伸；
在所述初始半导体柱的顶部形成凹槽；所述凹槽的侧壁及底壁形成所述初始极板结构，位于所述凹槽下方的所述初始半导体柱形成所述半导体柱。
12.根据权利要求11所述的制造方法，其特征在于，形成所述电容结构的步骤包括：
在所述初始极板结构的表面形成金属层；
对所述初始极板结构和所述金属层进行热处理，形成所述电容结构的第一极板。
13.根据权利要求12所述的制造方法，其特征在于，
所述初始极板结构的材料包括硅元素半导体；
所述第一极板的材料至少包括金属硅化物。
14.根据权利要求10所述的制造方法，其特征在于，形成所述介质层的步骤包括：
刻蚀所述半导体柱的部分侧壁，使所述半导体柱的中部区域的宽度小于所述半导体柱的底部宽度；
在所述半导体柱的侧壁上形成初始介质层；位于所述半导体柱的中部区域的部分所述初始介质层形成所述介质层。
15.根据权利要求14所述的制造方法，其特征在于，形成所述栅极结构的步骤包括：
覆盖所述初始介质层，形成栅极层；
刻蚀所述栅极层顶部，剩余位于所述半导体柱的中部区域的所述栅极层形成所述栅极结构。
16.根据权利要求15所述的制造方法，其特征在于，所述刻蚀所述栅极层，形成所述栅极结构之后，所述制造方法还包括：
覆盖所述初始介质层和所述栅极结构，形成初始隔离层；
刻蚀所述初始隔离层和所述初始介质层，直至暴露出所述半导体柱的顶部以及所述初始极板结构的侧壁；剩余的所述初始隔离层形成位于相邻的所述半导体柱之间的第一隔离层。
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