KR20220128416A - 반도체 구조물 및 이의 제조방법 - Google Patents

반도체 구조물 및 이의 제조방법 Download PDF

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KR20220128416A
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샤오 주
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창신 메모리 테크놀로지즈 아이엔씨
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Abstract

본 출원의 실시예는 반도체 구조물 및 이의 제조방법에 관한 것으로서, 상기 방법은 기판(11) 및 비트라인 구조물(12)을 준비하는 단계로서, 비트라인 구조물(12)은 내부에 금속층(123)을 구비하고, 금속층(123)의 상단면은 비트라인 구조물(12)의 상단면보다 낮은 단계; 인접한 비트라인 구조물(12) 사이에 충진되는 제1 격리막(132)을 형성하는 단계로서, 제1 격리막(132)의 상단면은 금속층(123)의 상단면보다 높으며 비트라인 구조물(12)의 상단면보다 낮은 단계; 비트라인 구조물(12)의 상단부 및 측벽과 제1 격리막(132)의 상단면에 제1 유전막(141)을 형성하는 단계; 및 마스크리스 건식식각 공정을 이용하여, 비트라인 구조물(12)의 상단부 및 제1 격리막(132)의 상단면에 위치하는 제1 유전막(141)을 식각하여 제거함으로써 제1 유전층(142)을 형성하고, 제1 유전층(142)이 노출한 제1 격리막(132)을 식각하여 제거함으로써 제1 유전층(142)의 바로 아래에 위치하는 제1 격리층(133)을 형성하는 단계를 포함한다.

Description

반도체 구조물 및 이의 제조방법
본 출원은 반도체 분야에 관한 것으로서, 특히 반도체 구조물 및 이의 제조방법에 관한 것이다.
본 출원은 2020년 4월 8일에 출원한, 출원번호가 202010267288.4이고, 명칭이 "반도체 구조물 및 이의 제조방법"인 중국 특허출원의 우선권을 주장하며, 여기서 모든 내용은 참고용으로 원용된다.
DRAM(Dynamic Random Access Memory, 동적 임의 접근 메모리)의 피처 크기와 선폭이 부단히 감소함에 따라, 인접한 비트라인 구조 사이의 간격도 점점 작아지고 있다. 인접한 비트라인 구조 사이의 간격이 작을수록, 인접한 비트라인 구조 사이의 기생 커패시턴스(Parasitic capacitance)가 증가하여 DRAM의 성능에 영향을 미치게 된다.
인접한 비트라인 구조 사이의 기생 커패시턴스를 줄이는 것과, DRAM의 제조 비용을 줄이는 동시에 기생 커패시턴스를 줄이는 것은 현재 시급히 해결해야 하는 과제로 제기되고 있다.
본 출원의 일부 실시예는 반도체 구조물의 비용을 절감하는 반도체 구조물 및 이의 제조방법을 제공한다.
상기 문제를 해결하기 위해, 본 출원의 일부 실시예는, 기판 및 상기 기판 상에 개별적으로 배치된 복수의 비트라인 구조물을 준비하는 단계로서, 상기 비트라인 구조물은 내부에 금속층을 구비하고, 상기 금속층의 상단면은 상기 비트라인 구조물의 상단면보다 낮은 단계; 인접한 상기 비트라인 구조물 사이에 충진되는 제1 격리막을 형성하는 단계로서, 상기 제1 격리막의 상단면은 상기 금속층의 상단면보다 높으며 상기 비트라인 구조물의 상단면보다 낮은 단계; 상기 비트라인 구조물의 상단부 및 측벽과 상기 제1 격리막의 상단면에 제1 유전막을 형성하는 단계; 및 마스크리스 건식식각 공정(mask-less dry etching process)을 이용하여, 상기 비트라인 구조물의 상단부 및 상기 제1 격리막의 상단면에 위치하는 상기 제1 유전막을 식각하여 제거함으로써 제1 유전층을 형성하고, 상기 제1 유전층이 노출한 상기 제1 격리막을 식각하여 제거함으로써 상기 제1 유전층의 바로 아래에 위치하는 제1 격리층을 형성하는 단계를 포함하는 반도체 구조물의 제조방법을 제공한다.
또한, 상기 제1 격리층을 구성하는 물질의 유전 상수는 상기 제1 유전층을 구성하는 물질의 유전 상수보다 작다.
또한, 상기 제1 격리층은 이산화규소를 포함하는 물질로 이루어지고, 상기 제1 격리층을 형성하는 전구체 가스는 에틸실리케이트 및 오존을 포함한다.
또한, 상기 제1 격리막은 화학기상 증착법에 의해 형성되고, 상기 제1 유전막은 원자층 증착법에 의해 형성된다.
또한, 상기 제1 격리층은 실리콘을 포함하는 물질로 이루어지고; 상기 제1 격리층을 형성한 후, 상기 제1 격리층을 산화처리하여 이산화규소를 생성시킨다.
또한, 상기 제1 격리층을 형성한 후, 상기 제1 유전층에 의해 노출된 상기 제1 격리층의 측벽에 제2 유전층을 형성하는 단계를 더 포함하며, 상기 제2 유전층을 구성하는 물질의 경도는 상기 제1 격리층을 구성하는 물질의 경도보다 높다.
또한, 상기 제1 격리층 및 상기 제1 유전층을 형성하는 단계는, 제1 마스크리스 건식식각 공정을 이용하여 상기 제1 유전층을 형성하는 단계로서, 상기 제1 마스크리스 건식식각 공정에 의한 상기 제1 유전막의 식각 속도는 상기 제1 격리막의 식각 속도보다 큰 단계; 및 제2 마스크리스 건식식각 공정을 이용하여 상기 제1 격리층을 형성하는 단계로서, 상기 제2 마스크리스 건식식각 공정에 의한 상기 제1 격리막의 식각 속도는 상기 제1 유전막의 식각 속도보다 큰 단계를 포함한다.
또한, 상기 제1 격리막은 상기 비트라인 구조물의 측벽에 위치하며 기설정된 두께를 갖는 제1 영역, 및 상기 제1 영역 사이에 위치하는 제2 영역을 포함하고, 상기 제2 마스크리스 건식식각 공정을 수행하기 전에, 상기 제1 영역 또는 상기 제2 영역에 이온도핑 공정을 수행하며, 상기 이온도핑 공정은 상기 제2 영역이 상기 제1 영역보다 빠른 식각 속도를 갖도록 한다.
또한, 상기의 인접한 상기 비트라인 구조물 사이에 충진되는 제1 격리막을 형성하는 단계는, 인접한 상기 비트라인 구조물 사이를 채우는 초기 격리막을 형성하는 단계; 상기 초기 격리막의 상단면과 상기 비트라인 구조물의 상단면이 동일한 평면에 있도록 평탄화 공정을 수행하는 단계; 및 일부 두께만큼 제거되도록 상기 초기 격리막을 식각하여 상기 제1 격리막을 형성하는 단계를 포함한다.
또한, 상기 제1 격리막의 상단면과 상기 비트라인 구조물의 상단면 사이의 높이차는 50 nm 내지 100 nm이다.
본 출원의 일부 실시예는, 기판 및 상기 기판 상에 개별적으로 배치된 복수의 비트라인 구조물; 상기 비트라인 구조물의 측벽에 위치하는 제1 격리층; 및 상기 비트라인 구조물의 측벽에 위치하는 동시에 상기 제1 격리층의 바로 위에 위치하는 제1 유전층을 포함하는 반도체 구조물로서, 상기 비트라인 구조물은 내부에 금속층을 구비하고, 상기 금속층의 상단면은 상기 비트라인 구조물의 상단면보다 낮으며, 상기 제1 격리층의 상단면은 상기 금속층의 상단면보다 높으며 상기 비트라인 구조물의 상단면보다 낮은 반도체 구조물을 제공한다.
또한, 상기 제1 격리층을 구성하는 물질의 유전 상수는 상기 제1 유전층을 구성하는 물질의 유전 상수보다 작다.
또한, 상기 제1 격리층은 이산화규소를 포함하는 물질로 이루어진다.
또한, 상기 반도체 구조물은 제2 유전층을 더 포함하고, 상기 제2 유전층은 상기 제1 유전층에 의해 노출된 상기 제1 격리층의 측벽에 위치하며, 상기 제2 유전층을 구성하는 물질의 경도는 상기 제1 격리층을 구성하는 물질의 경도보다 높다.
본 출원의 실시예에 따른 기술적 수단은 종래 기술과 비교하여 다음과 같은 장점이 있다.
상술한 기술적 수단에서, 비트라인 구조물의 상단부 및 측벽에 제1 유전막을 형성하고, 마스크리스 건식식각 공정을 이용하여 제1 유전층을 형성하며, 제1 유전층은 제1 격리막을 식각할 때 마스크로 사용될 수 있으므로, 제1 격리막을 식각하는 과정에서 마스크를 별도로 형성하지 않아도 되어 반도체 구조물의 제조 비용을 절감시킨다.
또한, 제1 격리층의 상단면은 금속층의 상단면보다 높으며 제1 격리층의 유전 상수는 제1 유전층의 유전 상수보다 작으므로, 인접한 금속층 사이의 유전 상수를 감소시키고 비트라인 구조물 사이의 기생 커패시턴스를 감소시킨다.
또한, 실리콘으로 이루어진 제1 격리막을 먼저 형성한 다음 산화처리를 거쳐 이산화규소를 얻음으로써, 제1 유전막을 구성하는 물질과 제1 격리막을 구성하는 물질 사이의 에칭 선택비를 향상시켜 식각 공정의 식각 정밀도를 향상시킨다.
하나 이상의 실시예는 도시된 도면을 참조하여 예시적으로 설명되었으며, 본 출원은 이들에 제한되지 않는다. 도면에서 유사한 구성요소는 동일한 부호로 표기되고, 특별한 언급이 없는 한 첨부된 도면은 축척을 한정하는 것으로 해석되지 않는다.
도 1 내지 도 7은 본 출원의 일 실시예에서 제공되는 반도체 구조물의 제조방법의 각 단계에 따른 단면 구조를 개략적으로 나타내는 도면이다.
도 8 및 도 9는 본 출원의 다른 실시예에서 제공되는 반도체 구조물의 제조방법의 각 단계에 따른 단면 구조를 개략적으로 나타내는 도면이다.
반도체 구조물의 소형화에 따라 인접한 비트라인 구조 사이의 간격은 점점 작아지고 있으며, 또한 점점 작아지는 간격으로 인해 격리층의 두께 정밀도에 편차가 존재할 때 격리층의 격리 효과에 영향을 줄 수 있으며, 효과적인 격리가 이루어지지 않는 등의 새로운 문제가 발생할 수 있다.
격리층의 위치를 정의할 때, 식각이 필요한 영역은 일반적으로 포토레지스트와 포토마스크에 의해 정의되지만, 포토마스크의 비용은 매우 높으며 정밀도가 높을수록 비용도 높아진다. 점점 작아지는 간격과 격리층의 두께 정밀도에 대한 요구사항은 모두 포토마스크의 높은 정밀도를 요구하고 있어, 제조 비용이 상승하고 제품 개발 및 생산에 부정적인 영향을 미친다.
상기 문제를 해결하기 위한 본 출원의 실시예에 따른 반도체 구조물의 제조방법은, 기판 및 기판 상에 개별적으로 배치된 복수의 비트라인 구조물을 준비하는 단계로서, 비트라인 구조물은 내부에 금속층을 구비하고, 금속층의 상단면은 비트라인 구조물의 상단면보다 낮은 단계; 인접한 비트라인 구조물 사이에 충진되는 제1 격리막을 형성하는 단계로서, 제1 격리막의 상단면은 금속층의 상단면보다 높으며 비트라인 구조물의 상단면보다 낮은 단계; 비트라인 구조물의 상단부 및 측벽과 제1 격리막의 상단면에 제1 유전막을 형성하는 단계; 및 마스크리스 건식식각 공정을 이용하여, 비트라인 구조물의 상단부 및 제1 격리막의 상단면에 위치하는 제1 유전막을 식각하여 제거함으로써 제1 유전층을 형성하고, 제1 유전층이 노출한 제1 격리막을 식각하여 제거함으로써 제1 유전층의 바로 아래에 위치하는 제1 격리층을 형성하는 단계를 포함한다.
본 출원의 실시예의 목적, 기술적 수단 및 장점을 보다 명확하게 이해하기 위해, 이하에서 첨부된 도면을 참조하여 본 출원의 실시예에 대해 보다 상세하게 설명한다. 본 출원의 각 실시예에서는 본 출원을 철저하게 이해할 수 있도록 다양한 기술적 세부사항이 기재된다는 것을 당업자는 이해할 것이다. 그러나, 이러한 기술적 세부사항과 이하의 실시예에 기초한 다양한 변경 및 수정이 없어도, 본 출원에서 청구되는 기술적 수단은 실현될 수 있다.
도 1 내지 도 7은 본 출원의 일 실시예에서 제공되는 반도체 구조물의 제조방법의 각 단계에 따른 단면 구조를 개략적으로 나타내는 도면이다.
도 1을 참조하면, 기판(11) 및 기판(11) 상에 개별적으로 배치된 복수의 비트라인 구조물(12)이 준비되고, 비트라인 구조물(12)은 내부에 금속층(123)을 구비하고, 금속층(123)의 상단면은 비트라인 구조물(12)의 상단면보다 낮다.
기판(11)은 매립형 워드라인, STI(Shallow Trench Isolation) 구조 및 활성영역과 같은 구조를 포함한다. 비트라인 구조물(12)은 비트라인 접촉부(121), 하부 유전층(122), 금속층(123) 및 상부 유전층(124)을 포함하고, 비트라인 접촉부(121)는 텅스텐 또는 다결정실리콘을 포함한 물질로 이루어지고, 하부 유전층(122) 및 상부 유전층(124)은 질화규소, 이산화규소 또는 산질화규소를 포함한 물질로 이루어지고, 금속층(123)은 예를 들어, 도핑된 다결정실리콘, 티타늄, 질화티탄, 텅스텐 및 텅스텐 화합물과 같은 하나 이상의 전도성 물질을 포함한다.
본 실시예에서, 반도체 구조물은 보호층(125)을 더 포함하고, 보호층(125)은 적어도 금속층(123)의 표면을 피복하여 금속층(123)이 손상되는 것을 방지한다.
본 실시예에서, 보호층(125)은 원자층 증착법에 의해 형성되며, 원자층 증착법은 증착 속도가 느리고 증착된 막층의 치밀성이 높으며 단차 피복성(step coverage)이 양호한 특성을 갖는다. 이로써, 보호층(125)은 얇은 두께로 인접한 금속층(123)을 효과적으로 격리시켜 보호할 수 있어, 보호층(125)이 인접한 비트라인 구조물(12) 사이의 본래 작은 공간을 차지하는 것을 방지하여, 후속되는 격리층의 충진을 용이하게 하고 인접한 금속층(123) 사이의 격리효과를 향상시킨다.
여기서, 보호층(125)은 질화규소 또는 산질화규소를 포함하는 물질로 이루어진다.
본 실시예에서, 인접한 비트라인 구조물(12) 사이에 충진된 제1 격리막을 형성하는 단계는 다음과 같은 단계를 포함한다.
도 2를 참조하면, 인접한 비트라인 구조물(12) 사이를 채우는 초기 격리막(131)을 형성한다.
본 실시예에서, 초기 격리막(131)의 상단면은 비트라인 구조물(12)의 상단면보다 높으며, 이는 초기 격리막(131)이 금속층(123)과 밀착되게 접촉하도록 확보하여, 후속으로 형성되는 제1 격리층의 격리 효과를 확보한다.
참고로, 최종적으로 형성된 초기 격리막(131)의 상단면이 금속층(123)의 상단면보다 약간 높거나 금속층(123)의 상단면과 동일한 높이인 경우, 초기 격리막(131)과 금속층(123) 사이에는 에어갭이 존재할 수 있다. 다른 물질이 에어갭에 유입되어 오염이 발생하면, 인접한 금속층(123) 사이의 격리 효과가 원하는 수준 이하로 떨어지는 동시에, 에어갭으로 인해 후속으로 형성되는 제1 격리층의 강도가 충분하지 못해 붕괴와 같은 불량이 발생하여 격리 효과가 약화되거나 사라지게 된다.
본 실시예에서, 초기 격리막(131)은 이산화규소를 포함하는 물질로 이루어진다. 예를 들어, 에틸실리케이트 및 오존을 전구체 가스로 사용하여 이산화규소를 형성할 수 있다. 에틸실리케이트는 비용이 저렴하기 때문에 이산화규소를 형성하는 원료로 사용하여 공정 비용을 절감할 수 있다.
여기서, 이산화규소를 형성하는 공정은 화학기상 증착법 또는 원자층 증착법을 포함하며, 형성하고자 하는 초기 격리막(131)의 상단면이 비트라인 구조물(12)의 상단면보다 높아야 하므로 두께가 상대적으로 크고, 따라서 증착 속도가 상대적으로 빠른 화학기상 증착법을 이용하여 초기 격리막(131)을 형성하는 것이 공정의 사이클타임 단축에 유리하다.
도 3을 참조하면, 초기 격리막(131)의 상단면이 비트라인 구조물(12)의 상단면과 동일한 평면에 있도록 평탄화 공정을 수행한다.
본 실시예에서, 비트라인 구조물(12)의 상단면보다 높은 초기 격리막(131)은 화학적 기계적 연마(Chemical Mechanical Polishing)로 제거된다. 화학적 기계적 연마는 식각 공정에 비해 제거 속도가 높아 공정의 사이클타임 단축에 유리하다.
도 4를 참조하면, 일부 두께만큼 제거되도록 초기 격리막을 식각하여 제1 격리막(132)을 형성한다.
제거된 초기 격리막의 두께는 비트라인 구조물(12)의 상단면과 금속층(123)의 상단면의 높이차에 따라 결정되지만, 후속으로 형성되는 제1 격리층의 격리 효과를 확보하도록, 제1 격리막(132)의 상단면은 금속층(123)의 상단면보다 높으며 비트라인 구조물(12)의 상단면보다 낮아야 한다.
본 실시예에서, 제1 격리막(132)의 상단면과 비트라인 구조물(12)의 상단면 사이의 높이차는 50 nm 내지 100 nm이고, 예를 들어, 60 nm, 75 nm 또는 90 nm이다.
도 5를 참조하면, 비트라인 구조물(12)의 상단부 및 측벽과 제1 격리막(132)의 상단면에 제1 유전막(141)이 형성된다.
본 실시예에서, 제1 유전막(141)은 원자층 증착법에 의해 형성된다. 원자층 증착법은 증착 속도가 느리고 단차 피복성이 양호한 특성을 가지므로, 원자층 증착법을 이용하여 제1 유전막(141)을 형성하면 제1 유전막(141)의 두께 정밀도를 확보하여 후속으로 형성되는 제1 격리층의 두께 정밀도를 확보하도록 한다.
참고로, 제1 유전막(141)의 두께는 후속으로 형성될 제1 격리층의 두께와 동일하다. 구체적으로, 형성될 제1 격리층의 두께는 보호층(125)의 측벽에 위치하는 제1 유전막(141)의 두께에 의해 정의된다.
본 실시예에서, 제1 유전막(141)의 유전 상수는 제1 격리막(132)의 유전 상수보다 크고, 제1 유전막(141)은 질화규소 또는 산질화규소를 포함하는 물질로 이루어진다. 참고로, 제1 유전막(141)은 높은 에칭 선택비의 요구사항을 최대한 만족시킬 수 있는 물질로 이루어져야 한다. 즉, 제1 유전막(141)과 제1 격리막(132)은 상대적으로 높은 에칭 선택비를 갖는 물질로 이루어진다. 이로써, 후속되는 식각 공정의 식각 정밀도를 확보하고 식각 공정에서 비-식각대상물이 식각되는 것을 방지한다.
본 실시예에서, 제1 격리막은 비트라인 구조물(12)의 측벽에 위치하며 기설정된 두께를 갖는 제1 영역(1321), 및 제1 영역(1321) 사이에 위치하는 제2 영역(1322)을 포함한다. 제2 마스크리스(mask-less) 건식식각 공정을 수행하여 제1 격리막을 식각하기 전에, 제2 영역(1322)의 식각 속도가 제1 영역(1321)의 식각 속도보다 빠르도록, 제1 영역(1321) 또는 제2 영역(1322)에 이온도핑 공정을 수행한다. 여기서, 기설정된 두께를 갖는 제1 영역(1321)은 제1 격리층을 형성하도록 구성된다. 이로써, 제1 격리층의 두께 정밀도를 향상시킨다.
도 6을 참조하면, 마스크리스(mask-less) 건식식각 공정을 이용하여, 제1 유전층(142) 및 제1 격리층(133)을 형성한다.
본 실시예에서, 제1 마스크리스 건식식각 공정은 비트라인 구조물(12)의 상단부 및 제1 격리막의 상단면에 위치하는 제1 유전막을 식각하여 제거함으로써, 제1 유전층(142)을 형성한다. 제2 마스크리스 건식식각 공정은 제1 유전층(142)이 노출한 제1 격리막을 식각하여 제거함으로써, 제1 유전층(142)의 바로 아래에 위치하는 제1 격리층(133)을 형성한다.
여기서, 제1 마스크리스 건식식각 공정에 의한 제1 유전막의 식각 속도는 제1 격리막의 식각 속도보다 크고, 제2 마스크리스 건식식각 공정에 의한 제1 격리막의 식각 속도는 제1 유전막의 식각 속도보다 크다. 이에 따라, 제1 유전막을 식각할 때 제1 격리막이 과도하게 식각되는 것을 피하고, 제1 격리막을 식각할 때 제1 유전막이 과도하게 식각되는 것을 피함으로써, 식각 공정의 식각 정밀도를 확보하여 제1 유전층(142)및 제1 격리층(133)의 두께 정밀도를 확보하도록 한다.
도 7을 참조하면, 제2 유전층(15)을 형성한다.
본 실시예에서, 제1 격리층(133)을 형성한 후, 제1 유전층(142)에 의해 노출된 제1 격리층(133)의 측벽에 제2 유전층(15)을 형성하며, 제2 유전층(15)은 제1 격리층(133)보다 높은 경도를 갖는 물질로 이루어진다. 이로써, 상대적으로 낮은 경도의 제1 격리층(133)을 지지함으로써, 제1 격리층(133)의 붕괴를 방지하여 제1 격리층(133)의 격리 효과를 확보한다.
본 실시예에서, 비트라인 구조물(12)의 상단부 및 측벽에 제1 유전막(141)을 형성하고, 마스크리스 건식식각 공정을 이용하여 제1 유전층(142)을 형성하며, 제1 유전층(142)은 제1 격리막(132)을 식각할 때 마스크로 사용될 수 있으므로, 제1 격리막(132)을 식각 가공하여 기설정된 두께를 갖는 제1 격리층(133)을 형성하는 과정에서 마스크를 별도로 형성하지 않아도 되어 반도체 구조물의 제조 비용을 절감할 수 있다.
본 출원의 다른 실시예는 초기 격리막이 실리콘으로 이루어진 것을 제외하고는 이전 실시예와 동일한 반도체 구조물의 제조방법을 더 제공한다. 이하, 도 8 및 도 9를 참조하여 상세히 설명한다. 도 8 내지 도 9는 본 출원의 다른 실시예에서 제공되는 반도체 구조물의 제조방법의 각 단계에 따른 단면 구조를 개략적으로 나타내는 도면이다. 이전 실시예에 따른 제조방법과 동일하거나 대응하는 단계는 이전 실시예의 설명을 참조할 수 있으며, 이에 대한 설명은 생략한다.
도 8을 참조하면, 초기 격리막(231)은 실리콘을 포함하는 물질로 이루어지며, 실리콘과 일반적인 유전 물질(예: 질화규소) 사이는 상대적으로 큰 에칭 선택비를 가지므로 식각 공정의 식각 정밀도를 향상시킨다. 또한, 실리콘은 산화 처리 후 이산화규소가 생성될 수 있으며, 이산화규소의 유전 상수는 약 3.9로 통상의 유전물질인 질화규소보다 작다(질화규소의 유전 상수는 약 7임). 이로써, 인접한 금속층(223) 사이의 격리 효과를 향상시키고 인접한 비트라인 구조물(미도시) 사이의 기생 커패시턴스를 감소시킨다.
여기서, 실리콘은 단결정 실리콘 또는 다결정 실리콘을 포함한다.
도 9를 참조하면, 제1 격리층(233)이 형성된 후, 제1 격리층(233)은 습식산화 공정을 거치며, 습식산화 공정에 의해 형성된 이산화규소는 내부에 미세한 기공을 가지고, 기공 내 공기의 유전 상수는 약 1로 이산화규소의 유전 상수보다 훨씬 작다. 이로써, 제1 격리층(233)의 격리 효과를 향상시킨다.
다른 실시예에서, 제1 격리층은 건식산화 공정에 의해 산화처리된다.
본 실시예에서, 실리콘으로 이루어진 초기 격리막(231)을 미리 형성함으로써, 제1 격리막과 제1 유전막 사이의 에칭 선택비를 향상시켜 식각 공정의 식각 정밀도를 개선하여 제1 격리층의 치수 정밀도를 확보한다.
또한, 본 출원의 실시예는 상술한 임의의 방법에 의해 제조될 수 있는 반도체 구조물을 더 제공한다.
도 7을 참조하면, 본 실시예에서, 반도체 구조물은 기판(11) 및 기판(11) 상에 개별적으로 배치된 복수의 비트라인 구조물(12); 비트라인 구조물(12)의 측벽에 위치하는 제1 격리층(133); 및 비트라인 구조물(12)의 측벽에 위치하는 동시에 제1 격리층(133)의 바로 위에 위치하는 제1 유전층(142)을 포함하되, 비트라인 구조물(12)은 내부에 금속층(123)을 구비하고, 금속층(123)의 상단면은 비트라인 구조물(12)의 상단면보다 낮으며, 제1 격리층(133)의 상단면은 금속층(123)의 상단면보다 높으며 비트라인 구조물(12)의 상단면보다 낮다.
이하, 첨부된 도면을 참조하여 본 출원에 따른 반도체 구조물에 대하여 상세히 설명한다.
본 실시예에서, 제1 격리층(133)은 제1 유전층(142)보다 작은 유전 상수를 갖는 물질로 이루어진다. 이로써, 제1 격리층(133)의 격리 효과를 향상시킨다.
본 실시예에서, 제1 격리층(133)은 이산화규소를 포함하는 물질로 이루어지며, 이산화규소의 유전 상수는 약 3.9이고, 제1 유전층(142)은 질화규소를 포함하는 물질로 이루어지며, 질화규소의 유전 상수는 약 7이다.
본 실시예에서, 반도체 구조물은 제2 유전층(15)을 더 포함하고, 제2 유전층(15)은 제1 유전층(142)에 의해 노출된 제1 격리층(133)의 측벽에 위치하며, 제2 유전층(15)은 제1 격리층(133)보다 높은 경도를 갖는 물질로 이루어진다.
본 실시예에서, 제1 유전층(142)은 제1 격리층(133)의 형성에서 마스크로 기능할 수 있어, 제1 격리층(133)의 두께 정밀도를 향상시켜 제1 격리층(133)의 격리 효과를 향상시킨다.
상술한 실시예는 본 출원을 구현하기 위한 구체적인 예시로, 실제 적용에 있어서 본 출원의 범위 및 사상을 벗어나지 않는 범위에서 형태 및 세부사항에 대한 다양한 변경이 이루어질 수 있음을 당업자는 이해할 것이다. 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 출원의 사상 및 범위를 벗어나지 않고 변경 및 수정을 핼할 수 있으므로, 본 출원의 보호 범위는 특허청구의 범위에 의해 정의된다.

Claims (14)

  1. 기판 및 상기 기판 상에 개별적으로 배치된 복수의 비트라인 구조물을 준비하는 단계로서, 상기 비트라인 구조물은 내부에 금속층을 구비하고, 상기 금속층의 상단면은 상기 비트라인 구조물의 상단면보다 낮은 단계;
    인접한 상기 비트라인 구조물 사이에 충진되는 제1 격리막을 형성하는 단계로서, 상기 제1 격리막의 상단면은 상기 금속층의 상단면보다 높으며 상기 비트라인 구조물의 상단면보다 낮은 단계;
    상기 비트라인 구조물의 상단부 및 측벽과 상기 제1 격리막의 상단면에 제1 유전막을 형성하는 단계; 및
    마스크리스 건식식각 공정을 이용하여, 상기 비트라인 구조물의 상단부 및 상기 제1 격리막의 상단면에 위치하는 상기 제1 유전막을 식각하여 제거함으로써 제1 유전층을 형성하고, 상기 제1 유전층이 노출한 상기 제1 격리막을 식각하여 제거함으로써 상기 제1 유전층의 바로 아래에 위치하는 제1 격리층을 형성하는 단계를 포함하는, 반도체 구조물의 제조방법.
  2. 제1항에 있어서,
    상기 제1 격리층을 구성하는 물질의 유전 상수는 상기 제1 유전층을 구성하는 물질의 유전 상수보다 작은 것인, 반도체 구조물의 제조방법.
  3. 제2항에 있어서,
    상기 제1 격리층은 이산화규소를 포함하는 물질로 이루어지고, 상기 제1 격리층을 형성하는 전구체 가스는 에틸실리케이트 및 오존을 포함하는 것인, 반도체 구조물의 제조방법.
  4. 제3항에 있어서,
    상기 제1 격리막은 화학기상 증착법에 의해 형성되고, 상기 제1 유전막은 원자층 증착법에 의해 형성되는 것인, 반도체 구조물의 제조방법.
  5. 제1항에 있어서,
    상기 제1 격리층은 실리콘을 포함하는 물질로 이루어지고;
    상기 제1 격리층을 형성한 후, 상기 제1 격리층을 산화처리하여 이산화규소를 생성시키는 것인, 반도체 구조물의 제조방법.
  6. 제5항에 있어서,
    상기 제1 격리층을 형성한 후, 상기 제1 유전층에 의해 노출된 상기 제1 격리층의 측벽에 제2 유전층을 형성하는 단계를 더 포함하며,
    상기 제2 유전층을 구성하는 물질의 경도는 상기 제1 격리층을 구성하는 물질의 경도보다 높은 것인, 반도체 구조물의 제조방법.
  7. 제1항에 있어서,
    상기 제1 격리층 및 상기 제1 유전층을 형성하는 단계는,
    제1 마스크리스 건식식각 공정을 이용하여 상기 제1 유전층을 형성하는 단계로서, 상기 제1 마스크리스 건식식각 공정에 의한 상기 제1 유전막의 식각 속도는 상기 제1 격리막의 식각 속도보다 큰 단계; 및
    제2 마스크리스 건식식각 공정을 이용하여 상기 제1 격리층을 형성하는 단계로서, 상기 제2 마스크리스 건식식각 공정에 의한 상기 제1 격리막의 식각 속도는 상기 제1 유전막의 식각 속도보다 큰 단계를 포함하는 것인, 반도체 구조물의 제조방법.
  8. 제7항에 있어서,
    상기 제1 격리막은 상기 비트라인 구조물의 측벽에 위치하며 기설정된 두께를 갖는 제1 영역, 및 상기 제1 영역 사이에 위치하는 제2 영역을 포함하고,
    상기 제2 마스크리스 건식식각 공정을 수행하기 전에, 상기 제1 영역 또는 상기 제2 영역에 이온도핑 공정을 수행하며, 상기 이온도핑 공정은 상기 제2 영역이 상기 제1 영역보다 빠른 식각 속도를 갖도록 하는 것인, 반도체 구조물의 제조방법.
  9. 제7항에 있어서,
    상기의 인접한 상기 비트라인 구조물 사이에 충진되는 제1 격리막을 형성하는 단계는,
    인접한 상기 비트라인 구조물 사이를 채우는 초기 격리막을 형성하는 단계;
    상기 초기 격리막의 상단면과 상기 비트라인 구조물의 상단면이 동일한 평면에 있도록 평탄화 공정을 수행하는 단계; 및
    일부 두께만큼 제거되도록 상기 초기 격리막을 식각하여 상기 제1 격리막을 형성하는 단계를 포함하는 것인, 반도체 구조물의 제조방법.
  10. 제1항에 있어서,
    상기 제1 격리막의 상단면과 상기 비트라인 구조물의 상단면 사이의 높이차는 50 nm 내지 100 nm인, 반도체 구조물의 제조방법.
  11. 기판 및 상기 기판 상에 개별적으로 배치된 복수의 비트라인 구조물;
    상기 비트라인 구조물의 측벽에 위치하는 제1 격리층; 및
    상기 비트라인 구조물의 측벽에 위치하는 동시에 상기 제1 격리층의 바로 위에 위치하는 제1 유전층을 포함하되,
    상기 비트라인 구조물은 내부에 금속층을 구비하고, 상기 금속층의 상단면은 상기 비트라인 구조물의 상단면보다 낮으며,
    상기 제1 격리층의 상단면은 상기 금속층의 상단면보다 높으며 상기 비트라인 구조물의 상단면보다 낮은, 반도체 구조물.
  12. 제11항에 있어서,
    상기 제1 격리층을 구성하는 물질의 유전 상수는 상기 제1 유전층을 구성하는 물질의 유전 상수보다 작은 것인, 반도체 구조물.
  13. 제12항에 있어서,
    상기 제1 격리층은 이산화규소를 포함하는 물질로 이루어지는 것인, 반도체 구조물.
  14. 제11항에 있어서,
    상기 제1 유전층에 의해 노출된 상기 제1 격리층의 측벽에 위치하는 제2 유전층을 더 포함하며,
    상기 제2 유전층을 구성하는 물질의 경도는 상기 제1 격리층을 구성하는 물질의 경도보다 높은 것인, 반도체 구조물.
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