CN116193856B - 半导体结构及其制备方法 - Google Patents

Abstract

本公开涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法，半导体结构包括衬底以及位于衬底内的若干个字线结构；衬底包括由隔离结构限定的多个间隔分布的有源区，有源区包括沿第一方向延伸的基础有源区，以及位于基础有源区上且与其接触连接的有源柱；字线结构沿第二方向延伸，且字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状；其中，一基础有源区与两条字线结构相交且接触连接三个有源柱；三个有源柱中的第一个有源柱位于两条字线结构之间，另外两个有源柱分别位于两条字线结构远离第一个有源柱的相对两侧。至少能够提升沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

Description

半导体结构及其制备方法

技术领域

本申请涉及集成电路设计及制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着集成电路制造工艺的不断发展，为了在同等面积下形成更多的器件，半导体器件的集成度不断提高，器件的技术节点随之不断减小。为了在更小的面积内增大沟道长度，通常采用埋入式字线（Buried Wordline)结构。

然而，随着半导体器件尺寸的进一步减小，当沟道长度降低到十纳米级别时，传统技术的埋入式字线结构可能存在短沟道效应，阈值电压随着沟道长度降低而降低，器件的漏电流增大，可能导致源漏穿通器件失效，从而使得半导体器件的可靠性及稳定性降低。

发明内容

基于此，本公开提供一种半导体结构及其制备方法，至少能够提升沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

根据一些实施例，本公开的一方面提供一种半导体结构，包括衬底以及位于衬底内的若干个字线结构；衬底包括由隔离结构限定的多个间隔分布的有源区，有源区包括沿第一方向延伸的基础有源区，以及位于基础有源区上且与其接触连接的有源柱；字线结构沿第二方向延伸，且字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状；第一方向与第二方向相交；其中，一基础有源区与两条字线结构相交，且接触连接三个有源柱；三个有源柱中的第一个有源柱位于两条字线结构之间，另外两个有源柱分别位于两条字线结构远离第一个有源柱的相对两侧。

在上述实施例的半导体结构中，由于字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状，从而能够在不增加器件占用的面积、并且保证高集成度的前提下，提升沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

在一些实施例中，字线结构包括导电层，导电层包括沿第三方向依次交替叠置的第一子导电段及第二子导电段；第三方向垂直分别于第一方向和第二方向；在字线结构沿第一方向的纵截面中，第一子导电段的长度与第二子导电段的长度不同。

在一些实施例中，在字线结构沿第一方向的纵截面中，第一子导电段沿第三方向的长度大于第二子导电段沿第三方向的长度，且第一子导电段沿第一方向的宽度大于第二子导电段沿第一方向的宽度；或在字线结构沿第一方向的纵截面中，第一子导电段沿第三方向的长度小于第二子导电段沿第三方向的长度，且第一子导电段沿第一方向的宽度小于第二子导电段沿第一方向的宽度。

在一些实施例中，至少部分相邻的第一子导电段和第二子导电段为一体成型结构。

在一些实施例中，字线结构还包括栅介质层和盖层，盖层覆盖导电层，栅介质层至少位于导电层和有源区之间。

在一些实施例中，第一方向与第二方向的夹角为15°-75°。

根据一些实施例，本公开的另一方面提供一种存储器，包括上述实施例中任一项的半导体结构，位线结构，以及至少两个电容器；位线结构形成于衬底上，与三个有源柱中的第一个有源柱电连接；电容器形成于衬底上，分别与三个有源柱中的另外两个有源柱电连接。

在上述实施例的存储器中，由于存储器包括上述实施例中任一项的半导体结构，而半导体结构中的字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状，从而能够在不增加存储器占用的面积、并且保证高集成度的前提下，提升沟道的有效长度，有效降低存储器的漏电流，抑制短沟道效应，从而提高存储器的可靠性及稳定性，并且确保电容器的存储可靠性。

根据一些实施例，本公开的再一方面提供一种半导体结构制备方法，包括：提供初始衬底，初始衬底内形成有由第一隔离结构限定的阵列排布的多个初始有源区，初始有源区沿第一方向延伸；于初始衬底上形成牺牲层，牺牲层内形成有若干个沿第二方向延伸的字线沟槽，字线沟槽暴露出部分初始衬底，字线沟槽在平行于第一方向的纵截面中的侧壁曲线为波浪状；一初始有源区与两个字线沟槽相交；第一方向与第二方向相交；于字线沟槽内形成字线结构，并将牺牲层替换为中间有源层；于中间有源层内形成第二隔离结构，以得到衬底，第二隔离结构与其下方的第一隔离结构接触，第二隔离结构与第一隔离结构构成隔离结构；剩余的中间有源层形成多个有源柱，初始有源区构成基础有源区，基础有源区与其接触连接的有源柱形成有源区；一基础有源区接触连接三个有源柱，三个有源柱中的第一个有源柱位于两条字线结构之间，另外两个有源柱分别位于两条字线结构远离第一个有源柱的相对两侧。

在上述实施例的半导体结构制备方法中，由于字线沟槽内形成的字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状，从而能够在不增加器件占用的面积、并且保证高集成度的前提下，提升沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

在一些实施例中，于初始衬底上形成牺牲层，包括：于初始衬底上形成第一层叠结构，第一层叠结构包括沿第三方向交替层叠的第一牺牲材料层及第二牺牲材料层，第三方向分别垂直于第一方向和第二方向；于第一层叠结构内形成初始字线沟槽，初始字线沟槽暴露出部分初始衬底；选择性刻蚀初始字线沟槽暴露的第一牺牲材料层或第二牺牲材料层，以得到字线沟槽；剩余的第一牺牲材料层以及剩余的第二牺牲材料层构成牺牲层。

在一些实施例中，于字线沟槽内形成字线结构，包括：于字线沟槽的底面及侧壁形成栅介质层；于字线沟槽内形成导电层，导电层部分覆盖栅介质层；于导电层顶面形成盖层，盖层部分覆盖栅介质层且覆盖导电层；栅介质层、导电层及盖层构成字线结构。

在一些实施例中，于导电层顶面形成盖层之前或之后，将牺牲层替换为中间有源层，包括：去除牺牲层，直至暴露出初始有源区；于初始有源区上形成中间有源层。

在一些实施例中，于初始有源区上形成中间有源层，包括：至少于栅介质层的表面形成晶种层；基于晶种层外延形成半导体材料层，半导体材料层构成中间有源层。

在一些实施例中，于中间有源层内形成第二隔离结构，包括：刻蚀中间有源层，以形成定义多个有源柱的多个凹槽，凹槽至少暴露部分第一隔离结构；剩余的中间有源层形成为多个有源柱；于多个凹槽内形成第二隔离结构。

根据一些实施例，本公开的又一方面提供半导体结构制备方法，包括：提供初始衬底，初始衬底内形成有由第一隔离结构限定的阵列排布的多个初始有源区，初始有源区沿第一方向延伸；于初始衬底上形成若干个沿第二方向延伸的伪字线结构，以及定义伪字线结构的若干个伪字线沟槽，伪字线沟槽暴露部分初始衬底，伪字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状；一初始有源区与两个伪字线结构相交；第一方向与第二方向相交；于伪字线沟槽内形成中间有源层；于中间有源层内形成第二隔离结构，并将伪字线结构替换为字线结构，以得到衬底，第二隔离结构与其下方的第一隔离结构接触，第二隔离结构与第一隔离结构构成隔离结构；剩余的中间有源层形成为多个有源柱，初始有源区构成基础有源区，基础有源区与其接触连接的有源柱构成有源区；一基础有源区接触连接三个有源柱，三个有源柱中的第一个有源柱位于两条字线结构之间，另外两个有源柱分别位于两条字线结构远离第一个有源柱的相对两侧。

在上述实施例的半导体结构制备方法中，由于伪字线结构在平行于第一方向的纵截面中的侧壁曲线为波浪状，伪字线结构替换为字线结构之后，字线结构在平行于第一方向的纵截面中的侧壁曲线即为波浪状，从而能够在不增加器件占用的面积、并且保证高集成度的前提下，提升沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

在一些实施例中，于初始衬底上形成若干个沿第二方向延伸的伪字线结构，以及定义伪字线结构的若干个伪字线沟槽，包括：于初始衬底上形成第二层叠结构，第二层叠结构包括沿第三方向交替层叠的第一介质材料层及第二介质材料层，第三方向分别垂直于第一方向和第二方向；于第二层叠结构内形成若干个初始沟槽，以定义出若干个初始伪字线结构；选择性刻蚀初始沟槽暴露的初始伪字线结构中的第一介质材料层或第二介质材料层，以得到伪字线沟槽和伪字线结构。

在一些实施例中，于伪字线沟槽内形成中间有源层，包括：至少于伪字线结构的外侧壁形成晶种层；基于晶种层外延形成半导体材料层，半导体材料层构成中间有源层。

在一些实施例中，于中间有源层内形成第二隔离结构，包括：刻蚀中间有源层，以形成定义多个有源柱的多个凹槽，凹槽至少暴露部分第一隔离结构；剩余的中间有源层形成为多个有源柱；于多个凹槽内形成第二隔离结构。

在一些实施例中，将伪字线结构替换为字线结构，包括：去除伪字线结构，得到字线沟槽；于字线沟槽的底面及侧壁形成栅介质层；于字线沟槽内沿第三方向依次形成层叠的导电层与盖层，导电层部分覆盖栅介质层，盖层部分覆盖栅介质层且覆盖导电层；栅介质层、导电层及盖层构成字线结构。

附图说明

为了更清楚地说明本公开实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开一实施例中一种半导体结构的截面图示意图；

图2a为本公开又一实施例中一种半导体结构的俯视图示意图；

图2b为图2a所示结构沿OX方向在AA’面的纵截面示意图；

图3为本公开一实施例中一种存储器的结构示意图；

图4为本公开一实施例中一种半导体结构制备方法的流程示意图；

图5为本公开一实施例中半导体结构制备方法中步骤S11及/或步骤S12中提供初始衬底的截面结构示意图；

图6为本公开一实施例中半导体结构制备方法中步骤S211中形成第一层叠结构的截面结构示意图；

图7为本公开一实施例中半导体结构制备方法中步骤S2111中基于图6所示的结构形成初始字线沟槽的截面结构示意图；

图8为本公开一实施例中半导体结构制备方法中步骤S2112中基于图7所示的结构形成字线沟槽的截面结构示意图；

图9为本公开一实施例中半导体结构制备方法中步骤S311中基于图8所示的结构形成栅介质层的截面结构示意图；

图10为本公开一实施例中半导体结构制备方法中步骤S312中基于图9所示的结构形成导电层的截面结构示意图；

图11为本公开一实施例中半导体结构制备方法中步骤S314中基于图10所示的结构去除牺牲层的截面结构示意图；

图12为本公开一实施例中半导体结构制备方法中步骤S3151中基于图11所示的结构形成晶种层的截面结构示意图；

图13为本公开一实施例中半导体结构制备方法中步骤S3152中基于图12所示的结构形成中间有源层的截面结构示意图；

图14为本公开一实施例中半导体结构制备方法中步骤S411中基于图13所示的结构形成有源柱的截面结构示意图；

图15为本公开一实施例中半导体结构制备方法中步骤S412中基于图14所示的结构形成第二隔离结构的截面结构示意图；

图16为本公开一实施例中半导体结构制备方法中步骤S313中基于图15所示的结构形成盖层的截面结构示意图；

图17为本公开另一实施例中半导体结构制备方法中步骤S2112中基于图7所示的结构形成字线沟槽的截面结构示意图；

图18为本公开一实施例中半导体结构制备方法中基于图17所示的结构形成字线结构的截面结构示意图；

图19为本公开又一实施例中一种半导体结构制备方法的流程示意图；

图20为本公开一实施例中半导体结构制备方法中步骤S221中形成第二层叠结构的截面结构示意图；

图21为本公开一实施例中半导体结构制备方法中步骤S2221中基于图20所示的结构形成初始伪字线结构的截面结构示意图；

图22为本公开一实施例中半导体结构制备方法中步骤S2222中基于图21所示的结构形成伪字线沟槽的截面结构示意图；

图23为本公开一实施例中半导体结构制备方法中步骤S321中基于图22所示的结构形成晶种层的截面结构示意图；

图24为本公开一实施例中半导体结构制备方法中步骤S322中基于图23所示的结构形成中间有源层的截面结构示意图；

图25为本公开一实施例中半导体结构制备方法中步骤S4223中基于图25所示的结构形成字线沟槽的截面结构示意图；

图26为本公开一实施例中半导体结构制备方法中步骤S4211中基于图25所示的结构形成有源柱的截面结构示意图；

图27为本公开一实施例中半导体结构制备方法中步骤S4212中基于图26所示的结构形成第二隔离结构的截面结构示意图；

图28为本公开一实施例中半导体结构制备方法中步骤S4224中基于图27所示的结构形成栅介质层的截面结构示意图；

图29为本公开一实施例中半导体结构制备方法中步骤S4225中基于图28所示的结构形成导电层与盖层的截面结构示意图。

附图标记说明：

1、衬底；101、初始衬底；11、隔离结构；110、第一隔离结构；120、第二隔离结构；121、凹槽；2、有源区；210、初始有源区；220、中间有源层；221、晶种层；222、半导体材料层；201、基础有源区；202、有源柱；3、字线结构；301、字线沟槽；302、初始字线沟槽；31、导电层；311、第一子导电段；312、第二子导电段；32、栅介质层；320、初始栅介质层；33、盖层；4、牺牲层；401、第一层叠结构；41、第一牺牲层；411、第一牺牲材料层；42、第二牺牲层；412、第二牺牲材料层；5、伪字线结构；51、第一介质层；52、第二介质层；510、伪字线沟槽；511、初始沟槽；520、初始伪字线结构；53、第二层叠结构；531、第一介质材料层；532、第二介质材料层；6、位线结构；7、电容器。

具体实施方式

为了便于理解本公开，下面将参照相关附图对本公开进行更全面的描述。附图中给出了本公开的首选实施例。但是，本公开可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本公开的公开内容更加透彻全面。

除非另有定义，本文所使用的所有的技术和科学术语与属于本公开的技术领域的技术人员通常理解的含义相同。本文中在本公开的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本公开。

本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。在使用本文中描述的“包括”、“具有”、和“包含”的情况下，除非使用了明确的限定用语，例如“仅”、“由……组成”等，否则还可以添加另一部件。除非相反地提及，否则单数形式的术语可以包括复数形式，并不能理解为其数量为一个。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。

在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。

这里参考作为本公开的理想实施例(和中间结构)的示意图的横截面图来描述发明的实施例，这样可以预期由于例如制造技术和/或容差导致的所示形状的变化。因此，本公开的实施例不应当局限于在此所示的区的特定形状，而是包括由于例如制造技术导致的形状偏差。图中显示的区实质上是示意性的，它们的形状并不表示器件的区的实际形状，且并不限定本公开的范围。

请参考图1，根据摩尔定律，随着半导体器件结构优化与工艺微缩的发展，半导体器件集成度随之增加。为了在同等面积下形成更多的器件，半导体器件的集成度不断提高，器件的技术节点不断减小。为了在更小的面积内增大沟道长度，通常采用埋入式字线结构。如图1所示，埋入式字线结构3位于衬底1的沟槽中，埋入式字线结构包括导电层31、栅介质层32和盖层33。然而，随着半导体器件尺寸的进一步减小，当沟道长度降低到十纳米级别时，传统技术的埋入式字线结构3中缓变沟道的近似不再成立，二维电势分布会导致阈值电压随沟道长度的缩短而下降，亚阈值特征的降级以及由于隧穿穿透效应而使电流饱和失效，在沟道中出现二维电势分布以及高电场等不同于长沟道的现象，该现象统称为短沟道效应。由于阈值电压随着沟道长度降低而降低，器件的漏电流增大，可能导致源漏穿通器件失效，从而使得半导体器件的可靠性及稳定性降低。

本公开旨在提供一种半导体结构及其制备方法，至少能够提升沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

请参考图2a及图2b，在一些实施例中，提供了一种半导体结构，半导体结构包括衬底1以及位于衬底1内的若干个字线结构3；衬底1包括由隔离结构11限定的多个间隔分布的有源区2，有源区2包括沿第一方向延伸的基础有源区201，以及位于基础有源区201上且与其接触连接的有源柱202；字线结构3沿第二方向延伸，且字线结构3在平行于第一方向的纵截面中的侧壁曲线为波浪状；第一方向与第二方向相交；其中，一基础有源区201与两条字线结构3相交，且接触连接三个有源柱202；三个有源柱202中的第一个有源柱202位于两条字线结构3之间，另外两个有源柱202分别位于两条字线结构3远离第一个有源柱202的相对两侧。在一些实施例中，字线结构3在垂直于OXY平面的任一纵截面中的侧壁曲线可以均为波浪状。

请继续参考图2a及图2b，第一方向与第二方向均平行于衬底1；第一方向为基础有源区201的延伸方向，即OX方向；第二方向为字线结构3的延伸方向，即图2a中所示的OY方向，下文不再赘述。图2a示出了半导体结构俯视图的示意图，可以对字线结构3、衬底1内的基础有源区201及隔离结构11的结构关系进行清楚示意。如图2a所示，衬底1包括由隔离结构11限定的多个间隔分布的有源区2，有源区2包括沿第一方向延伸的基础有源区201以及其上的有源柱202，有源柱202通过外延工艺形成；字线结构3沿第二方向延伸；一基础有源区201与两条字线结构3相交；三个有源柱202中的第一个有源柱202-1位于两条字线结构3之间，另外两个有源柱202-2和有源柱202-3分别位于两条字线结构3远离第一个有源柱202-1的相对两侧。图2b示出了半导体结构纵截面的结构示意图，可以清楚示出字线结构3的侧壁曲线为波浪状；以及有源柱202位于基础有源区201上且与其接触连接。

请继续参考图2a及图2b，在一些实施例中，第一方向与第二方向的夹角α为15°-75°，例如，第一方向与第二方向的夹角α为15°、30°、45°、60°或75°等。

请继续参考图2a及图2b，在上述实施例的半导体结构中，由于字线结构3在平行于第一方向的纵截面中的侧壁曲线为波浪状，从而能够在不增加器件占用的面积、并且保证高集成度的前提下，提升字线结构3对应的沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。

请继续参考图2a及图2b，示例地，衬底1可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。衬底1可以为单层结构，也可以为多层结构。例如，衬底1可以是诸如硅（Si）衬底1、硅锗（SiGe）衬底1、硅锗碳（SiGeC）衬底1、碳化硅（SiC）衬底1、砷化镓（GaAs）衬底1、砷化铟（InAs）衬底1、磷化铟（InP）衬底1或其它的III/V半导体衬底1或II/VI半导体衬底1。或者，还例如，衬底1可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底1等。

请参考图2b，在一些实施例中，字线结构3包括导电层31，导电层31包括沿第三方向依次交替叠置的第一子导电段311及第二子导电段312；第三方向垂直分别于第一方向和第二方向；第三方向为衬底1的厚度方向，即OZ方向；在字线结构3沿第一方向的纵截面中，第一子导电段311的长度与第二子导电段312的长度不同，实现字线结构3的侧壁曲线在平行于第一方向的纵截面中为波浪状，从而提升字线结构3对应的沟道的有效长度。

请继续参考图2b，在一些实施例中，导电层31的材料可以包括金属、金属化合物、多晶硅或其任意组合。示例地，导电层31的材料可以选自钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛、多晶硅或其任意组合。

请继续参考图2b，在一些实施例中，在字线结构3沿第一方向的纵截面中，第一子导电段311沿第三方向的长度大于第二子导电段312沿第三方向的长度，且第一子导电段311沿第一方向的宽度大于第二子导电段312沿第一方向的宽度；或在字线结构3沿第一方向的纵截面中，第一子导电段311沿第三方向的长度小于第二子导电段312沿第三方向的长度，且第一子导电段311沿第一方向的宽度小于第二子导电段312沿第一方向的宽度。首先，通过第一子导电段311沿第一方向的宽度大于第二子导电段312沿第一方向的宽度或第一子导电段311沿第一方向的宽度小于第二子导电段312沿第一方向的宽度，实现在字线结构3沿第一方向的纵截面中，第一子导电段311的长度与第二子导电段312的长度不同；其次，第一子导电段311沿第三方向的长度大于第二子导电段312沿第三方向的长度或第一子导电段311沿第三方向的长度小于第二子导电段312沿第三方向的长度，能够减小形成导电层31的制程工艺的刻蚀量，降低刻蚀难度，减少制程工作量，从而提升作业效率。

请继续参考图2b，在一些实施例中，第二子导电段312沿第三方向的长度L2为第一子导电段311沿第三方向的长度L1的1.1倍至1.5倍，例如，长度L2为长度L1的1.1倍、1.2倍、1.3倍、1.4倍或1.5倍等。并且，第二子导电段312沿第一方向的宽度W2为第一子导电段311沿第一方向的宽度W1的1.1倍至1.5倍，例如，宽度W2为宽度W1的1.1倍、1.2倍、1.3倍、1.4倍或1.5倍等。或者，第一子导电段311沿第三方向的长度L1为第二子导电段312沿第三方向的长度L2的1.1倍至1.5倍，例如，长度L1为长度L2的1.1倍、1.2倍、1.3倍、1.4倍或1.5倍等。并且，第一子导电段311沿第一方向的宽度W1为第二子导电段312沿第一方向的宽度W2的1.1倍至1.5倍，例如，宽度W1为宽度W2的1.1倍、1.2倍、1.3倍、1.4倍或1.5倍等。从而进一步提升沟道长度。

请继续参考图2b，在一些实施例中，至少部分相邻的第一子导电段311和第二子导电段312为一体成型结构，即，至少部分相邻的第一子导电段311和第二子导电段312采用相同材料并通过一次工艺形成，以利于简化半导体结构的生产工艺，提升生产效率。

请继续参考图2b，在一些实施例中，字线结构3还包括栅介质层32和盖层33，盖层33覆盖导电层31，栅介质层32至少位于导电层31和有源区2之间。在一些实施例中，栅介质层32还可以位于盖层33和有源区2之间，可以根据制备方法进行适应性调整。盖层33能够避免导电层31中的导电材料被氧化，降低器件的故障频率。可以理解的是，栅介质层32和盖层33的侧壁曲线在平行于第一方向的纵截面中也可以均为波浪状。

请继续参考图2b，在一些实施例中，栅介质层32可以为高k介电层，例如，其介电常数大于3.9。k指的是介电常数，衡量材料储存电荷能力。按介电常数的高低分为低介电（low-k）材料和高介电（high-k）材料。一般low-k材料介电常数低于3.0；high-k材料是相对于二氧化硅而言，只要介电常数大于二氧化硅的介电常数3.9，一般都称为high-k材料。

示例地，栅介质层32的材料选自氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其任意组合。示例地，盖层33的材料选自氧化硅、氮化硅、氮氧化硅或其任意组合。

请参考图3，根据一些实施例，提供了一种存储器，包括上述实施例中任一项的半导体结构、位线结构6、以及至少两个电容器7；位线结构6形成于衬底1上，与三个有源柱202中的第一个有源柱202电连接；电容器7形成于衬底1上，分别与三个有源柱202中的另外两个有源柱202电连接。

请继续参考图3，在上述实施例的存储器中，由于存储器包括上述实施例中任一项的半导体结构，而半导体结构中的字线结构3在平行于第一方向的纵截面中的侧壁曲线为波浪状，从而能够在不增加存储器占用的面积、并且保证高集成度的前提下，提升字线结构3对应的沟道的有效长度，有效降低存储器的漏电流，抑制短沟道效应，从而提高存储器的可靠性及稳定性，并且确保电容器7的存储可靠性。

可以理解的是，在本公开中，字线结构3的侧壁曲线为波浪状，相应地，至少有源柱202的面向字线结构3的侧壁曲线也为波浪状。

请参考图4至图18，根据一些实施例，提供了一种半导体结构制备方法，包括：

步骤S11：提供初始衬底101，初始衬底101内形成有由第一隔离结构110限定的阵列排布的多个初始有源区210，初始有源区210沿第一方向延伸；

步骤S21：于初始衬底101上形成牺牲层4，牺牲层4内形成有若干个沿第二方向延伸的字线沟槽301，字线沟槽301暴露出部分初始衬底101，字线沟槽301在平行于第一方向的纵截面中的侧壁曲线为波浪状；一初始有源区210与两个字线沟槽301相交；第一方向与第二方向相交；

步骤S31：于字线沟槽301内形成字线结构3，并将牺牲层4替换为中间有源层220；

步骤S41：于中间有源层220内形成第二隔离结构120，以得到衬底1，第二隔离结构120与其下方的第一隔离结构110接触，第二隔离结构120与第一隔离结构110构成隔离结构11；剩余的中间有源层220形成多个有源柱202，初始有源区210构成基础有源区201，基础有源区201与其接触连接的有源柱202形成有源区2；一基础有源区201接触连接三个有源柱202，三个有源柱202中的第一个有源柱202位于两条字线结构3之间，另外两个有源柱202分别位于两条字线结构3远离第一个有源柱202的相对两侧。

请参考图5，示例地，第一方向与第二方向均平行于初始衬底101；第一方向可以为OX方向，第二方向可以为OY方向，下文不再赘述。

请继续参考图5，在步骤S11中，图5示出了初始衬底101结构的示意图，其中，图5中的左图为右图沿第一方向在AA’面的纵截面示意图，图5中的右图清楚地示出了初始衬底101内形成有由第一隔离结构110限定的阵列排布的多个初始有源区210，初始有源区210沿第一方向延伸。

请继续参考图5，示例地，初始衬底101可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。初始衬底101可以为单层结构，也可以为多层结构。例如，初始衬底101可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，初始衬底101可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底等。

请参考图6至图8，在步骤S21中，牺牲层4内形成有若干个沿第二方向延伸的字线沟槽301，字线沟槽301在平行于第一方向的纵截面中的侧壁曲线为波浪状，以利于形成在平行于第一方向的纵截面中的侧壁曲线为波浪状的后续结构。

请参考图8至图14，在步骤S31中，由于字线沟槽301在平行于第一方向的纵截面中的侧壁曲线为波浪状，于字线沟槽301内形成的字线结构3在平行于第一方向的纵截面中的侧壁曲线也为波浪状，从而能够在不增加器件占用的面积、并且保证高集成度的前提下，提升字线结构3对应的沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。在一些实施例中，字线结构3在垂直于OXY平面的任一纵截面中的侧壁曲线可以均为波浪状。

请参考图14至图16，在步骤S41中，一基础有源区201接触连接三个有源柱202，三个有源柱202中的第一个有源柱202-1位于两条字线结构3之间，另外两个有源柱202-2和有源柱202-3分别位于两条字线结构3远离第一个有源柱202-1的相对两侧。第二隔离结构120用于将相邻的有源柱202隔离，第一隔离结构110用于将相邻的基础有源区201隔离，隔离结构11用于将相邻的有源区2隔离。示例地，隔离结构11可以为浅沟槽隔离（Shallow TrenchIsolation，简称STI）。

应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图4的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请参考图5，在一些实施例中，第一方向与第二方向的夹角α为15°-75°，例如，第一方向与第二方向的夹角α为15°、30°、45°、60°或75°等。

请参考图5至图7，在一些实施例中，于初始衬底101上形成牺牲层4，即步骤S21包括：

步骤S211：于初始衬底101上形成第一层叠结构401，第一层叠结构401包括沿第三方向交替层叠的第一牺牲材料层411及第二牺牲材料层412，第三方向分别垂直于第一方向和第二方向；于第一层叠结构401内形成初始字线沟槽302，初始字线沟槽302暴露出部分初始衬底101；

步骤S212：选择性刻蚀初始字线沟槽302暴露的第一牺牲材料层411或第二牺牲材料层412，以得到字线沟槽301；剩余的第一牺牲材料层411以及剩余的第二牺牲材料层412构成牺牲层4。

请参考图5及图6，在步骤S211中，第三方向为初始衬底101的厚度方向，即OZ方向；第一牺牲材料层411与第二牺牲材料层412的材料不同，且二者具有一定的刻蚀选择比。在一些实施例中，第一牺牲材料层411与第二牺牲材料层412的材料可以选自氧化硅、氮化硅、氮氧化硅、碳氧化硅等相互之间具有一定的刻蚀选择比的材料中的任意两种。示例地，当第一牺牲材料层411的材料为氮化硅，第二牺牲材料层412为氧化硅时，二者之间具有良好的刻蚀选择比，以利于形成具有波浪状侧壁的字线沟槽301。

请参考图6及图7，在步骤S211的一些实施例中，于第一层叠结构401内形成初始字线沟槽302包括：

步骤S2111：沿第三方向刻蚀第一层叠结构401直至暴露出初始衬底101，以形成初始字线沟槽302；剩余的第一牺牲材料层411构成第一牺牲层41；剩余的第二牺牲材料层412构成第二牺牲层42。

请参考图7及图8，在一些实施例中，步骤S212包括：

步骤S2112：选择性刻蚀初始字线沟槽302暴露的第一牺牲层41或第二牺牲层42，以得到字线沟槽301；剩余的第一牺牲层41以及剩余的第二牺牲层42构成牺牲层4。

请继续参考7及图8，在步骤S212中，当第一牺牲层41的材料为氮化硅，第二牺牲层42为氧化硅时，具有良好的刻蚀选择比，可以选择性刻蚀第一牺牲层41，以得到波浪状侧壁形貌更好的字线沟槽301。

请参考图8至图14，在一些实施例中，步骤S31中的于字线沟槽301内形成字线结构3，包括：

步骤S311：于字线沟槽301的底面及侧壁形成栅介质层32；

步骤S312：于字线沟槽301内形成导电层31，导电层31部分覆盖栅介质层32；

步骤S313：于导电层31顶面形成盖层33，盖层33部分覆盖栅介质层32且覆盖导电层31；栅介质层32、导电层31及盖层33构成字线结构3。

请参考图8至图10，步骤S311包括：

步骤S311：于字线沟槽301的底面及侧壁、以及牺牲层4的顶面形成初始栅介质层320；

步骤S312：平坦化处理初始栅介质层320直至暴露出牺牲层4的顶面；剩余的初始栅介质层320构成栅介质层32。

请继续参考图8至图10，示例地，可以采用原子层沉积工艺形成栅介质层32，由于原子层沉积工艺在三维复杂表面进行沉积时具有优异的共形性及均匀性，从而能够在字线沟槽301的底面及侧壁形成均匀的栅介质层32，提高台阶覆盖率及保形覆盖性。

请继续参考图8至图10，在一些实施例中，栅介质层32可以为高k介电层，例如，其介电常数大于3.9。k指的是介电常数，衡量材料储存电荷能力。按介电常数的高低分为低介电（low-k）材料和高介电（high-k）材料。一般low-k材料介电常数低于3.0；high-k材料是相对于二氧化硅而言，只要介电常数大于二氧化硅的介电常数3.9，一般都称为high-k材料。栅介质层32的材料选自氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其任意组合。

请参考图10，在步骤S312中，导电层31包括沿第三方向依次交替叠置的第一子导电段311及第二子导电段312；第一子导电段311位于相邻的第一牺牲层41之间，第二子导电段312位于相邻的第二牺牲层42之间，实现第一子导电段311沿第一方向的宽度与第二子导电段312沿第一方向的宽度不同。具体地，在选择性刻蚀第一牺牲层的实施例中，可以实现第一子导电段311沿第一方向的宽度小于第二子导电段312沿第一方向的宽度；请继续参考图10，在一些实施例中，导电层31的材料可以包括金属、金属化合物、多晶硅或其任意组合。示例地，导电层31的材料可以选自钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛、多晶硅或其任意组合。

请参考图10至图13，在一些实施例中，于导电层31顶面形成盖层33之前或之后，步骤S31中的将牺牲层4替换为中间有源层220，包括：

步骤S314：去除牺牲层4，直至暴露出初始有源区210；

步骤S315：于初始有源区210上形成中间有源层220。

请继续参考图10至图13，在于导电层31顶面形成盖层33之前将牺牲层4替换为中间有源层220的实施例中，导电层31的顶面与牺牲层4的顶面基本齐平。

请参考图11及图13，在一些实施例中，于初始有源区210上形成中间有源层220，可以直接基于初始有源区210进行外延生长以得到中间有源层220。

请参考图12及图13，在一些实施例中，于初始有源区210上形成中间有源层220，即步骤S315包括：

步骤S3151：至少于栅介质层32的表面形成晶种层221；

步骤S3152：基于晶种层221外延形成半导体材料层222，半导体材料层222构成中间有源层220。

请继续参考图12及图13，步骤S3152包括：

步骤S31521：基于晶种层221外延形成半导体外延材料层，半导体外延材料层的顶面高于栅介质层32的顶面；

步骤S31522：平坦化处理半导体外延材料层直至暴露出导电层31的顶面；剩余的半导体外延材料层构成半导体材料层222，即中间有源层220。

请参考图14至图16，在一些实施例中，于中间有源层220内形成第二隔离结构120，即步骤S41包括：

步骤S411：刻蚀中间有源层220，以形成定义多个有源柱202的多个凹槽121，凹槽121至少暴露部分第一隔离结构110；剩余的中间有源层220形成为多个有源柱202；

步骤S412：于多个凹槽121内形成第二隔离结构120。

请继续参考图14至图16，在步骤S411中，可以图形化中间有源层220，以定义多个凹槽121，并基于图形化刻蚀中间有源层220。

请继续参考图14至图16，在步骤S412中，第二隔离结构120与其下方的第一隔离结构110接触，第二隔离结构120与第一隔离结构110构成隔离结构11。

请参考图16，在于导电层31顶面形成盖层33之前将牺牲层替换为中间有源层220的实施例中，步骤S313还可以在步骤S41之后执行，即于中间有源层220内形成第二隔离结构120之后，于导电层31顶面形成盖层33（例如，可以回刻蚀部分导电层31，再于剩余的导电层31上形成盖层33），盖层33能够避免导电层31中的导电材料被氧化，降低器件的故障频率。在一些实施例中，盖层33的材料选自氧化硅、氮化硅、氮氧化硅或其任意组合。

请参考图17及图18，在一些实施例中，步骤S2112中，可以选择性刻蚀第二牺牲层42，以实现第一子导电段311沿第一方向的宽度大于第二子导电段312沿第一方向的宽度。

请参考图19至图29，根据一些实施例，提供了另一种半导体结构制备方法，包括：

步骤S12：提供初始衬底101，初始衬底101内形成有由第一隔离结构110限定的阵列排布的多个初始有源区210，初始有源区210沿第一方向延伸；

步骤S22：于初始衬底101上形成若干个沿第二方向延伸的伪字线结构5，以及定义伪字线结构5的若干个伪字线沟槽510，伪字线沟槽510暴露部分初始衬底101，伪字线结构5在平行于第一方向的纵截面中的侧壁曲线为波浪状；一初始有源区210与两个伪字线结构5相交；第一方向与第二方向相交；

步骤S32：于伪字线沟槽510内形成中间有源层220；

步骤S42：于中间有源层220内形成第二隔离结构120，并将伪字线结构5替换为字线结构3，以得到衬底1，第二隔离结构120与其下方的第一隔离结构110接触，第二隔离结构120与第一隔离结构110构成隔离结构11；剩余的中间有源层220形成为多个有源柱202，初始有源区210构成基础有源区201，基础有源区201与其接触连接的有源柱202构成有源区2；一基础有源区201接触连接三个有源柱202，三个有源柱202中的第一个有源柱202-1位于两条字线结构3之间，另外两个有源柱202-2和有源柱202-3分别位于两条字线结构3远离第一个有源柱202-1的相对两侧。

请参考图20，示例地，第一方向与第二方向均平行于初始衬底101；第一方向可以为OX方向，第二方向可以为OY方向，下文不再赘述。

请继续参考图20，示例地，初始衬底101可以采用半导体材料、绝缘材料、导体材料或者它们的材料种类的任意组合构成。初始衬底101可以为单层结构，也可以为多层结构。例如，初始衬底101可以是诸如硅（Si）衬底、硅锗（SiGe）衬底、硅锗碳（SiGeC）衬底、碳化硅（SiC）衬底、砷化镓（GaAs）衬底、砷化铟（InAs）衬底、磷化铟（InP）衬底或其它的III/V半导体衬底或II/VI半导体衬底。或者，还例如，初始衬底101可以是包括诸如Si和SiGe的叠层、Si和SiC的叠层、绝缘体上硅（SOI）或绝缘体上硅锗的层状衬底等。

请参考图20至图22，在步骤S22中，伪字线结构5在平行于第一方向的纵截面中的侧壁曲线为波浪状；以利于形成在平行于第一方向的纵截面中的侧壁曲线为波浪状的后续结构。

请参考图23及图24，在步骤S32中，于伪字线沟槽510内形成中间有源层220时可以采用沉积工艺。

请参考图25至图28，在步骤S42中，第二隔离结构120用于将相邻的有源柱202隔离，第一隔离结构110用于将相邻的基础有源区201隔离，隔离结构11用于将相邻的有源区2隔离。示例地，隔离结构11可以为浅沟槽隔离（Shallow Trench Isolation，简称STI）。由于伪字线结构5在平行于第一方向的纵截面中的侧壁曲线为波浪状，将伪字线结构5替换为字线结构3，所得到的字线结构3在平行于第一方向的纵截面中的侧壁曲线也为波浪状，从而能够在不增加器件占用的面积、并且保证高集成度的前提下，提升字线结构3对应的沟道的有效长度，降低器件的漏电流，抑制短沟道效应，从而提高半导体器件的可靠性及稳定性。在一些实施例中，字线结构3在垂直于OXY平面的任一纵截面中的侧壁曲线可以均为波浪状。

应该理解的是，虽然图19的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，虽然图19的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。

请参考图20，在一些实施例中，第一方向与第二方向的夹角α为15°-75°，例如，第一方向与第二方向的夹角α为15°、30°、45°、60°或75°等。

请参考图20至图22，在一些实施例中，于初始衬底101上形成若干个沿第二方向延伸的伪字线结构5，以及定义伪字线结构5的若干个伪字线沟槽510，即步骤S22包括：

步骤S221：于初始衬底101上形成第二层叠结构53，第二层叠结构53包括沿第三方向交替层叠的第一介质材料层531及第二介质材料层532，第三方向分别垂直于第一方向和第二方向；

步骤S222：于第二层叠结构53内形成若干个初始沟槽511，以定义出若干个初始伪字线结构520；选择性刻蚀初始沟槽511暴露的初始伪字线结构520中的第一介质材料层531或第二介质材料层532，以得到伪字线沟槽510和伪字线结构5。

请参考图20，在步骤S221中，第三方向为初始衬底101的厚度方向，即OZ方向；第一介质材料层531与第二介质材料层532的材料不同，且二者具有一定的刻蚀选择比。在一些实施例中，第一介质材料层531与第二介质材料层532的材料可以选自氧化硅、氮化硅、氮氧化硅、碳氧化硅等相互之间具有一定的刻蚀选择比的材料中的任意两种。示例地，当第一介质材料层531的材料为氮化硅，第二介质材料层532为氧化硅时，二者之间具有良好的刻蚀选择比，以利于形成具有波浪状侧壁的初始沟槽511。

请参考图20至图22，在一些实施例中，步骤S222包括：

步骤S2221：沿第三方向刻蚀第二层叠结构53直至暴露出初始衬底101，以形成若干个初始沟槽511；剩余的第一介质材料层531构成第一介质层51；剩余的第二介质材料层532构成第二介质层52；第一介质层51以及第二介质层52构成初始伪字线结构520；

步骤S2222：选择性刻蚀第一介质层51或第二介质层52，以得到伪字线沟槽510；剩余的第一介质层51以及剩余的第二介质层52构成伪字线结构5。

请继续参考图20至图22，在步骤S212中，当第一介质层51的材料为氮化硅，第二介质层52为氧化硅时，具有良好的刻蚀选择比，可以选择性刻蚀第一介质层51，以得到形貌更好的伪字线沟槽510。

请参考图22及图24，在一些实施例中，于伪字线沟槽510内形成中间有源层220，可以直接基于初始有源区210进行外延生长以得到中间有源层220。

请继续参考图23及图24，在一些实施例中，于伪字线沟槽510内形成中间有源层220，即步骤S32包括：

步骤S321：至少于伪字线结构5的外侧壁形成晶种层221；

步骤S322：基于晶种层221外延形成半导体材料层222，半导体材料层222构成中间有源层220。

请继续参考图23及图24，在步骤S322包括：

步骤S3221：基于晶种层221外延形成半导体外延材料层，半导体外延材料层的顶面高于栅介质层32的顶面；

步骤S3222：平坦化处理半导体外延材料层直至暴露出导电层31的顶面；剩余的半导体外延材料层构成半导体材料层222，即中间有源层220。

请参考图25至图29，在一些实施例中，步骤S42包括：

步骤S421：于中间有源层220内形成第二隔离结构120；第二隔离结构120与其下方的第一隔离结构110接触，第二隔离结构120与第一隔离结构110构成隔离结构11；剩余的中间有源层220形成为多个有源柱202，初始有源区210构成基础有源区201，基础有源区201与其接触连接的有源柱202构成有源区2；

步骤S422：将伪字线结构5替换为字线结构3；一基础有源区201接触连接三个有源柱202，三个有源柱202中的第一个有源柱202位于两条字线结构3之间，另外两个有源柱202分别位于两条字线结构3远离第一个有源柱202的相对两侧。

请继续参考图25至图29，步骤S421可以在步骤S422之前或之后进行，本领域技术人员可以在不付出创造性劳动的前提下，按照实际应用情况对步骤S421、步骤S422的顺序进行适应性调整。

请参考图25至图27，在一些实施例中，于中间有源层220内形成第二隔离结构120，即步骤S421包括：

步骤S4211：刻蚀中间有源层220，以形成定义多个有源柱202的多个凹槽121，凹槽121至少暴露部分第一隔离结构110；剩余的中间有源层220形成为多个有源柱202；

步骤S4212：于多个凹槽内形成第二隔离结构120。

请继续参考图25至图27，在步骤S4211中，可以图形化中间有源层220，以定义多个凹槽121，并基于图形化刻蚀中间有源层220。

请参考图25至图29，在一些实施例中，将伪字线结构5替换为字线结构3，即步骤S422包括：

步骤S4223：去除伪字线结构5，得到字线沟槽301；

步骤S4224：于字线沟槽301的底面及侧壁形成栅介质层32；

步骤S4225：于字线沟槽301内沿第三方向依次形成层叠的导电层31与盖层33，导电层31部分覆盖栅介质层32，盖层33部分覆盖栅介质层32且覆盖导电层31；栅介质层32、导电层31及盖层33构成字线结构3。

请参考图28及图29，在步骤S4224包括：

步骤S42241：于字线沟槽301的底面及侧壁、以及有源柱202的顶面形成初始栅介质层320；

步骤S42242：平坦化处理初始栅介质层320直至暴露出有源柱202的顶面；剩余的初始栅介质层320构成栅介质层32。

请继续参考图28及图29，在步骤S4224中，示例地，可以采用原子层沉积工艺形成栅介质层32，由于原子层沉积工艺在三维复杂表面进行沉积时具有优异的共形性及均匀性，从而能够在字线沟槽301的底面及侧壁形成均匀的栅介质层32，提高台阶覆盖率及保形覆盖性。在一些实施例中，栅介质层32可以为高k介电层，例如，其介电常数大于3.9。k指的是介电常数，衡量材料储存电荷能力。按介电常数的高低分为低介电（low-k）材料和高介电（high-k）材料。一般low-k材料介电常数低于3.0；high-k材料是相对于二氧化硅而言，只要介电常数大于二氧化硅的介电常数3.9，一般都称为high-k材料。栅介质层32的材料选自氧化铝、氧化铪、氮氧化铪、氧化锆、氧化钽、氧化钛、锶钛氧化物或其任意组合。

请参考图29，在步骤S4225中，导电层31包括沿第三方向依次交替叠置的第一子导电段311及第二子导电段312，第一子导电段311的长度与第二子导电段312的长度不同。在一些实施例中，导电层31的材料可以包括金属、金属化合物、多晶硅或其任意组合。示例地，导电层31的材料可以选自钛、钨、钽、钼、钴、铂、钛钨、氮化钨、氮化钛、氮硅化钛、多晶硅或其任意组合。盖层33能够避免导电层31中的导电材料被氧化，降低器件的故障频率。在一些实施例中，盖层33的材料选自氧化硅、氮化硅、氮氧化硅或其任意组合。

请注意，上述实施例仅出于说明性目的而不意味对本公开的限制。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

以上实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。

以上实施例仅表达了本公开的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对公开专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本公开构思的前提下，还可以做出若干变形和改进，这些都属于本公开的保护范围。

Claims (18)

1.一种半导体结构制备方法，其特征在于，包括：

提供初始衬底，所述初始衬底内形成有由第一隔离结构限定的阵列排布的多个初始有源区，所述初始有源区沿第一方向延伸；

于所述初始衬底上形成牺牲层，所述牺牲层内形成有若干个沿第二方向延伸的字线沟槽，所述字线沟槽暴露出部分所述初始衬底，所述字线沟槽在平行于所述第一方向的纵截面中的侧壁曲线为波浪状；一所述初始有源区与两个所述字线沟槽相交；所述第一方向与所述第二方向相交；

于所述字线沟槽内形成字线结构，并将所述牺牲层替换为中间有源层；

于所述中间有源层内形成第二隔离结构，以得到衬底，所述第二隔离结构与其下方的所述第一隔离结构接触，所述第二隔离结构与所述第一隔离结构构成隔离结构；剩余的所述中间有源层形成多个有源柱，所述初始有源区构成基础有源区，所述基础有源区与其接触连接的所述有源柱形成有源区；一所述基础有源区接触连接三个所述有源柱，三个所述有源柱中的第一个有源柱位于两条所述字线结构之间，另外两个所述有源柱分别位于两条所述字线结构远离所述第一个有源柱的相对两侧。

2.根据权利要求1所述的半导体结构制备方法，其特征在于，所述于所述初始衬底上形成牺牲层，包括：

于所述初始衬底上形成第一层叠结构，所述第一层叠结构包括沿第三方向交替层叠的第一牺牲材料层及第二牺牲材料层，所述第三方向分别垂直于所述第一方向和所述第二方向；

于所述第一层叠结构内形成初始字线沟槽，所述初始字线沟槽暴露出部分所述初始衬底；

沿所述第二方向选择性刻蚀所述初始字线沟槽暴露的所述第一牺牲材料层或所述第二牺牲材料层，以得到所述字线沟槽；剩余的所述第一牺牲材料层以及剩余的所述第二牺牲材料层构成所述牺牲层。

3.根据权利要求2所述的半导体结构制备方法，其特征在于，所述于所述字线沟槽内形成字线结构，包括：

于所述字线沟槽的底面及侧壁形成栅介质层；

于所述字线沟槽内形成导电层，所述导电层部分覆盖所述栅介质层；

于所述导电层顶面形成盖层，所述盖层部分覆盖所述栅介质层且覆盖所述导电层；所述栅介质层、所述导电层及所述盖层构成所述字线结构。

4.根据权利要求3所述的半导体结构制备方法，其特征在于，于所述导电层顶面形成盖层之前或之后，将所述牺牲层替换为中间有源层，包括：

去除所述牺牲层，直至暴露出所述初始有源区；

于所述初始有源区上形成所述中间有源层。

5.根据权利要求4所述的半导体结构制备方法，其特征在于，所述于所述初始有源区上形成所述中间有源层，包括：

至少于所述栅介质层的表面形成晶种层；

基于所述晶种层外延形成半导体材料层，所述半导体材料层构成所述中间有源层。

6.根据权利要求1-5任一项所述的半导体结构制备方法，其特征在于，所述于所述中间有源层内形成所述第二隔离结构，包括：

刻蚀所述中间有源层，以形成定义多个所述有源柱的多个凹槽，所述凹槽至少暴露部分所述第一隔离结构；剩余的所述中间有源层形成为多个所述有源柱；

于所述多个凹槽内形成所述第二隔离结构。

7.一种半导体结构制备方法，其特征在于，包括：

提供初始衬底，所述初始衬底内形成有由第一隔离结构限定的阵列排布的多个初始有源区，所述初始有源区沿第一方向延伸；

于所述初始衬底上形成若干个沿第二方向延伸的伪字线结构，以及定义所述伪字线结构的若干个伪字线沟槽，所述伪字线沟槽暴露部分所述初始衬底，所述伪字线结构在平行于所述第一方向的纵截面中的侧壁曲线为波浪状；一所述初始有源区与两个所述伪字线结构相交；所述第一方向与所述第二方向相交；

于所述伪字线沟槽内形成中间有源层；

于所述中间有源层内形成第二隔离结构，并将所述伪字线结构替换为字线结构，以得到衬底，所述第二隔离结构与其下方的所述第一隔离结构接触，所述第二隔离结构与所述第一隔离结构构成隔离结构；剩余的所述中间有源层形成为多个有源柱，所述初始有源区构成基础有源区，所述基础有源区与其接触连接的所述有源柱构成有源区；一所述基础有源区接触连接三个所述有源柱，三个所述有源柱中的第一个有源柱位于两条所述字线结构之间，另外两个所述有源柱分别位于两条所述字线结构远离所述第一个有源柱的相对两侧。

8.根据权利要求7所述的半导体结构制备方法，其特征在于，所述于所述初始衬底上形成若干个沿第二方向延伸的伪字线结构，以及定义所述伪字线结构的若干个伪字线沟槽，包括：

于所述初始衬底上形成第二层叠结构，所述第二层叠结构包括沿第三方向交替层叠的第一介质材料层及第二介质材料层，所述第三方向分别垂直于所述第一方向和所述第二方向；

于所述第二层叠结构内形成若干个初始沟槽，以定义出若干个初始伪字线结构；

选择性刻蚀所述初始沟槽暴露的所述初始伪字线结构中的所述第一介质材料层或所述第二介质材料层，以得到所述伪字线沟槽和所述伪字线结构。

9.根据权利要求8所述的半导体结构制备方法，其特征在于，所述于所述伪字线沟槽内形成中间有源层，包括：

至少于所述伪字线结构的外侧壁形成晶种层；

基于所述晶种层外延形成半导体材料层，所述半导体材料层构成所述中间有源层。

10.根据权利要求7-9任一项所述的半导体结构制备方法，其特征在于，于所述中间有源层内形成第二隔离结构，包括：

刻蚀所述中间有源层，以形成定义多个所述有源柱的多个凹槽，所述凹槽至少暴露部分所述第一隔离结构；剩余的所述中间有源层形成为多个所述有源柱；

于所述多个凹槽内形成所述第二隔离结构。

11.根据权利要求8或9所述的半导体结构制备方法，其特征在于，所述将所述伪字线结构替换为字线结构，包括：

去除所述伪字线结构，得到字线沟槽；

于所述字线沟槽的底面及侧壁形成栅介质层；

于所述字线沟槽内沿所述第三方向依次形成层叠的导电层与盖层，所述导电层部分覆盖所述栅介质层，所述盖层部分覆盖所述栅介质层且覆盖所述导电层；所述栅介质层、所述导电层及所述盖层构成所述字线结构。

12.一种半导体结构，其特征在于，采用如权利要求1-11任一项所述的半导体结构的制备方法制备而成，所述半导体结构包括：

衬底，包括由隔离结构限定的多个间隔分布的有源区，所述有源区包括沿第一方向延伸的基础有源区，以及位于所述基础有源区上且与其接触连接的有源柱；

若干个沿第二方向延伸的字线结构，位于所述衬底内；所述字线结构在平行于所述第一方向的纵截面中的侧壁曲线为波浪状；所述第一方向与所述第二方向相交；

其中，一所述基础有源区与两条所述字线结构相交，且接触连接三个所述有源柱；三个所述有源柱中的第一个有源柱位于两条所述字线结构之间，另外两个所述有源柱分别位于两条所述字线结构远离所述第一个有源柱的相对两侧。

13.根据权利要求12所述的半导体结构，其特征在于，所述字线结构包括导电层，所述导电层包括沿第三方向依次交替叠置的第一子导电段及第二子导电段；所述第三方向垂直分别于所述第一方向和所述第二方向；

在所述字线结构沿所述第一方向的纵截面中，所述第一子导电段的长度与所述第二子导电段的长度不同。

14.根据权利要求13所述的半导体结构，其特征在于，在所述字线结构沿所述第一方向的纵截面中，所述第一子导电段沿所述第三方向的长度大于所述第二子导电段沿所述第三方向的长度，且所述第一子导电段沿所述第一方向的宽度大于所述第二子导电段沿所述第一方向的宽度；或

在所述字线结构沿所述第一方向的纵截面中，所述第一子导电段沿所述第三方向的长度小于所述第二子导电段沿所述第三方向的长度，且所述第一子导电段沿所述第一方向的宽度小于所述第二子导电段沿所述第一方向的宽度。

15.根据权利要求13或14所述的半导体结构，其特征在于，至少部分相邻的所述第一子导电段和所述第二子导电段为一体成型结构。

16.根据权利要求13或14所述的半导体结构，其特征在于，所述字线结构还包括栅介质层和盖层，所述盖层覆盖所述导电层，所述栅介质层至少位于所述导电层和所述有源区之间。

17.根据权利要求12-14任一项所述的半导体结构，其特征在于，所述第一方向与所述第二方向的夹角为15°-75°。

18.一种存储器，其特征在于，包括：

权利要求12-17任一项所述的半导体结构；

位线结构，形成于衬底上，与三个有源柱中的第一个有源柱电连接；以及

至少两个电容器，形成于所述衬底上，分别与所述三个有源柱中的另外两个有源柱电连接。