JP2022074077A - プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法 - Google Patents

プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法 Download PDF

Info

Publication number
JP2022074077A
JP2022074077A JP2021175977A JP2021175977A JP2022074077A JP 2022074077 A JP2022074077 A JP 2022074077A JP 2021175977 A JP2021175977 A JP 2021175977A JP 2021175977 A JP2021175977 A JP 2021175977A JP 2022074077 A JP2022074077 A JP 2022074077A
Authority
JP
Japan
Prior art keywords
layer
substrate
plasma
deposition
upper electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2021175977A
Other languages
English (en)
Other versions
JP7187649B2 (ja
Inventor
聡富 顔
Tsung-Fu Yen
光瑞 張
Kuang-Jui Chang
群賢 蔡
Chun Hsien Tsai
庭鵑 李
Ting Chuan Lee
群榮 蔡
Chun Jung Tsai
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Carbon Nano Technology Corp
Original Assignee
Taiwan Carbon Nano Technology Corp
Taiwan Carbon Nanotube Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Carbon Nano Technology Corp, Taiwan Carbon Nanotube Co Ltd filed Critical Taiwan Carbon Nano Technology Corp
Publication of JP2022074077A publication Critical patent/JP2022074077A/ja
Application granted granted Critical
Publication of JP7187649B2 publication Critical patent/JP7187649B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02697—Forming conducting materials on a substrate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45536—Use of plasma, radiation or electromagnetic fields
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/458—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for supporting substrates in the reaction chamber
    • C23C16/4582—Rigid and flat substrates, e.g. plates or discs
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/50—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges
    • C23C16/505—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges
    • C23C16/509—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating using electric discharges using radio frequency discharges using internal electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32009—Arrangements for generation of plasma specially adapted for examination or treatment of objects, e.g. plasma sources
    • H01J37/32082—Radio frequency generated discharge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
    • H01J37/32—Gas-filled discharge tubes
    • H01J37/32431—Constructional details of the reactor
    • H01J37/32532—Electrodes
    • H01J37/32568—Relative arrangement or disposition of electrodes; moving means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/02274—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition in the presence of a plasma [PECVD]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/687—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches
    • H01L21/68714—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support
    • H01L21/68764—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using mechanical means, e.g. chucks, clamps or pinches the wafers being placed on a susceptor, stage or support characterised by a movable susceptor, stage or support, others than those only rotating on their own vertical axis, e.g. susceptors on a rotating caroussel
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76895—Local interconnects; Local pads, as exemplified by patent document EP0896365
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/20—Positioning, supporting, modifying or maintaining the physical state of objects being observed or treated
    • H01J2237/202—Movement
    • H01J2237/20214—Rotation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2237/00—Discharge tubes exposing object to beam, e.g. for analysis treatment, etching, imaging
    • H01J2237/32—Processing objects by plasma generation
    • H01J2237/33—Processing objects by plasma generation characterised by the type of processing
    • H01J2237/332—Coating
    • H01J2237/3322—Problems associated with coating
    • H01J2237/3323—Problems associated with coating uniformity

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Plasma & Fusion (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Analytical Chemistry (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Electromagnetism (AREA)
  • Ceramic Engineering (AREA)
  • Chemical Vapour Deposition (AREA)
  • Formation Of Insulating Films (AREA)
  • Semiconductor Memories (AREA)
  • Drying Of Semiconductors (AREA)
  • Physical Vapour Deposition (AREA)

Abstract

【課題】プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法を提供する。【解決手段】方法は、第１酸化層がシリコン基板に位置する基板を提供するステップと、誘電体層と導体層とを含むスタッキング層を複数、基板に堆積するステップと、スタッキング層をエッチングしてトレンチを形成させるステップと、プラズマ支援原子層堆積装置を用いて第２酸化層を堆積するステップと、高抵抗層を第２酸化層に堆積するステップと、低抵抗層を高抵抗層に堆積するステップと、を含む。プラズマ支援原子層堆積装置はチャンバと、上部電極と、下部電極と、三次元回転装置とを含む。上部電極は、チャンバの上方に位置し、且つ、第１無線周波数電力装置が接続され、プラズマを生成する。下部電極は、三次元回転装置に設けられ、且つ、第２無線周波数電力装置が接続される。三次元回転装置は、基板を連れて回転させる。【選択図】図７

Description

本発明は堆積装置に関し、特にプラズマ支援原子層堆積装置及びそれを用いる製造方法に関する。
半導体産業は今盛んな発展を迎えている。半導体の設計と材料技術の進歩により半導体デバイスはより小さくて複雑な回路を備えるようになる。半導体デバイスでは単位面積当たりの機能が増えるとサイズが縮小するため、生産効率の向上とコストの削減を両立している。
半導体デバイスの機能は半導体チップの面積によって制限される。半導体技術の進歩により、三次元スタッキング技術を利用して部品の密度を増やす装置も増えている。しかし、三次元スタッキング技術を用いると半導体デバイスの製造がより複雑になるばかりか、半導体デバイスの製造工程の質と安定性が保ちにくくなり、歩留まりの方にも影響がある。三次元集積回路の半導体チップには構造と工程の高度化が求められる。従来の三次元半導体の製造工程にはなおも多くの問題があるため、半導体チップの電気的及び機械的特性に影響がある。したがって、半導体デバイスの製造工程にとっては、適切な改善を行って工程の質と安定性を向上させることが早急に解決すべき課題である。
本発明は、堆積フィルムの均一性を大幅に向上させるプラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法を提供する。
本発明はまた、堆積フィルムの均一性を大幅に向上させるプラズマ支援原子層堆積装置を提供する。
本発明のプラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法は、基板を提供するステップであって、当該基板はシリコン基板と第１酸化層とを含み、当該第１酸化層は当該シリコン基板に位置するステップと、複数のスタッキング層を当該基板に堆積するステップであって、各当該スタッキング層は誘電体層と導体層とを含むステップと、パターン化されたフォトレジスト層によって当該複数のスタッキング層をエッチングして、当該複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、当該トレンチの底部に当該第１酸化層が露出するステップと、プラズマ支援原子層堆積（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＥＡＬＤ）装置を用いて第２酸化層を当該複数のスタッキング層及び当該少なくとも１つのトレンチに堆積するステップであって、当該プラズマ支援原子層堆積装置はチャンバと、上部電極と、下部電極と、三次元回転装置とを含み、当該上部電極は当該チャンバの上方に位置し且つ当該上部電極に第１無線周波数電力装置が接続され、当該上部電極はプラズマを生成するように構成され、当該三次元回転装置は当該チャンバの下方に設けられ、当該下部電極は当該三次元回転装置に設けられ且つ当該上部電極に第２無線周波数電力装置が接続され、当該基板が当該下部電極に設けられて堆積工程が行われ、当該堆積工程において、当該三次元回転装置は当該基板を連れて回転させて、当該第２酸化層を均一に堆積するステップと、当該プラズマ支援原子層堆積装置を用いて高抵抗層を当該第２酸化層に堆積するステップと、当該プラズマ支援原子層堆積装置を用いて低抵抗層を当該高抵抗層に堆積するステップとを含む。
本発明のプラズマ支援原子層堆積（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＥＡＬＤ）装置は、チャンバと、上部電極と、下部電極と、三次元回転装置とを含む。当該上部電極は当該チャンバの上方に位置し且つ当該上部電極に第１無線周波数電力装置が接続され、当該上部電極はプラズマを生成するように構成され、当該三次元回転装置は当該チャンバの下方に設けられ、当該下部電極は当該三次元回転装置に設けられ且つ当該下部電極に第２無線周波数電力装置が接続される。基板が当該下部電極に設けられて堆積工程が行われ、当該基板はシリコン基板と第１酸化層とを含み、当該第１酸化層が当該シリコン基板に位置し、複数のスタッキング層が当該基板の上に堆積され、各当該スタッキング層は誘電体層と導体層とを含み、当該複数のスタッキング層がパターン化されたフォトレジスト層によってエッチングされて、当該複数のスタッキング層に少なくとも１つのトレンチが形成され、当該トレンチの底部に当該第１酸化層が露出する。当該プラズマ支援原子層堆積装置は第２酸化層を当該複数のスタッキング層及び当該少なくとも１つのトレンチに堆積し、当該堆積工程において、当該三次元回転装置は当該基板を連れて回転させて、当該第２酸化層を均一に堆積し、当該プラズマ支援原子層堆積装置は高抵抗層を当該第２酸化層に堆積し、当該プラズマ支援原子層堆積装置は低抵抗層を当該高抵抗層に堆積する。
上述したように、本発明に係るプラズマ支援原子層堆積装置を用いる製造方法は、スタッキング層、第２酸化層、高抵抗層及び低抵抗層を設けることにより、半導体デバイスの品質と安定性が大幅に向上している。三次元回転装置を設けることにより、プラズマ支援原子層堆積装置を用いる製造方法は堆積フィルムの均一性を大幅に向上させることができる。
図１はいくつかの実施例に基づいて作成したプラズマ支援原子層堆積装置による製造方法の途中の断面図である。 図２はいくつかの実施例に基づいて作成したプラズマ支援原子層堆積装置による製造方法の途中の断面図である。 図３はいくつかの実施例に基づいて作成したプラズマ支援原子層堆積装置による製造方法の途中の断面図である。 図４はいくつかの実施例に基づいて作成したプラズマ支援原子層堆積装置による製造方法の途中の断面図である。 図５は一実施例の半導体デバイスの模式図である。 図６は一実施例のプラズマ支援原子層堆積装置の模式図である。 図７は一実施例のプラズマ支援原子層堆積装置による製造方法のフローチャートである。
下記の実施例で使用する方向を表す用語、例えば、上、下、左、右、前、後などは、図面の方向に準拠する。したがって、方向を表すこれらの用語は本発明の限定ではなく説明のために使用される。本明細書で、用語「約」、「実質的に」は一般的には特定の値の＋／－２０％以内を、より一般的には特定の値の＋／－１０％以内を、さらに一般的には特定の値の＋／－５％以内を、さらに一般的には特定の値の＋／－３％以内を、さらに一般的には特定の値の＋／－２％以内を、さらに一般的には特定の値の＋／－１％以内を、一層一般的には特定の値の＋／－０．５％以内を表す。本開示に示す数値は大よその数値で、特に「約」又は「実質的に」で限定されなくても、特定の値には「約」又は「実質的に」の意味が込められている。
図１、図２、図３、図４及び図５を参照する。図１、図２、図３及び図４はいくつかの実施例に基づいて作成したプラズマ支援原子層堆積装置による製造方法の途中の断面図であり、図５は本発明の一実施例の半導体デバイス１の模式図である。
図１に示すように、ステップＳ１０１において、基板１１を提供する。基板１１はシリコン基板１１１と第１酸化層１１３とを含む。第１酸化層１１３はシリコン基板１１１に位置する。
図２に示すように、ステップＳ１０３において、複数のスタッキング層１３ａ、１３ｂ、１３ｃを基板１１に堆積する。スタッキング層１３ａ、１３ｂ、１３ｃのそれぞれは誘電体層と導体層とを含み、図２は誘電体層１３３と導体層１３１とを含むスタッキング層１３ａを例に説明する。図２は３つのスタッキング層１３ａ、１３ｂ、１３ｃを堆積するのを例に説明し、本発明ではスタッキング層の数量が限定されない。本実施例では、一方のスタッキング層において、誘電体層１３３が導体層１３１の上方に位置し、ただし本発明はそれに限定されない。本発明の別の実施例では、一方のスタッキング層において、導体層が誘電体層の上方に位置する。
本発明の一実施例では、半導体デバイスの当該複数のスタッキング層の層数は２０より大きい。各当該スタッキング層において、当該誘電体層が当該導体層の上方に位置し、又は当該導体層が当該誘電体層の上方に位置する。
図３に示すように、ステップＳ１０５において、パターン化されたフォトレジスト層ＰＲによってエッチング工程Ｅを行うことにより、複数のスタッキング層１３ａ、１３ｂ、１３ｃをエッチングする。図４に示すように、同じようにステップＳ１０５において、エッチング工程Ｅにより複数のスタッキング層１３ａ、１３ｂ、１３ｃに少なくとも１つのトレンチｔが形成される。トレンチｔの底部に第１酸化層１１３が露出する。説明の便宜上、図４では１つのトレンチｔで説明するが、本発明ではトレンチの数量が限定されない。
まずは図６を参照する。図６は本発明の一実施例のプラズマ支援原子層堆積（ｐｌａｓｍａ－ｅｎｈａｎｃｅｄ ａｔｏｍｉｃ ｌａｙｅｒ ｄｅｐｏｓｉｔｉｏｎ、ＰＥＡＬＤ）装置２０の模式図である。プラズマ支援原子層堆積装置２０はチャンバ２１と、上部電極２３と、下部電極２５と、三次元回転装置２７とを含む。上部電極２３はチャンバ２１の上方に位置し且つ第１無線周波数電力装置２４が接続される。上部電極２３はプラズマＰを生成するように構成される。三次元回転装置２７はチャンバ２１の下方に設けられる。下部電極２５は三次元回転装置２７に設けられ且つ第２無線周波数電力装置２６が接続される。本実施例では、基板１１が下部電極２５に設けられて堆積工程Ｄが行われる。図６に示す基板１１は例示的な説明に過ぎず、本発明への限定ではない。
図５に示すように、ステップＳ１０７において、図６に示すプラズマ支援原子層堆積装置２０を用いて第２酸化層１５を複数のスタッキング層１３ａ、１３ｂ、１３ｃ及びトレンチｔに堆積する。ステップＳ１０９において、図６に示すプラズマ支援原子層堆積装置２０を用いて高抵抗層１７を第２酸化層１５に堆積する。
次に、ステップＳ１１１において、図６に示すプラズマ支援原子層堆積装置２０を用いて低抵抗層１９を高抵抗層１７に堆積する。三次元回転装置２７を設けることにより、プラズマ支援原子層堆積装置２０は堆積フィルムの均一性を大幅に向上させることができる。
本実施例では、下部電極２５が設けられ、下部電極２５により各堆積工程はトレンチｔの深部で行えるようになる。上部電極２３が生成したプラズマＰは下部電極２５の作用で、トレンチｔの一層の深部まで堆積されるようになる。これにより堆積フィルムの均一性を大幅に向上させることができる。
本発明の一実施例では、高抵抗層１７は第１多結晶シリコン層１７１と第１導電性化合物層１７３とを含み、ただし本発明はそれに限定されない。本発明の一実施例では、第１導電性化合物層１７３が第１多結晶シリコン層１７１の上方に位置する。
本発明の一実施例では、低抵抗層１９は第２多結晶シリコン層１９１と第２導電性化合物層１９３とを含み、ただし本発明はそれに限定されない。本発明の一実施例では、第２導電性化合物層１９３が第２多結晶シリコン層１９１の上方に位置する。
本発明の一実施例では、第２多結晶シリコン層１９１は第１多結晶シリコン層１７１より厚さが大きく、第２導電性化合物層１９３は第１導電性化合物層１７３より厚さが大きく、ただし本発明はそれに限定されない。
図６に示すように、詳しく言えば、プラズマ支援原子層堆積装置２０の下部電極２５から上部電極２３への方向は第１方向Ｄ１である。三次元回転装置２７が回転しない時は、基板１１の法線方向Ｎは第１方向Ｄ１に平行である。三次元回転装置２７が基板１１を連れて回転させる時は、基板１１の法線方向は第１方向Ｄ１に対して角度Ａを有する。本実施例では、角度Ａは０°～１５°である。これにより、プラズマ支援原子層堆積装置２０は堆積フィルムの均一性を大幅に向上させることができる。
詳しく言えば、前記各堆積工程において、トレンチｔが深いほど、堆積が難しい。つまり上部電極２３が生成したプラズマＰはトレンチｔの深部の側壁では堆積工程が難しい。三次元回転装置２７を設けることにより、前記各堆積工程において、三次元回転装置２７は基板１１を連れて回転させることにより、トレンチｔの深部の側壁でより均一に堆積することができる。これにより堆積フィルムの均一性を大幅に向上させることができる。
本発明の一実施例では、プラズマ支援原子層堆積装置２０の上部電極２３には上加熱器２３１が接続されてもよい。各堆積工程Ｄにおいて、上加熱器２３１が上部電極２３を加熱して、堆積が均一になる。これにより、プラズマ支援原子層堆積装置２０は堆積フィルムの均一性を大幅に向上させることができる。
本発明の一実施例では、プラズマ支援原子層堆積装置２０の下部電極２５には下加熱器２５１が接続される。各堆積工程Ｄにおいて、下加熱器２５１が下部電極２５を加熱して、堆積が均一になる。これにより、プラズマ支援原子層堆積装置２０は堆積フィルムの均一性を大幅に向上させることができる。
本実施例では、第２多結晶シリコン層１９１は第１多結晶シリコン層１７１より厚さが大きく、第２導電性化合物層１９３は第１導電性化合物層１７３より厚さが大きい。具体的には、高抵抗層１７は低抵抗層１９より抵抗値が高い。複数のスタッキング層１３ａ、１３ｂ、１３ｃ、第２酸化層１５、高抵抗層１７及び低抵抗層１９を設けることにより、半導体デバイス１の品質と安定性が大幅に向上している。
本発明の一実施例では、第２導電性化合物層１９３の厚さは２０ｎｍ～５０ｎｍである。
図５に示すように、ステップＳ１１１において低抵抗層１９を堆積した後に、トレンチｔにトレンチｔ１が残っており、ただし本発明はそれに限定されない。別の実施例では、低抵抗層１９を堆積した後は、低抵抗層１９がトレンチｔを満たしているため、図５に示すようなトレンチｔ１は存在しない。
本発明の一実施例では、複数のスタッキング層１３ａ、１３ｂ、１３ｃの当該導体層はＰ型半導体層又はＮ型半導体層であり、当該誘電体層は酸化物層（Ｏｘｉｄｅ）である。例えば、スタッキング層１３ａの導体層１３１はＰ型半導体層又はＮ型半導体層であり、誘電体層１３３は酸化物層である。
本発明の一実施例では、第１導電性化合物層１７３及び／又は第２導電性化合物層１９３の材料はＢＮ、ＢＰ、ＢＡｓ、ＡｌＮ、ＡｌＰ、ＡｌＡｓ、ＧａＮ、ＧａＰ、ＧａＡｓ、ＩｎＮ、ＩｎＰ、ＩｎＡｓ又は少なくとも２種の前記材料である。
本発明の一実施例では、高抵抗層１７の導電率は約１ｅ１５Ｓ・ｍ－１で、低抵抗層１９の導電率は約１ｅ２０Ｓ・ｍ－１である。高抵抗層１７の厚さは約２０ｎｍで、低抵抗層１９の厚さは約３０ｎｍである。
図４に示すように、本発明の一実施例では、トレンチｔの幅ｗは４５ｎｍ～６５ｎｍである。基板１１のシリコン基板１１１の厚さは５２０ｎｍ～５８０ｎｍであり、第１酸化層１１３の厚さは９０ｎｍ～１１０ｎｍである。複数のスタッキング層１３ａ、１３ｂ、１３ｃ（例えば、スタッキング層１３ａ）において、誘電体層１３３の厚さは１８ｎｍ～２２ｎｍであり、導体層１３１の厚さは２７ｎｍ～３３ｎｍである。
図７を参照する。図７は本発明の一実施例のプラズマ支援原子層堆積装置２０による製造方法のフローチャートである。具体的には、図７は図５に示す半導体デバイス１の製造方法１００のフローチャートである。製造方法１００はステップＳ１０１、Ｓ１０３、Ｓ１０５、Ｓ１０７、Ｓ１０９、Ｓ１１１のいくつかの細部を含み、前記実施例と実施形態では詳細な説明があるため、詳細な説明は省略する。
上述したように、本発明の実施例のプラズマ支援原子層堆積装置及びそれを用いる製造方法は、スタッキング層、第２酸化層、高抵抗層及び低抵抗層を設けることにより、半導体デバイスの品質と安定性が大幅に向上している。三次元回転装置を設けることにより、プラズマ支援原子層堆積装置は堆積フィルムの均一性を大幅に向上させることができる。
１ 半導体デバイス
１００ 製造方法
１１ 基板
１１１ シリコン基板
１１３ 第１酸化層
１３ａ、１３ｂ、１３ｃ スタッキング層
１３１ 導体層
１３３ 誘電体層
１５ 第２酸化層
１７ 高抵抗層
１７１ 第１多結晶シリコン層
１７３ 第１導電性化合物層
１９ 低抵抗層
１９１ 第２多結晶シリコン層
１９３ 第２導電性化合物層
２０ プラズマ支援原子層堆積装置
２１ チャンバ
２３ 上部電極
２３１ 上加熱器
２４ 第１無線周波数電力装置
２５ 下部電極
２５１ 下加熱器
２６ 第２無線周波数電力装置
２７ 三次元回転装置
Ａ 角度
Ｄ 堆積工程
Ｄ１ 第１方向
Ｅ エッチング工程
Ｎ 法線方向
Ｐ プラズマ
ＰＲ フォトレジスト層
Ｓ１０１~Ｓ１１１ ステップ
ｔ トレンチ
ｔ１ トレンチ
ｗ 幅

Claims (8)

  1. 基板を提供するステップであって、前記基板はシリコン基板と第１酸化層とを含み、前記第１酸化層は前記シリコン基板に位置するステップと、
    複数のスタッキング層を前記基板に堆積するステップであって、各前記スタッキング層は誘電体層と導体層とを含み、且つ前記スタッキング層の層数は２０より大きく、各前記スタッキング層において、前記誘電体層が前記導体層の上方に位置し、又は前記導体層が前記誘電体層の上方に位置するステップと、
    パターン化されたフォトレジスト層によって前記複数のスタッキング層をエッチングして、前記複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、前記トレンチの底部に前記第１酸化層が露出するステップと、
    プラズマ支援原子層堆積装置を用いて第２酸化層を前記複数のスタッキング層及び前記少なくとも１つのトレンチに堆積するステップであって、前記プラズマ支援原子層堆積装置はチャンバと、上部電極と、下部電極と、三次元回転装置とを含み、前記上部電極は前記チャンバの上方に位置し且つ前記上部電極に第１無線周波数電力装置が接続され、前記上部電極はプラズマを生成するように構成され、前記三次元回転装置は前記チャンバの下方に設けられ、前記下部電極は前記三次元回転装置に設けられ且つ前記下部電極に第２無線周波数電力装置が接続され、前記基板が前記下部電極に設けられて堆積工程が行われ、前記堆積工程において、前記三次元回転装置は前記基板を連れて回転させて、前記第２酸化層を均一に堆積するステップと、
    前記プラズマ支援原子層堆積装置を用いて高抵抗層を前記第２酸化層に堆積するステップと、
    前記プラズマ支援原子層堆積装置を用いて低抵抗層を前記高抵抗層に堆積するステップとを含むことを特徴とするプラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法。
  2. 基板を提供するステップであって、前記基板はシリコン基板と第１酸化層とを含み、前記第１酸化層は前記シリコン基板に位置するステップと、
    複数のスタッキング層を前記基板に堆積するステップであって、各前記スタッキング層は誘電体層と導体層とを含み、前記導体層はＰ型半導体層又はＮ型半導体層であり、前記誘電体層は酸化物層であるステップと、
    パターン化されたフォトレジスト層によって前記複数のスタッキング層をエッチングして、前記複数のスタッキング層に少なくとも１つのトレンチを形成させるステップであって、前記トレンチの底部に前記第１酸化層が露出するステップと、
    プラズマ支援原子層堆積装置を用いて第２酸化層を前記複数のスタッキング層及び前記少なくとも１つのトレンチに堆積するステップであって、前記プラズマ支援原子層堆積装置はチャンバと、上部電極と、下部電極と、三次元回転装置とを含み、前記上部電極は前記チャンバの上方に位置し且つ前記上部電極に第１無線周波数電力装置が接続され、前記上部電極はプラズマを生成するように構成され、前記三次元回転装置は前記チャンバの下方に設けられ、前記下部電極は前記三次元回転装置に設けられ且つ前記下部電極に第２無線周波数電力装置が接続され、前記基板が前記下部電極に設けられて堆積工程が行われ、前記堆積工程において、前記三次元回転装置は前記基板を連れて回転させて、前記第２酸化層を均一に堆積するステップと、
    前記プラズマ支援原子層堆積装置を用いて高抵抗層を前記第２酸化層に堆積するステップと、
    前記プラズマ支援原子層堆積装置を用いて低抵抗層を前記高抵抗層に堆積するステップとを含むことを特徴とするプラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法。
  3. 前記高抵抗層は第１多結晶シリコン層と第１導電性化合物層とを含み、前記低抵抗層は第２多結晶シリコン層と第２導電性化合物層とを含み、前記第２多結晶シリコン層は前記第１多結晶シリコン層より厚さが大きく、前記第２導電性化合物層は前記第１導電性化合物層より厚さが大きいことを特徴とする請求項１又は２に記載の方法。
  4. 前記下部電極から前記上部電極への方向は第１方向であり、前記三次元回転装置が回転しない時は、前記基板の法線方向は前記第１方向に平行であり、前記三次元回転装置が前記基板を連れて回転させる時は、前記基板の前記法線方向は前記第１方向に対して角度を有し、前記角度は０°～１５°であることを特徴とする請求項１又は２に記載の方法。
  5. 前記上部電極に上加熱器が接続され、前記堆積工程において、前記上加熱器が前記上部電極を加熱して、堆積が均一になることを特徴とする請求項１又は２に記載の方法。
  6. 前記下部電極に下加熱器が接続され、前記堆積工程において、前記下加熱器が前記下部電極を加熱して、堆積が均一になることを特徴とする請求項１又は２に記載の方法。
  7. 前記トレンチの幅は４５ｎｍ～６５ｎｍであることを特徴とする請求項１又は２に記載の方法。
  8. 前記シリコン基板の厚さは５２０ｎｍ～５８０ｎｍであり、前記第１酸化層の厚さは９０ｎｍ～１１０ｎｍであり、前記誘電体層の厚さは１８ｎｍ～２２ｎｍであり、前記導体層の厚さは２７ｎｍ～３３ｎｍであることを特徴とする請求項１又は２に記載の方法。
JP2021175977A 2020-10-30 2021-10-27 プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法 Active JP7187649B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
TW109137880 2020-10-30
TW109137880A TWI742902B (zh) 2020-10-30 2020-10-30 利用電漿輔助原子層沉積技術製造半導體裝置的方法

Publications (2)

Publication Number Publication Date
JP2022074077A true JP2022074077A (ja) 2022-05-17
JP7187649B2 JP7187649B2 (ja) 2022-12-12

Family

ID=80782563

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2021175977A Active JP7187649B2 (ja) 2020-10-30 2021-10-27 プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法

Country Status (5)

Country Link
US (1) US20220139694A1 (ja)
JP (1) JP7187649B2 (ja)
CN (1) CN114446802A (ja)
DE (2) DE202021004414U1 (ja)
TW (1) TWI742902B (ja)

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08157295A (ja) * 1994-12-01 1996-06-18 Crystal Device:Kk 薄膜形成方法
JP2005039123A (ja) * 2003-07-17 2005-02-10 Renesas Technology Corp 化学気相成長装置
JP2015079802A (ja) * 2013-10-15 2015-04-23 株式会社東芝 不揮発性半導体記憶装置
US20170331034A1 (en) * 2014-12-26 2017-11-16 Institute of Microelectronics, Chinese Academy of Sciences Self-gated rram cell and method for manufacturing the same
WO2019212059A1 (ja) * 2018-05-02 2019-11-07 東京エレクトロン株式会社 上部電極およびプラズマ処理装置
JP2020027873A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9455261B1 (en) * 2015-07-10 2016-09-27 Micron Technology, Inc. Integrated structures
US9773643B1 (en) * 2016-06-30 2017-09-26 Lam Research Corporation Apparatus and method for deposition and etch in gap fill
TWI830751B (zh) * 2018-07-19 2024-02-01 美商應用材料股份有限公司 低溫高品質的介電膜及其形成方法
WO2020096722A1 (en) * 2018-11-08 2020-05-14 Lam Research Corporation Nitride films with improved etch selectivity for 3d nand integration
TWI726260B (zh) * 2018-11-21 2021-05-01 全宇昕科技股份有限公司 二極體製造方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08157295A (ja) * 1994-12-01 1996-06-18 Crystal Device:Kk 薄膜形成方法
JP2005039123A (ja) * 2003-07-17 2005-02-10 Renesas Technology Corp 化学気相成長装置
JP2015079802A (ja) * 2013-10-15 2015-04-23 株式会社東芝 不揮発性半導体記憶装置
US20170331034A1 (en) * 2014-12-26 2017-11-16 Institute of Microelectronics, Chinese Academy of Sciences Self-gated rram cell and method for manufacturing the same
WO2019212059A1 (ja) * 2018-05-02 2019-11-07 東京エレクトロン株式会社 上部電極およびプラズマ処理装置
JP2020027873A (ja) * 2018-08-10 2020-02-20 キオクシア株式会社 半導体装置

Also Published As

Publication number Publication date
DE202021004414U1 (de) 2024-04-26
US20220139694A1 (en) 2022-05-05
TW202217060A (zh) 2022-05-01
DE102021128372A1 (de) 2022-05-05
TWI742902B (zh) 2021-10-11
JP7187649B2 (ja) 2022-12-12
CN114446802A (zh) 2022-05-06

Similar Documents

Publication Publication Date Title
CN106796883A (zh) 用于三维nand硬膜应用的纳米结晶金刚石碳膜
TWI404146B (zh) 提供半導體裝置中之應力均勻性
JP2016197719A (ja) ３ｄ ｎａｎｄメモリデバイスにおける垂直エッチング性能の改善のための、膜のプラズマ化学気相堆積
TW202010108A (zh) 半導體結構暨其形成方法
CN106887382A (zh) 形成集成电路的方法
TW201941664A (zh) 用於均勻電漿處理的噴嘴
JP2021535597A (ja) 接合メモリ装置およびその製作方法
TW202029359A (zh) 半導體裝置的形成方法
TW202114117A (zh) 半導體結構
JP2008205180A (ja) 半導体装置及びその製造方法
TW201826377A (zh) 矽氮化物之準原子層蝕刻方法
TW201828359A (zh) 用以製造自對準塊體結構之矽氮化物心軸的不等向性抽出方法
TW202230626A (zh) 三維通用cmos裝置
TWI666692B (zh) 具邊界間隙壁的半導體結構及其製造方法
TW201901746A (zh) 基本無缺陷的多晶矽閘極陣列
TW202018814A (zh) 半導體結構的製備方法
US11373880B2 (en) Creating different width lines and spaces in a metal layer
JP2022074077A (ja) プラズマ支援原子層堆積技術を用いて半導体デバイスを製造する方法
TW201903895A (zh) 用於製造自對準塊體結構之矽氮化物心軸的異向性抽出方法
JP2022074076A (ja) プラズマ支援原子層堆積技術を用いて製造された半導体デバイス及びその方法
TW202040847A (zh) 具有預形成阻絲的電阻式隨機存取記憶體
TWI707401B (zh) 基本原則區域中完全對準介層窗
JP7261281B2 (ja) ダイオードに用いられる三次元半導体デバイスの製造方法
TW201842574A (zh) 矽氮化物之準原子層蝕刻方法
CN103700622A (zh) 硅通孔的形成方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20211027

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20221109

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20221115

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20221130

R150 Certificate of patent or registration of utility model

Ref document number: 7187649

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150