JP2010177688A - 半導体装置 - Google Patents

Abstract

【課題】半導体装置の製造歩留りを向上させる。
【解決手段】素子分離領域２を含む半導体基板１上に多結晶シリコン膜７と絶縁膜８を形成してパターニングし、多結晶シリコン膜７かならる下部電極１１ａ，１１ｂおよび下部電極１１ａ，１１ｂ間のダミーパターン１２を形成する。下部電極１１ａ，１１ｂおよびダミーパターン１２とそられの上に形成された絶縁膜８を覆うように多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜を形成する。キャップ保護膜上に反射防止膜およびフォトレジストパターンを形成し、フォトレジストパターンをエッチングマスクとして用いて反射防止膜、キャップ保護膜および多結晶シリコン膜１７を順次ドライエッチングすることで、下部電極１１ａ，１１ｂ上に容量絶縁膜としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂを形成してキャパシタ３６ａ，３６ｂを形成する。
【選択図】図１１

Description

本発明は、半導体装置およびその製造方法に関し、特に、キャパシタを有する半導体装置およびその製造方法に適用して有効な技術に関する。

半導体基板上に、ＭＩＳＦＥＴやキャパシタなどを形成し、各素子間を配線で結線することで種々の半導体装置が製造される。

特開２００２−３５３３１９号公報には、半導体基板に絶縁性材料からなる素子分離領域を形成し、この素子分離領域上に複数のキャパシタを形成する技術が記載されている（特許文献１参照）。

特開２００２−３５３３１９号公報

本発明者の検討によれば、次のような問題があることを見出した。

半導体基板に素子分離領域を形成し、素子分離領域上に複数のキャパシタを形成する技術では、複数のキャパシタの下部電極および容量絶縁膜を形成した後、それらの下部電極を容量絶縁膜を介して覆うように上部電極形成用の導電性材料膜を形成し、この導電性材料膜をパターニングすることで、各キャパシタの下部電極上に容量絶縁膜を介して上部電極を形成することができる。しかしながら、下部電極間の領域では、上部電極形成用の導電性材料膜の上面に段差または窪みが生じるため、上部電極形成用の導電性材料膜上に反射防止膜を形成すると、この窪み部分で反射防止膜の膜厚が相対的に厚くなる。このため、反射防止膜上に形成したフォトレジストパターンをエッチングマスクとして用いて反射防止膜および上部電極形成用の導電性材料膜を順次ドライエッチングしたときに、反射防止膜のドライエッチングの段階で、反射防止膜の膜厚が厚い部分で反射防止膜のエッチング残りが生じやすく、この反射防止膜のエッチング残りがエッチングマスクとして作用して、下部電極間の領域で導電性材料膜のエッチング残りが発生しやすくなる。この導電性材料膜のエッチング残りが異物となり、半導体装置の製造歩留りが低下する可能性があるという問題を、本願発明者は新たに見出した。

本発明の目的は、半導体装置の製造歩留りを向上させることができる技術を提供することにある。

本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。

本発明は、複数のキャパシタの下部電極間に、ダミー電極パターンを形成したものである。

本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。

半導体装置の製造歩留りを向上することができる。

本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中における要部断面図である。 図２に続く半導体装置の製造工程中における要部断面図である。 図３に続く半導体装置の製造工程中における要部断面図である。 図４に続く半導体装置の製造工程中における要部断面図である。 図５に続く半導体装置の製造工程中における要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中における要部断面図である。 図８に続く半導体装置の製造工程中における要部断面図である。 図９に続く半導体装置の製造工程中における要部断面図である。 図１０に続く半導体装置の製造工程中における要部断面図である。 図１１に続く半導体装置の製造工程中における要部断面図である。 本発明の一実施の形態である半導体装置の製造工程中の要部平面図である。 比較例の半導体装置の製造工程中における要部断面図である。 図１４に続く半導体装置の製造工程中における要部断面図である。 図１５に続く半導体装置の製造工程中における要部断面図である。 図１６に続く半導体装置の製造工程中における要部断面図である。 図１７に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中における要部断面図である。 図２１に続く半導体装置の製造工程中における要部断面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。 本発明の他の実施の形態である半導体装置の製造工程中の要部平面図である。

以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。

また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。

（実施の形態１）
本実施の形態の半導体装置およびその製造工程を図面を参照して説明する。図１〜図６は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図である。

図１に示されるように、例えば１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンなどからなる半導体基板（半導体ウエハ）１を準備する。本実施の形態の半導体装置が形成される半導体基板１は、例えば不揮発性メモリのメモリセルとなるＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）が形成されるメモリセル形成領域１Ａ、一般的なｎチャネル型ＭＩＳＦＥＴ（ｎＭＩＳＦＥＴ）が形成されるｎＭＩＳＦＥＴ形成領域１Ｂおよびキャパシタが形成されるキャパシタ形成領域１Ｃを有している。そして、半導体基板１の主面に素子分離領域２を形成する。素子分離領域２は酸化シリコンなどからなり、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより形成される。

次に、イオン注入法などを用いてｐ型半導体領域３、ｎ型半導体領域４およびｐ型半導体領域５を形成する。ｐ型半導体領域３は、比較的高不純物濃度のｐ型ウエル領域として機能することができる。また、必要に応じて、ｐ型半導体領域３の表層部分などにイオン注入法によって不純物を導入し、ｐ型半導体領域３に形成されるチャネル領域の不純物濃度を調整することもできる。ｐ型半導体領域５は、ｐ型ウエル領域として機能することができる。

次に、半導体基板１上に絶縁膜６を形成する。絶縁膜６は、例えば酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）などからなる。絶縁膜６のうち、酸化シリコン膜は、例えば酸化処理（熱酸化処理）により形成することができ、窒化シリコン膜は、例えばＣＶＤ法により形成することができる。

次に、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜７を形成する。この多結晶シリコン膜７に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜７、導電性材料膜）とした後、多結晶シリコン膜７上に絶縁膜８を形成し、絶縁膜８上にキャップ保護膜（絶縁膜）９を形成する。絶縁膜８は、例えば酸化シリコン膜およびその上の窒化シリコン膜の積層膜などからなる。キャップ保護膜９は、例えば酸化シリコン膜などからなる。

次に、図２に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニング（パターン化、加工、選択的に除去）する。これにより、メモリセル形成領域１Ａに多結晶シリコン膜７からなるゲート電極１０ａが形成され、キャパシタ形成領域１Ｃに多結晶シリコン膜７からなるキャパシタの下部電極１１ａ，１１ｂが形成され、互いに非連続で隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間に多結晶シリコン膜７からなるダミーパターン（ダミー電極パターン）１２が形成される。

次に、熱酸化処理などを行って、パターニングされた多結晶シリコン膜７（すなわちゲート電極１０ａ、下部電極１１ａ，１１ｂおよびダミーパターン１２）の露出する側面上に酸化シリコン膜１３を形成する。そして、多結晶シリコン膜７などによって覆われずに露出する絶縁膜６を除去する。ゲート電極１０ａの下には絶縁膜６が残存し、このゲート電極１０ａの下の絶縁膜６により、ゲート絶縁膜６ａが形成される。また、この工程段階で、イオン注入法などを用いて上記ｐ型半導体領域５を形成することもできる。その後、キャップ保護膜９を除去する。

次に、図３に示されるように、半導体基板１のｐ型半導体領域３の表面にゲート絶縁膜１５を形成し、ｐ型半導体領域５の表面にゲート絶縁膜１６を形成する。ゲート絶縁膜１５，１６は、例えば酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。ゲート絶縁膜１６の膜厚は、例えば、ｐ型半導体領域５のゲート絶縁膜１６をマスク工程で選択的に除去し、半導体基板１を再度酸化する等の方法により、ゲート絶縁膜１５の膜厚よりも薄くすることができる。このゲート絶縁膜１５，１６を形成するための熱酸化工程において、絶縁膜８を構成する窒化シリコン膜の上層部分も酸化されて酸化シリコンになり得る。このため、絶縁膜８は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。

次に、半導体基板１の主面の全面上に、導電性材料膜として例えば多結晶シリコン膜１７を形成（堆積）する。この多結晶シリコン膜１７に必要に応じてイオン注入法により不純物を導入して低抵抗の半導体膜（多結晶シリコン膜１７、導電性材料膜）とした後、多結晶シリコン膜１７上にキャップ保護膜（絶縁膜）１８を形成する。キャップ保護膜１８は、例えば酸化シリコン膜などの絶縁膜からなる。

次に、図４に示されるように、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜１８および多結晶シリコン膜１７をパターニングする。これにより、メモリセル形成領域１Ａに多結晶シリコン膜１７からなるゲート電極１０ｂが形成され、ｎＭＩＳＦＥＴ形成領域１Ｂに多結晶シリコン膜１７からなるゲート電極１０ｃが形成され、キャパシタ形成領域１Ｃに多結晶シリコン膜１７からなるキャパシタの上部電極２１ａ，２１ｂが形成される。

次に、図５に示されるように、メモリセル形成領域１Ａのゲート電極１０ａ，１０ｂの両側の領域にｎ型不純物（例えばリン（Ｐ）など）をイオン注入することなどによりｎ型半導体領域３１ａを形成し、ｎＭＩＳＦＥＴ形成領域１Ｂのゲート電極１０ｃの両側の領域にｎ型不純物（例えばリン（Ｐ）など）をイオン注入することなどによりｎ型半導体領域３２ａを形成する。その後、半導体基板１上に絶縁膜（例えば酸化シリコン膜）を堆積し、その絶縁膜を異方的にエッチング（エッチバック）することなどにより、その絶縁膜をゲート電極１０ａ，１０ｂ，１０ｃの側壁に残し、サイドウォールスペーサ（側壁スペーサ、サイドウォール）３３を形成する。また、このサイドウォールスペーサ３３形成の際の異方性エッチング工程で、ゲート電極１０ａ上の絶縁膜８と、ゲート電極１０ｂ，１０ｃ上のキャップ保護膜１８と、キャパシタの上部電極２１ａ，２１ｂ上のキャップ保護膜１８と、上部電極２１ａ，２１ｂで覆われていない領域のキャパシタの下部電極１１ａ，１１ｂ上の絶縁膜８とが除去され得る。

サイドウォールスペーサ３３の形成後、メモリセル形成領域１Ａのゲート電極１０ａ，１０ｂおよびサイドウォールスペーサ３３の両側の領域にｎ型不純物（たとえばリン（Ｐ））をイオン注入することなどによりｎ^＋型半導体領域３１ｂを形成し、ｎＭＩＳＦＥＴ形成領域１Ｂのゲート電極１０ｃおよびサイドウォールスペーサ３３の両側の領域にｎ型不純物（たとえばリン（Ｐ））をイオン注入することなどによりｎ^＋型半導体領域３２ｂを形成する。ｎ^＋型半導体領域３１ｂはｎ型半導体領域３１ａよりも不純物濃度が高く、ｎ^＋型半導体領域３２ｂは、ｎ型半導体領域３２ａよりも不純物濃度が高い。

このようにして、メモリセル形成領域１Ａにおいてはメモリセルを構成するＭＩＳＦＥＴ３５ａとＭＩＳＦＥＴ３５ｂが形成され、ｎＭＩＳＦＥＴ形成領域１Ｂにはｎチャネル型ＭＩＳＦＥＴ３５ｃが形成され、キャパシタ形成領域１Ｃには複数のキャパシタ（容量素子）、ここではキャパシタ（容量素子）３６ａとキャパシタ（容量素子）３６ｂが形成される。ＭＩＳＦＥＴ３５ａは、そのゲート絶縁膜６ａが酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜（ＯＮＯ膜）などからなり、窒化シリコン膜を電荷蓄積層とするＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）構造を有しており、不揮発性メモリ用のトランジスタである。ＭＩＳＦＥＴ３５ｂは、ＭＩＳＦＥＴ３５ａのスイッチまたは制御用のトランジスタである。ｎチャネル型ＭＩＳＦＥＴ３５ｃは、例えば周辺回路のトランジスタである。キャパシタ３６ａの下部電極１１ａと上部電極２１ａとの間の絶縁膜８がキャパシタ３６ａの容量絶縁膜（誘電体膜）として機能し、キャパシタ３６ｂの下部電極１１ｂと上部電極２１ｂとの間の絶縁膜８がキャパシタ３６ｂの容量絶縁膜（誘電体膜）として機能することができる。

次に、図６に示されるように、ゲート電極１０ａ，１０ｂ，１０ｃ、ｎ^＋型半導体領域３１ｂ、ｎ^＋型半導体領域３２ｂ、下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面を露出させ、例えばコバルト（Ｃｏ）膜を堆積して熱処理することによって、ゲート電極１０ａ，１０ｂ，１０ｃ、ｎ^＋型半導体領域３１ｂ、ｎ^＋型半導体領域３２ｂ、下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面に、それぞれシリサイド膜（コバルトシリサイド膜、高融点金属シリサイド膜、例えばＣｏＳｉ_２膜）４１を形成する。これにより、拡散抵抗やコンタクト抵抗を低抵抗化することができる。その後、未反応のコバルト膜は除去する。

次に、半導体基板１上に絶縁膜４２を形成する。すなわち、ゲート電極１０ａ，１０ｂ，１０ｃやキャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂを覆うように、シリサイド膜４１上を含む半導体基板１上に、絶縁膜４２を形成する。絶縁膜４２は、例えば相対的に薄い窒化シリコンとその上の相対的に厚い酸化シリコンの積層膜などからなる。絶縁膜４２は層間絶縁膜として機能することができる。

次に、フォトリソグラフィ法を用いて絶縁膜４２上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜４２をドライエッチングすることにより、ｎ^＋型半導体領域（ソース、ドレイン）３１ｂ，３２ｂやキャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの上部などにコンタクトホール（開口部）４４を形成する。コンタクトホール４４の底部では、半導体基板１の主面の一部、例えばｎ^＋型半導体領域３１ｂ，３２ｂ（の表面上のシリサイド膜４１）の一部、ゲート電極１０ａ，１０ｂ，１０ｃ（の表面上のシリサイド膜４１）の一部、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂ（の表面上のシリサイド膜４１）の一部またはキャパシタ３６ａ，３６ｂの上部電極２１ａ，２１ｂ（の表面上のシリサイド膜４１）の一部などが露出される。

次に、コンタクトホール４４内に、タングステン（Ｗ）などからなるプラグ４５が形成される。プラグ４５は、例えば、コンタクトホール４４の内部を含む絶縁膜４２上にバリア膜（例えば窒化チタン膜）を形成した後、タングステン膜をＣＶＤ（Chemical Vapor Deposition）法などによってバリア膜上にコンタクトホール４４を埋めるように形成し、絶縁膜４２上の不要なタングステン膜およびバリア膜をＣＭＰ（Chemical Mechanical Polishing）法またはエッチバック法などによって除去することにより形成することができる。

次に、プラグ４５が埋め込まれた絶縁膜４２上に、配線（第１配線層）４６が形成される。例えば、プラグ４５が埋め込まれた絶縁膜４２上に、タングステン（Ｗ）膜を形成し、フォトリソグラフィ法などを用いてこのタングステン膜をパターニングすることにより、配線４６を形成することができる。配線４６は、プラグ４５を介してｎ^＋型半導体領域３１ｂ，３２ｂ、ゲート電極１０ａ，１０ｂ，１０ｃ、下部電極１１ａ，１１ｂまたは上部電極２１ａ，２１ｂなどと電気的に接続されている。配線４６は、上記のようなタングステン配線に限定されず種々変更可能であり、例えばアルミニウム配線や銅配線（例えばダマシン法で形成した埋込銅配線）とすることもできる。その後、更に層間絶縁膜や上層の配線層などが形成されるが、ここではその説明は省略する。

次に、キャパシタ形成領域１Ｃにおけるキャパシタ３６ａ，３６ｂの形成工程についてより詳細に説明する。

図７〜図１２は、本実施の形態の半導体装置の製造工程中の要部断面図であり、キャパシタ形成領域１Ｃが示されている。また、図１３は、本実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、下部電極１１ａ，１１ｂ、ダミーパターン１２および上部電極２１ａ，２１ｂのレイアウトが示されている。図１３では、下部電極１１ａ，１１ｂ、ダミーパターン１２および上部電極２１ａ，２１ｂ以外は図示を省略している。また、図１３のＡ−Ａ線の断面が図１１にほぼ対応する。なお、図７〜図１２においては、簡略化のために絶縁膜６の図示を省略している。

図７に示されるように、素子分離領域２を含む半導体基板１上に多結晶シリコン膜７、絶縁膜８およびキャップ保護膜９を形成した後、キャップ保護膜９上に、ハレーション防止のため反射防止膜（ＢＡＲＣ膜、ＢＡＲＬ膜等）５１ａを塗布（形成）する。それから、反射防止膜５１ａ上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像処理してフォトレジストパターン５１を形成する（すなわち反射防止膜５１ａ上に選択的にフォトレジスト膜（フォトレジストパターン５１）を形成する）。その後、このフォトレジストパターン５１をエッチングマスクとして反射防止膜５１ａをドライエッチングしてパターニングし、それからフォトレジストパターン５１（およびパターニングされた反射防止膜５１ａ）をエッチングマスクとしてキャップ保護膜９、絶縁膜８および多結晶シリコン膜７を順にドライエッチングすることにより、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニングする。これにより、キャパシタ形成領域１Ｃに多結晶シリコン膜７からなる下部電極１１ａ，１１ｂ（キャパシタ３６ａの下部電極１１ａおよびキャパシタ３６ｂの下部電極１１ｂ）が形成され、下部電極１１ａと下部電極１１ｂとの間にダミーパターン（ダミー電極パターン）１２が形成される。なお、この下部電極１１ａ，１１ｂ形成工程で、上記のようにメモリセル形成領域１Ａには多結晶シリコン膜７からなるゲート電極１０ａが形成される。従って、多結晶シリコン膜７は、下部電極１１ａ，１１ｂ、ダミーパターン１２およびゲート電極１０ａ形成用の導電性材料膜である。

本実施の形態では、キャパシタ形成領域１Ｃに複数のキャパシタ（ここではキャパシタ３６ａ，３６ｂ）が形成されるが、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂのパターニング工程において、下部電極１１ａ，１１ｂとともに、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン（ダミー電極パターン）１２が形成される。ダミーパターン１２は、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂと同様に、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７のパターニングにより形成されるので、下部電極１１ａ，１１ｂと同様の層、ここでは多結晶シリコン膜７、あるいは多結晶シリコン膜７、絶縁膜８およびキャップ保護膜９の積層構造からなる。

下部電極１１ａ，１１ｂとダミーパターン１２とを形成してから、フォトレジストパターン５１（および反射防止膜５１ａ）を除去した後、上記のように、熱酸化処理などによって多結晶シリコン膜７の露出する側面上に酸化シリコン膜１３が形成され、キャップ保護膜９が除去され、熱酸化法などによって絶縁膜８を構成する窒化シリコン膜の上層部分が酸化される。このため、以降の工程では、絶縁膜８は、酸化シリコン膜、窒化シリコン膜および酸化シリコン膜の積層膜となる。

次に、図８に示されるように、下部電極１１ａ，１１ｂおよびダミーパターン１２とそれらの上に形成された絶縁膜８を覆うように、半導体基板１上に多結晶シリコン膜１７を形成する。それから、多結晶シリコン膜１７上にキャップ保護膜１８を形成する。多結晶シリコン膜１７は、例えばＣＶＤ（Chemical Vapor Deposition）法によって形成することができる。

本実施の形態では、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２が存在しており、下部電極１１ａと下部電極１１ｂとの間の間隔に比べて下部電極１１ａとダミーパターン１２との間隔および下部電極１１ｂとダミーパターン１２との間隔を小さくすることができる。このため、半導体基板１上に多結晶シリコン膜１７を堆積したときに、多結晶シリコン膜１７の上面は、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で、段差や窪みを生じにくくほぼ平坦となる。そして、多結晶シリコン膜１７上にキャップ保護膜１８を形成するが、下部電極１１ａと下部電極１１ｂとの間の領域では、ほぼ平坦な多結晶シリコン膜１７の上面上にキャップ保護膜１８が形成されることになるので、キャップ保護膜１８の上面は、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で、段差や窪みを生じにくくほぼ平坦となる。

次に、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜１８および多結晶シリコン膜１７をパターニングしてキャパシタ形成領域１Ｃに多結晶シリコン膜１７からなる上部電極２１ａ，２１ｂ（キャパシタ３６ａの上部電極２１ａおよびキャパシタ３６ｂの上部電極２１ｂ）を形成するが、この工程は次のように（図９〜図１１のように）して行われる。すなわち、まず、図９に示されるように、キャップ保護膜１８上に、ハレーション防止のため反射防止膜（ＢＡＲＣ膜、ＢＡＲＬ膜等）５２を塗布（形成）する。それから、反射防止膜５２上にフォトレジスト膜を塗布し、このフォトレジスト膜を露光、現像処理してフォトレジストパターン５３を形成する（すなわち反射防止膜５２上に選択的にフォトレジスト膜（フォトレジストパターン５３）を形成する）。上記のように、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７およびキャップ保護膜１８の上面はほぼ平坦なので、反射防止膜５２の膜厚は、下部電極１１ａ，１１ｂの上方領域と隣り合う下部電極１１ａ，１１ｂ間の領域とでほぼ同じになる。すなわち、図９に示されるように、反射防止膜５２の膜厚は、下部電極１１ａの上方での膜厚Ｔ_１と、下部電極１１ｂの上方での膜厚Ｔ_２と、下部電極１１ａと下部電極１１ｂとの間の領域での膜厚Ｔ_３とが、ほぼ同じになる（Ｔ_１＝Ｔ_２＝Ｔ_３）。

次に、図１０に示されるように、フォトレジストパターン５３をエッチングマスクとして用いて反射防止膜５２をドライエッチングする。上記のように、下部電極１１ａ，１１ｂの上方領域と下部電極１１ａ，１１ｂ間の領域とで反射防止膜５２の膜厚がほぼ同じなので、この反射防止膜５２のドライエッチング工程で、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２が残存することはない。

それから、図１１に示されるように、フォトレジストパターン５３をエッチングマスクとして用いてキャップ保護膜１８および多結晶シリコン膜１７をドライエッチングする。上記のように、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２が残存していないので、このキャップ保護膜１８および多結晶シリコン膜１７のドライエッチング工程で、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７などが残存することはない。その後、フォトレジストパターン５３および反射防止膜５２を除去する。これにより、下部電極１１ａ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａが形成されてキャパシタ３６ａが形成され、下部電極１１ｂ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ｂが形成されてキャパシタ３６ｂが形成される。なお、キャップ保護膜１８はその後の工程で除去されるので、図１１ではキャップ保護膜１８は図示を省略している。また、この上部電極２１ａ，２１ｂ形成工程で、上記のようにメモリセル形成領域１ＡおよびｎＭＩＳＦＥＴ形成領域１Ｂには多結晶シリコン膜１７からなるゲート電極１０ｂ，１０ｃが形成される。従って、多結晶シリコン膜１７は、上部電極２１ａ，２１ｂおよびゲート電極１０ｂ，１０ｃ形成用の導電性材料膜である。

その後、図１２に示されるように、上部電極２１ａ，２１ｂで覆われていない領域のキャパシタの下部電極１１ａ，１１ｂ上の絶縁膜８などを除去した後、サイドウォールスペーサ３３を形成する。続いて、露出する下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面に、シリサイド膜（例えばＣｏＳｉ_２膜）４１を形成し、半導体基板１上に絶縁膜４２を形成する。それから、絶縁膜４２に底部で下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂ表面のシリサイド膜４１を露出するコンタクトホール４４を形成し、コンタクトホール４４を埋め込むプラグ４５を形成し、プラグ４５に接続する配線４６を形成する。

本実施の形態においては、ダミーパターン１２は容量素子として利用されない導電性材料膜パターンである。すなわち、ダミーパターン１２は、浮遊（フローティング）電位とされるか、固定電位（例えば接地電位または他の固定電位）が供給されるか、あるいは下部電極１１ａおよび下部電極１１ｂのどちらか一方または両方と同電位が供給される導電性材料膜パターンである。

図１４〜図１８は、比較例の半導体装置の製造工程中の要部断面図であり、上記図７〜図１１に対応する。

比較例の半導体装置の製造工程では、図１４に示されるように、キャップ保護膜９上に反射防止膜６１ａおよびフォトレジストパターン６１を形成し、フォトレジストパターン６１をエッチングマスクとして反射防止膜６１ａ、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７を順にドライエッチングしてキャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニングし、多結晶シリコン膜７からなる下部電極１１ａ，１１ｂを形成するが、本実施の形態とは異なり、下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２は形成していない。

このため、図１５に示されるように、半導体基板１上に多結晶シリコン膜１７をＣＶＤ法などで堆積したときに、多結晶シリコン膜１７の上面は隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間の領域で段差または窪み６２を生じてしまう。それから、窪み６２を有する多結晶シリコン膜１７の上面上にキャップ保護膜１８を形成するので、キャップ保護膜１８の上面は隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間の領域で段差または窪み６３を生じてしまう。そして、図１６に示されるように、キャップ保護膜１８上に反射防止膜６４（本実施の形態の反射防止膜５２に対応）およびフォトレジストパターン６５（本実施の形態のフォトレジストパターン５３に対応）を形成するが、反射防止膜６４は窪み６３を埋め、反射防止膜６４の上面がほぼ平坦になるように形成される。このため、反射防止膜６４の膜厚は、下部電極１１ａの上方での膜厚Ｔ_４および下部電極１１ｂの上方での膜厚Ｔ_５よりも下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）での膜厚Ｔ_６の方が、窪み６３の分だけ厚くなる（Ｔ_６＞Ｔ_４，Ｔ_６＞Ｔ_５）。それから、図１７に示されるように、フォトレジストパターン６５をエッチングマスクとして用いて反射防止膜６４をドライエッチングすると、上記のように下部電極１１ａ，１１ｂの上方よりも下部電極１１ａ，１１ｂ間の領域（すなわち窪み６３上）において反射防止膜６４の膜厚が厚くなっているので、この反射防止膜６４のドライエッチング工程で、キャップ絶縁膜１８の上面の窪み６３上に反射防止膜６４のエッチング残りが生じて反射防止膜６４の一部が残存する可能性がある。このような状態で、その後のキャップ保護膜１８および多結晶シリコン膜１７のドライエッチングを行うと、下部電極１１ａ，１１ｂ間の領域でキャップ保護膜１８の上面の窪み６３上に残存している反射防止膜６４（の残渣、エッチング残り）がエッチングマスクとして作用（機能）してしまい、図１８に示されるように、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７のエッチング残りが生じて多結晶シリコン膜１７の一部が残存してしまう可能性がある。下部電極１１ａと下部電極１１ｂとの間の領域で残存する多結晶シリコン膜１７の残渣（エッチング残り）のような異物６６は、その後の種々の工程で飛散するなどして、半導体装置の製造歩留りを低下させてしまう。また、半導体装置の信頼性を低下させる可能性もある。

それに対して、本実施の形態では、上記のように、キャパシタ形成領域１Ｃに複数のキャパシタ（ここではキャパシタ３６ａ，３６ｂ）が形成されるが、それら複数のキャパシタ（キャパシタ３６ａ，３６ｂ）の下部電極（下部電極１１ａ，１１ｂ）間にダミー電極パターン、ここではダミーパターン１２が形成されている。すなわち、本実施の形態では、キャパシタ３６ａ，３６ｂの下部電極１１ａ，１１ｂの形成（パターニング）工程において、多結晶シリコン膜７などにより下部電極１１ａ，１１ｂとともにダミーパターン１２が下部電極１１ａ，１１ｂ間に形成される。互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２が存在するので、多結晶シリコン膜１７およびキャップ保護膜１８を形成したときに、多結晶シリコン膜１７の上面とキャップ保護膜１８の上面とは、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で窪みなどを生じにくく、ほぼ平坦となる。このため、下部電極１１ａ，１１ｂの上方領域と下部電極１１ａ，１１ｂ間の領域とで反射防止膜５２の膜厚がほぼ同じになる。すなわち、図９に示されるように、反射防止膜５２の膜厚は、下部電極１１ａの上方での膜厚Ｔ_１と、下部電極１１ｂの上方での膜厚Ｔ_２と、下部電極１１ａと下部電極１１ｂとの間の領域での膜厚Ｔ_３とが、ほぼ同じになる。従って、上記比較例のように下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２の膜厚が相対的に厚くなってしまうのを防止することができる。このため、反射防止膜５２のドライエッチング工程で、下部電極１１ａと下部電極１１ｂとの間の領域で反射防止膜５２の一部（残渣）が残存するのを防止でき、キャップ保護膜１８および多結晶シリコン膜１７のドライエッチング工程で、下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７の一部（残渣）が残存するのを防止できる。これにより、多結晶シリコン膜１７のエッチング残り（残渣）のような異物の発生を防止でき、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。また、多結晶シリコン膜１７のドライエッチングの条件を調整することなく多結晶シリコン膜１７のエッチング残りを防止できるので、上部電極２１ａ，２１ｂなどの加工が容易になり、半導体装置の製造が容易になる。また、多結晶シリコン膜１７などのエッチング残りを防止できるので、多結晶シリコン膜１７などのエッチング残りを気にせずに、加工や寸法の安定性の観点から多結晶シリコン膜１７などのエッチング条件を最適化することができる。また、ダミーパターン１２がないと、下部電極１１ａ，１１ｂの間隔に応じて段差または窪み６２，６３の度合いが変化するため、多結晶シリコン膜１７のエッチング残りの発生頻度はキャパシタの間隔に依存するが、本実施の形態のように複数のキャパシタの下部電極間にダミーパターン１２を形成することで、多結晶シリコン膜１７のエッチング残りの発生を防止し、キャパシタの間隔に対する依存性を阻止することができる。このため、加工の難易とキャパシタ間の距離とを無関係にでき、半導体装置の設計が容易になる。

また、本発明者の検討によれば、本実施の形態は、隣り合うキャパシタ３６ａ，３６ｂの下部電極１１ａと下部電極１１ｂとの間の間隔（図７に示される間隔Ｗ_１に対応）が、０．５μｍ〜２．５μｍの範囲内にある場合に適用すれば、より効果が大きい。隣り合う下部電極１１ａと下部電極１１ｂとの間の間隔（間隔Ｗ_１）が、０．５μｍ〜２．５μｍの範囲内の場合は、ダミーパターン１２を形成しないと隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で多結晶シリコン膜１７のエッチング残り（異物６６）が生じやすいが、このような間隔の下部電極１１ａ，１１ｂ間に本実施の形態のようなダミーパターン１２を設けることで、下部電極１１ａ，１１ｂ間の多結晶シリコン膜１７のエッチング残り（異物６６）をなくし、半導体装置の製造歩留りや信頼性を的確に向上することができる。

本実施の形態では、キャパシタ形成領域１Ｃにキャパシタ３６ａおよびキャパシタ３６ｂを形成する場合について説明したが、本実施の形態はこれに限定されるものではなく、例えば３つ以上のキャパシタを形成する場合にも適用できる。

また、本実施の形態では、図１３の平面図に示されるようにダミーパターン１２は隣り合うキャパシタの下部電極１１ａと下部電極１１ｂとの間に形成されるが、他の形態として、隣り合う下部電極１１ａと下部電極１１ｂとの間に形成された部分（パターン領域）を含んでいれば、ダミーパターン１２のパターン形状は種々変更可能である。図１９は、他の実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、図１３に対応し、下部電極１１ａ，１１ｂ、ダミーパターン（ダミー電極パターン）１２ａおよび上部電極２１ａ，２１ｂのレイアウトが示されている。図１９では、図１３のダミーパターン１２に対応するダミーパターン１２ａ（ダミーパターン１２と同様にして形成されたダミーパターン１２ａ）は、隣り合う下部電極１１ａと下部電極１１ｂとの間に位置するパターン領域（ダミーパターン１２に対応するパターン領域）に、更に下部電極１１ａ，１１ｂの外周部（周辺）に位置するパターン領域を加えたパターン形状を有している。図１３と図１９とは、ダミーパターン１２とダミーパターン１２ａのパターン形状が異なること以外はほぼ同様である。

図１９のように下部電極１１ａ，１１ｂの周辺にもダミーパターン１２ａを設けたことにより、下部電極１１ａ，１１ｂの互いに対向する側の端部以外の端部近傍においても多結晶シリコン膜１７のエッチング残り（残渣）を防止できる。これにより、半導体装置の製造歩留りや信頼性をより向上することができる。また、図１３のように、隣り合う下部電極１１ａ，１１ｂ間にだけダミーパターン１２を設けた場合は、平面レイアウトを小さくでき、比較的小さな面積のキャパシタ形成領域１Ｃに複数のキャパシタを形成することができ、半導体装置の小型化に有利である。

（実施の形態２）
図２０〜図２２は、本発明の他の実施の形態である半導体装置の製造工程中の要部断面図であり、上記実施の形態１におけるキャパシタ形成領域１Ｃが示されている。図２０は、上記実施の形態１の図９の工程段階に対応し、図２１は、上記実施の形態１の図１１の工程段階に対応し、図２２は、上記実施の形態１の図１２の工程段階に対応する。なお、図２０〜図２２においては、簡略化のために絶縁膜６の図示を省略している。また、図２３は、本実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、下部電極１１ａ，１１ｂ、ダミーパターン１２ｂおよび上部電極２１ａ，２１ｂのレイアウトが示されている。図２３では、下部電極１１ａ，１１ｂ、ダミーパターン１２ｂおよび上部電極２１ａ，２１ｂ以外は図示を省略している。また、図２３のＢ−Ｂ線の断面が図２１にほぼ対応する。

上記実施の形態１では、下部電極１１ａ，１１ｂの形成（パターニング）工程でダミーパターン１２を形成して、ダミーパターン１２を下部電極１１ａ，１１ｂと同層の導電性材料膜（多結晶シリコン膜７）により形成したが、本実施の形態では、上部電極２１ａ，２１ｂの形成（パターニング）工程でダミーパターン１２ｂを形成して、ダミーパターン１２ｂを上部電極２１ａ，２１ｂと同層の導電性材料膜（多結晶シリコン膜１７）により形成する。他の工程は、上記実施の形態１とほぼ同様である。

まず、素子分離領域２を含む半導体基板１上に多結晶シリコン膜７、絶縁膜８およびキャップ保護膜９を形成した後、フォトリソグラフィ法およびドライエッチング法を用いて、キャップ保護膜９、絶縁膜８および多結晶シリコン膜７をパターニングして、キャパシタ形成領域１Ｃに多結晶シリコン膜７からなる下部電極１１ａ，１１ｂを形成する。なお、この下部電極１１ａ，１１ｂ形成工程で、上記実施の形態１と同様に、メモリセル形成領域１Ａには多結晶シリコン７からなるゲート電極１０ａが形成される。しかしながら、本実施の形態では、上記実施の形態１とは異なり、この下部電極１１ａ，１１ｂ形成工程において、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２は形成しない。従って、本実施の形態では、多結晶シリコン膜７は、下部電極１１ａ，１１ｂおよびゲート電極１０ａ形成用の導電性材料膜である。

それから、熱酸化処理などによって多結晶シリコン膜７の露出する側面上に酸化シリコン膜１３が形成され、キャップ保護膜９が除去され、熱酸化法などによって絶縁膜８を構成する窒化シリコン膜の上層部分が酸化される。その後、下部電極１１ａ，１１ｂおよびそれらの上に形成された絶縁膜８を覆うように半導体基板１上に多結晶シリコン膜１７を形成し、多結晶シリコン膜１７上にキャップ保護膜１８を形成する。本実施の形態では、上記比較例（図１５）と同様に、互いに非連続で隣り合う下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２が形成されていないので、多結晶シリコン膜１７の上面およびキャップ保護膜１８の上面は、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域で段差または窪み６２，６３を生じ得る。従って、ここまでの工程は上記比較例（図１４および図１５）とほぼ同様である。

次に、図２０に示されるように、キャップ保護膜（絶縁膜）１８上に反射防止膜７１を形成する。この際、反射防止膜７１の膜厚は、下部電極１１ａ，１１ｂの上方での膜厚よりも下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）での膜厚の方が、窪み６３の分だけ厚くなる。反射防止膜７１の形成後、反射防止膜７１上にフォトリソグラフィ法を用いてフォトレジストパターン７２を形成する（すなわち反射防止膜７１上に選択的にフォトレジスト膜（フォトレジストパターン７２）を形成する）。この際、本実施の形態では、上部電極２１ａ，２１ｂを形成すべき領域とダミーパターン（ダミー電極パターン）１２ｂを形成すべき領域上にフォトレジストパターン７２を形成する。ダミーパターン１２ｂは、後述するように隣り合う下部電極１１ａと下部電極１１ｂとの間の領域を含むように形成されるので、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域上にもフォトレジストパターン７２が形成されることになる。

次に、図２１に示されるように、フォトレジストパターン７２をエッチングマスクとして用いて反射防止膜７１をドライエッチングし（反射防止膜７１をパターニングし）、更に（フォトレジストパターン７２およびパターニングされた反射防止膜７１をエッチングマスクとして用いて）キャップ保護膜１８をドライエッチングする（キャップ保護膜１８をパターニングする）。その後、フォトレジストパターン７２および反射防止膜７１を除去する。続いて、キャップ保護膜１８をマスク（エッチングマスク）として多結晶シリコン膜１７をドライエッチングにより除去する（多結晶シリコン膜１７をパターニングする）。これにより、下部電極１１ａ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ａが形成されてキャパシタ３６ａが形成され、下部電極１１ｂ上に容量絶縁膜（誘電体膜）としての絶縁膜８を介して多結晶シリコン膜１７からなる上部電極２１ｂが形成されてキャパシタ３６ｂが形成され、更に多結晶シリコン膜１７からなるダミーパターン（ダミー電極パターン）１２ｂが上部電極２１ａと上部電極２１ｂとの間に下部電極１１ａと下部電極１１ｂとの間を埋めるように形成される。なお、キャップ保護膜１８はその後の工程で除去されるので、図２１ではキャップ保護膜１８は図示を省略している。また、この上部電極２１ａ，２１ｂ形成工程で、上記のようにメモリセル形成領域１ＡおよびｎＭＩＳＦＥＴ形成領域１Ｂには多結晶シリコン１７からなるゲート電極１０ｂ，１０ｃが形成される。従って、本実施の形態では、多結晶シリコン膜１７は、上部電極２１ａ，２１ｂ、ダミーパターン１２ｂおよびゲート電極１０ｂ，１０ｃ形成用の導電性材料膜である。

その後、上記実施の形態１と同様に、図２２に示されるように、上部電極２１ａ，２１ｂで覆われていない領域のキャパシタの下部電極１１ａ，１１ｂ上の絶縁膜８などを除去し、サイドウォールスペーサ３３を形成した後に、露出する下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂの表面に、シリサイド膜（例えばＣｏＳｉ_２膜）４１を形成し、半導体基板１上に絶縁膜４２を形成する。それから、絶縁膜４２に底部で下部電極１１ａ，１１ｂおよび上部電極２１ａ，２１ｂ表面のシリサイド膜４１を露出するコンタクトホール４４を形成し、コンタクトホール４４を埋め込むプラグ４５を形成し、プラグ４５に接続する配線４６を形成する。

上部電極２１ａ，２１ｂの形成（パターニング）工程で上部電極２１ａ，２１ｂとともに形成されたダミーパターン１２ｂは、図２１や図２３などからも分かるように、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域を含む領域に形成されている。ダミーパターン１２ｂは、キャパシタ３６ａ，３６ｂの上部電極２１ａ，２１ｂと同様に、キャップ保護膜１８および多結晶シリコン膜１７のパターニングにより形成されるので、上部電極２１ａ，２１ｂと同様の層、ここでは多結晶シリコン膜１７、あるいは多結晶シリコン膜１７およびキャップ保護膜１８の積層構造からなる。また、下部電極１１ａ，１１ｂを構成する多結晶シリコン膜７の側面上には酸化シリコン膜１３が形成され、上面上には絶縁膜８が形成されており、それらの絶縁膜（酸化シリコン膜１３や絶縁膜８）がダミーパターン１２ｂと下部電極１１ａ，１１ｂとの間に介在している。このため、本実施の形態のように隣り合う下部電極１１ａと下部電極１１ｂとの間を埋めるようにダミーパターン１２ｂを形成しても、下部電極１１ａと下部電極１１ｂとの間がダミーパターン１２ｂによって電気的にショート（短絡）することはない。

また、上記実施の形態１のダミーパターン１２と同様に、本実施の形態のダミーパターン１２ｂは容量素子として利用されない導電性材料膜パターンである。すなわち、ダミーパターン１２ｂは、浮遊（フローティング）電位とされるか、固定電位（例えば接地電位または他の固定電位）が供給されるか、あるいは下部電極１１ａおよび下部電極１１ｂのどちらか一方または両方と同電位が供給される導電性材料膜パターンである。

隣り合う下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）では、反射防止膜７１の膜厚が相対的に厚く、これは上記実施の形態１の比較例（図１４〜図１８）のように、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域での反射防止膜７１のエッチング残りやそれに伴う多結晶シリコン膜１７のエッチング残り（上記異物６６）を発生させる可能性がある。しかしながら、本実施の形態では、キャパシタ３６ａ，３６ｂの上部電極２１ａ，２１ｂの形成（パターニング）工程で、上部電極２１ａ，２１ｂとともに、隣り合う下部電極１１ａと下部電極１１ｂとの間の領域を含む領域にダミーパターン１２ｂを形成している。下部電極１１ａと下部電極１１ｂとの間にダミーパターン１２ｂを形成することにより、フォトレジストパターン７２をエッチングマスクとした反射防止膜７１のドライエッチング工程において、下部電極１１ａと下部電極１１ｂとの間の領域（すなわち窪み６３上）の反射防止膜７１の相対的に厚い部分を除去する必要がなくなる。このため、上記実施の形態１の比較例のような下部電極１１ａ，１１ｂ間での反射防止膜７１のエッチング残りやそれに伴う多結晶シリコン膜１７のエッチング残り（異物６６）を生じることはない。これにより、多結晶シリコン膜１７のエッチング残り（残渣）のような異物の発生を防止でき、半導体装置の製造歩留りを向上できる。また、半導体装置の信頼性を向上できる。また、半導体装置の製造コストを低減できる。

また、本実施の形態においても上記実施の形態１と同様に、隣り合う下部電極１１ａと下部電極１１ｂとの間に形成された部分を含んでいれば、ダミーパターン１２ｂのパターン形状は種々変更可能である。図２４は、他の実施の形態の半導体装置の製造工程中の要部平面図（キャパシタ形成領域１Ｃの平面レイアウト図）であり、図２３に対応し、下部電極１１ａ，１１ｂ、ダミーパターン（ダミー電極パターン）１２ｃおよび上部電極２１ａ，２１ｂのレイアウトが示されている。図２４では、図２３のダミーパターン１２ｂに対応するダミーパターン１２ｃ（ダミーパターン１２ｂと同様にして形成されたダミーパターン１２ｃ）は、隣り合う下部電極１１ａと下部電極１１ｂとの間に位置するパターン領域（ダミーパターン１２ｂに対応するパターン領域）に、更に下部電極１１ａ，１１ｂの外周部（周辺）に位置するパターン領域を加えたパターン形状を有している。図２４と図２３とは、ダミーパターン１２ｃとダミーパターン１２ｂのパターン形状が異なること以外はほぼ同様である。

図２４のように下部電極１１ａ，１１ｂの周辺にもダミーパターン１２ｃを設けたことにより、下部電極１１ａ，１１ｂの互いに対向する側の端部以外の端部近傍においても多結晶シリコン膜１７のエッチング残り（残渣）を防止できる。これにより、半導体装置の製造歩留りや信頼性をより向上することができる。また、図２３のように、隣り合う下部電極１１ａ，１１ｂ間にだけダミーパターン１２ｂを設けた場合は、平面レイアウトを小さくでき、比較的小さな面積のキャパシタ形成領域１Ｃに複数のキャパシタを形成することができ、半導体装置の小型化に有利である。

以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。

前記実施の形態では、ＭＩＳＦＥＴおよびキャパシタを有する半導体装置について説明したが、本発明は、これに限定されるものではなく、キャパシタを有する種々の半導体装置に適用することができる。

本発明は、キャパシタを有する半導体装置およびその製造方法に適用して有効である。

１ 半導体基板
１Ａ メモリセル形成領域
１Ｂ ｎＭＩＳＦＥＴ形成領域
１Ｃ キャパシタ形成領域
２ 素子分離領域
３ ｐ型半導体領域
４ ｎ型半導体領域
５ ｐ型半導体領域
６ 絶縁膜
６ａ ゲート絶縁膜
７ 多結晶シリコン膜
８ 絶縁膜
９ キャップ保護膜
１０ａ ゲート電極
１０ｂ ゲート電極
１０ｃ ゲート電極
１１ａ 下部電極
１１ｂ 下部電極
１２ ダミーパターン
１２ａ ダミーパターン
１２ｂ ダミーパターン
１２ｃ ダミーパターン
１３ 酸化シリコン膜
１５ ゲート絶縁膜
１６ ゲート絶縁膜
１７ 多結晶シリコン膜
１８ キャップ保護膜
２１ａ 上部電極
２１ｂ 上部電極
３１ａ ｎ型半導体領域
３１ｂ ｎ^＋型半導体領域
３２ａ ｎ型半導体領域
３２ｂ ｎ^＋型半導体領域
３３ サイドウォールスペーサ
３５ａ ＭＩＳＦＥＴ
３５ｂ ＭＩＳＦＥＴ
３５ｃ ｎチャネル型ＭＩＳＦＥＴ
３６ａ キャパシタ
３６ｂ キャパシタ
４１ シリサイド膜
４２ 絶縁膜
４４ コンタクトホール
４５ プラグ
４６ 配線
５１ フォトレジストパターン
５１ａ 反射防止膜
５２ 反射防止膜
５３ フォトレジストパターン
６１ フォトレジストパターン
６１ａ 反射防止膜
６２ 窪み
６３ 窪み
６４ 反射防止膜
６５ フォトレジストパターン
６６ 異物
７１ 反射防止膜
７２ フォトレジストパターン

Claims (13)

1. 半導体基板と、
   前記半導体基板上に形成された第１キャパシタの第１下部電極と、
   前記半導体基板上に形成された第２キャパシタの第２下部電極と、
   前記第１下部電極上に形成された前記第１キャパシタの第１容量絶縁膜と、
   前記第２下部電極上に形成された前記第２キャパシタの第２容量絶縁膜と、
   前記第１下部電極上に前記第１容量絶縁膜を介して形成された前記第１キャパシタの第１上部電極と、
   前記第２下部電極上に前記第２容量絶縁膜を介して形成された前記第２キャパシタの第２上部電極と、
   前記半導体基板上に、前記第１キャパシタの前記第１下部電極と前記第２キャパシタの前記第２下部電極との間に形成されたダミー電極パターンと、
   を有し、
   前記第１上部電極の平面形状は、その端部が前記第１下部電極の端部よりも内側になるように形成されており、
   前記第２上部電極の平面形状は、その端部が前記第２下部電極の端部よりも内側になるように形成されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１上部電極上、前記第２上部電極上、前記第１上部電極に覆われていない前記第１下部電極上、前記第２上部電極に覆われていない前記第２下部電極上、及び、前記ダミー電極パターン上に、シリサイド膜が形成されていることを特徴とする半導体装置。
3. 請求項１または２に記載の半導体装置において、
   前記ダミー電極パターンは、前記第１上部電極及び前記第２上部電極と同層の導電性材料によって形成されていることを特徴とする半導体装置。
4. 請求項３に記載の半導体装置において、
   前記半導体装置はＭＩＳＦＥＴを更に有し、
   前記ダミー電極パターンは、前記ＭＩＳＦＥＴのゲート電極、前記第１下部電極及び前記第２下部電極と同層の導電性材料によって形成されていることを特徴とする半導体装置。
5. 半導体基板と、
   前記半導体基板上に形成された第１キャパシタの第１下部電極と、
   前記半導体基板上に形成された第２キャパシタの第２下部電極と、
   前記第１下部電極上に形成された前記第１キャパシタの第１容量絶縁膜と、
   前記第２下部電極上に形成された前記第２キャパシタの第２容量絶縁膜と、
   前記第１下部電極上に前記第１容量絶縁膜を介して形成された前記第１キャパシタの第１上部電極と、
   前記第２下部電極上に前記第２容量絶縁膜を介して形成された前記第２キャパシタの第２上部電極と、
   前記半導体基板上に、前記第１キャパシタの前記第１下部電極と前記第２キャパシタの前記第２下部電極との間に形成されたダミー電極パターンと、
   を有し、
   前記第１上部電極の平面形状は、その端部が前記第１下部電極の端部よりも内側になるように形成されており、
   前記第２上部電極の平面形状は、その端部が前記第２下部電極の端部よりも内側になるように形成されており、
   前記ダミー電極パターンの端部は、その一部が前記第１及び第２下部電極に乗り上げて形成されていることを特徴とする半導体装置。
6. 請求項５に記載の半導体装置において、
   前記第１上部電極上、前記第２上部電極上、前記第１上部電極及び前記ダミー電極パターンに覆われていない前記第１下部電極上、前記第２上部電極及び前記ダミー電極パターンに覆われていない前記第２下部電極上、及び、前記ダミー電極パターン上に、シリサイド膜が形成されていることを特徴とする半導体装置。
7. 請求項５または６に記載の半導体装置において、
   前記ダミー電極パターンは、前記第１上部電極及び前記第２上部電極と同層の導電性材料によって形成されていることを特徴とする半導体装置。
8. 請求項７に記載の半導体装置において、
   前記半導体装置はＭＩＳＦＥＴを更に有し、
   前記ダミー電極パターンは、前記ＭＩＳＦＥＴのゲート電極、前記第１上部電極及び前記第２上部電極と同層の導電性材料によって形成されていることを特徴とする半導体装置。
9. 請求項１〜８のいずれか１項に記載の半導体装置において、
   前記ダミー電極パターンは、浮遊電位とされることを特徴とする半導体装置。
10. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記ダミー電極パターンは、前記第１下部電極及び前記第２下部電極のどちらか一方または両方と同電位が供給される導電性材料膜パターンであることを特徴とする半導体装置。
11. 請求項１〜８のいずれか１項に記載の半導体装置において、
    前記ダミー電極パターンには、固定電位が供給されることを特徴とする半導体装置。
12. 請求項１１に記載の半導体装置において、
    前記固定電位は接地電位であることを特徴とする半導体装置。
13. 請求項１〜１２のいずれか１項に記載の半導体装置において、
    前記半導体基板には、ＳＴＩ法またはＬＯＣＯＳ法で形成された素子分離領域が形成されており、
    前記第１キャパシタ、前記第２キャパシタ、及び、前記ダミー電極パターンは、前記素子分離領域上に形成されていることを特徴とする半導体装置。

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