JPH1196796A

JPH1196796A - 内部電圧設定回路、基板電圧クランプ回路、基板バイアス生成回路、昇圧電圧クランプ回路、及びワード線電圧生成回路

Info

Publication number: JPH1196796A
Application number: JP9259068A
Authority: JP
Inventors: Hiroki Kihara; 弘揮木原; Masaaki Fujikawa; 雅章藤川
Original assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Current assignee: Fujitsu VLSI Ltd; Fujitsu Ltd
Priority date: 1997-09-24
Filing date: 1997-09-24
Publication date: 1999-04-09

Abstract

(57)【要約】【課題】プロセスのばらつきによるトランジスタの特性
のばらつきに関わらず動作保証マージンを十分に確保し
た動作試験を行なうことができる内部電圧設定回路を提
供する。【解決手段】ダイオード素子１００は、直列に接続さ
れ、その順方向電圧降下に基づいて、入力電圧Ｖinに対
し所定の電位差を備えた内部電圧Ｖを設定する。スイッ
チ素子１０１は、前記ダイオード素子１００に接続さ
れ、動作試験時に入力されるテストモード信号Ｔに基づ
いて内部電圧の動作保証マージンを拡大する方向に該ダ
イオード素子の段数を増減する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、内部電圧設定回路
を備えた半導体記憶装置の動作試験に関するものであ
る。

【０００２】近年の半導体記憶装置では、出荷されるま
でに製品の動作保証を行なうための様々な動作試験が行
なわれ、様々な条件下で全記憶セルが正常に動作するか
否かが判定される。そして、動作保証の信頼性を向上さ
せるために動作試験の最適化が要求されている。

【０００３】

【従来の技術】従来、ＤＲＡＭ等の半導体記憶装置はパ
ッケージングされていないウエハの状態で１次動作試験
が行なわれる。１次動作試験としては、電源電圧を外部
から供給し、内部電圧を自己バイアスにより発生させる
か、又は外部から供給して該装置が正常に動作するか否
かが試験される。

【０００４】そして、１次動作試験では、温度変動等に
よる影響を考慮した動作保証を行なうために、例えば図
１１に示すように、実使用条件を拡大した動作保証範囲
ＰＴの電源電圧ＶCC及び基板バイアス電圧Ｖbbが外部か
ら供給されて試験が行われる。尚、図１１では、内部電
圧のうちＤＲＡＭのセルトランジスタのバックゲートに
供給される基板バイアス電圧Ｖbbについての動作保証範
囲について示したが、ＤＲＡＭのワード線、即ちセルト
ランジスタのゲートに供給される昇圧電圧についても同
様に実使用条件を拡大した範囲の電圧が供給されて試験
が行なわれる。

【０００５】又、半導体記憶装置はパッケージングされ
た状態で最終動作試験が行なわれる。最終動作試験とし
ては、電源電圧を外部から供給し、内部電圧設定回路か
ら内部電圧を供給して該装置が正常に動作するか否かが
試験される。

【０００６】そして、最終動作試験では、例えば図１１
に示すように、実使用条件の電源電圧を拡大した動作保
証範囲ＦＴの電源電圧ＶCCが外部から供給されて試験が
行われる。

【０００７】図１２は、半導体記憶装置に備えられる従
来の基板電圧クランプ回路を示す。基板電圧クランプ回
路は直列に接続された３個のＮチャネルＭＯＳ（以下、
ＮＭＯＳという）トランジスタＴr1〜Ｔr3から構成され
ている。前記トランジスタＴr1〜Ｔr3は、それぞれドレ
インがゲートに接続され、ソースがバックゲートに接続
されている。一端のトランジスタＴr1のドレインは電源
ＶSSに接続されている。他端のトランジスタＴr3のソー
スには、基板バイアス電圧Ｖbbが供給される。

【０００８】トランジスタＴr1〜Ｔr3のしきい値をそれ
ぞれＶthとすれば、トランジスタＴr1〜Ｔr3は、基板バ
イアス電圧ＶbbがＶSS−３Ｖth以下となると、全てオン
される。

【０００９】従って、この基板電圧クランプ回路では、
基板バイアス電圧ＶbbがＶSS−３Ｖthより低くならない
ようにクランプされる。図１３は、半導体記憶装置に備
えられる従来の基板バイアス生成回路を示す。高抵抗Ｒ
１は、一端が電源ＶCCに接続され、他端がＮＭＯＳトラ
ンジスタＴr11のドレインに接続されている。前記トラ
ンジスタＴr11 は、ゲートが電源ＶSSに接続され、ソー
スがバックゲートに接続されるとともにＮＭＯＳトラン
ジスタＴr12 のドレインに接続されている。前記トラン
ジスタＴr12 はドレインがゲートに接続され、ソースが
バックゲートに接続されている。前記トランジスタＴr1
2のソースには、基板バイアス電圧Ｖbbが供給される。

【００１０】トランジスタＴr11 ，Ｔr12 のしきい値を
それぞれＶthとすれば、トランジスタＴr11 ，Ｔr12
は、基板バイアス電圧ＶbbがＶSS−２Ｖth以下となる
と、オンされ、トランジスタＴr11 のドレイン、即ちノ
ードＮ１の検出電位ＶdaがＶSS−Ｖth付近となる。

【００１１】又、トランジスタＴr11 ，Ｔr12 は、基板
バイアス電圧ＶbbがＶSS−２Ｖthより高くなると、少な
くとも一方がオフされ、ノードＮ１の検出電位Ｖdaがほ
ぼＶCCレベルとなる。

【００１２】前記ノードＮ１はトランジスタＴr13 のゲ
ートに接続されるとともに、インバータ１を介してトラ
ンジスタＴr14 のゲートに接続されている。前記トラン
ジスタＴr13 は第２降圧電圧生成回路２に接続され、前
記トランジスタＴr14 は第１降圧電圧生成回路３に接続
されている。

【００１３】ノードＮ１がほぼＶCCレベル（Ｈレベル）
となると、トランジスタＴr13 がオンされるとともにト
ランジスタＴr14 がオフされる。すると、第２降圧電圧
生成回路２が活性化されるとともに第１降圧電圧生成回
路３が非活性化される。

【００１４】ノードＮ１がＶSS−Ｖth付近（Ｌレベル）
となると、トランジスタＴr13 がオフされるとともにト
ランジスタＴr14 がオンされる。すると、第２降圧電圧
生成回路２が非活性化されるとともに第１降圧電圧生成
回路３が活性化される。

【００１５】第２降圧電圧生成回路２の負荷駆動能力は
第１降圧電圧生成回路３の負荷駆動能力より大きく設計
されている。このような基板バイアス生成回路では、通
常動作中は基板バイアス電圧ＶbbがＶSS−２Ｖth以下と
なり、低消費電力で動作する第１降圧電圧生成回路３に
より基板バイアス電圧Ｖbbが生成され、かつ維持され
る。

【００１６】そして、何らかの異常により基板バイアス
電圧ＶbbがＶSS−２Ｖthより高くなると、駆動能力の大
きい第２降圧電圧生成回路２により基板バイアス電圧Ｖ
bbが降圧される。

【００１７】このような基板バイアス生成回路の動作に
より、基板バイアス電圧ＶbbはＶSS−２Ｖth以下に維持
される。従って、この半導体記憶装置では、前述した基
板電圧クランプ回路及び基板バイアス生成回路により、
基板バイアス電圧ＶbbがＶSS−３Ｖthより低くならない
ように、且つＶSS−２Ｖthより高くならないようになっ
ている。

【００１８】図１４は、半導体記憶装置に備えられる従
来の昇圧電圧クランプ回路を示す。昇圧電圧クランプ回
路は直列に接続された２個のＰチャネルＭＯＳ（以下、
ＰＭＯＳという）トランジスタＴr21 ，Ｔr22 から構成
されている。前記トランジスタＴr21 ，Ｔr22 は、それ
ぞれドレインがゲートに接続されている。前記トランジ
スタＴr22 のドレインは電源ＶCCに接続されている。前
記トランジスタＴr21のソースには、昇圧電圧Ｖppが供
給される。

【００１９】トランジスタＴr21 ，Ｔr22 のしきい値を
それぞれＶthとすれば、トランジスタＴr21 ，Ｔr22
は、昇圧電圧ＶppがＶCC＋２Ｖth以上となると、全てオ
ンされる。

【００２０】従って、この昇圧電圧クランプ回路では、
昇圧電圧ＶppがＶCC＋２Ｖthより高くならないようにク
ランプされる。図１５は、半導体記憶装置に備えられる
従来のワード線電圧生成回路を示す。ＰＭＯＳトランジ
スタＴr31 は、ソースがバックゲートに接続され、ドレ
インがゲートに接続されるとともにＰＭＯＳトランジス
タＴr32 のソースに接続されている。前記トランジスタ
Ｔr32 は、ソースがバックゲートに接続されている。前
記トランジスタＴr32 のゲートは、電源ＶCCに接続され
ている。又、前記トランジスタＴr32 のドレインは、高
抵抗Ｒ２を介して電源ＶSSに接続されている。前記トラ
ンジスタＴr31 のソースには、昇圧電圧Ｖppが供給され
る。

【００２１】トランジスタＴr31 ，Ｔr32 のしきい値を
それぞれＶthとすれば、トランジスタＴr31 ，Ｔr32
は、昇圧電圧ＶppがＶCC＋２Ｖth以上となると、オンさ
れ、トランジスタＴr32 のドレイン、即ちノードＮ２の
検出電位ＶdbがＶpp−Ｖth付近となる。

【００２２】又、トランジスタＴr31 ，Ｔr32 は、昇圧
電圧ＶppがＶCC＋２Ｖthより低くなると、少なくとも一
方がオフされ、ノードＮ２の検出電位ＶdbがほぼＶSSレ
ベルとなる。

【００２３】前記ノードＮ２はトランジスタＴr33 のゲ
ートに接続されるとともに、インバータ１１を介してト
ランジスタＴr34 のゲートに接続されている。前記トラ
ンジスタＴr33 は第１昇圧電圧生成回路１２に接続さ
れ、前記トランジスタＴr34 は第２昇圧電圧生成回路１
３に接続されている。

【００２４】ノードＮ２がＶpp−Ｖth付近（Ｈレベル）
となると、トランジスタＴr33 がオンされるとともにト
ランジスタＴr34 がオフされる。すると、第１昇圧電圧
生成回路１２が活性化されるとともに第２昇圧電圧生成
回路１３が非活性化される。

【００２５】ノードＮ２がほぼＶSSレベル（Ｌレベル）
となると、トランジスタＴr33 がオフされるとともにト
ランジスタＴr34 がオンされる。すると、第１昇圧電圧
生成回路１２が非活性化されるとともに第２昇圧電圧生
成回路１３が活性化される。

【００２６】第２昇圧電圧生成回路１３の負荷駆動能力
は第１昇圧電圧生成回路１２の負荷駆動能力より大きく
設計されている。このようなワード線電圧生成回路で
は、通常動作中は昇圧電圧ＶppがＶCC＋２Ｖth以上とな
り、低消費電力で動作する第１昇圧電圧生成回路１２に
より昇圧電圧Ｖppが生成され、かつ維持される。

【００２７】そして、何らかの異常により昇圧電圧Ｖpp
がＶCC＋２Ｖthより低くなると、駆動能力の大きい第２
昇圧電圧生成回路１３により昇圧電圧Ｖppが昇圧され
る。このようなワード線電圧生成回路の動作により、昇
圧電圧ＶppはＶCC＋２Ｖth以上に維持される。

【００２８】従って、この半導体記憶装置では、前述し
た昇圧電圧クランプ回路及びワード線電圧生成回路によ
り昇圧電圧ＶppがＶCC＋２Ｖthでほぼ固定されるように
なっている。

【００２９】

【発明が解決しようとする課題】従来の半導体記憶装置
では、最終動作試験を行なうとき、基板バイアス電圧を
外部から供給することができないため、基板バイアス電
圧は前述したような基板バイアス生成回路により発生さ
せることになる。従って、図１１に示すように、最終動
作試験の範囲ＦＴを基板バイアス電圧（内部電圧）につ
いて動作保証範囲ＰＴまで拡大することができないとい
う問題があった。

【００３０】又、半導体装置では、製造プロセスのばら
つきに起因してトランジスタのしきい値がサンプル毎に
ばらつくことがある。従って、前記基板電圧クランプ回
路において、例えば電源ＶSSが０ｖで、サンプルＳ１の
トランジスタＴr1〜Ｔr3のしきい値Ｖthが０．４ｖで、
サンプルＳ２のトランジスタＴr1〜Ｔr3のしきい値Ｖth
が０．５ｖの場合、図１６に示すように、サンプルＳ１
では、基板バイアス電圧Ｖbbが（ＶSS−３Ｖth＝）−
１．２ｖより低くならないようにクランプされ、サンプ
ルＳ２では、基板バイアス電圧Ｖbbが（ＶSS−３Ｖth
＝）−１．５ｖより低くならないようにクランプされる
ことになる。

【００３１】しかしながら、１次動作試験では、実使用
条件を拡大した一定の基板バイアス電圧Ｖbbを各装置に
供給して試験するため、図１６に示すように、例えば試
験用の基板バイアス電圧ＴL を動作保証範囲の下限であ
る−１．６ｖとして試験した場合、サンプルＳ１の動作
保証マージンＭBL１は０．４ｖとなるのに対してサンプ
ルＳ２の動作保証マージンＭBL２は０．１ｖとなる。

【００３２】従って、この１次動作試験は、サンプルＳ
２に対しては、温度変動等による影響を考慮した動作保
証マージンを十分に確保することができないという問題
がある。

【００３３】又、前記基板バイアス生成回路において、
例えば電源ＶSSが０ｖで、サンプルＳ１のトランジスタ
Ｔr11 ，Ｔr12 のしきい値Ｖthが０．４ｖで、サンプル
Ｓ２のトランジスタＴr11 ，Ｔr12 のしきい値Ｖthが
０．５ｖの場合、図１７に示すように、サンプルＳ１で
は、基板バイアス電圧Ｖbbが（ＶSS−２Ｖth＝）−０．
８ｖ以下に維持され、サンプルＳ２では、基板バイアス
電圧Ｖbbが（ＶSS−２Ｖth＝）−１．０ｖ以下に維持さ
れる。

【００３４】しかしながら、１次動作試験では、実使用
条件を拡大した一定の基板バイアス電圧Ｖbbを各装置に
供給して試験するため、図１７に示すように、例えば試
験用の基板バイアス電圧ＴH を動作保証範囲の上限であ
る−０．５ｖとして試験した場合、サンプルＳ２の動作
保証マージンＭBH２は０．５ｖとなるのに対してサンプ
ルＳ１の動作保証マージンＭBH１は０．３ｖとなる。

【００３５】従って、この１次動作試験は、サンプルＳ
１に対しては、温度変動等による影響を考慮した動作保
証マージンを十分に確保することができないという問題
がある。

【００３６】尚、図１６、図１７では、基板電圧クラン
プ回路及び基板バイアス生成回路について説明したが、
昇圧電圧クランプ回路及びワード線電圧生成回路につい
てもトランジスタのしきい値が装置毎にばらつくことに
起因して同様の問題がある。

【００３７】この発明の第１の目的は、プロセスのばら
つきによるトランジスタの特性のばらつきに関わらず動
作保証マージンを十分に確保した動作試験を行なうこと
ができる内部電圧設定回路を提供することにある。

【００３８】第２の目的は、内部電圧発生回路で生成し
た内部電圧による動作試験でも、動作保証マージンを十
分に確保し得る内部電圧設定回路を提供することにあ
る。

【００３９】

【課題を解決するための手段】図１は請求項１に記載し
た発明の原理説明図である。すなわち、ダイオード素子
１００は、直列に接続され、その順方向電圧降下に基づ
いて、入力電圧Ｖinに対し所定の電位差を備えた内部電
圧Ｖを設定する。スイッチ素子１０１は、前記ダイオー
ド素子１００に接続され、動作試験時に入力されるテス
トモード信号Ｔに基づいて内部電圧の動作保証マージン
を拡大する方向に該ダイオード素子の段数を増減する。

【００４０】請求項２に記載の発明は、低電位側電源
と、基板バイアス電圧源との間に、複数のダイオード素
子を直列に接続して基板バイアス電圧を前記ダイオード
素子の順方向電圧降下に基づく所定電圧にクランプする
クランプ回路であって、前記ダイオード素子には、動作
試験時に入力されるテストモード信号に基づいて該ダイ
オード素子の段数を増加するスイッチ素子を接続したこ
とを要旨としている。

【００４１】請求項３に記載の発明は、低電位側電源と
基板バイアス電圧との電位差が所定値以下であるか否か
を検出する検出回路と、前記検出回路の検出信号に基づ
いて動作して、前記電位差が所定値以下となったとき、
前記基板バイアス電圧を降圧する降圧電圧生成回路とを
備えた基板バイアス生成回路であって、前記検出回路
は、高電位側電源と基板バイアス電圧との間に、抵抗と
複数のダイオード素子を直列に接続して構成し、前記ダ
イオード素子の少なくとも一つには、動作試験時に入力
されるテストモード信号に基づいて該ダイオード素子の
段数を減少するスイッチ素子を接続したことを要旨とし
ている。

【００４２】請求項４に記載の発明は、高電位側電源と
昇圧電圧源との間に、複数のダイオード素子を直列に接
続して昇圧電圧を前記ダイオード素子の順方向電圧降下
に基づく所定電圧にクランプするクランプ回路であっ
て、前記ダイオード素子には、動作試験時に入力される
テストモード信号に基づいて該ダイオード素子の段数を
増加するスイッチ素子を接続したことを要旨としてい
る。

【００４３】請求項５に記載の発明は、高電位側電源と
昇圧電圧との電位差が所定値以下であるか否かを検出す
る検出回路と、前記検出回路の検出信号に基づいて動作
して、前記電位差が所定値以下となったとき、前記昇圧
電圧を昇圧する昇圧電圧生成回路とを備えたワード線電
圧生成回路であって、前記検出回路は、低電位側電源と
昇圧電圧との間に、抵抗と複数のダイオード素子を直列
に接続して構成し、前記ダイオード素子の少なくとも一
つには、動作試験時に入力されるテストモード信号に基
づいて該ダイオード素子の段数を減少するスイッチ素子
を接続したことを要旨としている。

【００４４】請求項６に記載の発明は、請求項２に記載
の基板電圧クランプ回路、及び請求項３に記載の基板バ
イアス生成回路を備えたことを要旨としている。請求項
７に記載の発明は、請求項４に記載の昇圧電圧クランプ
回路、及び請求項５に記載のワード線電圧生成回路を備
えたことを要旨としている。

【００４５】請求項８に記載の発明は、請求項２に記載
の基板電圧クランプ回路、請求項３に記載の基板バイア
ス生成回路、請求項４に記載の昇圧電圧クランプ回路、
及び請求項５に記載のワード線電圧生成回路を備えたこ
とを要旨としている。

【００４６】（作用）請求項１に記載の発明によれば、
内部電圧Ｖは、直列に接続されたダイオード素子１００
の順方向電圧降下に基づいて、入力電圧Ｖinに対し所定
の電位差を備えるように設定される。動作試験時にテス
トモード信号Ｔが入力されると、スイッチ素子１０１に
より内部電圧の動作保証マージンが拡大される方向に該
ダイオード素子の段数が増減される。

【００４７】請求項２に記載の発明によれば、基板バイ
アス電圧は、ダイオード素子の順方向電圧降下に基づく
所定電圧にクランプされる。動作試験時にテストモード
信号が入力されると、スイッチ素子によりダイオード素
子の段数が増加される。従って、基板バイアス電圧の動
作保証マージンが低レベル側に拡大される。

【００４８】請求項３に記載の発明によれば、高電位側
電源と基板バイアス電圧との間に、抵抗と複数のダイオ
ード素子を直列に接続して構成した検出回路により低電
位側電源と基板バイアス電圧との電位差が所定値以下で
あるか否かが検出される。前記電位差が所定値以下とな
ったとき、基板バイアス電圧は降圧電圧生成回路により
降圧される。そして、動作試験時にテストモード信号が
入力されると、スイッチ素子によりダイオード素子の段
数が減少される。従って、基板バイアス電圧の動作保証
マージンが高レベル側に拡大される。

【００４９】請求項４に記載の発明によれば、昇圧電圧
は、ダイオード素子の順方向電圧降下に基づく所定電圧
にクランプされる。動作試験時にテストモード信号が入
力されると、スイッチ素子によりダイオード素子の段数
が増加される。従って、昇圧電圧の動作保証マージンが
高レベル側に拡大される。

【００５０】請求項５に記載の発明によれば、低電位側
電源と昇圧電圧との間に、抵抗と複数のダイオード素子
を直列に接続して構成した検出回路により高電位側電源
と昇圧電圧との電位差が所定値以下であるか否かが検出
される。前記電位差が所定値以下となったとき、昇圧電
圧は昇圧電圧生成回路により昇圧される。そして、動作
試験時にテストモード信号が入力されると、スイッチ素
子によりダイオード素子の段数が減少される。従って、
昇圧電圧の動作保証マージンが低レベル側に拡大され
る。

【００５１】請求項６に記載の発明によれば、基板バイ
アス電圧の動作保証マージンが高レベル側及び低レベル
側に拡大される。請求項７に記載の発明によれば、昇圧
電圧の動作保証マージンが高レベル側及び低レベル側に
拡大される。

【００５２】請求項８に記載の発明によれば、基板バイ
アス電圧の動作保証マージン及び昇圧電圧の動作保証マ
ージンが高レベル側及び低レベル側に拡大される。

【００５３】

【発明の実施の形態】以下、本発明を具体化した一実施
の形態を図２〜図１０に従って説明する。尚、本実施の
形態の基板電圧クランプ回路、基板バイアス生成回路、
昇圧電圧クランプ回路及びワード線電圧生成回路は、従
来の回路を一部変更したものであり、前記従来技術で述
べた回路と同一構成部分は、同一符号を付してその説明
を省略する。

【００５４】図２は、基板電圧クランプ回路を示す。前
記トランジスタＴr3のソースは、ＮＭＯＳトランジスタ
Ｔr4のドレインに接続されている。前記トランジスタＴ
r4はドレインがゲートに接続され、ソースがバックゲー
トに接続されている。前記トランジスタＴr4のドレイン
とソースはスイッチ素子ＳＷ１を介して接続されてい
る。トランジスタＴr4のソースには、基板バイアス電圧
Ｖbbが供給される。

【００５５】このように構成された基板電圧クランプ回
路において、通常使用される時の通常モードでは、スイ
ッチ素子ＳＷ１はオン状態とされる。すると、トランジ
スタＴr3のソースには、基板バイアス電圧Ｖbbが供給さ
れ、トランジスタＴr1〜Ｔr4のしきい値をＶthとすれ
ば、従来と同様に基板バイアス電圧ＶbbがＶSS−３Ｖth
より低くならないようにクランプされる。

【００５６】そして、各動作試験を行われるときに入力
されるテストモード信号Ｔ１に基づいてスイッチ素子Ｓ
Ｗ１はオフ状態とされる。すると、基板バイアス電圧Ｖ
bbがＶSS−４Ｖthより低くならないようにクランプされ
る。即ち、各動作試験が行われるテストモードでは、通
常モードよりＶth分低い値で基板バイアス電圧Ｖbbがク
ランプされる。

【００５７】従って、この基板電圧クランプ回路におい
て、例えば電源ＶSSが０ｖで、サンプルＳ１のトランジ
スタＴr1〜Ｔr4のしきい値Ｖthが０．４ｖで、サンプル
Ｓ２のトランジスタＴr1〜Ｔr4のしきい値Ｖthが０．５
ｖの場合、図３に示すように、通常モードのサンプルＳ
１では、基板バイアス電圧Ｖbbが（ＶSS−３Ｖth＝）−
１．２ｖより低くならないようにクランプされ、通常モ
ードのサンプルＳ２では、基板バイアス電圧Ｖbbが（Ｖ
SS−３Ｖth＝）−１．５ｖより低くならないようにクラ
ンプされる。

【００５８】そして、テストモードのサンプルＳ１で
は、基板バイアス電圧Ｖbbが（ＶSS−４Ｖth＝）−１．
６ｖより低くならないようにクランプされ、テストモー
ドのサンプルＳ２では、基板バイアス電圧Ｖbbが（ＶSS
−４Ｖth＝）−２．０ｖより低くならないようにクラン
プされる。

【００５９】従って、テストモードのサンプルＳ１で
は、試験用の基板バイアス電圧ＴBL１を−１．６ｖとす
ることができる。テストモードのサンプルＳ２では、試
験用の基板バイアス電圧ＴBL２を−２．０ｖとすること
ができる。

【００６０】従って、各動作試験では、サンプルＳ１の
動作保証マージンＭBL１を、図３に示すように、０．４
ｖとし、サンプルＳ２の動作保証マージンＭBL２を０．
５ｖとすることができる。

【００６１】図４は、基板バイアス生成回路を示す。前
記トランジスタＴr12 のドレインとソースはスイッチ素
子ＳＷ２を介して接続されている。尚、本実施の形態で
は、前記高抵抗Ｒ１及びトランジスタＴr11 ，Ｔr12 が
検出回路を構成している。

【００６２】このように構成された基板バイアス生成回
路において、通常使用される時の通常モードでは、スイ
ッチ素子ＳＷ２はオフ状態とされる。すると、従来と同
様に基板バイアス電圧ＶbbがＶSS−２Ｖthより高くなら
ないように生成される。

【００６３】そして、各動作試験が行われるときに入力
されるテストモード信号Ｔ２に基づいてスイッチ素子Ｓ
Ｗ２はオン状態とされる。すると、基板バイアス電圧Ｖ
bbがＶSS−Ｖthより高くならないように生成される。即
ち、各動作試験が行われるテストモードでは、通常モー
ドよりＶth分高い値で基板バイアス電圧Ｖbbを生成する
ことができる。

【００６４】従って、この基板バイアス生成回路におい
て、例えば電源ＶSSが０ｖで、サンプルＳ１のトランジ
スタＴr11 ，Ｔr12 のしきい値Ｖthが０．４ｖで、サン
プルＳ２のトランジスタＴr11 ，Ｔr12 のしきい値Ｖth
が０．５ｖの場合、図５に示すように、通常モードのサ
ンプルＳ１では、基板バイアス電圧Ｖbbが（ＶSS−２Ｖ
th＝）−０．８ｖより高くならないように生成され、通
常モードのサンプルＳ２では、基板バイアス電圧Ｖbbが
（ＶSS−２Ｖth＝）−１．０ｖより高くならないように
生成される。

【００６５】そして、テストモードのサンプルＳ１で
は、基板バイアス電圧Ｖbbが（ＶSS−Ｖth＝）−０．４
ｖより高くならないように生成され、テストモードのサ
ンプルＳ２では、基板バイアス電圧Ｖbbが（ＶSS−Ｖth
＝）−０．５ｖより高くならないように生成される。

【００６６】従って、テストモードのサンプルＳ１で
は、試験用の基板バイアス電圧ＴBH１を−０．４ｖとす
ることができる。テストモードのサンプルＳ２では、試
験用の基板バイアス電圧ＴBH２を−０．５ｖとすること
ができる。

【００６７】従って、各動作試験では、サンプルＳ１の
動作マージンＭBH１を、図４に示すように、０．４ｖと
し、サンプルＳ２の動作マージンＭBH２を０．５ｖとす
ることができる。

【００６８】又、前記基板電圧クランプ回路及び基板バ
イアス生成回路を備えた半導体記憶装置では、最終動作
試験を行なうときにおいても、通常モードとテストモー
ドを切換えてスイッチ素子ＳＷ１，ＳＷ２をオン・オフ
制御することにより、内部で生成する基板バイアス電圧
ＶbbをＶSS−ＶthからＶSS−４Ｖthまで、即ち３Ｖth分
変化させることができる。

【００６９】従って、図６に示すように、最終動作試験
の範囲ＦＴを基板バイアス電圧Ｖbbについて１次動作試
験の範囲ＰＴと同様に３Ｖth分拡大した範囲とすること
ができる。

【００７０】図７は、昇圧電圧クランプ回路を示す。前
記トランジスタＴr22 のドレインは、ＰＭＯＳトランジ
スタＴr23 のソースに接続されている。前記トランジス
タＴr23 はドレインがゲートに接続されている。前記ト
ランジスタＴr23 のドレインとソースはスイッチ素子Ｓ
Ｗ３を介して接続されている。トランジスタＴr23 のド
レインには、電源ＶCCが接続されている。

【００７１】このように構成された昇圧電圧クランプ回
路において、通常使用される時の通常モードでは、スイ
ッチ素子ＳＷ３はオン状態とされる。すると、トランジ
スタＴr21 〜Ｔr23 のしきい値をＶthとすれば、従来と
同様に昇圧電圧ＶppがＶCC＋２Ｖthより高くならないよ
うにクランプされる。

【００７２】そして、各動作試験が行われるときに入力
されるテストモード信号Ｔ３に基づいてスイッチ素子Ｓ
Ｗ３はオフ状態とされる。すると、昇圧電圧ＶppがＶCC
＋３Ｖthより低くならないようにクランプされる。即
ち、各動作試験が行われるテストモードでは、通常モー
ドよりＶth分高い値で昇圧電圧Ｖppがクランプされる。

【００７３】従って、この昇圧電圧クランプ回路におい
て、例えば電源ＶCCが５ｖで、サンプルＳ１のトランジ
スタＴr21 〜Ｔr23 のしきい値Ｖthが０．７ｖで、サン
プルＳ２のトランジスタＴr21 〜Ｔr23 のしきい値Ｖth
が０．９ｖの場合、図８に示すように、通常モードのサ
ンプルＳ１では、昇圧電圧Ｖppが（ＶCC＋２Ｖth＝）
６．４ｖより高くならないようにクランプされ、通常モ
ードのサンプルＳ２では、昇圧電圧Ｖppが（ＶCC＋２Ｖ
th＝）６．８ｖより高くならないようにクランプされ
る。

【００７４】そして、テストモードのサンプルＳ１で
は、昇圧電圧Ｖppが（ＶCC＋３Ｖth＝）７．１ｖより高
くならないようにクランプされ、テストモードのサンプ
ルＳ２では、昇圧電圧Ｖppが（ＶCC＋３Ｖth＝）７．７
ｖより高くならないようにクランプされる。

【００７５】従って、テストモードのサンプルＳ１で
は、試験用の昇圧電圧ＴPH１を７．１ｖとすることがで
きる。テストモードのサンプルＳ２では、試験用の昇圧
電圧ＴPH２を７．７ｖとすることができる。

【００７６】従って、各動作試験では、サンプルＳ１の
動作保証マージンＭPH１を、図８に示すように、０．７
ｖとし、サンプルＳ２の動作保証マージンＭPH２を０．
９ｖとすることができる。

【００７７】図９は、ワード線電圧生成回路を示す。前
記トランジスタＴr31 のドレインとソースはスイッチ素
子ＳＷ４を介して接続されている。尚、本実施の形態で
は、前記高抵抗Ｒ２及びトランジスタＴr31 ，Ｔr32 が
検出回路を構成している。

【００７８】このように構成されたワード線電圧生成回
路において、通常使用される時の通常モードでは、スイ
ッチ素子ＳＷ４はオフ状態とされる。すると、従来と同
様に昇圧電圧ＶppがＶCC＋２Ｖthより低くならないよう
に生成される。

【００７９】そして、各動作試験が行われるときに入力
されるテストモード信号Ｔ４に基づいてスイッチ素子Ｓ
Ｗ４はオン状態とされる。すると、昇圧電圧ＶppがＶCC
＋Ｖthより低くならないように生成される。即ち、各動
作試験が行われるテストモードでは、通常モードよりＶ
th分低い値で昇圧電圧Ｖppを生成することができる。

【００８０】従って、このワード線電圧生成回路におい
て、例えば電源ＶCCが５ｖで、サンプルＳ１のトランジ
スタＴr31 ，Ｔr32 のしきい値Ｖthが０．７ｖで、サン
プルＳ２のトランジスタＴr31 ，Ｔr32 のしきい値Ｖth
が０．９ｖの場合、図１０に示すように、通常モードの
サンプルＳ１では、昇圧電圧Ｖppが（ＶCC＋２Ｖth＝）
６．４ｖより低くならないように生成され、通常モード
のサンプルＳ２では、昇圧電圧Ｖppが（ＶCC＋２Ｖth
＝）６．８ｖより低くならないように生成される。

【００８１】そして、テストモードのサンプルＳ１で
は、昇圧電圧Ｖppが（ＶCC＋Ｖth＝）５．７ｖより低く
ならないように生成され、テストモードのサンプルＳ２
では、昇圧電圧Ｖppが（ＶCC＋Ｖth＝）５．９ｖより低
くならないように生成される。

【００８２】従って、テストモードのサンプルＳ１で
は、試験用の昇圧電圧ＴPL１を５．７ｖとすることがで
きる。テストモードのサンプルＳ２では、試験用の昇圧
電圧ＴPL２を５．９ｖとすることができる。

【００８３】従って、各動作試験では、サンプルＳ１の
動作保証マージンＭPL１を、図１０に示すように、０．
７ｖとし、サンプルＳ２の動作保証マージンＭPL２を
０．９ｖとすることができる。

【００８４】又、前記昇圧電圧クランプ回路及びワード
線電圧生成回路を備えた半導体記憶装置では、最終動作
試験を行なうときにおいても、通常モードとテストモー
ドを切換えてスイッチ素子ＳＷ３，ＳＷ４をオン・オフ
制御することにより、内部で生成する昇圧電圧ＶppをＶ
CC＋ＶthからＶCC＋３Ｖthまで、即ち２Ｖth分変化させ
ることができる。

【００８５】従って、最終動作試験の範囲ＦＴを昇圧電
圧Ｖppについて１次動作試験の範囲ＰＴと同様に２Ｖth
分拡大した範囲とすることができる。上記のような実施
の形態における特徴的な作用効果を以下に記載する。

【００８６】（１）本実施の形態の基板電圧クランプ回
路において、テストモードでは、通常モードよりＶth分
低い値で基板バイアス電圧Ｖbbがクランプされる。従っ
て、プロセスのばらつきに起因して通常時にクランプさ
れる基板バイアス電圧Ｖbbがサンプル毎にばらついて
も、動作試験時にクランプされる基板バイアス電圧を、
通常時にクランプされる基板バイアス電圧Ｖbbより常に
Ｖth分低い値とすることができる。即ち、この各動作試
験において、各サンプルの動作保証マージンとして常に
Ｖthを確保することができる。その結果、基板バイアス
電圧を実使用条件より低レベル側に拡大して、動作保証
を行なうための最適な動作試験を各サンプル毎に行なう
ことができる。

【００８７】（２）本実施の形態の基板バイアス生成回
路において、テストモードでは、通常モードよりＶth分
高い値で基板バイアス電圧Ｖbbを生成することができ
る。従って、プロセスのばらつきに起因して通常時に生
成される基板バイアス電圧Ｖbbがサンプル毎にばらつい
ても、動作試験時に生成される基板バイアス電圧を、通
常時に生成される基板バイアス電圧Ｖbbより常にＶth分
高い値とすることができる。即ち、この各動作試験にお
いて、各サンプルの動作保証マージンとして常にＶthを
確保することができる。その結果、基板バイアス電圧を
実使用条件より高レベル側に拡大して、動作保証を行な
うための最適な動作試験を各サンプル毎に行なうことが
できる。

【００８８】（３）本実施の形態の昇圧電圧クランプ回
路において、テストモードでは、通常モードよりＶth分
高い値で昇圧電圧Ｖppがクランプされる。従って、プロ
セスのばらつきに起因して通常時にクランプされる昇圧
電圧Ｖppがサンプル毎にばらついても、動作試験時にク
ランプされる昇圧電圧を、通常時にクランプされる昇圧
電圧Ｖppより常にＶth分高い値とすることができる。即
ち、この各動作試験において、各サンプルの動作保証マ
ージンとして常にＶthを確保することができる。その結
果、昇圧電圧を実使用条件より高レベル側に拡大して、
動作保証を行なうための最適な動作試験を各サンプル毎
に行なうことができる。

【００８９】（４）本実施の形態のワード線電圧生成回
路において、テストモードでは、通常モードよりＶth分
低い値で昇圧電圧Ｖppを生成することができる。従っ
て、プロセスのばらつきに起因して通常時に生成される
昇圧電圧Ｖppがサンプル毎にばらついても、動作試験時
に生成される昇圧電圧を、通常時に生成される昇圧電圧
Ｖppより常にＶth分低い値とすることができる。即ち、
この各動作試験において、各サンプルの動作保証マージ
ンとして常にＶthを確保することができる。その結果、
昇圧電圧を実使用条件より低レベル側に拡大して、動作
保証を行なうための最適な動作試験を各サンプル毎に行
なうことができる。

【００９０】（５）本実施の形態の基板電圧クランプ回
路、基板バイアス生成回路、昇圧電圧クランプ回路及び
ワード線電圧生成回路を備えた半導体記憶装置では、最
終動作試験を行なうときにおいても、適宜通常モードと
テストモードを切換えてスイッチ素子ＳＷ１〜ＳＷ４を
オン・オフ制御することにより、内部で生成する内部電
圧を適宜変化させることができる。従って、最終動作試
験においても、１次動作試験と同様に内部電圧を所望の
範囲まで拡大させて動作保証を行なうための試験を行な
うことができる。その結果、出荷される製品の動作保証
の信頼性が向上される。

【００９１】（６）本実施の形態の基板電圧クランプ回
路、基板バイアス生成回路、昇圧電圧クランプ回路及び
ワード線電圧生成回路を備えた半導体記憶装置では、ま
ず１次動作試験において、最適な動作試験を行なうこと
ができる。従って、１次動作試験で適切に不良の半導体
記憶装置を除去ことができる。その結果、半導体記憶装
置をパッケージ化する組立てコスト及び最終動作試験の
コストの軽減が期待できる。（７）又、昇圧電圧クランプ回路をテストモードに切換
えてスイッチ素子ＳＷ３をオフするだけで、昇圧電圧を
通常モードの昇圧電圧ＶppよりＶth分高い値とすること
ができるため、パッケージングされた状態で行われるバ
ーンイン試験（加速試験）を電源ＶCCを高くしなくても
容易に実施することができる。その結果、通常時に電源
ＶCCの過剰入力を制限するフラット降圧回路が備えられ
た半導体記憶装置において、バーンイン試験時の高電源
電圧ＶCCの入力を可能とするために設けられるバーンイ
ンエントリ回路が不要となる。

【００９２】上記実施の形態は以下のように変更して実
施してもよい。 ○上記基板電圧クランプ回路、基板バイアス生成回路の
検出回路、昇圧電圧クランプ回路及びワード線電圧生成
回路の検出回路に備えられるトランジスタの個数は上記
に限定されるものではない。

【００９３】○また、前記スイッチ素子ＳＷ１〜ＳＷ４
と並列に接続されるトランジスタの個数は上記に限定さ
れるものではない。 ○上記基板バイアス生成回路では、駆動能力の異なる第
１及び第２の降圧電圧生成回路を備えたものとしたが、
降圧電圧生成回路の数はいくつのものであってもよい。

【００９４】○上記基板電圧クランプ回路、基板バイア
ス生成回路、昇圧電圧クランプ回路及びワード線電圧生
成回路を全て備えた半導体記憶装置でなくてもよく、少
なくとも一つ備えた半導体記憶装置であればよい。

【００９５】

【発明の効果】以上詳述したように本発明によれば、プ
ロセスのばらつきによるトランジスタの特性のばらつき
に関わらず動作保証マージンを十分に確保した動作試験
を行なうことができる内部電圧設定回路を提供すること
ができる。又、内部電圧発生回路で生成した内部電圧に
よる動作試験でも、動作保証マージンを十分に確保し得
る内部電圧設定回路を提供することができる。

【図面の簡単な説明】

【図１】本発明の原理説明図。

【図２】実施の形態の基板電圧クランプ回路を示す回路
図。

【図３】実施の形態の基板電圧クランプ回路の動作マー
ジンを示す説明図。

【図４】実施の形態の基板バイアス生成回路を示す回路
図。

【図５】実施の形態の基板バイアス生成回路の動作マー
ジンを示す説明図。

【図６】実施の形態の１次動作試験及び最終動作試験の
範囲を示す説明図。

【図７】実施の形態の昇圧電圧クランプ回路を示す回路
図。

【図８】実施の形態の昇圧電圧クランプ回路の動作マー
ジンを示す説明図。

【図９】実施の形態のワード線電圧生成回路を示す回路
図。

【図１０】実施の形態のワード線電圧生成回路の動作マ
ージンを示す説明図。

【図１１】従来の１次動作試験及び最終動作試験の範囲
を示す説明図。

【図１２】従来の基板電圧クランプ回路を示す回路図

【図１３】従来の基板バイアス生成回路を示す回路図。

【図１４】従来の昇圧電圧クランプ回路を示す回路図。

【図１５】従来のワード線電圧生成回路を示す回路図。

【図１６】従来の基板電圧クランプ回路の動作マージン
を示す説明図。

【図１７】従来の基板バイアス生成回路の動作マージン
を示す説明図。

【符号の説明】

１００ダイオード素子（トランジスタ）Ｖ内部電圧（基板バイアス電圧、昇圧電
圧）Ｖin 電源電圧Ｔテストモード信号

Claims

【特許請求の範囲】

【請求項１】直列に接続したダイオード素子の順方向
電圧降下に基づいて、入力電圧に対し所定の電位差を備
えた内部電圧を設定する内部電圧設定回路であって、前記ダイオード素子には、動作試験時に入力されるテス
トモード信号に基づいて内部電圧の動作保証マージンを
拡大する方向に該ダイオード素子の段数を増減するスイ
ッチ素子を接続したことを特徴とする内部電圧設定回
路。
【請求項２】低電位側電源と、基板バイアス電圧源と
の間に、複数のダイオード素子を直列に接続して基板バ
イアス電圧を前記ダイオード素子の順方向電圧降下に基
づく所定電圧にクランプするクランプ回路であって、前記ダイオード素子には、動作試験時に入力されるテス
トモード信号に基づいて該ダイオード素子の段数を増加
するスイッチ素子を接続したことを特徴とする基板電圧
クランプ回路。
【請求項３】低電位側電源と基板バイアス電圧との電
位差が所定値以下であるか否かを検出する検出回路と、前記検出回路の検出信号に基づいて動作して、前記電位
差が所定値以下となったとき、前記基板バイアス電圧を
降圧する降圧電圧生成回路とを備えた基板バイアス生成
回路であって、前記検出回路は、高電位側電源と基板バイアス電圧との
間に、抵抗と複数のダイオード素子を直列に接続して構
成し、前記ダイオード素子の少なくとも一つには、動作
試験時に入力されるテストモード信号に基づいて該ダイ
オード素子の段数を減少するスイッチ素子を接続したこ
とを特徴とする基板バイアス生成回路。
【請求項４】高電位側電源と昇圧電圧源との間に、複
数のダイオード素子を直列に接続して昇圧電圧を前記ダ
イオード素子の順方向電圧降下に基づく所定電圧にクラ
ンプするクランプ回路であって、前記ダイオード素子には、動作試験時に入力されるテス
トモード信号に基づいて該ダイオード素子の段数を増加
するスイッチ素子を接続したことを特徴とする昇圧電圧
クランプ回路。
【請求項５】高電位側電源と昇圧電圧との電位差が所
定値以下であるか否かを検出する検出回路と、前記検出回路の検出信号に基づいて動作して、前記電位
差が所定値以下となったとき、前記昇圧電圧を昇圧する
昇圧電圧生成回路とを備えたワード線電圧生成回路であ
って、前記検出回路は、低電位側電源と昇圧電圧との間に、抵
抗と複数のダイオード素子を直列に接続して構成し、前
記ダイオード素子の少なくとも一つには、動作試験時に
入力されるテストモード信号に基づいて該ダイオード素
子の段数を減少するスイッチ素子を接続したことを特徴
とするワード線電圧生成回路。
【請求項６】請求項２に記載の基板電圧クランプ回
路、及び請求項３に記載の基板バイアス生成回路を備え
たことを特徴とする内部電圧設定回路。
【請求項７】請求項４に記載の昇圧電圧クランプ回
路、及び請求項５に記載のワード線電圧生成回路を備え
たことを特徴とする内部電圧設定回路。
【請求項８】請求項２に記載の基板電圧クランプ回
路、請求項３に記載の基板バイアス生成回路、請求項４
に記載の昇圧電圧クランプ回路、及び請求項５に記載の
ワード線電圧生成回路を備えたことを特徴とする内部電
圧設定回路。