KR20100038003A - 반도체 메모리 장치 - Google Patents

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Abstract

본 발명은 다수의 어드레스 디코딩 신호를 입력받아 제1셀블럭을 선택하기 위한 제1인에이블 신호와 제2셀블럭을 선택하기 위한 제2인에이블 신호를 생성하는 인에이블 신호 생성부와, 상기 제1 또는 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제1내부전압을 생성하는 제1내부전압 생성부; 및 상기 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제2내부전압을 생성하는 제2내부전압 생성부를 포함하는 반도체 메모리 장치에 관한 것이다.
Figure P1020080097391
반도체, 메모리, 내부전압,

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 더 상세하게는 스탠바이 모드시 오프 누설전류를 감소시키기 위한 반도체 메모리 장치에 관한 것이다.
일반적으로 모바일 메모리의 경우 메인 메모리나 그래픽 메모리에 비해 상당히 적은 전류 소모가 요구되고 있다. 이로 인해 스탠바이 소모 전류는 모바일 메모리에서 중요한 스팩 중 하나이다.
최근 반도체 메모리는 트랜지스터의 게이트 피치(Gate pitch)를 감소시켜 문턱전압을 낮춤으로써 빠른 응답속도 구현하고 있다. 이러한 낮은 문턱전압은 반도체 메모리가 스탠바이 모드 시 오프 누설전류가 증가하는 문제점을 유발하고 있다. 특히 높은 전압(VPP)이 걸리는 트랜지스터의 경우 오프 누설전류는 더 증가할 수밖에 없다.
모바일 메모리의 경우, 높은 전압이 걸리는 트랜지스터의 채널 길이가 긴 것을 사용하여 오프 누설전류를 줄이는 방법을 사용하기도 하지만 이것도 한계가 있다.
따라서, 본 발명은 메모리 뱅크 내의 셀 블럭 인에이블 여부에 따라 내부 제어 회로로 공급되는 내부전압을 제어하여 스탠바이 모드 시 오프 누설 전류를 감소시킬 수 있는 반도체 메모리 장치를 개시한다.
본 실시예에 의한 반도체 메모리 장치는 다수의 어드레스 디코딩 신호를 입력받아 제1셀블럭을 선택하기 위한 제1인에이블 신호와 제2셀블럭을 선택하기 위한 제2인에이블 신호를 생성하는 인에이블 신호 생성부와, 상기 제1 또는 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제1내부전압을 생성하는 제1내부전압 생성부와, 상기 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제2내부전압을 생성하는 제2내부전압 생성부를 포함한다.
제1셀블럭과 제2셀블럭은 비트라인 센스앰프를 공유한다.
제1내부전압 생성부는 제1,2인에이블 신호가 모두 디스에이블되면 제1전원 공급을 차단하여 상기 제1내부전압을 생성한다.
제2내부전압 생성부는 제2인에이블 신호가 디스에이블되면 상기 제1전원 공급을 차단하여 제2내부전압을 생성한다.
제1내부전압은 입출력 스위칭 신호 생성부의 전압원으로 공급되고, 제2내부전압은 메인 워드라인 구동부와 서브 워드라인 구동부의 전압원으로 공급된다.
그리고, 본 실시예에 의한 반도체 메모리 장치는 제1셀블럭 선택될 때 인에이블되는 제1인에이블 신호와 제2셀블럭이 선택될 때 인에이블되는 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제1내부전압을 생성하는 제1내부전압 생 성부와, 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제2내부전압을 생성하는 제2내부전압 생성부와, 제1내부전압을 공급받아 입출력 스위칭 신호를 생성하는 입출력 스위칭 신호 생성부와, 제2내부전압을 공급받아 메인 워드라인을 구동하는 메인 워드라인 구동부와, 제2내부전압을 공급받아 서브 워드라인을 구동하는 서브 워드라인 구동부를 포함한다.
이하, 실시예를 통하여 본 발명을 더욱 상세히 설명하기로 한다. 이들 실시예는 단지 본 발명을 예시하기 위한 것이며, 본 발명의 권리 보호 범위가 이들 실시예에 의해 제한되는 것은 아니다.
도 1 은 본 발명의 실시예에 의한 반도체 메모리 장치의 블럭도이다.
도 1을 참고하면, 본 실시예에 의한 반도체 메모리 장치는 인에이블 신호 생성부(1)와, 내부전압 생성부(2)와, 입출력 스위칭 신호 생성부(3)와, 메인 워드라인 구동부(4) 및 서브 워드라인 구동부(5)를 포함한다.
인에이블 신호 생성부(1)는 다수의 어드레스 디코딩 신호(LAXBA9<1:2>,LAXC<1:2>)를 입력받아 제1셀블럭을 선택하기 위한 제1인에이블 신호(VPPCEN<1>)와 제2셀블럭을 선택하기 위한 제2인에이블 신호(VPPCEN<2>)를 생성한다. 여기서, 제1셀블럭과 제2셀블럭은 비트라인 센스앰프를 공유하는 셀블럭이다. 즉, 제1셀블럭과 제2셀블럭은 인접한 셀블럭으로 하나는 상위 셀블럭, 다른 하나는 하위 셀블럭이 될 수 있다.
내부전압 생성부(2)는 제1인에이블 신호(VPPCEN<1>)와 제2인에이블 신호(VPPCEN<2>)에 따라 고전압(VPP) 공급 여부를 결정하여 제1내부전압(VPPC1)을 생성하는 제1내부전압 생성부(21)와, 제2인에이블 신호(VPPCEN<2>)에 따라 고전압(VPP) 공급 여부를 결정하여 제2내부전압(VPPC2)을 생성하는 제2내부전압 생성부(22)를 포함한다. 이러한 제1내부전압 생성부(21)는 제1,2인에이블 신호(VPPCEN<1>,VPPCEN<2>)가 모두 디스에이블되면 고전압(VPP) 공급을 차단하여 제1내부전압(VPPC1)을 생성하고, 제2내부전압 생성부(22)는 제2인에이블 신호(VPPCEN<2>)가 디스에이블되면 고전압(VPP) 공급을 차단하여 제2내부전압(VPPC2)을 생성한다.
입출력 스위칭 신호 생성부(3)는 제1내부전압(VPPC1)을 공급받아 입출력 스위칭 신호(IOSW)를 생성한다. 그리고, 메인 워드라인 구동부(4)와 서브 워드라인 구동부(5)는 제2내부전압(VPPC2)을 공급받아 각각 메인 워드라인(MWLB<0:63>)과 서브 워드라인(Fxb<0:7>)을 구동한다.
도 2 는 도 1의 제1인에이블 신호 생성부의 회로도이다. 도 3 은 도 1의 제2인에이블 신호 생성부의 회로도이다.
도 2를 참고하면, 제1인에이블 신호 생성부(11)는 어드레스 디코딩 신호(LAXBA9<1>,LAXC<1>)에 응답하여 논리곱 연산하여 제1인에이블 신호(VPPCEN<1>)를 출력하는 인에이블 신호 출력부(111)를 포함한다. 이러한 제1인에이블 신호 생성부(11)는 제1셀블럭을 선택하기 위한 어드레스 디코딩 신호(LAXBA9<1>,LAXC<1>)가 하이 레벨로 인에이블될 때 제1인에이블 신호(VPPCEN<1>)를 하이 레벨로 인에이 블 시켜 출력한다.
도 3을 참고하면, 제2인에이블 신호 생성부(12)는 어드레스 디코딩 신호(LAXBA9<2>,LAXC<2>)에 응답하여 논리곱 연산하여 제2인에이블 신호VPPCEN<2>를 출력하는 인에이블 신호 출력부(121)를 포함한다. 이러한 제2인에이블 신호 생성부(12)는 제2셀블럭을 선택하기 위한 어드레스 디코딩 신호(LAXBA9<2>,LAXC<2>)가 하이 레벨로 인에이블될 때 제2인에이블 신호(VPPCEN<2>)를 하이 레벨로 인에이블 시켜 출력한다.
도 4 은 도 1 의 제1내부전압 생성부의 회로도이다.
도 4 을 참고하면, 제1내부전압 생성부(21)는 제1인에이블 신호(VPPCEN<1>)와 제2인에이블 신호(VPPCEN<2>)에 응답하여 논리 연산하는 인에이블 신호 입력부(211)와, 인에이블 신호 입력부(211)의 출력신호를 레벨 시프팅하는 레벨 시프팅부(212)와, 레벨 시프팅부(212)의 출력신호를 버퍼링하는 버퍼부(214)와, 레벨 시프팅부(212)의 출력신호에 따라 고전압(VPP) 공급이 결정되어 제1내부전압(VPPC1)을 구동하는 내부전압 구동부(213)를 포함한다.
여기서, 인에이블 신호 입력부(21)는 부정 논리합 연산소자(NR1)이고, 내부전압 구동부(213)는 피모스 트랜지스터 소자이다. 그리고, 내부전압 구동부(213)의 출력 노드와 연결된 클램핑부(215)를 더 포함한다. 이러한 클램핑부(215)는 엔모스 다이오드 소자이다.
이러한 제1내부전압 생성부(21)는 제1,2인에이블 신호(VPPCEN<1>,VPPCEN<2>) 중 어느 하나가 인에이블되면 노드 A는 로우 레벨이 되어 내부전압 구동부(213)를 턴-온 시켜 고전압(VPP)을 공급하고, 제1,2인에이블 신호(VPPCEN<1>,VPPCEN<2>)가 모두 디스에이블되면 노드 A는 하이 레벨이 되어 내부전압 구동부(213)를 턴-오프시켜 고전압(VPP) 공급을 차단하여 제1내부전압(VPPC1)을 생성한다.
그리고, 클램핑부(215)는 내부전압 구동부(213)가 턴-오프될 때 제1내부전압(VPPC1)을 전원전압(VDD)-Vth 레벨로 유지시키는 기능을 한다. 이는 내부전압 구동부(213)가 다시 턴-온될 때 제1내부전압(VPPC1) 레벨을 빠르게 고전압(VPP) 레벨로 상승시키기 위해서이다.
도 5 은 도 1 의 제2내부전압 생성부의 회로도이다.
도 5 를 참고하면, 제2내부전압 생성부(22)는 제2인에이블 신호(VPPCEN<2>)를 입력받아 버퍼링하는 인에이블 신호 입력부(221)와, 인에이블 신호 입력부(221)의 출력신호를 레벨 시프팅하는 레벨 시프팅부(222)와, 레벨 시프팅부(222)의 출력신호를 버퍼링하는 버퍼부(224)와, 레벨 시프팅부(222)의 출력신호에 따라 고전압(VPP) 공급이 결정되어 제2내부전압(VPPC2)을 구동하는 내부전압 구동부(223)를 포함한다.
여기서, 인에이블 신호 입력부(221)는 인버터 소자(IV1)이고, 내부전압 구동부(223)는 피모스 트랜지스터 소자이다. 그리고, 내부전압 구동부(223)의 출력 노드와 연결된 클램핑부(225)를 더 포함한다. 이러한 클램핑부(225)는 엔모스 다이오드 소자이다.
이러한 제2내부전압 생성부(22)는 제2인에이블 신호(VPPCEN<2>)가 하이 레벨로 인에이블되면 노드 A는 로우 레벨이 되어 내부전압 구동부(223)를 턴-온 시켜 고전압(VPP)을 공급하고, 제2인에이블 신호(VPPCEN<2>)가 로우 레벨로 디스에이블되면 노드 A는 하이 레벨이 되어 내부전압 구동부(223)를 턴-오프시켜 고전압(VPP) 공급을 차단하여 제2내부전압(VPPC2)을 생성한다.
그리고, 클램핑부(225)는 내부전압 구동부(223)가 턴-오프될 때 제2내부전압(VPPC2)을 전원전압(VDD)-Vth 레벨로 유지시키는 기능을 한다. 이는 내부전압 구동부(223)가 다시 턴-온될 때 제2내부전압(VPPC2) 레벨을 빠르게 고전압(VPP) 레벨로 상승시키기 위해서이다.
도 6 는 도 1 의 입출력 스위칭 신호 생성부의 회로도이다.
도 6 을 참고하면, 입출력 스위칭 신호 생성부(3)는 입출력 스위칭 인에이블 신호(IOSW_ENB)와 프리차지 신호(BLEQB)에 응답하여 논리합 연산하는 스위칭 신호 입력부(31)와, 스위칭 신호 입력부(31)의 출력신호를 레벨 시프팅하여 출력하는 레벨 시프팅부(32)와, 레벨 시프팅부(32)의 출력신호를 버퍼링하는 버퍼부(33)를 포함한다. 여기서, 버퍼부(33)는 제1내부전압(VPPC1)을 전압원으로 공급받아 구동한다.
도 7 는 도 1 의 메인 워드라인 구동부의 회로도이다.
도 7 을 참고하면, 메인 워드라인 구동부(4)는 워드라인 오프신호(WLOFFB)와 제2어드레스 디코딩 신호(BAX34,BAX56,BAX78)에 응답하여 메인 워드라인 구동신호(B노드)를 출력하는 제1제어부(41)와, 제1제어부(41)의 출력신호에 응답하여 메인 워드라인을 풀-업 또는 풀-다운 구동하는 제1구동부(42)를 포함한다. 여기서, 제2어드레스 디코딩 신호(BAX34,BAX56,BAX78)는 메인 워드라인을 선택하기 위한 어 드레스(A3,A4,A5,A6,A7,A8) 디코딩 신호이다. 그리고, 제1구동부(42)는 제2내부전압(VPPC2)을 전압원으로 공급받아 구동한다.
도 8 은 도 1 의 서브 워드라인 구동부의 회로도이다.
도 8 을 참고하면, 서브 워드라인 구동부(5)는 워드라인 오프신호(WLOFFB)와 제3어드레스 디코딩 신호(BAX10,BAX2)에 응답하여 서브 워드라인 구동신호(FXB)를 출력하는 제2제어부(51)와, 제2제어부(51)의 출력신호에 응답하여 서브 워드라인 구동신호(FXB)를 풀-업 또는 풀-다운 구동하는 제2구동부(52)를 포함한다. 여기서, 제3어드레스 디코딩 신호(BAX10,BAX2)는 서브 워드라인을 선택하기 위한 어드레스(A0,A1,A2) 디코딩 신호이다. 그리고, 제2구동부(52)는 제2내부전압(VPPC2)을 전압원으로 공급받아 구동한다.
이와 같이 구성된 본 발명의 동작을 도면을 참고하여 상세히 설명하면 다음과 같다.
먼저, 셀 블럭이 선택되어 제1 및 제2 내부전압(VPPC1,VPPC2)이 인에이블되어 공급되는 동작은 다음과 같다.
제1내부전압 생성부(21)는 제1셀블럭을 선택하기 위한 제1인에이블신호(VPPCEN<1>)와 제2셀블럭을 선택하기 위한 제2인에이블 신호(VPPCEN<2>) 중 어느 하나가 하이 레벨로 인에이블되면 노드 A가 로우 레벨이 되어 내부전압 출력부(213)가 턴-온되어 제1내부전압(VPPC1)을 인에이블시켜 출력한다. 즉, 제1내부전압 생성부(2)는 비트라인 센스앰프를 공유하는 제1셀블럭과 제2셀블럭 중 어느 하 나가 선택되면 고전압을 공급하여 제1내부전압(VPPC1)을 생성한다.
구체적으로 설명하면, 인에이블 신호 입력부(211)는 제1인에이블신호(VPPCEN<1>)와 제2인에이블 신호(VPPCEN<2>) 중 어느 하나가 하이 레벨로 인에이블되면 로우 신호를 출력하고, 레벨 시프팅부(212)는 로우 신호를 입력받아 레벨 시프팅하여 로우 신호를 출력한다. 그러면 버퍼부(214)의 출력 노드 A는 로우 레벨이 된다. 따라서, 내부전압 구동부(213)는 노드 A의 로우 레벨 신호에 응답하여 턴-온되므로 고전압(VPP)이 공급되어 제1내부전압(VPPC1)를 인에이블시켜 출력한다.
그러면, 입출력 스위칭 신호 생성부(3)는 제1내부전압(VPPC1)를 공급받아 통상적인 액티브 동작을 수행한다. 즉, 입출력 스위칭 신호 생성부(3)는 비트라인 센스앰프를 공유하는 제1셀블럭과 제2셀블럭 중 어느 하나가 선택되면 고전압(VPP) 레벨의 제1내부전압(VPPC1)을 입력받아 구동한다.
제2내부전압 생성부(22)는 제2인에이블 신호(VPPCEN<2>)가 하이 레벨로 인에이블되면 노드 A가 로우 레벨이 되어 내부전압 출력부(223)가 턴-온되어 제2내부전압(VPPC2)을 인에이블시켜 출력한다. 즉, 제2내부전압 생성부(2)는 해당 셀블럭(본 실시예에서는 제2셀블럭)이 선택되면 고전압을 공급하여 제2내부전압(VPPC2)을 생성한다.
구체적으로 설명하면, 인에이블 신호 입력부(221)는 제2인에이블 신호(VPPCEN<2>)가 하이 레벨로 인에이블되면 로우 신호를 출력하고, 레벨 시프팅부(222)는 로우 신호를 입력받아 레벨 시프팅하여 로우 신호를 출력한다. 그러면 버퍼부(224)의 출력 노드 A는 로우 레벨이 된다. 따라서, 내부전압 구동부(223)는 노드 A의 로우 레벨 신호에 응답하여 턴-온되므로 고전압(VPP)이 공급되어 제2내부전압(VPPC2)를 인에이블시켜 출력한다.
그러면, 메인 워드라인 구동부(4) 및 서브 워드라인 구동부(5)는 제2내부전압(VPPC2)를 공급받아 통상적인 액티브 동작을 수행한다. 즉, 메인 워드라인 구동부(4) 및 서브 워드라인 구동부(5)는 해당 셀블럭이 선택되면 고전압(VPP) 레벨의 제2내부전압(VPPC2)을 입력받아 구동한다.
다음으로, 셀 블럭이 선택되지 않아 제1 및 제2 내부전압(VPPC1,VPPC2)이 디스에이블되어 공급되는 동작은 다음과 같다.
제1내부전압 생성부(21)는 제1인에이블신호(VPPCEN<1>)와 제2인에이블 신호(VPPCEN<2>)가 모두 로우 레벨로 디스에이블되면 내부전압 구동부(213)가 턴-오프되어 제1내부전압(VPPC1)을 디스에이블시켜 출력한다. 즉, 제1내부전압 생성부(21)는 비트라인 센스앰프를 공유하는 제1셀블럭과 제2셀블럭 모두 선택되지 않는 스탠바이 모드가 되면 고전압(VPP)을 공급을 차단하여 제1내부전압(VPPC1)을 생성한다.
구체적으로 설명하면, 인에이블 신호 입력부(211)는 제1인에이블신호(VPPCEN<1>)와 제2인에이블 신호(VPPCEN<2>)가 모두 로우 레벨로 디스에이블되면 하이 신호를 출력하고, 레벨 시프팅부(212)는 하이 신호를 입력받아 레벨 시프팅하여 하이 신호를 출력한다. 그러면 버퍼부(214)의 출력 노드 A는 하이 레벨이 된다. 따라서, 내부전압 구동부(213)는 노드 A의 하이 레벨 신호에 응답하여 턴-오프되므 로 고전압(VPP)이 공급되는 것이 차단되어 제1내부전압(VPPC2)을 디스에이블시켜 출력한다.
그러면, 입출력 스위칭 신호 생성부(3)는 전원전압(VDD) 레벨의 제1내부전압(VPPC1)를 공급받아 스탠바이 동작을 수행한다. 즉, 입출력 스위칭 신호 생성부(3)는 스탠바이 시 전원전압(VDD) 레벨의 제1내부전압(VPPC1)을 입력받아 동작하므로 오프 누설전류는 감소된다.
제2내부전압 생성부(22)는 제2인에이블 신호(VPPCEN<2>)가 로우 레벨로 디스에이블되면 내부전압 구동부(223)가 턴-오프되어 제2내부전압(VPPC2)을 디스에이블시켜 출력한다. 즉, 제2내부전압 생성부(21)는 제2셀블럭이 스탠바이 모드가 되면 고전압(VPP)을 공급을 차단하여 제2내부전압(VPPC2)을 생성한다.
구체적으로 설명하면, 인에이블 신호 입력부(221)는 제2인에이블 신호(VPPCEN<2>)가 로우 레벨로 디스에이블되면 하이 신호를 출력하고, 레벨 시프팅부(222)는 하이 신호를 입력받아 레벨 시프팅하여 하이 신호를 출력한다. 그러면 버퍼부(224)의 출력 노드 A는 하이 레벨이 된다. 따라서, 내부전압 구동부(223)는 노드 A의 하이 레벨 신호에 응답하여 턴-오프되므로 고전압(VPP)이 공급되는 것이 차단되어 제2내부전압(VPPC2)을 디스에이블시켜 출력한다.
그러면, 메인 워드라인 구동부(4) 및 서브 워드라인 구동부(5)는 전원전압(VDD) 레벨의 제2내부전압(VPPC2)를 공급받아 스탠바이 동작을 수행한다. 즉, 메인 워드라인 구동부(4) 및 서브 워드라인 구동부(5)는 스탠바이 시 전원전압(VDD) 레벨의 제2내부전압(VPPC2)을 전압원으로 입력받아 동작하므로 오프 누설전류는 감 소된다.
도 1 은 본 발명에 의한 반도체 메모리 장치의 블럭도이다.
도 2 는 도 1 의 제1인에이블 신호 생성부의 회로도이다.
도 3 는 도 1 의 제2인에이블 신호 생성부의 회로도이다.
도 4 은 도 1 의 제1내부전압 생성부의 회로도이다.
도 5 은 도 1 의 제2내부전압 생성부의 회로도이다.
도 6 는 도 1 의 입출력 스위칭 신호 생성부의 회로도이다.
도 7 는 도 1 의 메인 워드라인 구동부의 회로도이다.
도 8 은 도 1 의 서브 워드라인 구동부의 회로도이다.
<도면의 주요부분에 대한 부호의 설명>
1 : 인에이블 신호 생성부 2 : 내부전압 생성부
3 : 입출력 스위칭 신호 생성부 4 : 메인 워드라인 구동부
5 : 서브 워드라인 구동부

Claims (25)

  1. 다수의 어드레스 디코딩 신호를 입력받아 제1셀블럭을 선택하기 위한 제1인에이블 신호와 제2셀블럭을 선택하기 위한 제2인에이블 신호를 생성하는 인에이블 신호 생성부와;
    상기 제1 또는 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제1내부전압을 생성하는 제1내부전압 생성부; 및
    상기 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제2내부전압을 생성하는 제2내부전압 생성부를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1셀블럭과 제2셀블럭은 비트라인 센스앰프를 공유하는 반도체 메모리 장치.
  3. 제 1 항에 있어서, 상기 제1내부전압 생성부는
    상기 제1,2인에이블 신호가 모두 디스에이블되면 상기 제1전원 공급을 차단하여 상기 제1내부전압을 생성하는 반도체 메모리 장치.
  4. 제 1 항에 있어서, 상기 제2내부전압 생성부는
    상기 제2인에이블 신호가 디스에이블되면 상기 제1전원 공급을 차단하여 상 기 제2내부전압을 생성하는 반도체 메모리 장치.
  5. 제 1 항에 있어서, 제1내부전압은
    입출력 스위칭 신호 생성부의 전압원으로 공급되는 반도체 메모리 장치.
  6. 제 1 항에 있어서, 상기 제2내부전압은
    메인 워드라인 구동부와 서브 워드라인 구동부의 전압원으로 공급되는 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 제1전원은 고전압인 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 인에이블 신호 생성부는
    다수의 제1어드레스 디코딩 신호를 입력받아 논리 연산하여 상기 제1인에이블 신호를 생성하는 제1인에이블 신호 생성부; 및
    다수의 제2어드레스 디코딩 신호를 입력받아 논리 연산하여 상기 제2인에이블 신호를 생성하는 제2인에이블 신호 생성부를 포함하는 반도체 메모리 장치.
  9. 제 1 항에 있어서, 상기 제1내부전압 생성부는
    상기 제1인에이블 신호를 입력받아 버퍼링하는 인에이블 신호 입력부와;
    상기 인에이블 신호 입력부의 출력신호에 응답하여 레벨 시프팅 신호를 출력하는 레벨 시프팅부; 및
    상기 레벨 시프팅부의 출력신호에 따라 상기 제1전원 공급이 결정되어 제1내부전압을 구동하는 내부전압 구동부를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 레벨 시프팅부와 상기 내부전압 구동부 사이에 버퍼부를 더 포함하는 반도체 메모리 장치.
  11. 제 9 항에 있어서,
    전원전압을 공급받고, 상기 내부전압 구동부의 출력 노드에 연결된 클램프를 더 포함하는 반도체 메모리 장치.
  12. 제 1 항에 있어서, 상기 제2내부전압 생성부는
    상기 제1인에이블 신호와 제2인에이블 신호를 논리 연산하는 인에이블 신호 입력부와;
    상기 인에이블 신호 입력부의 출력신호에 응답하여 레벨 시프팅 신호를 출력하는 레벨 시프팅부; 및
    상기 레벨 시프팅부의 출력신호에 따라 상기 제1전원 공급이 결정되어 제2내부전압을 구동하는 내부전압 구동부를 포함하는 반도체 메모리 장치.
  13. 제 12 항에 있어서,
    상기 레벨 시프팅부와 상기 내부전압 구동부 사이에 버퍼부를 더 포함하는 반도체 메모리 장치.
  14. 제 12 항에 있어서,
    전원전압을 공급받고, 상기 내부전압 구동부의 출력 노드에 연결된 클램프를 더 포함하는 반도체 메모리 장치.
  15. 제1셀블럭 선택될 때 인에이블되는 제1인에이블 신호와 제2셀블럭이 선택될 때 인에이블되는 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제1내부전압을 생성하는 제1내부전압 생성부와;
    상기 제2인에이블 신호에 따라 제1전원 공급 여부를 결정하여 제2내부전압을 생성하는 제2내부전압 생성부와;
    상기 제1내부전압을 공급받아 입출력 스위칭 신호를 생성하는 입출력 스위칭 신호 생성부와;
    상기 제2내부전압을 공급받아 메인 워드라인을 구동하는 메인 워드라인 구동부; 및
    상기 제2내부전압을 공급받아 서브 워드라인을 구동하는 서브 워드라인 구동부를 포함하는 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제1셀블럭과 제2셀블럭은 비트라인 센스앰프를 공유하는 반도체 메모리 장치.
  17. 제 15 항에 있어서, 상기 제1내부전압 생성부는
    상기 제1,2인에이블 신호가 모두 디스에이블되면 상기 제1전원 공급을 차단하여 상기 제1내부전압을 생성하는 반도체 메모리 장치.
  18. 제 15 항에 있어서, 상기 제2내부전압 생성부는
    상기 제2인에이블 신호가 디스에이블되면 상기 제1전원 공급을 차단하여 상기 제2내부전압을 생성하는 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 제1전원은 고전압인 반도체 메모리 장치.
  20. 제 15 항에 있어서, 상기 인에이블 신호 생성부는
    다수의 제1어드레스 디코딩 신호를 입력받아 논리 연산하여 상기 제1인에이블 신호를 생성하는 제1인에이블 신호 생성부; 및
    다수의 제2어드레스 디코딩 신호를 입력받아 논리 연산하여 상기 제2인에이 블 신호를 생성하는 제2인에이블 신호 생성부를 포함하는 반도체 메모리 장치.
  21. 제 15 항에 있어서, 상기 제1내부전압 생성부는
    상기 제1인에이블 신호를 입력받아 버퍼링하는 인에이블 신호 입력부와;
    상기 인에이블 신호 입력부의 출력신호에 응답하여 레벨 시프팅 신호를 출력하는 레벨 시프팅부; 및
    상기 레벨 시프팅부의 출력신호에 따라 상기 제1전원 공급이 결정되어 제1내부전압을 구동하는 내부전압 구동부를 포함하는 반도체 메모리 장치.
  22. 제 15 항에 있어서, 상기 제2내부전압 생성부는
    상기 제1인에이블 신호와 제2인에이블 신호를 논리 연산하는 인에이블 신호 입력부와;
    상기 인에이블 신호 입력부의 출력신호에 응답하여 레벨 시프팅 신호를 출력하는 레벨 시프팅부; 및
    상기 레벨 시프팅부의 출력신호에 따라 상기 제1전원 공급이 결정되어 제2내부전압을 구동하는 내부전압 구동부를 포함하는 반도체 메모리 장치.
  23. 제 15 항에 있어서, 상기 입출력 스위칭 신호 생성부는
    상기 입출력 스위칭 인에이블 신호와 프리차지 신호에 응답하여 논리 연산하는 스위칭 신호 입력부와;
    상기 스위칭 신호 입력부의 출력신호를 레벨 시프팅하여 출력하는 레벨 시프팅부; 및
    상기 레벨 시프팅부의 출력신호를 버퍼링하는 버퍼부를 포함하되,
    상기 버퍼부는 상기 제1내부전압을 전압원으로 공급받는 반도체 메모리 장치.
  24. 제 15 항에 있어서, 상기 메인 워드라인 구동부는
    상기 워드라인 오프신호와 메인 워드라인을 선택하기 위한 어드레스 디코딩 신호에 응답하여 메인 워드라인 구동신호를 출력하는 제1제어부; 및
    상기 제1제어부의 출력신호에 응답하여 메인 워드라인을 풀-업 또는 풀-다운 구동하는 제1구동부를 포함하되,
    상기 제1구동부는 상기 제2내부전압을 전압원으로 공급받는 반도체 메모리 장치.
  25. 제 15 항에 있어서, 상기 서브 워드라인 구동부는
    상기 워드라인 오프신호와 서브 워드라인을 선택하기 위한 어드레스 디코딩 신호에 응답하여 서브 워드라인 구동신호를 출력하는 제2제어부; 및
    상기 제2제어부의 출력신호에 응답하여 서브 워드라인 구동신호를 풀-업 또는 풀-다운 구동하는 제2구동부를 포함하되,
    상기 제2구동부는 상기 제2내부전압을 전압원으로 공급받는 반도체 메모리 장치.
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