CN101256827B - 存储器控制器、用于存取半导体存储器的控制方法和系统 - Google Patents
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Abstract
本发明提供了存储器控制器、用于存取半导体存储器的控制方法和系统。存储器控制器顺次保存包括存取地址的存取请求。半导体存储器包括多个存储体，每个存储体具有多个页。存储器控制器判断对应于每个所保存的存取地址的存储体的页命中/页缺失。而且，存储器控制器在基于对相继存取地址的分析而判断出用于对所有存储体执行预充操作的所有存储体预充指令的输出会导致存取效率的提高时，输出所有存储体预充指令。可以仅通过提供一次所有存储体预充指令就对多个存储体进行预充，因此，如果用于插入指令的空白周期数量少，则可以根据存储体状态有效地将指令供应到半导体存储器。
Description
技术领域
本发明涉及控制对半导体存储器进行存取的存储器控制器，以及一种系统。
背景技术
为了提高存取效率，诸如SDRAM之类的许多半导体存储器具有多个能进行独立操作的存储体(bank)。为了对此类半导体存储器中的存储单元进行存取，必须提供激活指令、读或写指令，以及预充指令。激活指令是用于选择字线并将与所选字线相连的存储单元中保存的数据锁存在灵敏放大器中的指令。读指令是用于读取锁存在灵敏放大器中的数据的指令。写指令是用于重写锁存在灵敏放大器中的数据以将数据写到存储单元的指令。预充指令是将把存储单元连接到灵敏放大器的位线复位到预定电压的指令。
一般地，一次锁存在灵敏放大器中的数据的单位称为页(page)。在存储单元存储一位数据的情况下，一页的位数等于连接到一条字线的存储单元的数量。为了读取或重写锁存在灵敏放大器中的数据，仅需将读指令或写指令提供给存储器。另一方面，为了读取或重写未锁存在灵敏放大器中的数据，必须在读指令或写指令之前提供激活指令。在灵敏放大器正锁存另一页数据的情况下，还必须在激活指令之前提供预充指令。
仅利用读指令或写指令就可以进行数据输入/输出的状态称为页命中(page hit)。另一方面，在读指令或写指令之前必须提供激活指令的状态称为页缺失(page miss)。在半导体存储器具有多个存储体的情况下，对每个存储体判断页命中或页缺失。
传统上，为了缩短存取时间，已经提出了如下方法：当发现存储体状态为页缺失时，该存储体的预充操作在另一存储体的读操作或写操作之后执行(例如，日本早期公开专利No.平9-237490；下称参考文献1)。还提出了如下方法：当响应于存取请求将激活指令和读指令提供到存储体时，如果后续存取请求的状态是页缺失，则在读指令之前执行对与该后续存取请求所对应的存储体的预充指令(例如，日本早期公开专利No.2002-342159；下称参考文献2)。
在参考文献1的方法中，从供应存取请求到开始在页缺失所对应的存储体中存取的时间很长。因此，在包括多个存储体的整个存储器中，没有提高存取效率。在参考文献2的方法中，在接下来要存取的存储体的状态是页缺失并且存在空时钟周期的情况下，总是在激活指令和读指令之间插入预充指令。换言之，第三次和之后要存取的多个存储体的状态(页命中或页缺失)未被用作是否插入预充指令的判断基础。这使得必须每个存储体插入一个预充指令，且如果没有空时钟周期，则无法插入预充指令。因此，有时无法充分提高存取效率。
发明内容
根据本发明的一个方面，一种对半导体存储器进行存取的存储器控制器顺次保存存取请求，所述存取请求包括存取地址，所述存取地址中的每个地址指示要存取的存储单元，所述存取请求是从系统控制器提供的。所述半导体存储器包括多个存储体，每个存储体具有多个页。所述存储器控制器与所保存的多个存取地址中的每个地址相对应地判断存储体的页命中/页缺失。而且，所述存储器控制器在基于对所述多个存取地址的分析而判断出用于对所有存储体执行预充操作的所有存储体预充指令的输出会导致存取效率的提高时，输出所有存储体预充指令。
附图说明
图1是示出第一实施例的框图；
图2是示出图1所示的地址信息缓冲器的细节的框图；
图3是示出图1所示的地址分析单元的细节的框图；
图4是示出图1所示的评分存储器单元的概要的说明图；
图5是示出图1所示的SDRAM的细节的框图；
图6是示出第一实施例的存储器控制器的操作的流程图；
图7是示出图3所示的地址分析单元的操作的示例的说明图；
图8是示出存储器控制器和SDRAM的对应于图7的操作的时序图；
图9是示出图3所示的地址分析单元的操作的另一示例的说明图；
图10是示出存储器控制器和SDRAM的对应于图9的操作的时序图；
图11是示出图3所示的地址分析单元的操作的另一示例的说明图；
图12是示出图3所示的地址分析单元的操作的另一示例的说明图；
图13是示出图3所示的地址分析单元的操作的另一示例的说明图；
图14是示出第二实施例的评分存储器单元的概要的说明图；
图15是示出第三实施例的地址分析单元的细节的框图；
图16是示出第三实施例的存储器控制器的操作的基本部分的流程图；
图17是示出第三实施例的存储器控制器和SDRAM的操作的时序图。
具体实施方式
在下文中，将利用附图来描述实施例。传送信号的每条信号线由与信号名称相同的标号来表示。以“/”开头的每个信号表示负逻辑。
图1示出了第一实施例。在此实施例中，系统SYS具有以下部件：主控制器MST1、MST2(系统控制器)、外围电路PERI、输入/输出接口I/O，以及存储器控制器MCNT，上述部件连接到系统总线SBUS；还具有由存储器控制器MCNT进行存取的SDRAM(半导体存储器)。主控制器MST1、MST2是控制整个系统SYS操作的CPU、DMAC等。外围电路PERI例如是诸如MPEG控制器之类的图像控制电路。输入/输出接口I/O例如是USB接口电路。SDRAM具有四个存储体BKA、BKB、BKC和BKD，每个存储体具有多个页。图5示出了SDRAM的细节。
系统SYS例如由移动电话的控制板(control board)、数码相机等构成。例如，主控制器MST1、MST2、外围电路PERI、输入/输出接口I/O和存储器控制器MCNT作为SoC(片上系统)形成在一个LSI芯片上，并安装在控制板上。SDRAM作为单独芯片安装在控制板上。顺便提及，图1所示的整体配置可以形成为SoC。应注意，系统SYS的配置不限于图1中的配置。作为最小配置，系统SYS具有主控制器MST1、存储器控制器MCNT，以及诸如SDRAM之类的半导体存储器。
主控制器MST1-2在从SDRAM读取数据RDT时对读数据缓冲器RDBF2进行存取，并在向SDRAM写入数据WDT时对写数据缓冲器WDBF1进行存取。响应于地址信息ADI对地址信息缓冲器AIBF1的写入，将数据输入到SDRAM/从SDRAM输出。
在存储器控制器MCNT中，读数据控制单元RDC1是用于将从SDRAM顺次读取的读数据(DQ0-15)传输到读数据缓冲器RDBF1的接口电路。读数据控制单元RDC2是用于在根据系统总线SBUS的规格(定时规格、传输数据数量等)和输出读请求的控制器MST1或MST2的规格(数据位数等)改变保存在读数据缓冲器RDBF1中的读数据格式之后，将读数据传输到读数据缓冲器RDBF2的接口电路。
写数据缓冲器WDBF1顺次保存经由系统总线SBUS提供的写数据。写数据控制单元WDC1是用于在根据SDRAM的规格(数据位数等)改变保存在写数据缓冲器WDBF1中的写数据的格式之后将写数据传输到写数据缓冲器WDBF2的接口电路。写数据控制单元WDC2是用于根据SDRAM的规格(定时规格等)输出保存在写数据缓冲器WDBF2中的写数据的接口电路。缓冲器RDBF1-2、WDBF1-2例如是FIFO存储器。
地址信息缓冲器AIBF1顺次保存经由系统总线SBUS提供的地址信息ADI。地址信息ADI一般称为事务(transaction)，其包括存取起始地址、读/写信息、数据大小(位宽度)、突发(burst)长度、突发类型等。突发长度是响应于一个存取请求连续输入或输出的数据的字数。突发类型指示出是否对多个存储区域执行突发存取或是否在一个存储区域中循环执行突发存取。
请求生成单元REQG对保存在地址信息缓冲器AIBF1中的地址信息(事务)进行分割和转换，使之成为适合SDRAM指令系统的多条地址信息(存取请求)，并将转换后的地址信息传输到地址信息缓冲器AIBF2。保存在地址信息缓冲器AIBF2中的地址信息包括与多个相继存取请求相对应的存取地址AD(AD1、AD2、AD3、AD4、……)和读/写信息RW。存取地址AD1-4中的每一个包括指示SDRAM中要存取的存储体的存储体地址和指示其中的页的页地址。地址信息缓冲器AIBF1-2和请求生成单元REQG作为请求保存单元，该请求保存单元顺次保存存取请求，所述存取请求包括存取地址AD1-4且是从主控制器MST1或MST2提供的。
地址分析单元ADA具有缺失/命中判断单元MHD、所有存储体预充控制单元PREAC，以及评分存储器单元SCR。在接收到与多个相继存取请求相对应的保存在地址信息缓冲器AIBF2中的四个存取地址AD1-4时，缺失/命中判断单元MHD根据存储体的当前状态，判断与存取地址AD1-4中的每一个对应的存储体的页命中/页缺失。为此，缺失/命中判断单元MHD具有保存单元(图3中的存储体状态单元BKST)，该保存单元基于最近输出到SDRAM的存取地址保存存储体的当前状态。缺失/命中判断单元MHD根据存取地址AD1将激活指令ACT0或预充指令PRE0输出到指令/地址生成单元CAG。
根据来自缺失/命中判断单元MHD的页命中/页缺失信息和存储在评分存储器单元SCR中的评分信息，所有存储体预充控制单元PREAC判断是否应将用于执行所有存储体的预充操作的所有存储体预充指令PREA0输出到指令/地址生成单元CAG。具体而言，地址分析单元ADA在基于对多个存取地址AD1-4的分析判断出所有存储体预充指令PREA的输出带来存取效率的提高时，输出所有存储体预充指令PREA0。
评分存储器单元SCR例如是在系统SYS上电时设定预定评分的可重写(可编程)寄存器。顺便提及，评分存储器单元SCR可以由熔丝电路构成，该熔丝电路的熔丝在SoC制造过程中编程。将评分存储器单元SCR形成为可重写的，这使得可以在SoC的设计之后改变评分存储器单元SCR中存储的评分。或者，评分存储器单元SCR可由逻辑电路构成，该逻辑电路中的评分可根据设计SoC时的参数而改变。在此情况下，即使地址分析单元ADA安装在具有不同规格的多种SoC上，也可以将评分存储器单元SCR构造为仅通过小的逻辑改变就与各自的SoC兼容。判断是否输出所有存储体预充指令PREA的标准将在后文描述。
指令/地址生成单元CAG根据从地址信息缓冲器AIBF2提供的存取地址AD1和读/写信息RW，以及根据从地址分析单元ADA提供的指令ACT0、PRE0、PREA0，将指令CMD和地址A0-13输出到SDRAM。此时，指令/地址生成单元CAG根据来自定时调节单元TADJ的控制信号来调节指令CMD的提供周期(时钟周期数)。地址A0-13的位数不限于14位，而是根据SDRAM的存储容量和数据DQ的位数而改变。这里，指令CMD包括读指令RD、写指令WR、激活指令ACT、预充指令PRE、所有存储体预充指令PREA，等等。
SDRAM是与时钟CLK同步工作的DRAM，并且除了上述信号端子之外，SDRAM还具有时钟使能端CKE、低位数据屏蔽端LDQM、高位数据屏蔽端UDQM等。这些端子的功能是普遍公知的，与本发明不直接相关，因此将省略其说明。
图2示出了图1所示的地址信息缓冲器AIBF1-2的细节。地址信息缓冲器AIBF1具有多个存储区域，每个存储区域保存地址信息ADI(起始地址SAD、读/写信息RW、数据大小DS、突发长度BL和突发类型BT)，并且地址信息缓冲器AIBF1作为FIFO而工作。
地址信息缓冲器AIBF2具有多个存储区域，每个存储区域保存请求生成单元REQG生成的存取请求(存取地址AD和读/写信息RW)，并且地址信息缓冲器AIBF2作为FIFO而工作。n的值指示将存取请求提供到SDRAM的顺序。n＝1所表示的存取请求首先提供到SDRAM。存取地址AD中的每一个包括：存储体地址(A12-13)，其指示SDRAM中的存储体(图4中的BKA、BKB、BKC、BKD)；行地址(例如A0-11)，其指示存储体中的页(字线)；以及列地址(例如A0-9)，其指示存储体中的位线组。地址端A0-9对于行地址和列地址是公共的(地址复用方法)。
在此实施例中，例如向地址分析单元ADA提供保存在地址信息缓冲器AIBF1中的存取请求当中的第一至第四(n＝1、2、3、4)存取请求中所包括的存取地址AD(AD1-4)。顺便提及，提供给地址分析单元ADA的存取地址AD仅需包括存储体地址和行地址。
图1所示的指令/地址生成单元CAG在响应于存取请求而存取的存储体的状态是页命中时，根据读/写信息RW输出读指令或写指令。指令/地址生成单元CAG在响应于存取请求而存取的存储体的状态是页缺失且是活动状态时，根据读/写信息RW输出预充指令PRE(或全部存储体预充指令PREA)、激活指令ACT，以及读指令或写指令。而且，指令/地址生成单元CAG在响应于存取请求而存取的存储体的状态是页缺失且是空闲状态(非活动状态)时，根据读/写信息RW至少输出激活指令ACT以及读指令或写指令。
图3示出了图1所示的地址分析单元ADA的细节。缺失/命中判断单元MHD具有存储体状态单元BKST和判断单元DC1。存储体状态单元BKST保存存储体BKA、BKB、BKC、BKD的当前状态，以分别输出指示这些状态的状态信号STA、STB、STC、STD。具体而言，根据存取地址AD1-4和指令ACT0、PRE0、PREA0，存储体状态单元BKST存储存储体BKA、BKB、BKC、BKD中的哪些页处于活动状态，或存储存储体BKA、BKB、BKC、BKD处于空闲状态，并分别将所存储的状态作为状态信号STA、STB、STC、STD而输出。因此，状态信号STA-STD包括指示处于活动状态的页(行地址)的信息。
根据状态信号STA、STB、STC、STD，判断单元DC1判断与存取地址AD1-4相对应的存储体BK(BKA、BKB、BKC、BKD中的至少一个)的页命中/页缺失，并将判断结果作为状态信号ST1-4而输出。状态信号ST1-4是对应于第一至第四(n＝1、2、3、4)存取地址AD1-4而输出的。而且，判断单元DC1基于判断结果并且基于来自所有存储体预充控制单元PREAC的所有存储体预充指令PREA0，输出预充指令PRE0和激活指令ACT0。
所有存储体预充控制单元PREAC具有判断单元DC2、加法单元ADD、比较单元COMP和标准设定单元STD。判断单元DC2查找存储在评分存储器单元SCR中的评分信息以找到对应于状态信号ST1-4的评分S1-4。评分S1-4的细节将在图7、图9、图11、图12和图13中描述。对应于首存取地址AD1的评分S1始终设定为“0”。因此，例如，判断单元DC1不必生成状态信号ST1，判断单元DC2也不必生成评分S1。
加法单元ADD将评分S1-4相加，以将结果作为合计值(Ssum)输出。比较单元COMP在合计值Ssum大于在标准设定单元STD中设定的标准值时输出所有存储体预充指令PREA0，在合计值Ssum小于等于所述标准值时不输出所有存储体预充指令PREA0。在此示例中，标准值为“0”。标准设定单元STD可以存储不可变的固定标准值，或者可以存储可重写(可编程)的标准值。在标准设定单元STD中存储固定标准值(例如“0”)的情况下，例如可以由比较单元COMP中的地线形成标准设定单元STD。
图4示出了图1所示的评分存储器单元SCR的概要。评分存储器单元SCR存储与状态信号ST1-4中的每一个所指示的存储体BK的状态(图中沿垂直方向排列的三个状态)和执行所有存储体预充指令PREA0之后存储体改变到的状态(图中沿水平方向排列的三个状态)之组合相对应的评分。如上所述，状态信号ST1-4中的每一个指示关于存储体BK当前状态的存取地址(存取请求)的页命中/页缺失。存储体BK的当前状态是页命中PH、存储体空闲状态下的页缺失PM(BI)，以及存储体活动状态下的页缺失(PM(BA))。与图中对角线相对应的组合并不存在，因此其评分不存在。
例如，当对处于页命中状态(PH)的存储体BK执行PREA指令时，存储体BK的状态变为页缺失PM(BI)。此时，还需要ACT指令，而这是不利的，因此评分设为“-1”。当对处于空闲状态(PM(BI))的存储体BK执行PREA指令时，存储体BK的状态不变，因此评分设为“0”。类似地，“从PH到PH”和“从PM(BA)到PM(BA)”不涉及状态改变，因此评分设为“0”。当对处于空闲状态(PM(BA))的存储体BK执行PREA指令时，存储体BK的状态变为页缺失PM(BI)。此时，PRE指令变为不必要的，而这是有利的，因此评分设为“+1”。在此示例中，基于响应于指令执行激活操作和预充操作的次数的增加/减少来定义评分的增大/减小。
图5示出了图1所示的SDRAM的细节。SDRAM例如具有以下部件：能够进行独立操作的四个存储体BK(BKA、BKB、BKC、BKD)；地址缓冲器ADBF；刷新地址计数器REFC；定时生成器TGEN；数据输入/输出缓冲器I/O BUF，等等。SDRAM接收时钟CLK、时钟使能信号CKE、芯片选择信号/CS、行地址选通信号/RAS、列地址选通信号/CAS，以及写使能信号/WE，作为指令CMD。这些信号的功能是普遍公知的，因此将省略其说明。
每个存储体BK具有存储单元阵列ARY、行译码器RDEC、灵敏放大器SA、列译码器CDEC和未示出的预充电路。存储单元阵列ARY具有：多个动态存储单元MC；字线WL，其连接到沿图中水平方向排列的存储单元MC；以及位线BL、/BL，其连接到沿图中垂直方向排列的存储单元MC。每个存储单元MC具有将数据作为电荷而保存的电容器，以及用于将电容器一端连接到位线BL(或/BL)的传输晶体管(transfertransistor)。传输晶体管的栅极连接到字线WL。
图6示出了第一实施例的存储器控制器MCNT的操作。图6特别示出了图1所示的地址分析单元ADA和指令/地址生成单元CAG的操作。在图中的每个粗线菱形框中，基于来自图1所示的定时调节单元TADJ的信息，判断是否可在当前时钟周期中执行指令。换言之，每个菱形框包括用于基于图8所示的定时规格tRP、tRCD让SDRAM进行操作的处理。
首先，在步骤S10，地址分析单元ADA判断是否在地址信息缓冲器AIBF2中保存了存取请求。如果未保存存取请求，则重复步骤S10。如果保存了存取请求，则地址分析单元ADA在步骤S12判断响应于首存取请求(n＝1)而存取的存储体BK的状态是否是页命中。在页缺失的情况下，处理进行到步骤S14。在页命中的情况下，由于可以仅通过提供读指令RD或写指令WR对SDRAM进行存取，因此处理进行到步骤S30。
在步骤S14，判断响应于首存取请求(n＝1)而存取的存储体BK是否处于活动状态。如果存储体BK处于空闲状态(非活动状态)，则处理进行到步骤S26，以执行激活指令ACT(以将数据锁存在灵敏放大器SA中)。如果存储体BK处于活动状态，则地址分析单元ADA在步骤S16判断应执行预充指令PRE和所有存储体预充指令PREA中的哪一个，以响应于首存取请求而执行存取操作(预充判断)。预充判断取决于图4所示的评分。预充判断的细节将在图7、图9、图11-图13中描述。
如果应执行预充指令PRE，则在步骤S 18，地址分析单元ADA将预充指令PRE0输出到指令/地址生成单元CAG。当基于来自定时调节单元TADJ的信息，判断出可执行预充指令PRE时，在步骤S20，指令/地址生成单元CAG将预充指令PRE输出到SDRAM。类似地，当应执行所有存储体预充指令PREA时，在步骤S22，地址分析单元ADA将所有存储体预充指令PREA0输出到指令/地址生成单元CAG。当基于来自定时调节单元TADJ的信息，判断出可执行所有存储体预充指令PREA时，在步骤S24，指令/地址生成单元CAG将所有存储体预充指令PREA输出到SDRAM。如果在步骤S18、S22判断出不可执行指令PRE、PREA，则处理返回到步骤S16。SDRAM响应于指令PRE或PREA，执行存储体BK之一的预充操作或所有存储体BK的预充操作。
在输出指令PRE或PREA之后，处理进行到步骤S26。在步骤S26，地址分析单元ADA将激活指令ACT0输出到指令/地址生成单元CAG。基于来自定时调节单元TADJ的信息，指令/地址生成单元CAG判断是否可执行激活指令ACT。当可执行激活指令ACT时，在步骤S28，指令/地址生成单元CAG将激活指令ACT输出到SDRAM。响应于指令ACT，SDRAM将存取地址AD(存储体地址和行地址)所指示的存储体BK的页设定为活动状态。当不可执行激活指令ACT时，在随后的时钟周期重复步骤S26的判断。
接下来，在步骤S30，指令/地址生成单元CAG基于来自定时调节单元TADJ的信息，判断是否可执行读指令RD或写指令WR。当指令可执行时，在步骤S32，指令/地址生成单元CAG将读指令RD或写指令WR输出到SDRAM。响应于指令RD/WR，将存取地址AD(列地址)所指示的数据输入到SDRAM/从SDRAM输出。当不可执行读指令RD或写指令WR时，在随后的时钟周期重复步骤S30的判断。
图7示出了图3所示的地址分析单元ADA的操作示例。在图中，四边形框示出存储体BKA-BKD的状态。每个四边形框中的粗线指示出字线WL(页)被激活。粗线的位置指示字线WL的位置。图上方的图表示出了在未执行所有存储体预充指令PREA时存储体BK的状态变化。图下方的图表示出了在执行所有存储体预充指令PREA时存储体BK的状态变化。
在此示例中，当所有存储体BKA-BKD处于活动状态BA时，生成对存储体BKA、BKB、BKC、BKD的存取请求。基于存储体BK的当前状态和存取地址(n＝1-4)，图3所示的判断单元DC1判断在未执行所有存储体预充指令PREA时相应存储体BK的状态是页命中还是页缺失，并将判断结果作为状态信号ST1-4而输出。判断单元DC2根据状态信号ST1-4和存储在评分存储器单元SCR中的值(图4)，找到第二至第四存取请求的评分S2-4。然后，根据评分S2-S4的合计值Ssum，判断是否生成所有存储体预充指令PREA。在此示例中，由于合计值“+3”大于标准值“0”，因此指令/地址生成单元CAG输出所有存储体预充指令PREA。这里，合计值Ssum对应于由于所有存储体预充指令PREA的输出引起的时钟周期数的减量。因此，合计值Ssum具有负值(例如图9)意味着所有存储体预充指令PREA的输出导致时钟周期数的增加因而是不利的。
图8示出了存储器控制器MCNT和SDRAM的对应于图7的操作。图中的规格tRP是从提供预充指令PRE或PREA时起到提供激活指令ACT时为止的最少时钟周期数。规格tRCD是从提供激活指令ACT时起到提供读指令RD或未示出的写指令WR时为止的最少时钟周期数。规格CL是从提供读指令RD时起到数据输出开始时为止的时钟周期数。图中的标记A、B、C、D分别表示存储体BKA、BKB、BKC、BKD。
通过上述的地址分析单元ADA的操作，首先发出所有存储体预充指令PREA，此后顺次发出对存储体BKA的激活指令ACT和读指令RD、对存储体BKB的激活指令ACT和读指令RD、对存储体BKC的激活指令ACT和读指令RD，以及对存储体BKD的激活指令ACT和读指令RD，然后从各个存储体BK读取数据D0-D3。因此，可以提高存取效率，能够提高数据传输率，所述数据传输率是预定数目的时钟周期内输入/输出的数据量。
另一方面，本发明之前的存储器控制器不具有基于多个存取地址来判断是否发出所有存储体预充指令PREA的地址分析单元ADA。因此，对每个存储体BK发出预充指令PRE，导致很差的存取效率，因而导致很差的数据传输率。顺便提及，在提供写指令WR的情况下的操作(写操作)与读指令相同，只不过是与写指令WR同步地提供第一写数据D0，此后顺次提供写数据D1-3。提供写指令WR的定时与读指令RD相同。
图9示出了图3所示的地址分析单元ADA的操作的另一示例。图9中的标记的含义与图7相同。在此示例中，当所有存储体BKA-BKD处于活动状态BA时，生成对存储体BKA、BKB、BKC、BKD的存取请求。由于第二至第四存取地址(行地址)与活动状态下的存取地址相同，因此状态信号ST2-4指示页命中PH。因此，评分S2-4都是“-1”，合计值Ssum“-3”小于标准值“0”。因此，指令/地址生成单元CAG不是输出所有存储体预充指令PREA，而是响应于第一存取请求向存储体BKA输出预充指令PRE。即，当判断出所有存储体预充指令PREA的输出降低存取效率时，输出预充指令PRE。这可以防止在对应于第二存取请求及后续的存取请求的操作中执行不必要的预充操作，因此可以防止存取效率降低。
图10示出了存储器控制器MCNT和SDRAM的对应于图9的操作。在此示例中，通过上述的地址分析单元ADA的操作，首先发出对存储体BKA的预充指令PRE，此后发出对存储体BKA的激活指令ACT和读指令RD。状态为页命中的存储体BKB、BKC、BKD顺次地仅接收读指令RD并顺次执行读操作。在此示例中，地址分析单元ADA判断出不输出所有存储体预充指令PREA，这可以防止发出无用的激活指令ACT。
图11示出了图3所示的地址分析单元ADA的另一操作示例。图11中的标记的含义与图7相同。在此示例中，当所有存储体BKA-BKD处于活动状态BA时，生成对存储体BKA、BKB、BKC、BKD的存取请求。与第二至第四存取地址(行地址)相对应的状态分别是页命中PH、页缺失PM(BA)和页缺失PM(BA)。评分S2-4的合计值Ssum“+1”大于标准值“0”。因此，指令/地址生成单元CAG输出所有存储体预充指令PREA。
图12示出了图3所示的地址分析单元ADA的另一操作示例。图12中的标记的含义与图7相同。在此示例中，当所有存储体BKA-BKD处于活动状态BA时，生成对存储体BKA、BKB、BKC、BKD的存取请求。与第二至第四存取地址(行地址)相对应的状态分别是页命中PH、页缺失PM(BA)和页缺失PM(BA)。这里，由于第二存取地址(行地址)与第一存取地址相同，因此即使在执行了所有存储体预充指令PREA之后，与第二存取地址相对应的状态也还是页命中PH。因此，评分S2是“0”。评分S2-4的合计值Ssum“+2”大于标准值“0”。因此，输出所有存储体预充指令PREA。
图13示出了图3所示的地址分析单元ADA的另一操作示例。图13中的标记的含义与图7相同。在此示例中，当所有存储体BKA-BKD处于活动状态BA时，生成对存储体BKA、BKB、BKC、BKD的存取请求。与第二至第四存取地址(行地址)相对应的状态分别是页缺失PM(BA)、页命中PH和页缺失PM(BA)。这里，由于第三存取地址(行地址)与第二存取地址相同，因此即使在执行了所有存储体预充指令PREA之后，与第三存取地址相对应的状态也还是页命中PH。而且，由于第四存取地址(行地址)与第三存取地址不同，因此即使在执行了所有存储体预充指令PREA之后，页缺失PM(BA)状态也不变。因此，评分S3、S4都是“0”。由于评分S2-4的合计值Ssum“+1”大于标准值“0”，因此输出所有存储体预充指令PREA。
在上述第一实施例中，由于通过地址分析单元ADA基于第二至第四存取请求判断是否输出所有存储体预充指令PREA，因此可以有效地根据存储体BK的状态(页命中/页缺失)向SDRAM提供指令。由于可以仅通过提供一次所有存储体预充指令PREA来对所有存储体BK进行预充，因此即使用于插入指令的空白周期的数量很少，也可以提高存取效率。换言之，用于提供指令的时钟周期数可以被减到最少，这可以提高SDRAM的数据传输率。
当首先存取的存储体BK需要预充(＝页缺失)时，根据第二次及第二次以后存取的存储体BK的状态来输出所有存储体预充指令PREA。因此，当首先存取的存储体BK的状态是页命中时，不输出所有存储体预充指令PREA。这防止了首先存取的存储体BK的读操作或写操作的延迟，从而能够提高存取效率。
由于对是否输出所有存储体预充指令PREA的判断取决于评分S2-4的合计值Ssum，因此可以简化判断的控制逻辑。而且，通过利用可编程寄存器或熔丝电路来构成存储评分S2-4的评分存储器单元SCR，可以容易地根据系统SYS的规格来改变评分S2-4的权重因子。即，可以容易地根据系统SYS的规格来改变对是否输出所有存储体预充指令PREA的判断标准。
当判断出应输出所有存储体预充指令PREA时，在对应于首存取请求的激活指令ACT之前输出所有存储体预充指令PREA。因此，可以同时执行与首存取请求相对应的存储体的预充操作和与第二存取请求和随后的存取请求相对应的存储体BK的预充操作，从而能够提高存取效率。
当判断出所有存储体预充指令PREA的输出降低存取效率时，输出预充指令PRE，并且仅对与首存取请求相对应的存储体BK进行预充。这可以防止在与第二存取请求和随后的存取请求相对应的存储体BK的状态是页命中时执行不必要的预充操作，这可以防止存取效率的降低。
图14示出了第二实施例中的评分存储器单元SCR的概要。第二实施例的配置除了评分存储器单元SCR之外，与第一实施例的配置相同。用与第一实施例中描述的元件相同的数字标号和符号标号来指代相同的元件，并将省略其详细描述。
在评分存储器单元SCR中，如果对处于活动状态(PM(BA))的存储体BK的指令PREA的执行将该存储体BK的状态改变为页缺失PM(BI)，则将评分设定为“+2”，这比第一实施例中的相应评分要大。即，与第一实施例相比改变了评分的权重因子。作为比较单元COMP比较基础的标准值是“0”。由于评分存储器单元SCR由可编程寄存器或可编程熔丝电路构成，因此可以容易地就每个系统SYS根据该系统SYS的规格改变评分的权重因子。而且，如果评分存储器单元SCR由评分可根据参数改变的逻辑电路构成，则也可以容易地就每个系统SYS根据该系统SYS的规格改变评分的权重因子。
在评分存储器单元SCR中设定的评分可以是与图4和图14中所示的不同的值。例如，可以根据操作所必需的时钟周期数的增加/减少来设定评分。具体而言，让我们假定存储体BK的状态响应于激活指令ACT而变为活动状态所需的时钟周期数是“1”，并且存储体BK的状态响应于预充指令PRE而变为预充状态(空闲状态)所需的时钟周期数是“2”。在此情况下，如果响应于激活指令的操作数量减少，则将评分设为“+1”，而如果其增加，则将评分设为“-1”。如果响应于预充指令PRE、PREA的操作数量减少，则则将评分设为“+2”，而如果其增加，则将评分设为“-2”。
上述第二实施例也可提供与上述第一实施例相同的效果。另外，在此实施例中，通过根据SDRAM的操作规格、提供给SDRAM的时钟CLK的频率或系统SYS的规格改变评分的权重因子，可以构成具有高存取效率的最优系统SYS。
图15示出了第三实施例中的地址分析单元ADA的细节。其配置除了缺失/命中判断单元MHD以外与第一实施例中的配置相同。用与第一实施例中描述的元件相同的数字标号和符号标号来指代相同的元件，并将省略其详细描述。
缺失/命中判断单元MHD不仅输出与首存取地址AD1相对应的激活指令ACT01，还输出激活指令ACT02-04。当与第二至第四存取地址AD2-4相对应的状态是页命中时，输出激活指令ACT02-04，以请求指令/地址生成单元CAG输出用于相应存储体BK的激活指令ACT。而且，不仅响应于来自判断单元DC1的激活指令ACT01，而且如果指令/地址生成单元CAG根据第二至第四存取地址AD2-4而输出了激活指令ACT则响应于激活指令ACT，缺失/命中判断单元MHD的存储体状态单元BKST存储：相应的存储体BK已变为活动状态。
图16示出了第三实施例中的存储器控制器MCNT的操作的基本部分。图16特别示出了指令/地址生成单元CAG的操作。图16与第一实施例的不同之处在于图6中步骤S30之后的操作。直到步骤S30的操作与第一实施例的相同。在图中的粗线菱形框中，基于来自图1所示的定时调节单元TADJ的信息，判断在当前时钟周期中是否可执行指令。用与第一实施例中描述的元件相同的数字标号和符号标号来指代相同的元件，并将省略其详细描述。
在此实施例中，当在步骤S30判断出不可执行读指令RD或写指令WR时，处理进行到步骤S40-S56。在步骤S40，当接收到来自缺失/命中判断单元MHD的与第二存取请求相对应的激活指令ACT02时，指令/地址生成单元CAG在步骤S42判断是否可输出激活指令ACT。当可输出激活指令ACT时，在步骤S44输出对应于第二存取请求的激活指令ACT。当在步骤S40不输出激活指令ACT02时，处理进行到步骤S46。
在步骤S46、S48、S50，针对与第三存取请求相对应的激活指令ACT03，执行与上述步骤S40、S42、S44相同的处理。类似地，在步骤S52、S54、S56，针对与第四存取请求相对应的激活指令ACT04，执行与上述步骤S40、S42、S44相同的处理。
图17示出第三实施例中的存储器控制器MCNT和SDRAM的操作。在此示例中，通过图16所示的处理流程，响应于第二至第四存取请求中的每一个的激活指令ACT可以插入到激活指令ACT和读指令RD之间。
上述第三实施例也可提供与上述第一实施例相同的效果。另外，在此实施例中，通过地址分析单元ADA将响应于第二至第四存取请求中的每一个的激活指令ACT插入到激活指令ACT和读指令RD之间，这能够进一步提高存取效率。
上述实施例描述了应用于与时钟同步工作的SDRAM的示例。例如，本发明可以应用于时钟异步DRAM。SDRAM和DRAM可以是芯片形式，或者可以是安装在SoC上的宏(macro)。
上述实施例描述了将作为比较单元COMP的比较基础的标准值设为“0”的示例。例如，如果在时钟周期数减量是2或更多时输出所有存储体预充指令PREA，则将标准值设为“1”。在此情况下，当合计值Ssum是“2”或更大时，输出所有存储体预充指令PREA。通过这样改变标准值，可以容易地改变地址分析单元ADA的判断标准。
上述实施例描述了基于第二至第四存取请求来判断是否输出所有存储体预充指令PREA的示例。或者，上述实施例描述了基于第二至第四存取请求，判断是否首先执行对应于第二至第四存取请求的激活指令ACT的示例。例如，可以基于第四存取请求和随后的存取请求来执行地址分析单元ADA中的判断。在此情况下，也不需要改变评分存储器单元SCR。
一些实施例用于实现多个存储体的有效的预充操作，从而提高半导体存储器的存取效率。
在实施例的一个方面中，由于多个相继提供的存取请求作为对是否输出所有存储体预充指令的判断基础，因此可以有效地根据存储体状态(页命中/页缺失)向半导体存储器提供指令。而且，可以仅通过提供一次所有存储体预充指令就对多个存储体进行预充，因此即使在仅有少量用于插入指令的空白周期的情况下也可以对所有存储体进行预充，这可以提高存取效率。
例如，当与多个保存的存取地址当中的首存取地址相对应的存储体的页的状态是页缺失时，根据与第二存取地址和随后的存取地址这多个地址中的每个地址相对应的存储体的页命中/页缺失，输出所有存储体预充指令。换言之，当首先存取的存储体需要预充时，根据第二次及第二次以后存取的存储体的状态，输出所有存储体预充指令。这使得即使首先存取的存储体的状态是页缺失，也可有效地向半导体存储器提供指令。
例如，根据为第二存取地址和随后的存取地址这多个地址分别设定的评分之和来判断是否输出所有存储体预充指令。这里，每个评分指示出所有存储体预充指令的输出是否会导致存取所必需的周期数的减少。当周期数减少时，评分较大。当评分之和超过预设标准值时，输出所有存储体预充指令。基于评分来控制所生成的指令，这可以有助于关于是否输出所有存储体预充指令的控制逻辑。而且，通过可编程地存储评分，可以容易地改变评分的权重因子，这使得可以容易地改变对是否输出所有存储体预充指令的判断标准。
Claims (14)
1.一种对半导体存储器进行存取的存储器控制器，所述半导体存储器包括多个存储体，所述存储体中的每一个都具有多个页，所述存储器控制器包括：
请求保存单元，该请求保存单元顺次保存存取请求，所述存取请求包括存取地址，所述存取地址中的每个地址指示要存取的存储单元，所述存取请求是从系统控制器提供的；以及
地址分析单元，该地址分析单元接收保存在所述请求保存单元中的多个存取地址，以判断与所述存取地址中的每个地址相对应的存储体的页命中/页缺失，并在基于对所述多个存取地址的分析而判断出用于对所有存储体执行预充操作的所有存储体预充指令的输出会导致存取效率的提高时，输出所述所有存储体预充指令，其中
当与保存在所述请求保存单元中的多个存取地址当中的首存取地址相对应的存储体的页的状态是页缺失时，所述地址分析单元分别找到用于第二存取地址和所述第二存取地址之后的存取地址这多个地址的评分，所述评分中的每个评分指示所述所有存储体预充指令的输出是否会导致存取所需周期数的减少，并且每个评分在所述周期数减少时较大，并且所述地址分析单元在所述评分之和超过预设的标准值时输出所述所有存储体预充指令，并且其中
所述页命中是仅利用读指令或写指令就可以进行数据输入/输出的状态，所述页缺失是在读指令或写指令之前必须提供激活指令的状态。
2.如权利要求1所述的存储器控制器，还包括
评分存储器单元，该评分存储器单元可编程地存储与所述存储体的状态相对应的所述评分，其中
所述地址分析单元查找存储在所述评分存储器单元中的所述评分，以将所述评分之和与所述标准值相比较。
3.如权利要求1所述的存储器控制器，其中
所述地址分析单元在与所述首存取地址相对应的存储体的激活指令之前输出所述所有存储体预充指令。
4.如权利要求1所述的存储器控制器，其中
所述地址分析单元在判断出不输出所述所有存储体预充指令时，输出用于仅对与所述首存取地址相对应的存储体执行预充操作的预充指令。
5.如权利要求1所述的存储器控制器，其中
在输出所述所有存储体预充指令之后，当在与所述首存取地址相对应的激活指令和读指令或写指令之间存在可插入指令的空白周期时，所述地址分析单元与所述空白周期对应地输出激活指令，以激活与所述第二存取地址和所述第二存取地址之后的存取地址这多个地址相对应的存储体中的至少一个存储体。
6.一种用于对半导体存储器进行存取的控制方法，所述半导体存储器包括多个存储体，所述存储体中的每一个都具有多个页，所述方法包括：
顺次保存存取请求，所述存取请求包括存取地址，所述存取地址中的每个地址指示要存取的存储单元，所述存取请求是从系统控制器提供的：
判断与所述多个所保存的存取地址中的每个地址相对应的存储体的页命中/页缺失；以及
当基于对所述多个存取地址的分析，判断出用于对所有存储体执行预充操作的所有存储体预充指令的输出会导致存取效率的提高时，输出所述所有存储体预充指令，其中
当与所述多个所保存的存取地址当中的首存取地址相对应的存储体的页是页缺失时，找到分别用于第二存取地址和所述第二存取地址之后的存取地址这多个地址的评分，所述评分中的每个评分指示所述所有存储体预充指令的输出是否会导致存取所需周期数的减少，并且每个评分在所述周期数减少时较大，并且
当所述评分之和超过预设的标准值时，输出所述所有存储体预充指令，并且其中
所述页命中是仅利用读指令或写指令就可以进行数据输入/输出的状态，所述页缺失是在读指令或写指令之前必须提供激活指令的状态。
7.如权利要求6所述的用于对半导体存储器进行存取的控制方法，其中
在与所述首存取地址相对应的存储体的激活指令之前输出所述所有存储体预充指令。
8.如权利要求6所述的用于对半导体存储器进行存取的控制方法，其中
在判断出不输出所述所有存储体预充指令时，输出用于仅对与所述首存取地址相对应的存储体执行预充操作的预充指令。
9.如权利要求6所述的用于对半导体存储器进行存取的控制方法，其中
在输出所述所有存储体预充指令之后，当在与所述首存取地址相对应的激活指令和读指令或写指令之间存在可插入指令的空白周期时，与所述空白周期对应地输出激活指令，以激活与所述第二存取地址和所述第二存取地址之后的存取地址这多个地址相对应的存储体中的至少一个存储体。
10.一种具有半导体存储器、至少一个系统控制器，以及存储器控制器的系统，所述半导体存储器包括多个存储体，所述存储体中的每一个都具有多个页，所述系统控制器输出用于对所述半导体存储器进行存取的存取请求，所述存储器控制器将所述存取请求输出到所述半导体存储器，其中
所述存储器控制器包括：
请求保存单元，该请求保存单元顺次保存存取请求，所述存取请求包括存取地址，所述存取地址中的每个地址指示要存取的存储单元，所述存取请求是从系统控制器提供的；以及
地址分析单元，该地址分析单元接收保存在所述请求保存单元中的多个存取地址，以判断与所述存取地址中的每个地址相对应的存储体的页命中/页缺失，并在基于对所述多个存取地址的分析而判断出用于对所有存储体执行预充操作的所有存储体预充指令的输出会导致存取效率的提高时，输出所述所有存储体预充指令，其中
当与保存在所述请求保存单元中的多个存取地址当中的首存取地址相对应的存储体的页的状态是页缺失时，所述地址分析单元分别找到用于第二存取地址和所述第二存取地址之后的存取地址这多个地址的评分，所述评分中的每个评分指示所述所有存储体预充指令的输出是否会导致存取所需周期数的减少，并且每个评分在所述周期数减少时较大，并且所述地址分析单元在所述评分之和超过预设的标准值时输出所述所有存储体预充指令，并且其中
所述页命中是仅利用读指令或写指令就可以进行数据输入/输出的状态，所述页缺失是在读指令或写指令之前必须提供激活指令的状态。
11.如权利要求10所述的系统，还包括
评分存储器单元，该评分存储器单元可编程地存储与所述存储体的状态相对应的所述评分，其中
所述地址分析单元查找存储在所述评分存储器单元中的评分，以将所述评分之和与所述标准值相比较。
12.如权利要求10所述的系统，其中
所述地址分析单元在与所述首存取地址相对应的存储体的激活指令之前输出所述所有存储体预充指令。
13.如权利要求10所述的系统，其中
所述地址分析单元在判断出不输出所述所有存储体预充指令时，输出用于仅对与所述首存取地址相对应的存储体执行预充操作的预充指令。
14.如权利要求10所述的系统，其中
在输出所述所有存储体预充指令之后，当在与所述首存取地址相对应的激活指令和读指令或写指令之间存在可插入指令的空白周期时，所述地址分析单元与所述空白周期对应地输出激活指令，以激活与所述第二存取地址和所述第二存取地址之后的存取地址这多个地址相对应的存储体中的至少一个存储体。
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