CN1619699A - 存储模块以及存储用辅助模块 - Google Patents

Abstract

在只输出A0至A11的地址信号的计算机主机里，以往只能使用SDRAM的256M比特(bit)中的一半区域。设置一种存储用电路(30)，在该电路里，从计算机主机输入指定数量的地址信号A0至A11与复数个选择信号CS0和CS1，根据所输入的CS0和CS1信号，产生存储用选择信号CS的同时，产生追加于A0至A11信号的追加地址信号A12，并通过将CS信号和A12信号以及A0至A11信号供给256M比特SDRAM(存储器)，计算机主机能够对所对应的数据进行存取。计算机主机能够对对应于所产生的追加地址信号A12和所输入的指定数量的地址信号A0至A11的数据进行存取。

Description

存储模块以及存储用辅助模块

技术领域

本发明涉及可以连接于计算机主机的存储模块以及存储用辅助模块。

背景技术

以往，通过在计算机主机的插槽(socket)(槽，slot)连接存储模块来增设计算机的存储器。作为存储模块使用安装8个128M(百万)比特(bit)SDRAM(Synchronous Dynamic Random Access Memory)的128M字节(byte)的DIMM(Dual Inline Memory Module)和，安装16个128M比特SDRAM的256M字节的DIMM等。通常，128M比特SDRAM设有A0至A11的12个地址信号接头，可以连接12根行地址(Row Address)的信号线以及10根列地址(ColumnAddress)的信号线。于是，当从计算机主机输入A0至A11的地址信号时，对所有的SDRAM的128M比特的全区域可以读写所对应的地址的数据。

在上述256M字节的DIMM中，SDRAM分成2块SDRAM群并作为2个存储单元(BANK)。然后，通过输入A0至A11的地址信号和，与进行存取的SDRAM群的复数个存储单元分别相对应的复数个芯片(chip)选择信号，对于DIMM的256M字节的全区域可以读写所对应的存储单元以及地址的数据。如此，通过利用选择任一个存储单元的复数个芯片选择信号，可以增加计算机主机所能够使用的存储容量。

另外，如在专利3022255号公报(0014至0054段落，第1至8图)所公开的技术，根据从计算机主机所输入的最上位的地址信号的状态切换进行存取的存储器的模块也为人所知。

在上述以往的技术中存在如下的课题。

近几年，开始逐渐使用安装8个256M比特SDRAM的256M字节的DIMM。可是，为了对该256M比特SDRAM的所有的存储区域进行存取，因为需要对SDRAM输入A0至A12的行地址信号，所以在如旧机种那样只输出A0至A11的地址信号的计算机主机中，只能使用SDRAM的256M比特中的一半的128M比特的区域。即使使用专利3022255号公报所公开的模块，也只是根据最上位的地址信号A11的状态切换进行存取的存储器，同样也只能使用SDRAM的256M比特中的一半的128M比特的区域。

发明内容

本发明是根据上述课题所提出的技术。其目的在于提供，即使是只用从计算机主机所输入的指定数量的地址信号对所有的存储区域不能进行存取的存储器，计算机主机也能够对只用该地址信号不能进行存取的存储区域进行存取，并可有效地利用存储区域的存储模块以及存储用辅助模块。

为了达到上述目的，本发明为一种规格化的存储模块，能够连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机，其构成为：

一种存储器，输入表示选择状态或非选择状态的存储用选择信号以及比上述指定数量的地址信号更多的复数个地址信号，当该存储用选择信号处于选择状态时可以存取对应于该复数个地址信号的数据；

一种存储用电路，从上述计算机主机输入上述指定数量的地址信号以及复数个选择信号，根据所输入的选择信号产生上述存储用选择信号的同时，产生追加于上述指定数量的地址信号的追加地址信号，通过将所产生的存储用选择信号和所产生的追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

规格化的该存储模块与计算机主机相连接，以使计算机主机能够对存储器进行存取。从计算机主机向存储用电路输入指定数量的地址信号和，对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号。另外，设置在该存储模块的存储器，输入表示选择状态或非选择状态的存储用选择信号和，比上述指定数量的地址信号更多的复数个地址信号，当该存储用选择信号处于选择状态时，可以对对应于该复数个地址信号的数据进行存取。

在此，存储用选择信号在存储用电路根据选择信号所产生。还有，追加于上述指定数量的地址信号的追加地址信号也在存储用电路根据选择信号所产生。由于所产生的存储用选择信号被供给存储器，所以当该存储用选择信号处于选择状态时，可以对存储器进行存取。由于所产生的追加地址信号与所输入的指定数量的地址信号一同被供给存储器，所以计算机主机能够对对应于所产生的追加地址信号以及所输入的指定数量的地址信号的数据进行存取。

也就是说，即使是只用计算机主机所输入的指定数量的地址信号不能对所有的存储区域进行存取的存储器，由于根据选择信号产生该指定数量的地址信号以外的地址信号，对只用该地址信号不能进行存取的存储区域，计算机主机也能够进行存取。

例如，当计算机主机输出只能对128M比特以下的DRAM对全存储区域进行存取的地址信号时，对256M比特以上的DRAM可以在大于128M比特的存储区域进行存取。当然，本发明对各种各样的存储容量的存储器均可以适用。

还有，通过产生存储用选择信号，可增加从计算机主机能够存取的存储器数量，所以可以增大计算机主机能够使用的存储容量。

在此，上述存储器可以只设置一个，也可以设置复数个。对于存储器，除了能够写入和读取数据的存储器以外，也可以是只能写入数据的存储器，也可以是只能读取数据的存储器，即使在这些情况也符合本发明所述的存取的可能。于是，可以采用SDRAM，ROM等各种各样的存储器。

还有，通过在上述指定数量的地址信号追加追加地址信号，在存储器的全部区域均可进行存取，这样能够有效地利用存储容量是很合适的。而且，因为追加地址信号可以是追加于该指定数量的地址信号的地址信号，所以没有必要使他在存储器的全区域均能够进行存取。即使在这种情况，通过将追加信号供给存储器，能够在比与指定数量的地址信号相对应的容量的存储空间更多容量的存储区域进行存取。

如上所说明，根据本发明，即使是只用计算机主机所输入的指定数量的地址信号不能对所有的存储区域进行存取的存储器，计算机主机也能够对于只用该地址信号不能进行存取的存储区域进行存取，并能够有效地利用存储区域。述

产生上述存储用选择信号，可以有各种各样的构成。作为此一例，上述存储用电路的构成也可以为：上所输入的复数个选择信号的任一个处于上述存储空间的选择状态时，上述存储用选择信号为上述存储器的选择状态，而该所输入的复数个选择信号均处于上述存储空间的非选择状态时，上述存储用选择信号为上述存储器的非选择状态。

即，在复数个存储空间的任一个存储空间被复数个选择信号所选择的状态下，存储用选择信号为选择存储器的状态，而在复数个存储空间的所有的存储空间均没有被复数个选择信号所选择的状态下，存储用选择信号为没有选择存储器的状态。

例如，选择信号和存储用选择信号低(low)时属于选择状态，而高(high)时属于非选择状态的情况，可以将复数个选择信号输入至AND选通器(gate)，然后将该选通器的输出作为存储用选择信号。还有，选择信号和存储用选择信号高时属于选择状态，而低时属于非选择状态的情况，可以将复数个信号输入至OR选通器，然后将该选通器的输出作为存储用选择信号。并且，在选择信号与存储用选择信号中，选择状态和非选择状态的信号状态不同的情况，可以使用NAND选通器和NOR选通器等产生存储用选择信号。

如上，能够提供适宜地产生存储用选择信号的一例。

上述计算机主机产生对对应于上述指定数量的地址信号的容量的两个存储空间分别表示选择状态或非选择状态的两种选择信号时，上述存储用电路的构成也可以为：从上述计算机输入上述两种选择信号中的任一个作为上述追加地址信号供给存储器。即，用简易的构成，将两种选择信号的任一个作为追加信号供给存储器。

当然，在产生三种以上的选择信号的情况，也可以从复数个选择信号产生追加地址信号。

也有的计算机主机，为了节省电力，输出使没有被使用的存储单元的存储器休眠(sleep)的信号。于是，本发明的构成也可以为：上述存储器输入脉冲状的时钟信号以及表示该时钟信号输入的有效状态或无效状态的存储用时钟启动信号，当该时钟启动信号处于有效状态时可根据该时钟信号进行存取；

上述计算机主机产生上述时钟信号以及对于上述复数个存储空间分别表示上述时钟信号输入的有效状态或无效状态的复数个时钟启动信号；

上述存储用电路从上述计算机主机输入上述时钟信号以及上述复数个时钟启动信号，并根据所输入的复数个时钟启动信号产生上述存储用时钟启动信号，并与所输入的时钟信号一同供给上述存储器。

即，从计算机主机向存储用电路输入脉冲状的时钟信号和，对于复数个存储空间分别表示时钟信号输入的有效状态或无效状态的复数个时钟启动信号。另外，存储器输入时钟信号和，表示该时钟信号输入的有效状态或无效状态的存储用时钟启动信号，当该时钟启动信号处于有效状态时根据该时钟信号可以进行存取。

在此，存储用时钟启动信号在存储用电路根据复数个时钟启动信号所产生。由于所产生的存储用时钟启动信号与时钟信号一同被供给存储器，所以当该存储用时钟启动信号处于有效状态时，可以对存储器进行存取。

如此，从计算机主机对于复数个存储空间输出复数个时钟启动信号时，可适宜地对存储器进行存取。

产生上述存储用时钟启动信号可以有各种各样的构成。作为此一例，上述存储用电路的构成也可以为：当上述所输入的复数个时钟启动信号的任何一个处于上述存储空间的时钟信号输入的有效状态时，使上述存储用时钟启动信号为上述存储器的时钟信号输入的有效状态，而该所输入的复数个时钟启动信号均处于上述存储空间的时钟信号输入的无效状态时，使上述存储用时钟启动信号为上述存储器的时钟信号输入的无效状态。

即，在复数个时钟启动信号中，复数个存储空间的任一个时钟信号输入处于有效的状态下，存储用时钟启动信号成为使存储用时钟信号输入处于有效的状态，而在复数个时钟启动信号中，复数个存储空间的所有的时钟信号输入均处于无效的状态下，存储用时钟启动信号成为使存储用时钟信号输入处于无效的状态。而且存储用时钟启动信号，与上述存储用选择信号一样，可使用OR选通器、AND选通器、NOR选通器、NAND选通器等来产生。

如此，能够提供适宜地产生存储用时钟启动信号的一例。

还有，上述追加地址信号的构成也可以是能够表示比由上述指定数量的地址信号所表示的地址更上位的地址的信号。即，产生比上述指定数量的地址信号更上位的追加地址信号，并与该指定数量的地址信号一同供给存储器。

在此，追加地址信号也可以是上述复数个地址信号的最上位的地址信号。

如此，用简易的构成，可以产生追加地址信号。

然而，即使不向存储器供给存储用选择信号，通过从选择信号产生追加地址信号，使计算机主机能够对于只用指定数量的地址信号不能进行存取的存储区域进行存取。

即，从计算机主机向存储用电路输入指定数量的地址信号和，对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的选择信号。另外，设置在该存储模块的存储器，输入比上述指定数量的地址信号更多的复数个地址信号，并可以对对应于该复数个地址信号的数据进行存取。

在此，追加于上述指定数量的地址信号的追加地址信号，在存储用电路中根据选择信号所产生。由于所产生的地址信号与所输入的指定数量的地址信号一同被供给存储器，所以计算机主机能够对对应于所产生的追加地址信号以及所输入的指定数量的地址信号的数据进行存取。

即，即使是只用计算机主机所输入的指定数量的地址信号不能对所有存储区域进行存取的存储器，由于根据选择信号产生该指定数量的地址信号之外的地址信号，所以使计算机主机能够对于只用该地址信号不能进行存取的存储区域进行存取。

还有，即使是安装存储器之前的存储模块，通过安装存储器，使计算机主机能够对于只用指定数量的地址信号不能进行存取的存储区域进行存取。

于是，对于一种存储器，连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机，并输入表示选择状态或非选择状态的存储用选择信号以及比该指定数量的地址信号更多的复数个地址信号，当该存储用选择信号处于选择状态时，可以对对应于该复数个地址信号的数据进行存取，在使该计算机主机能够对该存储器进行存取时，其构成也可以为：

从上述计算机主机输入上述指定数量的地址信号以及复数个选择信号，根据所输入的选择信号产生上述存储用选择信号的同时，产生追加于上述指定数量的地址信号的追加地址信号，通过将所产生的存储用选择信号和所产生的追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

还有，对于一种存储器，连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机，并输入比该指定数量的地址信号更多的复数个地址信号，可以对所对应的数据进行存取，在使该计算机主机能够对该存储器进行存取时，其构成也可以为：

从上述计算机主机输入上述指定数量的地址信号以及复数个选择信号，根据所输入的选择信号产生追加于上述指定数量的地址信号的追加地址信号，并通过将该追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

即，本发明对不具备存储器的存储用辅助模块也有效。而且，也可以使上述的各种构成适用于存储用辅助模块。

附图说明

图1为表示有关本发明一个实施形态的存储模块的外观的正面图。

图2表示台式计算机的连接器和以往的128M比特SDRAM在配线上的对应关系的一部分。

图3表示各SDRAM群内以往的128M比特SDRAM的接头和连接于该接头的信号线的主要部分。

图4为表示台式计算机从连接器输出的信号的状态的时间曲线图。

图5表示使用上述台式计算机时256M比特SDRAM的接头和可连接于该接头的信号线的主要部分。

图6为表示存储模块电路的主要部分的电路图。

图7为表示分配给256M比特存储区域的128M比特存储空间的情况的模式图。

图8为表示各种信号的状态的时间曲线图。

图9为表示有关变形例的存储模块电路的主要部分的电路图。

图10为表示有关另一变形例的输入至安装在存储模块的SDRAM的信号的主要部分的方框图。

图11为表示有关另一变形例的存储模块电路的主要部分的电路图。

图12为表示CS0至CS3信号的状态与A12和A13信号的对应关系的表形式图。

具体实施方式

以下，按如下的顺序对本发明的实施形态进行说明。

(1)存储模块的构成：

(2)存储模块的作用：

(3)变形例：

(1)存储模块的构成：

图1为表示有关本发明一个实施形态的存储模块(10)的外观的正面图。并且，在说明上下左右关系时以该图为基准进行说明。

本存储模块(10)由，在规格化形状的印刷电路板(10a)上安装8个256M比特SDRAM(20)，复数个选通器IC(31)，以及没有被图示的电阻电路等所构成。另外，在电路板(10a)的下侧边缘的正面和背面上形成有各84针(pin)的168针的接头(40)。该存储模块(10)为用在台式个人计算机(PC)的增设存储器卡，并可将DIMM规格的168针接头(40)插入台式计算机(计算机主机)的母板(90)的连接器(槽)(91)。连接器(91)，对应于接头(40)的配置，形成有168个导通部。该连接器(91)具有可安装规格化的168针的DIMM的形状。从上方将存储模块(10)插入连接器(91)，可以使其与母板略成垂直地安装，并能与台式计算机相连接。其结果，可以增设台式计算机的存储器。

与存储模块(10)相连接的，不是最新机种的台式计算机，在使用256M字节存储容量时，使用各128M字节的2个单元(BANK)。因此，比如增设安装16个128M比特SDRAM的256M字节的DIMM是恰好的结构。

图2表示台式计算机(PC)的连接器(91)和，作为使用安装16个128M比特SDRAM的256M字节的DIMM所形成的虚拟存储空间，在配线上的对应关系的一部分。

在图中，128M比特的虚拟存储器R11至R18以及R21至R28为8个SDRAM群为一块的2个存储单元。在此，图的上侧的SDRAM群称为BANK1，图的下侧的SDRAM群称为BANK2。连接器(91)形成有CLK，RAS，CAS，A0至A11，D0至D63，CS0，CS1，CKE1，以及CKE2等各种信号线的连接部。

在此，CLK信号代表时钟信号，计算机产生指定频率的脉冲状的时钟信号并供给CLK信号线。

RAS(Row Address Strobe)信号代表传达对SDRAM提供行地址的时间的信号，CAS(Column Address Strobe)信号代表传达对SDRAM提供列地址的时间的信号。A0至A11信号代表指定存储空间内的地址的指定数量(12种类)的地址信号。在安装可以输入/输出8比特数据的128M比特SDRAM的DIMM中，将12种行地址信号和10种列地址信号供给SDRAM。计算机产生RAS，CAS以及A0至A11信号，与CLK信号一同供给信号线。

D0至D63信号代表64种数据信号。64根数据信号线每8根为一组，分成8个组，每8根与SDRAM群中的各SDRAM相连接。

CS0和CS1信号为选择进行存取的SDRAM群的芯片(chip)选择信号(选择信号)，表示对各SDRAM群的选择状态或非选择状态。该信号是以SDRAM群的选择状态为L(低)，非选择状态为H(高)来表示的负逻辑信号。CS0和CS1信号不能同时成为L，向SDRAM进行存取时其中只有一个成为L。

CKE1和CKE2信号为分别对2个SDRAM群表示CLK信号输入的有效状态或无效状态的时钟启动信号，时钟信号输入的有效状态为H(高)，无效状态为L(低)的正逻辑信号。计算机产生CS0，CS1，CKE1以及CKE2信号，与CLK信号一同供给信号线。

此外，连接器(91)还形成有两种扩张地址信号BA0和BA1的信号线和电源线等的连接部。

然后，CLK，RAS，CAS，A0至A11，以及D0至D63信号被供给BANK1和BANK2，CS0和CKE0信号被供给BANK1，而CS1和CKE1被供给BANK2。

图3表示对应于各SDRAM群内的虚拟存储器的以往的128M比特SDRAM的接头和连接于该接头的信号线的主要部分。并且，在SDRAM内部记载接头名的同时，在SDRAM外部记载信号线名。

该SDRAM为，输入选择信号和A0至A11信号，当该选择信号为L(选择状态)时可以存取对应于A0至A11信号的数据的存储器。还有，将时钟启动信号输入至CKE接头，当该时钟启动信号为H(有效状态)时根据CLK信号可以进行存取。

对于BANK1内的虚拟存储器R11，CLK，RAS，CAS，A0至A11，以及D0至D7的信号线分别与时钟信号接头CLK，行地址信号输入接头RAS，列地址信号输入接头CAS，地址信号输入接头A0至A11，以及数据信号输入接头D0至D7相连接，并通过这些接头输入/输出所对应的信号。而且，同一个BANK1内的另外的虚拟存储器R12至R18的数据信号的输入/输出接头D0至D7，各与不同的8根数据信号线相连接。还有，CS0和CKE0信号线分别与芯片选择信号输入接头CS和时钟启动信号输入接头CKE相连接，对于BANK1表示选择状态或非选择状态的芯片选择信号输入至CS接头，对于该BANK1表示时钟信号输入的有效状态或无效状态的时钟启动信号输入至CKE接头。虚拟存储器R12至R18也与同样的CS0和CKE0信号线相连接。

另外，对于BANK2内的虚拟存储器R21，CLK，RAS，CAS，A0至A11，以及D0至D7的接头与虚拟存储器R11同样的信号线与之相连接。于是，CS1和CKE1信号线分别与CS和CKE接头相连接，对于BANK2表示选择状态或非选择状态的芯片选择信号输入至CS接头，对于该BANK2表示时钟信号输入的有效状态或无效状态的时钟启动信号输入至CKE接头。虚拟存储器R22至R28也与同样的CS1和CKE1信号线相连接。

而且，128M比特SDRAM也具备能够输入扩张地址信号的BA0和BA1接头等。于是，输入行地址12比特，列地址10比特，扩张地址2比特，合计24比特的信号，输入/输出对应于地址的8比特的数据，因此具有2的24次方乘以8比特，即128M比特的存储空间。

图4为表示上述台式计算机从连接器(91)输出的信号的状态的时间曲线图。

本台式计算机为了节省电力输出使没有使用的存储单元休眠(sleep)的时钟启动信号。当向BANK1的SDRAM进行存取时，为了解除该SDRAM的休眠状态，将CKE0信号从L升为H(时间t1)。向该SDRAM进行存取时，将CS0信号从H降为L(时间t2)。当结束向BANK1的SDRAM的存取时，将CS0信号从L升为H(时间t3)。使BANK1的SDRAM进入休眠状态时，将CKE0信号从H降为L，向BANK2的SDRAM进行存取时，为了解除该SDRAM的休眠状态将CKE1信号从L升为H(时间t4)。向BANK2的SDRAM进行存取时，将CS1信号从H降为L(时间t5)，当结束向该SDRAM的存取时，将CS1信号从L升为H(时间t6)。当使BANK1和BANK2双方的SDRAM进入休眠状态时，使CKE0和CKE1这两个信号为L状态。

如此，本台式计算机为了不使CS0和CS1信号同时变为L，对于与指定数量的地址信号相对应的容量(128M比特乘以8)的两个存储空间分别产生两个选择信号。另外，为了不使CKE0和CKE1信号同时变为H，对于两个存储空间分别产生两个时钟启动信号。

近年来，开始使用了安装8个256M比特SDRAM的256M字节(byte)的DIMM。图5表示使用上述台式计算机时256M比特SDRAM接头和可连接于该接头的信号线的主要部分。

256M比特SDRAM为，输入存储用选择信号和比指定数量的地址信号A0至A11更多的复数个地址信号A0至A12，当该存储用选择信号为L(选择状态)时，可以存取对应于A0至A12信号的数据的存储器。还有，将存储用时钟启动信号输入于CKE接头，当该存储用时钟启动信号为H(有效状态)时，根据CLK信号可以进行存取。

如图所示，对于CLK，RAS，CAS，以及D0至D7接头，因为存在所对应的信号，可以直接输入信号。但是，对于地址信号输入接头，因为不存在对应于A12接头的信号，只能在存储容量的一半的128M比特的区域进行存取。还有，并不存在相当于CS和CKE接头的信号，如果输入CS0和CSK0信号或CS1和CSK1信号，结果也只能在128M比特的区域进行存取，因此，在只输出A0至A11地址信号的计算机主机里，只能使用256M比特SDRAM的一半的区域。

本存储模快(10)，通过后述的存储用电路产生比A0至A11信号的上位的A12地址信号(追加地址信号)，使计算机主机能够对于只用A0至A11信号不能进行存取的存储区域进行存取。

图6为表示存储模块(10)的电路的主要部分的电路图。图中的256M比特SDRAM(20)为，在图1所示的8个SDRAM(20)中的一个(例如，最左端的SDRAM)作为代表来表示的。实际上对8个所有的SDRAM(20)形成有同样的电路。对于各SDRAM(20)，只有连接于D0至D7接头的数据信号线的种类各不相同，剩余的接头与相同数据信号线相连接。而且，为了使说明更加容易理解，虽然对于RAS，CAS，A0至A11，以及D0至D7接头只记载了输入/输出信号名，但实际上这些信号的信号线连接于168针接头(40)。

在图中，由存储用电路(30)和接头(40)组成存储用辅助模块(12)。存储用电路(30)具备AND选通器(31a)和OR选通器(31b)。该选通器(31a)和(31b)设置在选通器IC(31)内。

AND选通器(31a)的两个输入接头分别与接头(40)内的CS0接头(41a)和CS1接头(41b)相连接。而AND选通器(31a)的输出接头与SDRAM(20)的CS接头相连接。128M比特SDRAM用的选择信号CS0和CS1信号的逻辑积作为存储用选择信号CS被供给256M比特SDRAM(20)的CS接头。即，本存储模块(10)，当所输入的CS0和CS1信号中的任一个为L(128M比特虚拟存储器的存储空间的选择状态)时，将存储用选择信号CS作为L(256M比特SDRAM的选择状态)，当所输入的CS0和CS1信号均为H(128M比特虚拟存储器的存储空间的非选择状态)时，将CS信号作为H(256M比特SDRAM为非选择状态)。在该电路，输入复数个选择信号，根据所输入的复数个选择信号可以适宜地产生存储用选择信号。

还有，SDRAM(20)的A12接头与CS1相连接。即，当CS1信号为L时，A12接头输入的A12信号为[0]，CS0信号为L时CS1信号为H，A12接头输入的A12信号为[1]。在该电路，输入复数个选择信号，根据所输入的复数个选择信号可以用简单的结构产生追加于指定数量的地址信号A0至A11信号的追加地址信号A12。此追加地址信号A12为可以表示比由A0至A11信号所表示的地址更上位的地址的信号。于是，如图7所示，256M比特SDRAM(20)的一半的存储区域为CS0信号＝L，即被分配给上述BANK1，剩下的一半的存储区域为CS1信号＝L，即被分配给上述BANK2。而且，对应于上述虚拟存储器R11至R18以及R21至R28所被分配的存储区域付与相同的符号。如图所示，例如，分配给BANK1的虚拟存储器R11和，分配给BANK2的虚拟存储器R21，被设置在左端的同一个256M比特SDRAM(20)的内部。如此，根据选择信号可以分开使用同一个SDRAM的存储区域，可将本存储模块如使用128M比特SDRAM的2个存储单元所构成的存储模块来使用。

而且，由两种选择信号CS0和CS1产生A12信号并输入给A12接头时，也可以不将CS1信号输入给A12接头，而将CS0信号输入给A12接头。

如此，存储用电路(30)，从台式计算机输入指定数量的地址信号A0至A11与复数个的选择信号CS0和CS1，产生存储用选择信号CS和追加地址信号A12，并通过将CS信号，追加地址信号A12，以及指定数量的地址信号A0至A11供给256M比特SDRAM(20)，从台式计算机对所对应的数据能够进行存取。

有的台式计算机输出使没有被使用的存储单元的128M比特SDRAM休眠的信号。此时，存储用电路(30)从台式计算机输入CLK信号以及复数个时钟启动信号CKE0和CKE1，根据所输入的CKE0和CKE1信号产生存储用时钟启动信号CKE，并与CLK信号一同供给SDRAM(20)。

SDRAM(20)的CLK接头与接头(40)内的CLK接头(41c)相连接。因此，存储用电路(30)，从台式计算机输入CLK信号并供给SDRAM(20)。

还有，OR选通器(31b)的两个输入接头分别与接头(40)内的CKE0接头(41d)和CKE1接头(41e)相连接。而该OR选通器(31b)的输出接头与SDRAM(20)的CKE接头相连接。128M比特SDRAM用的CKE0和CKE1信号的逻辑和作为CKE信号供给256M比特SDRAM(20)的CKE接头。即，本存储模块(10)，当所输入的CKE0和CKE1信号中的任一个为H(128M比特虚拟存储器的存储空间的时钟信号输入的有效状态)时，将CKE信号作为H(256M比特SDRAM的时钟信号输入的有效状态)，当所输入的CKE0和CKE1信号均为L(128M比特虚拟存储器的存储空间的时钟信号输入的无效状态)时，将CKE信号作为L(256M比特SDRAM的时钟信号的无效状态)。

(2)存储模块的作用：

以下，参照图8所示的时间曲线图，说明本存储模块(10)的作用。在此，时间t1至t7作为与图4相同的时间。

当CKE0信号从L升为H(时间t1)解除BNAK1的虚拟存储器的休眠状态时，由于OR选通器(31b)的输入接头的一方输入H，从OR选通器(31b)输出的CKE信号为H(有效状态)。即使当CKE0信号从H降为L的同时，CKE1信号从L升为H(时间t4)解除BANK2的虚拟存储器的休眠状态，也因为OR选通器(31b)的输入接头的一方输入H，所以从OR选通器(31b)输出的CKE为H(有效状态)。另外，如果CKE1信号从H降为L(时间t7)使BANK1和BANK2的两个虚拟存储器处于休眠状态，OR选通器(31b)的两个输入接头就被输入L，因而从OR选通器(31b)输出的CKE信号为L(无效状态)。

于是，256M比特SDRAM(20)只在使BANK1和BANK2的虚拟存储器进入休眠状态时，CKE接头被输入L，CLK信号输入成为无效。另外，当解除BANK1和BANK2的任一个的虚拟存储器的休眠状态时，CKE接头被输入H，CLK信号输入成为有效并根据所输入的CLK信号进行存取。

如此，当从台式计算机对复数个128M比特虚拟存储器的存储空间输出复数个时钟启动信号时，可以适宜地对256M比特SDRAM进行存取。

当CKE0信号为H时，如果CS0信号从H降为L(时间t2)BANK1的虚拟存储器处于存取的状态，AND选通器(31a)的输入接头被输入L，因而从AND选通器(31a)输出的CS信号为L(选择状态)。此时，CS1信号为H，所以A12信号成为意味着1的H，SDRAM(20)的A12接头被输入H。

还有，当CKE1信号为H时，即使CS1信号从H降为L(时间t5)BANK2的虚拟存储器处于存取的状态，也由于AND选通器(31a)的输入接头被输入L，因而从AND选通器(31a)所输出的CS信号为L(选择状态)。此时，CS1信号为L，所以A12信号成为意味着0的L，SDRAM(20)的A12接头被输入L。

于是，256M比特SDRAM(20)，当BANK1和BANK2的虚拟存储器处于存取状态时，CS接头输入L，能够从该台式计算机进行存取。

在此，因为当BANK1的虚拟存储器处于存取状态时A12信号变为1，BANK2的虚拟存储器处于存取状态时A12信号变为0，所以可以从台式计算机对对应于追加地址信号A12和指定数量的地址信号A0至A11的256M比特份的数据进行存取。

如此，即使是只用计算机主机输入的指定数量的地址信号A0至A11只能对128M比特的存储区域进行存取的256M比特存储器，也根据选择信号产生A0至A11以外的追加地址信号A12，因此使计算机主机对于以往不能进行存取的存储区域能够进行存取，并能够有效地利用存储空间。其结果，虽然是使用256M比特SDRAM的存储模块，如同使用128M比特SDRAM的2个储存单元所构成的存储模块一样，使计算机主机能够进行存取。现在，256M比特SDRAM成为SDRAM的主流，逐渐不易购买128M比特SDRAM，但根据本发明，即使不是最新机重的计算机主机也能够有效地利用安装256M比特SDRAM的存储模块。

还有，通过从复数个选择信号CS0和CS1产生存储用选择信号CS，可以增加能够从计算机主机进行存取的存储器数量，因此可以增大使计算机主机使用的存储容量。

(3)变形例：

本发明的存储模块可以有各种各样的变形例。

虽然上述的存储模块(10)为不带有ECC(Error Correction Code)的DIMM，但即使是带有ECC的存储模块也只是增加ECC用的存储器，本发明同样可以适用。当然，DIMM以外，也可以是SIMM等。

也有的SDRAM具有16根数据信号输入/输出接头。即使是这样的存储器，只要是可以输入计算机主机产生的比指定数量的地址信号更多的复数个地址信号的存储器，通过适用本发明能够有效地利用存储区域。当然，对于数据输入/输出接头为8根，16根以外的存储器本发明也同样可以适用。还有，即使是只可以读取数据的ROM等本发明也同样可以适用。

再者，除了只用指定数量的地址信号可以使用到128M比特为止的存储器的计算机主机以外的情况，本发明也同样可以适用。比如，可以使用到64M比特为止的存储器的计算机主机的情况，通过适用本发明可以使用128M比特存储器，如后所述也可以使用具有256M比特以上的存储容量的存储器。还有，可以使用到256M比特为止的存储器的计算机主机的情况，通过适用本发明可以使用具有512M比特以上的存储容量的存储器。

选择信号和存储用选择信号为正逻辑的情况，如图9所示，可以不用AND选通器(31a)而使用OR选通器(32a)。此时，当CS0和CS1信号中的任一个为H(选择状态)时，存储用选择信号CS变为H(选择状态)，可对SDRAM进行存取。

还有，当时钟启动信号和存储用时钟启动信号为负逻辑时，如该图所示，可以不用OR选通器(31b)而使用AND选通器(32b)。此时，当CKE0和CKE1信号中的任一个为L(有效状态)时，CKE信号变为L(有效状态)，SDRAM可根据CLK信号进行存取。

再者，即使对安装在本发明的存储模块的存储器不供给存储用选择信号，也可以使本存储模块进行存取。当计算机主机对对应于指定数量的地址信号的容量的两个存储空间分别产生两种选择信号的情况，也可以不产生存储用选择信号，而使安装的存储器的CS接头处于时常选择状态。当然，存储器输入比指定数量的地址信号更多的复数个地址信号并能够存取所对应的数据即可，也可以不设置CS接头。

此时，存储用电路从计算机主机输入指定数量的地址信号和选择信号，根据所输入的选择信号产生追加于指定数量的地址信号的追加地址信号，通过将该追加地址信号和所输入的指定数量的地址信号供给存储器，使计算机主机能够对所对应的数据进行存取。在上述的例中，通过将从计算机主机输入的两种选择信号的任一个作为追加地址信号供给存储器，可以按照选择信号将同一个存储器的存储区域分开使用，从而能够有效地利用存储区域。

追加地址信号也可以是可输入至存储器的表示最上位地址的地址信号以外的信号。图10为有关另一个变形例的，表示输入至安装在存储模块的256M比特SDRAM的信号的主要部分的方框图。当A11和A12接头不用于输入列地址信号而只用于输入行地址信号时，也可以将从接头所输入的A0至A10信号输入给256M比特SDRAM的A0至A10接头的同时，将A11信号输入给256M比特SDRAM的A12接头，将CS1信号作为追加地址信号输入给A11接头。还有，当A10至A12接头只用于输入行地址的SDRAM时，也可以将从168针接头所输入的A0至A9信号输入给SDRAM的A0至A9的接头的同时，将A10和A11的信号分别输入给SDRAM的A11和A12接头，将CS1信号作为追加地址信号输入给A10接头。当然，当A0接头只用于输入行地址时，也可以将从168针接头所输入的CS1信号作为追加地址信号输入给A0接头。

还有，也可以从选择3个以上存储单元的3种以上的选择信号产生追加地址信号。图11为表示有关另一个变形例的存储模块电路的主要部分的电路图。

本存储模块为安装有8个512M比特SDRAM的512字节(byte)的DIMM。该512M比特SDRAM可以输入A0至A13的14种地址信号，比从台式计算机输入的指定数量的地址信号多出两种，为了对该SDRAM的全存储区域进行存取还多需要两种地址信号。图中的512M比特SDRAM为8个SDRAM中的任一个作为代表来图示的。

另外，对台式计算机在使用512M字节的存储容量时，以每128M字节为一个存储单元，分4个存储单元使用的情况为例进行说明。

在图中，存储用电路(50)具备AND选通器(51a)至(51d)，OR选通器(51e)至(51g)。

AND选通器(51a)的两个输入接头分别与168针接头(40)内的CS0和CS1接头相连接。AND选通器(51b)的两个输入接头分别与168针接头(40)内的CS2和CS3接头相连接。AND选通器(51c)的两个输入接头分别与AND选通器(51a)和(51b)的两个输出接头相连接。还有，AND选通器(51c)的输出接头与SDRAM的CS接头相连接。即，本存储模块，当所输入的CS0至CS3信号中的任一个为L(128M比特虚拟存储器的存储空间的选择状态)时，将存储用选择信号CS作为L(512M比特SDRAM的选择状态)，当所输入的CS0至CS3信号均为H(128M比特虚拟存储器的存储空间的非选择状态)时，将CS信号作为H(512M比特SDRAM的非选择状态)。

SDRAM的A13接头与AND选通器(51b)的输出接头相连接。还有，AND选通器(51d)的两个输入接头分别与接头(40)内的CS1和CS3接头相连接。而SDRAM的A12接头与AND选通器(51c)的输出接头相连接。

即，如图12所示，当CS0至CS3信号顺次为0，1，1，1时A13和A12信号分别为1和1，当CS0至CS3信号顺次为1，0，1，1时A13和A12信号分别为1和0。还有，当CS0至CS3信号顺次为1，1，0，1时A13和A12信号分别为0和1，当CS0至CS3信号顺次为1，1，1，0时A13和A12信号分别为0和0。如此，由于如果作为L的CS0至CS3信号不同，A13和A12信号的组合也不同，在该电路输入复数个选择信号，并根据所输入的先泽信号可以产生追加于指定数量的地址信号A0至A11的追加地址信号A12和A13。其结果，512M比特SDRAM(20)的存储区域的每1/4為CS0至CS3信号＝L，即被分配给BANK1至BANK4。

而且，在产生A13信号输入给A13接头时，也可以不输入CS2和CS3信号的逻辑积而输入CS0和CS1信号的逻辑积。还有，在产生A12信号输入给A12接头时，也可以不输入CS1和CS3信号的逻辑积而输入CS0和CS2信号的逻辑积。

即使是这样的存储用电路，从台式计算机输入指定数量的地址信号A0至A11和复数个选择信号CS0至CS3，产生存储用选择信号CS和追加地址信号A12和A13，并通过将CS信号，追加地址信号A12和A13，以及指定数量的地址信号A0至A11供给512M比特SDRAM，台式计算机能够对全存储区域所对应的数据进行存取。

还有，OR选通器(51e)的两个输入接头分别与接头(40)内的CKE0和CKE1接头相连接，OR选通器(51f)的两个输入接头分别与接头(40)内的CKE2和CKE3接头相连接。OR选通器(51g)的两个输入接头分别与OR选通器(51e)和(51f)的输出接头相连接。还有，OR选通器(51g)的输出接头与SDRAM的CKE接头相连接。即，本存储模块，当所输入的复数个时钟启动信号CKE0至CKE3信号中的任一个为H(128M比特虚拟存储器的存储空间的时钟信号输入的有效状态)时，将存储用时钟启动信号CKE信号作为H(512M比特SDRAM的时钟信号输入的有效状态)，当所输入的CKE0至CKE3信号均为L(128M比特虚拟存储器的存储空间的时钟信号输入的无效状态)时，将CKE信号作为L(512M比特SDRAM的时钟信号输入的无效状态)。于是，当从台式计算机对复数个128M比特虚拟存储器的存储器空间输出复数个时钟启动信号时，能够对于512M比特SDRAM进行适宜的存取。

当然，计算机主机以每128M字节为一个存储单元，分3个存储单元来使用的情况，虽然对存储模块不输入CS3和CKE3信号，但使用如图11所示的电路，可以使用512M比特SDRAM中的128×3＝384M比特份的存储区域。此时，虽然没有使用512M比特SDRAM的全存储区域，但由于计算机主机可以使用比只用指定数量的地址信号A0至A11可以存取的128M比特的存储区域更广的区域，所以仍然可以有效地利用512M比特SDRAM的存储区域。

而且，在存储模块安装有可以输入A0至A14信号的1G(兆)比特SDRAM的情况，只要计算机主机能够产生指定数量的地址信号A0至A11和8种选择信号CS0至CS7，本发明也同样可以适用。此时，存储用电路从计算机主机输入A0至A11信号和CS0至CS7信号，产生存储用选择信号CS和追加地址信号A12至A14，并通过将CS信号，追加地址信号A12至A14，以及指定数量的地址信号A0至A11供给1G比特SDRAM，台式计算机能够对对应于全存储区域的数据进行存取。还有，输入8种时钟启动信号CKE0至CKE7，可以产生时钟启动信号CKE。

再者，即使是安装存储器之前的存储模块，通过安装存储器，对于只用指定数量的地址信号不能进行存取的存储区域，能够由计算机主机进行存取。于是，如图6所示，即使对从存储模块(10)除去SDRAM(20)的辅助用模块(12)，本发明也同样有效。当然，存储器用辅助模块也可以具有为了安装存储器的插槽(socket)，也可以是具有可以焊接存储器的形状的模块。

如上所述，根据本发明的种种形态，可以提供，即使是只用从计算机主机输入的指定数量的地址信号不能对全存储区域进行存取的存储器，对只用该地址信号不能进行存取的存储区域，能够使计算机主机进行存取，从而能够有效地利用存储区域的存储模块以及存储用辅助模块。

Claims (9)

1.一种规格化的存储模块，能够连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机。

其特征在于具有：

一种存储器，输入表示选择状态或非选择状态的存储用选择信号以及比上述指定数量的地址信号更多的复数个地址信号，当该存储用选择信号处于选择状态时可以存取对应于该复数个地址信号的数据；

一种存储用电路，从上述计算机主机输入上述指定数量的地址信号以及复数个选择信号，根据所输入的选择信号产生上述存储用选择信号的同时，产生追加于上述指定数量的地址信号的追加地址信号，并通过将所产生的存储用选择信号和所产生的追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

2.权利要求1所述的存储模块，其特征在于：

上述存储用电路当上述所输入的复数个选择信号的任一个处于上述存储空间的选择状态时，上述存储用选择信号为上述存储器的选择状态，当该输入的复数个选择信号均处于上述存储空间的非选择状态时，上述存储用选择信号为上述存储器的非选择状态。

3.权利要求1或2的任一项所述的存储模块，其特征在于：

上述计算机主机产生对对应于上述指定数量的地址信号的容量的两个存储空间分别表示选择状态或非选择状态的两种选择信号；

上述存储用电路，从上述计算机主机输入上述两种选择信号的任一个作为上述追加地址信号供给上述存储器。

4.权利要求1至3的任一项所述的存储模块，其特征在于：

上述存储器输入脉冲状的时钟信号以及表示该时钟信号输入的有效状态或无效状态的存储用时钟启动信号(clock enable signal)，当该时钟启动信号处于有效状态时根据该时钟信号可以进行存取；

上述计算机主机产生上述时钟信号以及对上述复数个存储空间分别表示上述时钟信号输入的有效状态或无效状态的复数个时钟启动信号；

上述存储用电路从上述计算机主机输入上述时钟信号以及上述复数个时钟启动信号，根据所输入的复数个时钟启动信号产生上述存储用时钟启动信号并与所输入的时钟信号一同供给上述存储器。

5.权利要求4所述的存储模块，其特征在于：

上述存储用电路，当上述所输入的复数个时钟启动信号的任一个处于上述存储空间的时钟信号输入的有效状态时，上述存储用时钟启动信号为上述存储器的时钟信号输入的有效状态，而当该输入的复数个时钟启动信号均处于上述存储空间的时钟信号输入的无效状态时，上述存储用时钟启动信号为上述存储器的时钟信号输入的无效状态。

6.权利要求1至5的任一项所述的存储用辅助助模块，其特征在于：

上述追加地址信号为可以表示比由上述指定数量的地址信号所表示的地址更上位的地址的信号。

7.一种规格化的存储模块，能够连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机。

其特征在于具有：

一种存储器，输入比上述指定数量的地址信号更多的复数个地址信号，并能够对所对应的数据进行存取；

一种存储用电路，从上述计算机主机输入上述指定数量的地址信号以及选择信号，根据所输入的选择信号产生追加于上述指定数量的地址信号的追加地址信号，并通过将该追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

8.一种存储用辅助模块，其存储器，连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机，输入表示选择状态或非选择状态的存储用选择信号以及比该指定数量的地址信号更多的复数个地址信号，当该存储用选择信号处于选择状态时，可以对对应于该复数个地址信号的数据进行存取，在使该计算机主机能够对于该存储器进行存取时，具有如下的特征：

从上述计算机主机输入上述指定数量的地址信号以及复数个选择信号，根据所输入的选择信号产生上述存储用选择信号的同时，产生追加于上述指定数量的地址信号的追加地址信号，并通过将所产生的存储用选择信号和所产生的追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

9.一种存储用辅助模块，其存储器，连接于产生指定数量的地址信号以及对对应于该指定数量的地址信号的容量的复数个存储空间分别表示选择状态或非选择状态的复数个选择信号的计算机主机，输入比该指定数量的地址信号更多的复数个地址信号，可以对所对应的数据进行存取，在使该计算机主机能够对于该存储器进行存取时，具有如下的特征：

从上述计算机主机输入上述指定数量的地址信号以及选择信号，根据所输入的选择信号产生追加于上述指定数量的地址信号的追加地址信号，通过将该追加地址信号以及所输入的指定数量的地址信号供给上述存储器，上述计算机主机能够对所对应的数据进行存取。

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