JPH10188594A - 不良アドレスの冗長救済方法、半導体記憶装置およびそれを用いたコンピュータシステム - Google Patents

Abstract

(57)【要約】 【課題】 冗長救済機能を有するシリアルアクセスの半
導体記憶装置において、メモリセルに対する読み出し
（書き込み）開始後に最初に現れる救済アドレスの頭出
しを行い、低面積化を実現しながら途中読み出し（途中
書き込み）を実行することができる不良アドレスの冗長
救済技術を提供する。 【解決手段】 シリアルアクセスを行い、かつ冗長救済
を行っているフラッシュＥＥＰＲＯＭ（フラッシュメモ
リ）であって、２ｎｄアクセス開始前に、シリアルに並
んだ先頭の救済アドレスを大小比較対象の救済アドレス
ｂとして取り出し、これと読み出し開始アドレスａとの
大小比較を行い、ａ≦ｂの条件が成立するまで救済アド
レスをシリアルに入れ替えていき、成立した時点で救済
アドレスの頭出しを終了する。この頭出し終了後は２ｎ
ｄアクセスを開始し、救済アドレスｄと読み出しアドレ
スｃとの比較による冗長使用判定を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アドレスの順番通
りにメモリセルに読み出し（書き込み）を実行するシリ
アルアクセスを行い、かつ冗長救済を行っている半導体
記憶装置に関し、特に低面積化を実現しながら途中読み
出し（途中書き込み）を実行することができる不良アド
レスの冗長救済方法、半導体記憶装置およびそれを用い
たコンピュータシステムに適用して有効な技術に関す
る。

【０００２】

【従来の技術】たとえば、発明者が検討した技術とし
て、シリアルアクセスを行い、かつ冗長救済を行ってい
る半導体記憶装置においては、一般的に、出荷前の製品
テストで何らかの不良で使用できないメモリセルを発見
した場合、そのメモリセルがつながるビット線のアドレ
スを不良アドレスとして製品に記憶させておき、余分に
作ってある冗長ビット線を代わりに使用することによっ
て冗長救済を実行する技術が用いられている。

【０００３】すなわち、不良アドレスのビット線を冗長
ビット線で置き換えることを冗長救済と呼び、この冗長
救済においては、読み出し（書き込み）時、使用するア
ドレスを逐次記憶されたアドレスと比較していき、アド
レスが一致した場合、余分に作ってあるビット線（冗長
ビット線）を代わりに使用することにより、外部から
は、あたかもその不良アドレスが何の支障もなく使える
ように見せることができる。

【０００４】この冗長救済において、使用するアドレス
が冗長救済されたアドレスであるかどうか判定すること
を冗長使用判定、冗長救済されたアドレスを救済アドレ
ス、冗長ビット線のアドレスを冗長アドレスといい、実
際には、冗長救済はビット線１本単位ではなく、１６本
単位といったセットで行われ、冗長ビット線のセット数
が冗長セット数、これはそのまま救済アドレス数の上限
となる。

【０００５】以上のような冗長救済における冗長使用判
定方式としては、たとえば冗長セット数分の比較回路を
持つ方式１、比較回路は１個のみで、シリアルアクセ
ス、かつアドレス先頭からの読み出し開始に特化した方
式２などが考えられ、以下においてその読み出しおよび
書き込み動作の概要を説明する。

【０００６】(1).方式１ (a).読み出し時 この方式１においては、冗長セット数分の比較回路を持
ち、２ｎｄ（ｓｅｃｏｎｄ）アクセスの際、読み出しア
ドレスと全救済アドレスとの比較を同時に行い、読み出
しアドレスと救済アドレスの１つとが一致すれば、その
救済アドレスに対応した冗長アドレスのラッチのデータ
が読み出される。もし、１つも一致しなければ、そのま
ま読み出しアドレスに対応したラッチのデータが読み出
される。

【０００７】(b).書き込み時 データイン時に、読み出し時と同じ方式で判定を行い、
書き込みアドレスと救済アドレスの１つとが一致すれ
ば、その救済アドレスに対応した冗長アドレスのラッチ
にデータが送り込まれ、もし、１つも一致しなければ、
そのまま書き込みアドレスに対応したラッチにデータが
送り込まれる。

【０００８】(2).方式２ (a).読み出し時 この方式２においては、比較回路が１個のみで、シリア
ルアクセス、かつアドレス先頭からの読み出し開始に特
化した方式であり、最初、シリアルに並んだ救済アドレ
スのうち、先頭アドレスと、読み出し開始アドレスとの
比較を行い、一致しなければ読み出し開始アドレスに対
応したラッチのデータを読み出す。以降、読み出しをシ
リアルに進め、先頭の救済アドレスと読み出しアドレス
とが一致するまで、読み出しアドレスに対応したラッチ
のデータを読み出す。

【０００９】アドレスが一致した場合は、救済アドレス
に対応した冗長アドレスのラッチのデータを読み出し、
アドレス比較の対象となる救済アドレスを、シリアルに
並んだ救済アドレスのうち、２番目のものに入れ替え
る。以降、アドレスが一致する度に比較対象の救済アド
レスを１つずらしていく。

【００１０】(b).書き込み時 データイン時に、読み出し時と同じ方式で判定を行い、
救済アドレスと書き込み開始アドレスとが一致しなけれ
ば、書き込み開始アドレスに対応したラッチにデータを
送り込み、一致した場合は、救済アドレスに対応した冗
長アドレスのラッチにデータを送り込む。

【００１１】以上の方式１、方式２においては、メモリ
セルに保持されたデータを外部に出力することを読み出
しといい、この読み出しは１ｓｔ（ｆｉｒｓｔ）アクセ
スと２ｎｄアクセスで構成される。まず、あるワード線
を選択し、そのワード線につながる全てのメモリセルの
データを、ビット線を通じ一括してラッチに送り出すこ
とが１ｓｔアクセスであり、続いて、ラッチのデータを
外部に出力するのが２ｎｄアクセスである。シリアルア
クセスでは、２ｎｄアクセス時、アドレスの順番通りに
ラッチのデータを出力し、冗長使用判定は２ｎｄアクセ
ス時に行われる。

【００１２】また、データの書き込みとは、外部から入
力したデータをメモリセルに記憶させることをいい、こ
のとき、外部からの入力データをラッチに送り込むこと
をデータインという。シリアルアクセスでのデータイン
は、データの入力順番をアドレスの順番としてラッチに
入力していき、このデータイン時に冗長使用判定が行わ
れる。

【００１３】

【発明が解決しようとする課題】ところで、前記のよう
な方式１、方式２の技術において、本発明者が検討した
ところによれば、以下のようなことが考えられる。

【００１４】すなわち、方式１においては、たとえば図
１２に示すように、１つの読み出し（書き込み）アドレ
スに対して複数の救済アドレスを同時に比較する方法を
取り入れているので、シリアルアクセスでの、先頭以外
のアドレスから読み出し（書き込み）を開始する途中読
み出し（途中書き込み）に対応できるものの、救済アド
レスの数に相当する比較回路が必要となるので、比較回
路の個数が多い分だけ面積が大きくなる。

【００１５】また、方式２においては、たとえば図１３
に示すように、１つの読み出し（書き込み）アドレスに
対して比較対象の救済アドレスを１つにして比較する方
法を取り入れているので、比較回路が少ないので面積は
小さいが、途中読み出し（途中書き込み）に対しては、
読み出し（書き込み）開始後、一番最初に現れる救済ア
ドレスを特定できないので、対応できない。

【００１６】よって、前記の方式１、方式２による冗長
使用判定方式に対して以下の２つの課題が考えられ、 (1).課題１として、途中読み出し（途中書き込み）が可
能であることが必要であり、方式１では可能であるが、
方式２では不可能となっている。

【００１７】(2).課題２として、低面積であることが望
まれており、方式２は比較回路が１個であり、面積が小
さいが、方式１は冗長セット数分の比較回路が必要であ
り、面積が大きなものとなっている。

【００１８】従って、方式１または方式２は、それぞれ
課題１と課題２との両方を満たしておらず、そこで本発
明者は、面積が小さくできる方式２に、読み出し（書き
込み）開始後に最初に現れる救済アドレスを特定する救
済アドレスの頭出し機能を取り入れることで、低面積で
ありながら途中読み出し（途中書き込み）が可能とされ
ることを見い出した。

【００１９】そこで、本発明の目的は、冗長救済機能を
有するシリアルアクセスの半導体記憶装置において、メ
モリセルに対する読み出し（書き込み）開始後に最初に
現れる救済アドレスの頭出しを行い、低面積化を実現し
ながら途中読み出し（途中書き込み）を実行することが
できる不良アドレスの冗長救済方法、半導体記憶装置お
よびそれを用いたコンピュータシステムを提供すること
にある。

【００２０】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００２１】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。

【００２２】すなわち、本発明の不良アドレスの冗長救
済方法は、アドレスの小さい順からシリアルに並んだ救
済アドレスと読み出し（書き込み）アドレスとの比較を
行い、一致した場合は救済アドレスに対応した冗長アド
レスのメモリセルに対してデータの読み出し（書き込
み）を行う半導体記憶装置に適用されるものであり、救
済アドレスと読み出し（書き込み）アドレスとの比較を
行う前に、救済アドレスと読み出し（書き込み）開始ア
ドレスとの大小比較を行い、メモリセルに対する読み出
し（書き込み）開始後に最初に現れる救済アドレスを特
定するものである。

【００２３】特に、前記大小比較を行う工程において、
読み出し（書き込み）開始アドレスをａ、大小比較の対
象となる救済アドレスをｂとする場合に、２つの数ａ，
ｂに対し、ａ＜ｂ、ａ＞ｂ、ａ＝ｂのどれが成立してい
るかを判定する大小比較において、ａ≦ｂが成立するま
で救済アドレスをシリアルに入れ替えていき、成立した
時点で救済アドレスの頭出しを終了するようにしたもの
である。なお、この大小比較は、２つの数ａ，ｂに対
し、ａ＝ｂ、ａ≠ｂのいずれが成立しているかを判定す
る、単なる比較とは区別して用いる。

【００２４】また、本発明の半導体記憶装置は、救済ア
ドレスと読み出し（書き込み）アドレスとの比較による
不良アドレスの冗長救済機能を有するシリアルアクセス
の半導体記憶装置において、救済アドレスと読み出し
（書き込み）開始アドレスとの大小比較を行う大小比較
手段を有し、この大小比較手段によりメモリセルに対す
る読み出し（書き込み）開始後に最初に現れる救済アド
レスを特定するものである。

【００２５】この場合に、前記大小比較手段を、救済ア
ドレスのビット数より低ビットの回路構成にして、この
低ビットの大小比較手段を複数回動作させて大小比較を
実行するようにしたり、または前記大小比較手段を、救
済アドレスと読み出し（書き込み）アドレスとの比較を
行う比較手段と共用にして、この共用の大小比較手段を
用いて救済アドレスの頭出しを終了した後に、救済アド
レスと読み出し（書き込み）アドレスとの比較を実行す
るようにしたものである。

【００２６】さらに、本発明のコンピュータシステム
は、前記半導体記憶装置に加えて、少なくとも、中央処
理装置およびその周辺回路などを有するものである。

【００２７】よって、前記半導体記憶装置における不良
アドレスの冗長救済技術によれば、メモリセルに対する
読み出し（書き込み）開始後に最初に現れる救済アドレ
スを特定することにより、冗長救済における救済アドレ
スの頭出しを行うことができ、この場合に、頭出しに用
いる大小比較手段を実際の救済アドレスのビット数より
低ビットの回路構成にすることによってＭＯＳトランジ
スタの数を低減し、また頭出し終了後、この頭出しに用
いた大小比較手段をそのまま救済アドレスと読み出し
（書き込み）アドレスとの比較手段として用いることに
よって比較手段を削除し、低面積化を実現することがで
きる。

【００２８】以上により、不良アドレスの冗長救済機能
を有するシリアルアクセスの半導体記憶装置において、
メモリセルに対する読み出し（書き込み）開始後に最初
に現れる救済アドレスの頭出しを行い、低面積化を実現
しながら途中読み出し（途中書き込み）を実行すること
ができ、さらにこの半導体記憶装置を搭載したコンピュ
ータシステムなどの各種システムの低面積化、かつアク
セス動作性の向上を可能とすることができる。

【００２９】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。

【００３０】（実施の形態１）図１は本発明の実施の形
態１である半導体記憶装置を示す機能ブロック図、図２
は本実施の形態１の半導体記憶装置に設けられる冗長救
済回路の一例を示す機能ブロック図、図３は本実施の形
態１における大小比較回路の一例を示す回路図、図４は
比較回路の一例を示す回路図、図５は読み出し動作を示
す説明図、図６は書き込み動作を示す説明図、図７は冗
長救済方法を示す説明図、図８は救済アドレスの頭出し
方法を示す説明図、図９は面積および動作時間について
の効果を示す説明図である。

【００３１】まず、図１により本実施の形態１の半導体
記憶装置の構成を説明する。

【００３２】本実施の形態１の半導体記憶装置は、たと
えばシリアルアクセスを行い、かつ冗長救済を行ってい
るフラッシュＥＥＰＲＯＭ（フラッシュメモリ）とさ
れ、メモリマトリックス１、メインデコーダ／Ｇｊデコ
ーダ２、サブデコーダ３、センスラッチ回路４、入出力
バッファ５、メインアンプ６、入出力切り替え回路７、
制御信号入力バッファ８、データ入出力制御回路９、レ
ディ／ビジィ回路１０、システムクロック回路１１、ス
テイタスレジスタテスト系回路１２、コマンドデコーダ
１３、ＲＯＭ制御系回路１４、ＲＯＭ１５、ＲＯＭデコ
ーダ１６、書き込み・消去判定回路１７、直接系制御回
路１８、電源制御回路１９、電源切り替え回路２０、チ
ャージポンプ降圧系回路２１、基準電源２２、アドレス
カウンタ２３、救済系回路２４、アドレスジェネレータ
２５、冗長ヒューズ・トリミングヒューズ２６などから
構成されている。

【００３３】このフラッシュＥＥＰＲＯＭにおいて、制
御信号入力バッファ８には、たとえばＩ／Ｏ外部端子か
らＣＥＢ（Chip Enable Bar ）信号、ＷＥＢ（Write En
ableBar）信号、ＲＥＳＢ（RESet Bar ）信号、ＣＤＥ
（Command Data Enable ）信号、ＯＥＢ（Output Enabl
e Bar ）信号などの制御信号が入力され、またデータ入
出力制御回路９にＳＣ（Serial Clock）信号が入力さ
れ、これらの信号に応じて内部制御信号のタイミング信
号が発生される。また、ステイタスレジスタテスト系回
路１２からＲ／Ｂ（Ready/Busy）信号が出力されてい
る。

【００３４】前記救済系回路２４などからなる冗長救済
回路は、たとえば図２に示すように、救済アドレスを格
納するＲＯＭ２７と、冗長アドレスを格納するＲＯＭ２
８と、これらのＲＯＭ２７，２８のアドレスをアドレス
ロード信号ＬＯＡＤの入力に基づいて指定するＲＯＭア
ドレスカウンタ２９およびＲＯＭアドレスデコーダ３０
と、シリアルクロックＳＣに同期させて、アドレスロー
ド信号ＬＯＡＤの入力に基づいて読み出し（書き込み）
アドレスＹＡＣＴを指定するＹアドレスカウンタ３１
と、救済アドレスＦＢＩＴと読み出し（書き込み）アド
レスＹＡＣＴとを比較する冗長比較回路３２と、アドレ
ス一致信号ＨＩＴにより読み出し（書き込み）アドレス
ＹＡＣＴと冗長アドレスＲＢＩＴとから１つを選択して
出力するマルチプレクサ３３と、シリアルクロックＳＣ
に同期させてマルチプレクサ出力を一時的に保持するマ
スタスレーブラッチ回路３４とから構成されている。な
お、ＲＯＭアドレスカウンタ２９はヒット時の信号ＨＴ
ＣＵＰによりカウントアップされ、ＲＯＭアドレスカウ
ンタ２９、ＲＯＭアドレスデコーダ３０からはＲＣＤＯ
信号、ＲＤＤＣ信号がそれぞれ出力されている。

【００３５】この冗長救済回路の冗長比較回路３２に
は、たとえば救済アドレスの頭出しを行う１個の大小比
較回路（大小比較手段）と、読み出し（書き込み）アド
レスの冗長使用判定を行う１個の比較回路（比較手段）
とが設けられ、大小比較回路３５は、たとえば図３に示
すように９ビットのアドレスの例を考えると、ビット数
に対応する４個のＮＯＲゲートからなる１ビット単位ブ
ロックと、この１ビット単位ブロックの３ビット分に対
応する５個のＡＮＤゲートおよび２個のＯＲゲートから
なる３ビット単位ブロックと、この３ビット単位ブロッ
クの９ビット分に対応する５個のＡＮＤゲートおよび２
個のＯＲゲートからなる９ビット単位ブロックとから構
成されている。

【００３６】この大小比較回路３５において、９ビット
の読み出し（書き込み）開始アドレスａ（０）〜ａ
（８）と救済アドレスｂ（０）〜ｂ（８）とを入力とし
て、読み出し（書き込み）開始アドレスａと救済アドレ
スｂとの大小比較が行われ、この大小比較判定の結果、
ｂ＜ａ、ｂ＞ａ、ｂ＝ａの条件が成立したときにそれぞ
れの端子から電圧レベルが高い“１”の信号が出力さ
れ、ｂ＞ａまたはｂ＝ａに対応する端子から“１”の信
号が出力されることによって救済アドレスの頭出しが終
了されるようになっている。

【００３７】また、比較回路３６は、たとえば図４に示
すように９ビットのアドレスの例を考えると、ビット数
に対応する２個のインバータ、２対のＰＭＯＳトランジ
スタおよびＮＭＯＳトランジスタからなる１ビット単位
ブロックと、この１ビット単位ブロックの９ビット分に
対応する３個のＮＯＲゲートおよび１個のＡＮＤゲート
からなる９ビット単位ブロックとから構成されている。

【００３８】この比較回路３６において、９ビットの読
み出し（書き込み）アドレスｃ（０）〜ｃ（８）と救済
アドレスｄ（０）〜ｄ（８）とを入力として、読み出し
（書き込み）アドレスｃと救済アドレスｄとの比較が行
われ、この比較判定の結果、ｃ＝ｄの条件が成立したと
きに、電圧レベルが高い“１”の信号が出力され、また
ｃ≠ｄのときには電圧レベルが低い“０”の信号が出力
され、“１”の信号が出力されることによって読み出し
（書き込み）アドレスが救済アドレスとして判定される
ようになっている。

【００３９】以上のように構成される冗長救済回路にお
いては、読み出し（書き込み）の際に、まず、冗長比較
回路３２の大小比較回路３５により、救済アドレスｂと
読み出し（書き込み）開始アドレスａとの大小比較が行
われ、ａ≦ｂの関係が成立するまで救済アドレスがシリ
アルに入れ替えられ、成立した時点で救済アドレスの頭
出しが終了される。その後、冗長比較回路３２の比較回
路３６により、救済アドレスｄと読み出し（書き込み）
アドレスｃとの比較が行われる。

【００４０】次に、本実施の形態１の作用について、始
めにフラッシュＥＥＰＲＯＭの基本動作の概要を図５お
よび図６と図１を用いて説明する。

【００４１】このフラッシュＥＥＰＲＯＭにおいて、読
み出し動作および書き込み動作については、メモリセル
に保持されたデータを外部に出力することを読み出しと
いい、この読み出しは１ｓｔ（ｆｉｒｓｔ）アクセスと
２ｎｄアクセスで構成される。たとえば、図５に示すよ
うに、まず、あるワード線を選択し、そのワード線につ
ながる全てのメモリセルのデータを、ビット線を通じ一
括してラッチに送り出すことが１ｓｔアクセスであり、
続いて、ラッチのデータを外部に出力するのが２ｎｄア
クセスである。シリアルアクセスでは、２ｎｄアクセス
時、アドレスの順番通りにラッチのデータを出力し、冗
長使用判定は２ｎｄアクセス時に行われる。

【００４２】すなわち、読み出し動作時には、図１にお
いて、ＣＥＢ信号、ＷＥＢ信号、ＣＤＥ信号などの制御
信号の入力に基づいて、メモリマトリックス１内のワー
ド線ＷＬが選択され、１ｓｔアクセスが行われる。その
後、２ｎｄアクセスが繰り返して行われ、ＳＣ信号に同
期して、アドレスカウンタ２３がシリアルにカウントア
ップされて冗長比較が行われ、アドレスカウンタ２３の
アドレスか冗長アドレスが選択される。この選択された
ビット線ＢＬのアドレスに対応したセンスラッチ回路４
のデータが、入出力切り替え回路７、メインアンプ６を
通じてＩ／Ｏ外部端子から出力される。この２ｎｄアク
セスの終了により読み出し動作が終了する。

【００４３】また、データの書き込みとは、外部から入
力したデータをメモリセルに記憶させることをいい、た
とえば図６に示すように、このときに外部からの入力デ
ータをラッチに送り込むことをデータインという。シリ
アルアクセスでのデータインは、データの入力順番をア
ドレスの順番としてラッチに入力していき、このデータ
イン時に冗長使用判定が行われる。

【００４４】すなわち、書き込み動作時には、図１にお
いて、ＣＥＢ信号、ＷＥＢ信号、ＣＤＥ信号などの制御
信号の入力に基づいて、メモリマトリックス１内のワー
ド線ＷＬの選択などが行われ、書き込みの準備が開始さ
れる。その後、データインが繰り返して行われ、ＳＣ信
号に同期して、アドレスカウンタ２３がシリアルにカウ
ントアップされて冗長比較が行われ、アドレスカウンタ
２３のアドレスか冗長アドレスが選択される。Ｉ／Ｏ外
部端子から入力されたデータが、選択されたビット線Ｂ
Ｌのアドレスに対応したセンスラッチ回路４に入力され
る。このデータインの終了により書き込みが開始し、セ
ンスラッチ回路４のデータがメモリセルに書き込まれ
る。

【００４５】次に、不良アドレスの冗長救済方法の概要
を図７を用いて説明する。

【００４６】たとえば、図７に示すように、出荷前の製
品テストで何らかの不良で使用できないメモリセルを発
見した場合、そのメモリセルがつながるビット線のアド
レスを不良アドレスとし、この不良アドレスを救済アド
レス（０１），（１１）として製品の半導体記憶装置に
予め記憶させておく。

【００４７】そして、この半導体記憶装置をユーザが使
用した場合に、予め記憶されている救済アドレス（０
１），（１１）に対応させて、余分に作ってある冗長ビ
ット線を代わりに使用させることにより、外部からは、
あたかもその不良アドレスが何の支障もなく使えるよう
に見せることができる。

【００４８】次に、本実施の形態１の特徴である読み出
し（書き込み）時における救済アドレスの頭出し方法
と、この頭出しされた救済アドレスとの冗長使用判定方
法を図８に基づいて説明する。

【００４９】(1).読み出し時 (a).２ｎｄアクセス開始前 ２ｎｄアクセス開始前に、図３に示す大小比較回路３５
により救済アドレスの頭出しを行う。この救済アドレス
のビット数は９ビットとし、また読み出し開始アドレス
をａ、大小比較の対象となる救済アドレスをｂとする。
この救済アドレスの頭出しの進め方は、図８に示すよう
に、まずアドレスの小さい順からシリアルに並んだ先頭
の救済アドレスを大小比較対象の救済アドレスｂとして
取り出す。そして、この大小比較対象の救済アドレスｂ
（００１１００１０１）と、読み出し開始アドレスａ
（０１１１００１１０）との大小比較を行う。

【００５０】この大小比較判定の結果、たとえば大小比
較対象の救済アドレスｂに比べて読み出し開始アドレス
ａの方が大きい場合には、次の救済アドレスを大小比較
対象の救済アドレスｂとして取り出す。そして、この大
小比較対象の救済アドレスｂ（１１００１１０１１）
と、読み出し開始アドレスａ（０１１１００１１０）と
の２回目の大小比較を行う。

【００５１】この２回目の大小比較判定の結果、たとえ
ば大小比較対象の救済アドレスｂに比べて読み出し開始
アドレスａの方が小さい場合には、救済アドレスの頭出
しの条件、すなわちａ≦ｂの条件が成立したので、この
成立した時点で救済アドレスの頭出しを終了する。

【００５２】もし、２回目の大小比較判定の結果におい
ても、大小比較対象の救済アドレスｂに比べて読み出し
開始アドレスａの方が大きい場合には、さらに次の救済
アドレスを大小比較対象の救済アドレスｂとして取り出
し、ａ≦ｂの条件が成立するまで救済アドレスをシリア
ルに入れ替えていき、成立した時点で救済アドレスの頭
出しを終了する。これにより、読み出し開始後に最初に
現れる救済アドレスを特定することができる。

【００５３】(b).２ｎｄアクセス開始後 頭出し終了後、大小比較回路３５の大小比較対象として
入っていた救済アドレスｂを、比較回路３６（図４）の
一方の入力である救済アドレスｄとして２ｎｄアクセス
を開始する。以降は、前記の方式２と同じように冗長使
用判定を行い、比較回路の他方の入力として読み出しア
ドレスｃを入力し、ｃ≠ｄなら読み出しアドレスに対応
するラッチのデータを読み出す。また、ｃ＝ｄなら救済
アドレスに対応した冗長アドレスのデータを代わりに読
み出し、入力としての救済アドレスｄに次の救済アドレ
スを入力する。

【００５４】以上のようにして、２ｎｄアクセス開始前
に頭出しにより特定した救済アドレスと、読み出しアド
レスとを２ｎｄアクセス開始後に比較して、救済アドレ
スに等しい読み出しアドレスについては、この救済アド
レスに対応した冗長アドレスのデータを代わりに読み出
すことができる。

【００５５】(2).書き込み時 (a).データイン開始前 前記読み出し時の２ｎｄアクセス開始前と同じ動作によ
り、図３に示す大小比較回路３５により救済アドレスの
頭出しを行う。

【００５６】(b).データイン開始後 前記読み出し時の２ｎｄアクセス開始後と同じ動作によ
り、図４に示す比較回路３６により冗長使用判定を行
う。

【００５７】以上のようにして、データイン開始前に頭
出しにより特定した救済アドレスと、書き込みアドレス
とをデータイン開始後に比較して、救済アドレスに等し
い書き込みアドレスについては、この救済アドレスに対
応した冗長アドレスのラッチにデータを代わりに送り込
むことができる。

【００５８】次に、本実施の形態１の特徴である冗長救
済回路において、面積および動作時間についての効果を
図９を用いて説明する。

【００５９】(1).面積（ＭＯＳトランジスタの数） この面積についての効果に関しては、必要なＭＯＳトラ
ンジスタの数を面積の指標とし、２入力の論理ゲートに
は４個、３入力の論理ゲートには６個のＭＯＳトランジ
スタがそれぞれ必要であるとすると、本実施の形態１の
冗長救済回路においては、９ビットの大小比較回路３５
に３００個、比較回路３６に９０個のＭＯＳトランジス
タが必要であり、計３９０個のＭＯＳトランジスタが必
要である。

【００６０】これは、たとえば本発明の前提となる前記
の方式１、方式２と比較した場合に、図９に示すよう
に、方式１が１４４０個のＭＯＳトランジスタが必要で
あり、また方式２が９０個のＭＯＳトランジスタが必要
であることから、方式２には及ばないものの、比較的、
ＭＯＳトランジスタの数を少なくできるので、面積を小
さくすることができる。

【００６１】(2).動作時間（読み出し時） この動作時間についての効果に関しては、論理ゲートの
１段当たりの遅延時間を２ｎｓ、大小比較回路３５に入
力する救済アドレスの入れ替え時間として２０ｎｓを仮
定し、さらに冗長セット数は１６個を仮定する。

【００６２】(a).頭出し時間 大小比較回路３５は７段の論理ゲートであり、頭出しに
必要な時間は ２ｎｓ×７×１６（遅延時間の合計）＋２０ｎｓ×１５
（入れ替え時間の合計）≒５５０ｎｓ と見積られる。この時間は、１ｓｔアクセスに時間のか
かる本実施の形態１のようなフラッシュＥＥＰＲＯＭ
（５μｓ）では、この頭出し時間は１ｓｔアクセスに完
全に隠れてしまうために問題となることはない。

【００６３】(b).２ｎｄアクセス開始後のアドレス比較
時間 アドレス比較に要する時間は、前記方式２と同じ（５０
ｎｓ以下）程度であり、この動作時間も前記方式２と比
較して問題となることがない。

【００６４】従って、本実施の形態１の半導体記憶装置
によれば、２ｎｄアクセス（データイン）開始前に、シ
リアルに並んだ救済アドレスと、読み出し（書き込み）
開始アドレスとの大小比較を行い、読み出し（書き込
み）開始後、最初に現れる救済アドレスを特定し、この
特定により頭出しされた救済アドレスを比較対象の救済
アドレスとして用いて読み出し（書き込み）を進めるこ
とにより、アクセス時間内において救済アドレスの頭出
しによって途中読み出し（途中書き込み）を可能とし、
かつＭＯＳトランジスタの数を低減して面積を縮小する
ことができる。

【００６５】（実施の形態２）図１０は本発明の実施の
形態２である半導体記憶装置における大小比較回路の一
例を示す回路図である。

【００６６】本実施の形態２の半導体記憶装置は、前記
実施の形態１と同様にシリアルアクセスを行い、かつ冗
長救済を行っているフラッシュＥＥＰＲＯＭ（フラッシ
ュメモリ）とされ、前記実施の形態１との相違点は、冗
長救済回路の大小比較回路を救済アドレスのビット数よ
り低ビットの回路構成にして、この低ビットの大小比較
回路を複数回動作させて大小比較を実行するようにした
点である。

【００６７】すなわち、本実施の形態２における大小比
較回路３５ａは、たとえば図１０に示すように３ビット
のアドレスに対応する回路構成となっており、ビット数
に対応する４個のＮＯＲゲートからなる１ビット単位ブ
ロックと、この１ビット単位ブロックの３ビット分に対
応する５個のＡＮＤゲートおよび２個のＯＲゲートから
なる３ビット単位ブロックとから構成され、読み出し
（書き込み）開始アドレスａ（０）〜ａ（８）と救済ア
ドレスｂ（０）〜ｂ（８）とが３ビット単位で上位から
下位へ大小比較が行われるようになっている。

【００６８】次に、本実施の形態２における読み出し
（書き込み）時における救済アドレスの頭出し方法を説
明する。

【００６９】本実施の形態２においては、基本的な動作
は前記実施の形態１と同じであるが、低ビットの大小比
較回路３５ａを用いるために、１回のアドレスの大小比
較のために、複数回、大小比較回路３５ａを動作させる
必要がある。

【００７０】たとえば、図１０のように３ビットの大小
比較回路３５ａを考えると、アドレスの上位３ビットで
大小を判定できなかった場合、すなわちａ（０）＝ｂ
（０）かつａ（１）＝ｂ（１）かつａ（２）＝ｂ（２）
の場合には次の下位３ビットａ（３）〜ａ（５）とｂ
（３）〜ｂ（５）とで判定を行い、ここでも判定できな
かった場合はさらに次の下位３ビットａ（６）〜ａ
（８）とｂ（６）〜ｂ（８）とで判定する。

【００７１】このように、救済アドレスとして９ビット
を仮定すれば、１回のアドレスの大小比較に大小比較回
路３５ａの動作が最小限では１回ですみ、また最大では
３回、大小比較回路３５ａを動作させる必要があり、冗
長セット数を１６個とするなら、頭出し終了までに最大
４８回、大小比較回路３５ａを動作させる必要が生じ
る。

【００７２】次に、本実施の形態２における面積および
動作時間についての効果を説明する。

【００７３】(1).面積（ＭＯＳトランジスタの数） 本実施の形態２において必要なＭＯＳトランジスタの数
は、３ビットの大小比較回路３５ａに９０個、比較回路
に９０個で、計１８０個のＭＯＳトランジスタが必要で
ある。これは、前記実施の形態１で示した図９のよう
に、前記実施の形態１よりも少なくできるので、さらに
面積を小さくすることができる。

【００７４】(2).動作時間（読み出し時） (a).頭出し時間 前記実施の形態１の場合と同様にして見積ると、大小比
較回路３５ａの論理ゲートの段数は５段であるから、頭
出しには、最大 ２ｎｓ×５×３×１６（遅延時間の合計）＋２０ｎｓ×
１５（入れ替え時間の合計）≒８００ｎｓ の時間がかかる。この時間は、フラッシュＥＥＰＲＯＭ
（５μｓ）では、これも完全に１ｓｔアクセスに隠れる
ために問題となることはない。

【００７５】(b).２ｎｄアクセス開始後のアドレス比較
時間 このアドレス比較時間は、前記実施の形態１と同じ（５
０ｎｓ以下）程度であり、この動作時間も問題となるこ
とがない。

【００７６】従って、本実施の形態２の半導体記憶装置
によれば、頭出しに用いる大小比較回路３５ａを実際の
救済アドレスのビット数より低ビットの回路構成にし
て、３ビット単位で上位から下位へ大小比較を行うこと
により、前記実施の形態１と同様にアクセス時間内で救
済アドレスの頭出しによって途中読み出し（途中書き込
み）を可能とし、かつＭＯＳトランジスタの数を低減
し、特に前記実施の形態１に比べてさらにＭＯＳトラン
ジスタの数を低減して面積の低面積化を実現することが
できる。

【００７７】（実施の形態３）本実施の形態３の半導体
記憶装置は、前記実施の形態１と同様にシリアルアクセ
スを行い、かつ冗長救済を行っているフラッシュＥＥＰ
ＲＯＭ（フラッシュメモリ）とされ、前記実施の形態１
との相違点は、冗長救済回路の大小比較回路を救済アド
レスと読み出し（書き込み）アドレスとの比較を行う回
路と共用して、この共用の大小比較回路を用いて救済ア
ドレスの頭出しを終了した後に、救済アドレスと読み出
し（書き込み）アドレスとの比較を実行するようにした
点である。

【００７８】すなわち、本実施の形態３においては、前
記実施の形態１で示した救済アドレスと同じビット数の
大小比較回路（図３）のみを用いて、救済アドレスの頭
出しに対する動作は前記実施の形態１と同じようにして
行われ、その後、この大小比較回路をそのまま用いて、
救済アドレスと読み出し（書き込み）アドレスとの比較
が行われるようになっている。

【００７９】次に、本実施の形態３における面積および
動作時間についての効果を説明する。

【００８０】(1).面積（ＭＯＳトランジスタの数） 本実施の形態３において必要なＭＯＳトランジスタの数
は、大小比較回路（９ビット）に３００個のＭＯＳトラ
ンジスタが必要である。これは、前記実施の形態１で示
した図９のように、前記実施の形態２には及ばないもの
の、前記実施の形態１よりも少なくできるので、さらに
面積を小さくすることができる。

【００８１】(2).動作時間（読み出し時） (a).頭出し時間 前記実施の形態１の場合と同じ５５０ｎｓであり、やは
り、フラッシュＥＥＰＲＯＭ（５μｓ）では１ｓｔアク
セスに隠せる時間であり、問題となることはない。

【００８２】(b).２ｎｄアクセス開始後のアドレス比較
時間 前記実施の形態１と同様に見積れば、最大で（アドレス
が一致した場合の救済アドレスを入れ替える時間を含め
て） ２ｎｓ×７（遅延時間）＋２０ｎｓ（入れ替え時間）＝
３４ｎｓ であり、前記実施の形態１（５０ｎｓ以下）と同程度で
あり、問題になることがない。

【００８３】従って、本実施の形態３の半導体記憶装置
によれば、救済アドレスと同じビット数の大小比較回路
のみを用いて、頭出し終了後、この頭出しに用いた大小
比較回路をそのまま救済アドレスと読み出し（書き込
み）アドレスとの比較回路として用いることにより、前
記実施の形態１と同様にアクセス時間内で救済アドレス
の頭出しによって途中読み出し（途中書き込み）を可能
とし、かつ比較回路を削除してＭＯＳトランジスタの数
を低減し、前記実施の形態２には及ばないものの、前記
実施の形態１に比べてさらにＭＯＳトランジスタの数を
低減して面積の低面積化を実現することができる。

【００８４】以上、本発明者によってなされた発明を発
明の実施の形態１〜３に基づき具体的に説明したが、本
発明は前記実施の形態に限定されるものではなく、その
要旨を逸脱しない範囲で種々変更可能であることはいう
までもない。

【００８５】たとえば、前記実施の形態の半導体記憶装
置については、フラッシュＥＥＰＲＯＭ（フラッシュメ
モリ）である場合について説明したが、本発明は前記実
施の形態に限定されるものではなく、ＥＥＰＲＯＭなど
の他のメモリについても適用することができ、特にシリ
アルアクセスを行い、かつ冗長救済を行っている半導体
記憶装置全般に広く適用可能である。

【００８６】さらに、フラッシュＥＥＰＲＯＭなどの半
導体記憶装置単位で使用される場合に限らず、たとえば
コンピュータシステム、デジタル・スチル・カメラシス
テム、自動車システムなどの各種システムの記憶装置と
して広く用いられ、一例として図１１によりコンピュー
タシステムについて説明する。

【００８７】図１１において、このコンピュータシステ
ムは、情報機器としての中央処理装置ＣＰＵ、情報処理
システム内に構築したＩ／Ｏバス、Ｂｕｓ Ｕｎｉｔ、
主記憶メモリや拡張メモリなどの高速メモリをアクセス
するメモリ制御ユニットＭｅｍｏｒｙ Ｃｏｎｔｒｏｌ
Ｕｎｉｔ、主記憶メモリとしてのＤＲＡＭ、基本制御
プログラムが格納されたＲＯＭ、先端にキーボードが接
続されたキーボードコントローラＫＢＤＣなどによって
構成される。さらに、表示アダプタとしてのＤｉｓｐｌ
ａｙ ＡｄａｐｔｅｒがＩ／Ｏバスに接続され、このＤ
ｉｓｐｌａｙＡｄａｐｔｅｒの先端にはディスプレイＤ
ｉｓｐｌａｙが接続されている。

【００８８】そして、Ｉ／ＯバスにはパラレルポートＰ
ａｒａｌｌｅｌ Ｐｏｒｔ Ｉ／Ｆ、マウスなどのシリ
アルポートＳｅｒｉａｌ Ｐｏｒｔ Ｉ／Ｆ、フロッピ
ーディスクドライブＦＤＤ、Ｉ／ＯバスよりのＨＤＤ、
Ｉ／Ｆに変換するバッファコントローラＨＤＤ Ｂｕｆ
ｆｅｒが接続される。また、前記メモリ制御ユニットＭ
ｅｍｏｒｙ Ｃｏｎｔｒｏｌ Ｕｎｉｔからのバスと接
続されて拡張ＲＡＭおよび主記憶メモリとしてのＤＲＡ
Ｍが接続されている。

【００８９】ここで、このコンピュータシステムの動作
について説明する。電源が投入されて動作を開始する
と、まず中央処理装置ＣＰＵは、ＲＯＭをＩ／Ｏバスを
通してアクセスし、初期診断、初期設定を行う。そし
て、補助記憶装置からシステムプログラムを主記憶メモ
リとしてのＤＲＡＭにロードする。また、中央処理装置
ＣＰＵは、Ｉ／Ｏバスを通してＨＤＤコントローラにＨ
ＤＤをアクセスするものとして動作する。

【００９０】そして、システムプログラムのロードが終
了すると、ユーザの処理要求に従い、処理を進めてい
く。なお、ユーザはＩ／Ｏバス上のキーボードコントロ
ーラＫＢＤＣや表示アダプタＤｉｓｐｌａｙ Ａｄａｐ
ｔｅｒにより処理の入出力を行いながら作業を進める。
そして、必要に応じてパラレルポートＰａｒａｌｌｅｌ
Ｐｏｒｔ Ｉ／Ｆ、シリアルポートＳｅｒｉａｌ Ｐｏ
ｒｔ Ｉ／Ｆに接続された入出力装置を活用する。

【００９１】また、本体上の主記憶メモリとしてのＤＲ
ＡＭでは主記憶容量が不足する場合は、拡張ＲＡＭによ
り主記憶を補う。ユーザがファイルを読み書きしたい場
合には、ユーザは前記ＨＤＤが補助記憶装置であるもの
として補助記憶装置へのアクセスを要求する。そして、
本発明のフラッシュメモリＦｌａｓｈ Ｍｅｍｏｒｙに
よって構成されたフラッシュファイルシステムＦ ｆｉ
ｌｅはそれを受けてファイルデータのアクセスを行う。

【００９２】以上のようにして、本発明のフラッシュメ
モリＦｌａｓｈ Ｍｅｍｏｒｙなどの半導体記憶装置
は、コンピュータシステムのフラッシュファイルシステ
ムＦｆｉｌｅなどとして広く適用することが可能であ
る。

【００９３】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００９４】(1).救済アドレスと読み出し（書き込み）
アドレスとの比較を行う前に、この救済アドレスと読み
出し（書き込み）開始アドレスとの大小比較を行うこと
で、メモリセルに対する読み出し（書き込み）開始後に
最初に現れる救済アドレスを特定することができるの
で、冗長救済における救済アドレスの頭出しを行うこと
が可能となる。

【００９５】(2).大小比較手段を、救済アドレスのビッ
ト数より低ビットの回路構成にして、この低ビットの大
小比較手段を複数回動作させて大小比較を実行する場合
には、回路素子数を低減して低面積化を実現することが
可能となる。

【００９６】(3).大小比較手段を、救済アドレスと読み
出し（書き込み）アドレスとの比較を行う比較手段と共
用にする場合には、この共用の大小比較手段を用いて救
済アドレスの頭出しを終了した後に、救済アドレスと読
み出し（書き込み）アドレスとの比較を実行することが
できるので、比較手段を削除して、さらに低面積化を実
現することが可能となる。

【００９７】(4).前記(1) 〜(3) により、メモリセルに
対する読み出し（書き込み）開始後に最初に現れる救済
アドレスの頭出しを行い、低面積化を実現しながら途中
読み出し（途中書き込み）を実行することができる、不
良アドレスの冗長救済機能を有するシリアルアクセスの
半導体記憶装置を得ることができ、さらにこれを搭載し
た低面積、かつアクセス動作性の向上が可能とされるコ
ンピュータシステムなどの各種システムを得ることがで
きる。

【図面の簡単な説明】

【図１】本発明の実施の形態１である半導体記憶装置を
示す機能ブロック図である。

【図２】本発明の実施の形態１の半導体記憶装置に設け
られる冗長救済回路の一例を示す機能ブロック図であ
る。

【図３】本発明の実施の形態１における大小比較回路の
一例を示す回路図である。

【図４】本発明の実施の形態１における比較回路の一例
を示す回路図である。

【図５】本発明の実施の形態１における読み出し動作を
示す説明図である。

【図６】本発明の実施の形態１における書き込み動作を
示す説明図である。

【図７】本発明の実施の形態１における冗長救済方法を
示す説明図である。

【図８】本発明の実施の形態１における救済アドレスの
頭出し方法を示す説明図である。

【図９】本発明の実施の形態１における面積および動作
時間についての効果を示す説明図である。

【図１０】本発明の実施の形態２である半導体記憶装置
における大小比較回路の一例を示す回路図である。

【図１１】本発明の半導体記憶装置を用いたコンピュー
タシステムの一例を示す機能ブロック図である。

【図１２】本発明の前提となる方式１における救済アド
レスの比較方法を示す説明図である。

【図１３】本発明の前提となる方式２における救済アド
レスの比較方法を示す説明図である。

【符号の説明】

１ メモリマトリックス ２ メインデコーダ／Ｇｊデコーダ ３ サブデコーダ ４ センスラッチ回路 ５ 入出力バッファ ６ メインアンプ ７ 入出力切り替え回路 ８ 制御信号入力バッファ ９ データ入出力制御回路 １０ レディ／ビジィ回路 １１ システムクロック回路 １２ ステイタスレジスタテスト系回路 １３ コマンドデコーダ １４ ＲＯＭ制御系回路 １５ ＲＯＭ １６ ＲＯＭデコーダ １７ 書き込み・消去判定回路 １８ 直接系制御回路 １９ 電源制御回路 ２０ 電源切り替え回路 ２１ チャージポンプ降圧系回路 ２２ 基準電源 ２３ アドレスカウンタ ２４ 救済系回路 ２５ アドレスジェネレータ ２６ 冗長ヒューズ・トリミングヒューズ ２７ ＲＯＭ ２８ ＲＯＭ ２９ ＲＯＭアドレスカウンタ ３０ ＲＯＭアドレスデコーダ ３１ Ｙアドレスカウンタ ３２ 冗長比較回路 ３３ マルチプレクサ ３４ マスタスレーブラッチ回路 ３５，３５ａ 大小比較回路 ３６ 比較回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号 ＦＩ Ｈ０１Ｌ 29/792

Claims (6)

【特許請求の範囲】
1. 【請求項１】 シリアルに並んだ救済アドレスと読み出
   しまたは書き込みアドレスとの比較を行い、一致した場
   合は前記救済アドレスに対応した冗長アドレスのメモリ
   セルに対してデータの読み出しまたは書き込みを行う不
   良アドレスの冗長救済方法であって、前記救済アドレス
   と前記読み出しまたは書き込みアドレスとの比較を行う
   前に、前記救済アドレスと読み出しまたは書き込み開始
   アドレスとの大小比較を行い、前記メモリセルに対する
   読み出しまたは書き込み開始後に最初に現れる救済アド
   レスを特定することを特徴とする不良アドレスの冗長救
   済方法。
2. 【請求項２】 請求項１記載の不良アドレスの冗長救済
   方法であって、前記大小比較を行う工程において、前記
   読み出しまたは書き込み開始アドレスをａ、大小比較の
   対象となる前記救済アドレスをｂとする場合に、ａ≦ｂ
   が成立するまで前記救済アドレスをシリアルに入れ替え
   ていき、成立した時点で前記救済アドレスの頭出しを終
   了することを特徴とする不良アドレスの冗長救済方法。
3. 【請求項３】 シリアルに並んだ救済アドレスと読み出
   しまたは書き込みアドレスとの比較を行い、一致した場
   合は前記救済アドレスに対応した冗長アドレスのメモリ
   セルに対してデータの読み出しまたは書き込みを行う不
   良アドレスの冗長救済機能を有するシリアルアクセスの
   半導体記憶装置であって、前記救済アドレスと読み出し
   または書き込み開始アドレスとの大小比較を行う大小比
   較手段を有し、前記メモリセルに対する読み出しまたは
   書き込み開始後に最初に現れる救済アドレスを特定する
   ことを特徴とする半導体記憶装置。
4. 【請求項４】 請求項３記載の半導体記憶装置であっ
   て、前記大小比較手段は、前記救済アドレスのビット数
   より低ビットの回路構成であり、この低ビットの大小比
   較手段を複数回動作させて大小比較を実行することを特
   徴とする半導体記憶装置。
5. 【請求項５】 請求項３記載の半導体記憶装置であっ
   て、前記大小比較手段は、前記救済アドレスと前記読み
   出しまたは書き込みアドレスとの比較を行う比較手段と
   共用であり、この共用の大小比較手段を用いて前記救済
   アドレスの頭出しを終了した後に、前記救済アドレスと
   前記読み出しまたは書き込みアドレスとの比較を実行す
   ることを特徴とする半導体記憶装置。
6. 【請求項６】 請求項３、４または５記載の半導体記憶
   装置を用いたコンピュータシステムであって、前記半導
   体記憶装置に加えて、少なくとも、中央処理装置および
   その周辺回路などを有することを特徴とするコンピュー
   タシステム。