JP2003150574A - マイクロコンピュータ - Google Patents

Abstract

(57)【要約】 【課題】 複雑な制御回路を付加することなく、フラッ
シュメモリ上に書換えプログラムを置いたまま、支障な
くフラッシュメモリの書換を可能とする、フラッシュメ
モリ内蔵のマイクロコンピュータを得る。 【解決手段】 フラッシュメモリモジュール２は書換コ
マンドである消去／書込みコマンドを受け付けると、一
連の処理が実行されている期間ビジー状態であることを
示すレディステータス信号ＲＹＩＢＹをフラッシュメモ
リ制御回路３に出力する。フラッシュメモリ制御回路３
はレディステータス信号ＲＹＩＢＹがビジー状態を指示
するとき、アクティブ“Ｈ”のホールド信号ＨＯＬＤを
出力し、ＣＰＵ１のフラッシュメモリモジュール２への
アクセスを不許可にし、レディステータス信号ＲＹＩＢ
Ｙがレディ状態に戻ると、“Ｌ”のホールド信号ＨＯＬ
Ｄを出力してＣＰＵ１のフラッシュメモリモジュール２
へのアクセスを許可する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明はフラッシュメモリ
を内蔵したマイクロコントローラ等のマイクロコンピュ
ータに関する。

【０００２】

【従来の技術】フラッシュメモリを内蔵したマイクロコ
ントローラ（マイクロコンピュータ）において、ＣＰＵ
を用いたフラッシュメモリの記憶内容の消去および書込
みは、従来大別して以下の二通りの状況で行われる。

【０００３】第一の状況は、マイクロコントローラにて
ユーザプログラムが動作していない状況での書換であ
り、マイクロコントローラ自体を停止状態にしてフラッ
シュ書換制御用のインターフェースを通じてフラッシュ
ライタ等の外部の書換機器によってフラッシュメモリの
記憶内容を書き換えるもの、あるいは、フラッシュメモ
リ書換専用プログラムを実行した上でシリアル通信機能
のインターフェースを利用してフラッシュメモリの記憶
内容を書き換えるものである。

【０００４】第二の状況は、マイクロコントローラとし
ての機能を使用しながらの書換であり、マイクロコント
ローラが動作途中にマイクロコントローラのフラッシュ
メモリに記憶された書換プログラムによりバックグラウ
ンドでフラッシュメモリの記憶内容を書き換えるもので
ある。

【０００５】ただし第二の状況で書換を実現するには、
マイクロコントローラ内に別途ＲＡＭを設け、当該ＲＡ
Ｍにフラッシュメモリに記憶された書換えプログラムを
転送後にＲＡＭ上でフラッシュ書換えプログラムを実行
する第１の方法がある。

【０００６】また、第二の状況で書換を実現する方法と
して、ハードウェア的にバックグラウンド動作可能な制
御回路を設ける第２の方法がある。

【０００７】以下、この第２の方法について例を挙げて
説明する。ブロック分割されているフラッシュメモリに
おいて、書換え対象のフラッシュメモリの所定のブロッ
クに対し消去／書込みが行われている期間に、並行して
ＣＰＵが書換え対象以外のフラッシュメモリ上のブロッ
クに記憶されたプログラムをリードして実行できるよう
なフラッシュメモリ制御回路が必要となる。

【０００８】書換え（書込／消去）とリードを並行で行
うということは、具体的には、フラッシュメモリを構成
する回路のブロック内の各種電位発生回路が、書込／消
去用と通常リード用の２系統必要となることにより面積
が増大し、マイクロシーケンサ等の制御回路が複雑にな
る。

【０００９】

【発明が解決しようとする課題】第一の状況の場合の問
題点として、マイコンがユーザシステムにはんだ付け等
によって実装された後、実使用されている途中にフラッ
シュメモリの書換が不可能であることが挙げられる。フ
ラッシュメモリ内蔵マイコンの応用分野によっては、マ
イコン使用途中にデータの書換が期待される場合があ
り、上記手法はこのようなときに使用できないという問
題点があった。

【００１０】この問題点を解決を目指したのが上述した
第二の状況での書換が可能である第１及び第２の方法で
ある。

【００１１】しかしながら、第１の方法の場合、フラッ
シュメモリからＲＡＭに予めプログラムの転送が必要で
あり、ＣＰＵに転送負荷が生じること、また、ＣＰＵ書
換プログラム用のＲＡＭ容量が必要であることといった
問題点があった。

【００１２】また、第２の方法の場合、このようにバッ
クグランド動作可能な制御回路を設ける場合、マイコン
動作が途切れることなく、バックグラウンドでのメモリ
書換が必要となるため、上述のように複雑な制御回路が
必要となる。

【００１３】したがって、バックグラウンド書換え機能
をもたないチップと比較して同一メモリ容量当りの制御
回路が大きくなる。複雑な制御回路は半導体集積回路に
おいては、面積増大につながり、コスト増大を招くとい
う問題点があった。

【００１４】この発明は上記問題点を解決するためにな
されたもので、複雑な制御回路を付加することなく、フ
ラッシュメモリ上に書換えプログラムを置いたまま、支
障なくフラッシュメモリの書換を可能とする、フラッシ
ュメモリ内蔵のマイクロコンピュータを得ることを目的
とする。

【００１５】

【課題を解決するための手段】この発明に係る請求項１
記載のマイクロコンピュータは、所定の命令を実行する
ＣＰＵと、複数のブロックに分割され、複数のブロック
のうち少なくとも一つのブロックに、他のブロックの書
き換えを行うための所定のプログラムが書込まれたフラ
ッシュメモリ部と、前記フラッシュメモリに対する書換
動作を制御するフラッシュメモリ制御回路とを備え、前
記ＣＰＵは前記所定プログラムを実行可能であり、前記
フラッシュメモリ部は前記書換コマンドに基づき、前記
所定のプログラム記述領域外での書換動作を実行し、前
記書換動作の実行中の有無を指示するレディステータス
信号を出力し、前記フラッシュメモリ制御回路は、前記
レディステータス信号を受け、前記レディステータス信
号が前記書換動作の実行を指示するとき、前記ＣＰＵが
前記フラッシュメモリ部に対するアクセスに必要な信号
の固定を指示するホールド信号を前記ＣＰＵに与えてい
る。

【００１６】また、請求項２の発明は、請求項１記載の
マイクロコンピュータであって、前記フラッシュメモリ
制御回路は、前記書換コマンドの受信開始後、前記書換
コマンドの受信終了前に先行ホールド信号を活性状態と
し、前記先行ホールド信号が活性状態でかつ前記書換コ
マンドの受信終了時に、固定を指示する前記ホールド信
号を出力する。

【００１７】また、請求項３の発明は、請求項２記載の
マイクロコンピュータであって、前記フラッシュメモリ
制御回路は、前記先行ホールド信号の活性／非活性を規
定するセット／リセット状態の設定が可能な制御レジス
タを有し、前記書換コマンドの受信開始後に前記制御レ
ジスタをセット状態にする。

【００１８】また、請求項４の発明は、請求項３記載の
マイクロコンピュータであって、前記書換コマンドは第
１，第２の順で発行され、両者が発行完了された時点か
ら書換動作を開始する第１及び第２の部分コマンドを含
み、前記所定のプログラムは前記第１の部分コマンドと
第２の部分コマンドとの間に前記制御レジスタをセット
状態にするレジスタ書込み命令が記述されたプログラム
を含み、前記フラッシュメモリ制御回路は前記第２の部
分コマンド発行開始時に前記制御レジスタの設定内容に
応じて前記ＣＰＵに前記ホールド信号を出力開始する。

【００１９】また、請求項５の発明は、請求項１記載マ
イクロコンピュータであって、前記フラッシュメモリ部
は前記書換コマンドの受信開始時に書換コマンド受付通
知信号を活性状態にし、前記フラッシュメモリ制御回路
は、前記書換コマンド受付通知信号が活性状態でかつ前
記フラッシュメモリ部が前記書換コマンドの受信終了時
に、固定を指示する前記ホールド信号を出力する。

【００２０】また、請求項６の発明は、請求項５記載の
マイクロコンピュータであって、前記書換コマンドは第
１，第２の順で発行される第１及び第２の部分コマンド
を含み、前記フラッシュメモリ制御回路は、前記第２の
部分コマンド発行開始時に、前記書換コマンド受付通知
信号の値に応じて、前記ＣＰＵの前記ホールド信号を出
力開始する。

【００２１】また、請求項７の発明は、請求項５あるい
は請求項６記載のマイクロコンピュータであって、前記
書換コマンド受付通知信号を前記ＣＰＵから参照可能な
信号として備えることを特徴とした。

【００２２】また、請求項８の発明は、請求項５記載の
マイクロコンピュータであって、前記フラッシュメモリ
部は、前記書換コマンド受付通知信号を、前記書換コマ
ンド種別毎に設けられた複数の書換コマンド受付通知信
号として前記フラッシュメモリ制御回路に出力し、前記
フラッシュメモリ制御回路は、前記複数の書換コマンド
受付通知信号の値を前記ＣＰＵが参照可能に格納する。

【００２３】また、請求項９の発明は、請求項５記載の
マイクロコンピュータであって、周辺機能ブロックへの
命令発行１バスサイクル期間において、前記フラッシュ
メモリ部への書換コマンド発行時には、前記フラッシュ
メモリ部への書換コマンド発行完了後にウェイトサイク
ルを含む動作タイミングモードを備えた。

【００２４】また、請求項１０の発明は、請求項１記載
のマイクロコンピュータであって、前記フラッシュメモ
リ制御回路は、前記レディステータス信号に基づき、前
記フラッシュメモリ部の書換動作の実行後、速やかに活
性状態のリードモード信号を出力し、前記フラッシュメ
モリ部は、前記リードモード信号を受け、前記書換動作
実行期間外の期間に前記リードモード信号が活性状態の
とき読出し可能になる。

【００２５】また、請求項１１の発明は、請求項１記載
のマイクロコンピュータであって、前記フラッシュメモ
リ制御回路は、常に活性状態のリードモード信号を出力
し、前記フラッシュメモリ部は、前記リードモード信号
を受け、前記書換動作実行期間外のレディ期間に前記リ
ードモード信号が活性状態のとき読出し可能になる。

【００２６】また、請求項１２の発明は、請求項１０あ
るいは請求項１１記載のマイクロコンピュータであっ
て、前記フラッシュメモリ制御回路は、前記リードモー
ド信号の有効／無効を設定可能である。

【００２７】また、請求項１３の発明は、請求項１ない
し請求項１２のうち、いずれか１項に記載のマイクロコ
ンピュータであって、前記書換コマンドは複数種の書換
コマンドを含み、前記書換コマンド受付通知信号は前記
複数種の書換コマンドに対応する受付通知信号の論理和
で生成される信号を含む。

【００２８】また、請求項１４の発明は、請求項１ない
し請求項１３のうち、いずれか１項に記載のマイクロコ
ンピュータであって、前記ＣＰＵは命令のパイプライン
処理が可能なＣＰＵを含み、前記所定のプログラムは前
記書換コマンドの直後にアドレス分岐命令が記述されて
いるプログラムを含む。

【００２９】また、請求項１５の発明は、請求項１ない
し請求項１３のうち、いずれか１項に記載のマイクロコ
ンピュータであって、前記ＣＰＵは命令のパイプライン
処理が可能なＣＰＵを含み、前記所定のプログラムは前
記書換コマンドの直後に前記パイプラインのクリアを指
示するパイプラインクリアが記述されているプログラム
を含む。

【００３０】また、請求項１６の発明は、請求項１ない
し請求項１５のうち、いずれか１項に記載のマイクロコ
ンピュータであって、前記所定のプログラムは前記書換
コマンドの直前に前記フラッシュメモリ部とのアクセス
に関与しない複数バスサイクルを必要とするダミー命令
が記述されているプログラムを含む。

【００３１】この発明に係る請求項１７記載のマイクロ
コンピュータは、所定の命令を実行するＣＰＵと、複数
のブロックに分割され、複数のブロックのうち少なくと
も一つのブロックに、前記書換コマンド及び別メモリ所
定アドレスへのジャンプ命令が連続して記述された所定
のプログラムが書込まれたフラッシュメモリ部と、前記
フラッシュメモリ部とは独立して設けられ、前記フラッ
シュメモリ部の書換動作の完了を検出可能なポーリング
プログラムが記述された第２のメモリ部とを備え、前記
ポーリングプログラムは前記フラッシュメモリ部の書換
動作の完了を検出後に前記フラッシュメモリ部の前記所
定のプログラム上の所定アドレスにジャンプする命令が
記述されているプログラムを含み、前記別メモリ所定ア
ドレスジャンプ命令は前記ポーリングプログラムのスタ
ートアドレスへのジャンプ命令を含み、前記ＣＰＵは前
記所定プログラム及び前記ポーリングプログラムを実行
可能であり、前記フラッシュメモリ部は前記書換コマン
ドに基づき前記所定のプログラム記述領域外での書換動
作を実行する。

【００３２】また、請求項１８の発明は、請求項７記載
のマイクロコンピュータであって、前記書換コマンド
は、第１，第２の順で発行される第１及び第２の部分コ
マンドを含み、前記フラッシュメモリ制御回路は、前記
第２の部分コマンド発行直後に前記レディーステータス
信号をラッチした信号を生成し、該ラッチした信号を前
記ＣＰＵから参照可能に格納する。

【００３３】さらに、請求項１９の発明は、請求項１８
記載のマイクロコンピュータであって、前記フラッシュ
メモリ制御回路は、前記第１の部分コマンド発行後に、
前記書換コマンド受付通知信号を前記ＣＰＵが参照する
ことによりコマンド受付確認を行い、かつ、前記第２の
部分コマンド発行直後に、前記ラッチした信号を前記Ｃ
ＰＵが参照することによりコマンド受付確認を行う。

【００３４】

【発明の実施の形態】＜実施の形態１＞図１はこの発明
の実施の形態１であるフラッシュメモリ内蔵マイコン
（マイクロコントローラ）の基本的な構成を示すブロッ
ク図である。

【００３５】同図に示すように、ＣＰＵ１、フラッシュ
メモリモジュール２との中間に位置し、両者１，２のイ
ンターフェースを制御するフラッシュメモリ制御回路３
が設けられる。そして、ＣＰＵ１、フラッシュメモリモ
ジュール２及びフラッシュメモリ制御回路３はそれぞれ
アドレスバス４及びデータバス５に接続される。

【００３６】ＣＰＵ１はアドレスバス４にアドレス信号
ＡＤ（２０：０）を出力したり、データバス５を介して
データ信号ＤＢ（１５：０）の授受を行ったりする。さ
らに、ＣＰＵ１はリード／ライト制御信号ＲＷＢ及び命
令実行信号ＥＢを出力してフラッシュメモリ制御回路３
を制御する。また、ＣＰＵ１はフラッシュメモリ制御回
路３からホールド信号ＨＯＬＤを受信する。

【００３７】フラッシュメモリ制御回路３はアドレスバ
ス４を介してアドレス信号ＡＤ（２０：０）を受信した
り、データバス５を介してデータ信号ＤＢ（１５：０）
の授受を行う。さらに、フラッシュメモリ制御回路３
は、リードモード信号ＲＤＭＯＤＥ及び各種制御信号
（ＩＣＥ，ＩＷＥ，ＩＯＥ）を出力してフラッシュメモ
リモジュール２の消去／書込み等の書換制御及び読出し
制御を行う。また、フラッシュメモリ制御回路３は、フ
ラッシュメモリモジュール２からレディステータス信号
ＲＹＩＢＹを受信する。

【００３８】フラッシュメモリモジュール２はアドレス
バス４を介してアドレス信号ＡＤ（２０：０）を受信し
たり、データバス５を介してデータ信号ＤＢ（１５：
０）の授受を行う。

【００３９】レディステータス信号ＲＹＩＢＹは、書換
コマンドである消去／書込みコマンドがフラッシュメモ
リモジュール２内部で受け付けられ、一連の処理が実行
されている期間ビジー状態であることを外部から検知可
能にするための信号である。したがって、フラッシュメ
モリ制御回路３は、レディステータス信号ＲＹＩＢＹに
よって、フラッシュメモリモジュール２内部で書換コマ
ンドが自動実行中か否かを検出することができる。

【００４０】ホールド信号ＨＯＬＤはＣＰＵ１に対しバ
ス値の固定を要求するためのバス値固定信号であり、フ
ラッシュメモリ制御回路３内で生成される。ホールド信
号ＨＯＬＤがバス値の固定を指示するアクティブ（活性
状態）“Ｈ”のとき、ＣＰＵ１は、リード／ライト制御
信号ＲＷＢ、命令実行信号ＥＢ、アドレス信号ＡＤ（２
０：０）、データ信号ＤＢ（１５：０）を含むフラッシ
ュメモリモジュール２のアクセスに必要な信号の信号値
を固定する。すなわち、ＣＰＵ１のフラッシュメモリモ
ジュール２に対するアクセスを不許可状態にする。

【００４１】［フラッシュメモリモジュール］図２はフ
ラッシュメモリモジュールの基本構成を示すブロック図
である。同図に示すように、フラッシュメモリモジュー
ル２は、マイクロシーケンサ１１、チャージポンプ１
２、メモリデコーダ１３、メモリブロック１４、及びア
ドレス／データ／制御信号入力回路１５で構成される。

【００４２】フラッシュメモリモジュール２は、アドレ
スバス４，データバス５を介してアドレス信号ＡＤ（２
０：０）、データ信号ＤＢ（１５：Ｏ）が、フラッシュ
メモリ制御回路３から各種制御信号（ＩＣＥ，ＩＷＥ，
ＩＯＥ）が入力され、フラッシュメモリモジュール２の
内部よりレディステータス信号ＲＹＩＢＹが出力され
る。

【００４３】図２に示すように、各種制御信号（ＩＣ
Ｅ，ＩＷＥ，ＩＯＥ）は、チップイネーブル信号ＩＣ
Ｅ、コマンド書込み信号ＩＷＥ、及び読出信号ＩＯＥを
含み、チップイネーブル信号ＩＣＥはフラッシュモジュ
ール選択時、つまりアドレス該当時にアクティブ（活性
状態）“Ｌ”となる選択信号であり、チップイネーブル
信号ＩＣＥが“Ｈ”（非活性状態）の時はフラッシュメ
モリへのコマンド書込み及び読出しアクセスは全て無効
となる。コマンド書込み信号ＩＷＥはフラッシュメモリ
モジュール２内のマイクロシーケンサ１１へのコマンド
書込み信号であり、アクティブ“Ｌ”期間中アドレスバ
ス４、データバス５のアドレス信号ＡＤ（２０：０）及
びデータ信号ＤＢ（１５：０）がアドレス／データ／制
御信号入力回路１５を介してマイクロシーケンサ１１に
入力され、ラッチされる。

【００４４】読出信号ＩＯＥは、アドレス信号ＡＤ（２
０：０）に応じてフラッシュＲＯＭデータ１９あるいは
ステータスレジスタ値２０をアクティブ“Ｌ”期間中、
出力するための信号である。

【００４５】マイクロシーケンサ１１はフラッシュメモ
リモジュール２ヘの消去／書込み等のコマンド入力が受
け付けられた場合に、コマンドの種類に応じてチャージ
ポンプ１２、メモリデコーダ１３、メモリブロック１４
に対して行う一連の処理に必要な信号を自動発生する制
御回路ブロックである。

【００４６】チャージポンプ１２は各種コマンド処理の
過程で必要とされる各種電位レベルを発生可能な電位発
生回路群である。

【００４７】メモリデコーダ１３はアドレス信号ＡＤ
（２０：０）と各種コマンド実行過程とに基づき、必要
とされるメモリセルの選択を制御する回路ブロックであ
る。

【００４８】メモリブロック１４は複数のメモリセルが
アレー状に配置されたブロックである。

【００４９】図３はフラッシュメモリモジュール２にお
けるメモリのアドレスマップの一例を示す説明図であ
る。同図に示すように、各ブロック０〜１０は独立して
ブロック消去（ブロック単位の一括消去）が可能であ
る。また、書込みは１アドレス毎に可能である。

【００５０】図４はフラッシュメモリモジュールにおけ
るユーザコマンドの一覧を表形式で示す説明図である。
同図に示すように、フラッシュメモリモジュール２は、
外部からの各種制御信号（ＩＣＥ，ＩＷＥ，ＩＯＥ）と
アドレス信号ＡＤ（２０：０）、データ信号ＤＢ（１
５：Ｏ）の入力値によってコマンド入力を受け付けるよ
うに構成されている。

【００５１】なお、各コマンドの書込み（モードがライ
トのバスサイクル）はコマンド書込信号ＩＷＥを“Ｌ”
にすることで行われ、読み出し（モードがリードのバス
サイクル）は読出信号ＩＯＥを“Ｌ”にすることで行わ
れる。また、読出信号ＩＯＥが“Ｌ”のときバッファ２
７が活性状態となりセレクタ２８によって選択されるフ
ラッシュＲＯＭデータ１９あるいはステータスレジスタ
２０が外部（データバス５等）に出力され、読出信号Ｉ
ＯＥが“Ｈ”のとき、バッファ２７が非活性のハイイン
ピーダンス状態となる。

【００５２】図５はコマンド発行の基本タイミングを示
すタイミング図である。図５では自動ブロック消去コマ
ンドのタイミングを示している。同図に示すように、フ
ラッシュメモリの消去、書込みなど書換に関するコマン
ドは２サイクルのコマンドとなっている。

【００５３】時刻ｔ５１でのコマンド書込信号ＩＷＥの
“Ｌ”から“Ｈ”への立ち上がり時にデータ信号ＤＢ
（１５：０）の“２０ｈ”、時刻ｔ５２でのコマンド書
込信号ＩＷＥの立ち上がり時にデータ信号ＤＢ（１５：
０）の“Ｄ０ｈ”及びアドレス信号ＡＤ（２０：０）の
ブロックアドレスＢＡｎを認識することにより、マイク
ロシーケンサ１１はメモリブロック１４のブロックアド
レスＢＡｎに対する自動ブロック消去コマンドが発行さ
れたことを認識する。

【００５４】すなわち、ビジー状態を伴う自動ブロック
消去コマンドが受け付けられると、マイクロシーケンサ
１１が処理を開始し、一連の処理が正常に完了するか、
あるいは、エラーが発生するまでビジー状態となり、そ
の間レディステータス信号ＲＹＩＢＹとして“Ｌ”を出
力する。そして、ビジー状態終了時はレディ状態とな
り、ＲＹＩＢＹ＝“Ｈ”となる。

【００５５】消去／書込みなどのビジー信号を伴う書換
コマンドが発行されビジー状態にあるときは、フラッシ
ュＲＯＭリードを行うとレディ／ビジーステータスやエ
ラーステータスをビットとして有するステータスレジス
タ２０の内容が読み出される「ステータスリードモー
ド」に移行する。

【００５６】このように、マイクロシーケンサ１１は各
種制御信号（ＩＣＥ，ＩＷＥ，ＩＯＥ）に基づく制御を
実行し、コマンドシーケンス完了後、レディ状態に復帰
した時も「ステータスリードモード」が続行されるよう
に制御する。

【００５７】マイクロシーケンサ１１は、レディ状態
時、メモリリード移行コマンド（図４参照）が発行され
ている場合は、入力アドレス（ＡＤ（２０：０））のフ
ラッシュＲＯＭデータ１９をリード可能な「メモリリー
ドモード」になるように制御する。

【００５８】リードモード信号ＲＤＭＯＤＥは、上記
「ステータスリードモード」から「メモリリードモー
ド」に移行するためのパルス入力である。ＲＤＭＯＤＥ
＝“Ｈ”のパルスにてフラッシュメモリモジュール２は
「ステータスリードモード」から「メモリリードモー
ド」に移行する。

【００５９】［ＣＰＵ］ＣＰＵ１は、アドレス信号ＡＤ
（２０：０）、データ信号ＤＢ（１５：０）、リード／
ライト制御出力ＲＷＢ、バスサイクルが有効であること
を示す命令実行信号ＥＢの出力機能を有する中央処理装
置である。ここで、リード／ライト制御出力ＲＷＢは、
“Ｈ”のとき「リード」、“Ｌ”のとき「ライト」制御
を示し、命令実行信号ＥＢは、“Ｈ”のとき「無効」、
“Ｌ”のとき「有効」を示す信号を意味する。

【００６０】ＣＰＵ１は、内部にプログラムカウンタを
有しており、アドレスを順次発生しながら、フラッシュ
メモリモジュール２または場合によってはＲＡＭ等よ
り、データバス５経由で命令データ（ＤＢ（１５：
０））をフェッチしながら、周辺機能ブロックヘのリー
ド、ライト処理を上記リード／ライト制御信号ＲＷＢ、
命令実行信号ＥＢにより発行することにより行う。

【００６１】ＣＰＵ１からフラッシュメモリモジュール
２へのアクセスは、ライトアクセスの場合、フラッシュ
メモリモジュール２のアドレスへの一般的な転送命令に
よって実現され、リードアクセスの場合はフラッシュメ
モリモジュール２のアドレスからの一般的な転送命令に
よって実現される。

【００６２】本明細書において、ＣＰＵ１からフラッシ
ュメモリモジュール２へのアクセスを特に「コマンド」
と呼ぶ。また、ＣＰＵ１側から発行されるフラッシュメ
モリモジュール２の消去，書込みもしくはモード移行の
動作を「書換」と総称する。

【００６３】ＣＰＵ１は、命令キューを複数命令分備え
ており、パイプライン処理が可能である。また、分岐命
令（ＪＭＰ）が実行される場合、命令キューにフェッチ
されているＪＭＰ命令より後の命令コードを無効化し
て、分岐先アドレスの命令実行に移行することができ
る。

【００６４】ＣＰＵ１は、ホールド機能を有し、ホール
ド信号入力により、アドレス信号ＡＤ（２０：０），デ
ータ信号ＤＢ（１５：０），リード／ライト制御信号Ｒ
ＷＢＢ，命令実行信号ＥＢの各信号を固定もしくはハイ
インピーダンス状態にすることができる。

【００６５】ここで、ＣＰＵ１が各種制御信号をハイイ
ンピーダンス状態にする場合は、各制御信号の制御権を
ＣＰＵ１が解放することに相当する。

【００６６】［フラッシュメモリ制御回路］フラッシュ
メモリ制御回路３は、ＣＰＵ１がフラッシュメモリモジ
ュール２を制御するためのインタフェース回路ブロック
でバスホールド制御レジスタ２２を内部に有している。

【００６７】（バスホールド制御レジスタ）バスホール
ド制御レジスタ２２は、ＣＰＵ１からデータバス５及び
アドレスバス４を介して与えられるデータ信号ＤＢ（１
５：０）及びアドレス信号ＡＤ（２０：０）、並びにリ
ード／ライト制御信号ＲＷＢによって、ＣＰＵ１が実行
するプログラムにより書換え可能なレジスタであり、バ
スホールド信号生成用の先行ホールド信号となるバスホ
ールド制御ビットＨＯＬＤＲＱを備えている。

【００６８】バスホールド信号ＨＯＬＤは、データバス
５、アドレスバス４を固定するための信号で、ＨＯＬＤ
ＲＱ＝“Ｈ”（セット状態）かつ内部で生成するコマン
ド書込信号ＩＷＥ＝“Ｌ”の条件でアクティブ“Ｈ”に
なるように生成される。

【００６９】[動作]この発明の実施の形態１であるフラ
ッシュメモリ内蔵マイコンの動作について述べる。

【００７０】ＣＰＵ１はフラッシュメモリモジュール２
内に書き込まれているユーザプログラムにより動作す
る。ユーザプログラムは、フラッシュメモリモジュール
２内のメモリブロック１４（図２，図３参照）における
１ブロックもしくは複数ブロックにわたって配置されて
いる。ＣＰＵ１はプログラム上の命令を順にフェッチし
て、パイプライン処理により各命令を実行する。

【００７１】以下では、ＣＰＵ１がユーザプログラムに
より、プログラムが配置されているブロックと異なるブ
ロックのフラッシュメモリに対する書換コマンドを発行
する場合の例として自動ブロック消去コマンドを発行す
る場合についての動作を説明する。

【００７２】図６及び図７は実施の形態１のフラッシュ
メモリ内蔵マイコンによるブロック消去コマンド実行時
における各信号の信号変化を示すタイミング図である。
同図に示すように、バスサイクルＴ１〜Ｔ９，Ｔｎ，Ｔ
（ｎ＋１）それぞれの１バスサイクルが動作クロックＣ
ＬＫの２周期分となっており、１バスサイクル毎に命令
フェッチ、命令実行されている。図６及び図７では命令
フェッチが命令実行の４バスサイクル前に行われている
例を示している。

【００７３】図６及び図７のようなタイミングで、まず
自動ブロック消去コマンドの第一コマンドを発行する前
に２バスサイクル以上の長サイクル間バスアクセスを伴
わないダミーのコマンドをユーザプログラムに記述して
おく。ＣＰＵ１はまずこの命令をフェッチして命令キュ
ーに蓄積し、パイプライン処理により実行するが、フラ
ッシュ書換コマンド直前に長サイクル間バスアクセスを
伴わないダミーのコマンドをユーザプログラムに記述す
ることにより、命令キューに空きが出て後続の命令が蓄
積されやすくなり、命令キューの有効利用が可能とな
る。

【００７４】次に、バスサイクルＴ５において、データ
信号ＤＢ（１５：０）上のブロック消去の第一コマンド
“２０ｈ”をフラッシュメモリモジュール２のマイクロ
シーケンサに書き込む命令（転送命令などを使う）とし
てＣＰＵ１がフェッチ（バスサイクルＴ１に行われる）
後、ＲＷＢ＝“Ｌ”、ＥＢ＝“Ｌ”を出力して、フラッ
シュメモリ制御回路３から所定期間“Ｌ”となるコマン
ド書込信号ＩＷＥを生成させ、このコマンド書込信号Ｉ
ＷＥをフラッシュメモリモジュール２に対して発行す
る。なお、バスサイクルＴ５におけるコマンド書込信号
ＩＷＥの“Ｌ”立ち下がり時が第一コマンドの受信時、
すなわち自動ブロック消去コマンドの受信開始時とな
る。ただし、第一コマンドの内容が確定するのは図５で
説明したようにコマンド書込信号ＩＷＥの“Ｈ”立ち上
がり時である。

【００７５】コマンド書込信号ＩＷＥは、図６及び図７
に示すように、動作クロックＣＬＫ＝“Ｈ”かつＲＷＢ
＝“Ｌ”かつＥＢ＝“Ｌ”で有効になるようにフラッシ
ュ制御回路３内で生成される。フラッシュメモリモジュ
ール２は、コマンド書込信号ＩＷＥの立ち上がりタイミ
ングで第一コマンド（“２０ｈ”）を受け付ける。

【００７６】ユーザプログラムでは次のバスサイクルＴ
６で、ブロック消去コマンドの第二コマンドの発行に先
行して、バスホールド制御レジスタ２２のバスホールド
制御ビットＨＯＬＤＲＱをセットする（“Ｈ”にする）
という、比較的簡単なレジスタセット動作であるレジス
タセット命令ＷＲｒｅｇが実行されるように記述されて
いる。したがって、ブロック消去コマンドの第二コマン
ドの発行に先行して確実にバスホールド制御ビットＨＯ
ＬＤＲＱを“Ｈ”に設定することができる。

【００７７】フラッシュメモリ制御回路３はホールド信
号ＨＯＬＤの生成回路を内部に有し、当該生成回路は、
ＨＯＬＤＲＱ＝“Ｈ”かつコマンド書込信号ＩＷＥ＝
“Ｌ”の条件でアクティブ（“Ｈ”）になるホールド信
号ＨＯＬＤを生成する。なお、ホールド信号ＨＯＬＤ
は、データバス５、アドレスバス４、リードライト制御
信号群（リード／ライト制御信号ＲＷＢ，命令実行信号
ＥＢ）を固定するための信号である。ホールド信号ＨＯ
ＬＤがアクティブになると次のバスサイクルからホール
ドが開始され、ＣＰＵ１はフラッシュメモリモジュール
２に対するアクセスが不可能となる。

【００７８】次のバスサイクルＴ７で、ユーザプログラ
ムによりブロック消去の第二コマンド（ＤＯｈ）が発行
される。

【００７９】そして、コマンド書込信号ＩＷＥ＝“Ｌ”
になった時点から上記論理で動作する生成回路によりバ
スホールド信号ＨＯＬＤがアクティブ“Ｈ”になり、次
のバスサイクルＴ５からアドレスバス４、データバス５
のホールドが開始される。バスホールド制御ビットＨＯ
ＬＤＲＱをホールド信号ＨＯＬＤに先がけて“Ｈ”に設
定することにより、ブロック消去コマンドの受信終了時
に確実にホールド信号ＨＯＬＤを“Ｈ”にすることがで
きる。

【００８０】ホールドされるアドレス、データバス値
は、ＣＰＵ１がパイプライン処理をしているためにブロ
ック消去の第二コマンドでないこともある。なお、バス
サイクルＴ７におけるコマンド書込信号ＩＷＥの“Ｌ”
立ち下がりが第二コマンドの受信時、すなわち自動ブロ
ック消去コマンドの受信終了時となる。ただし、第二コ
マンドの内容が確定するのはコマンド書込信号ＩＷＥの
“Ｈ”立ち上がり時である。

【００８１】以上により、アドレス信号ＡＤ（２０：
０）、データバスＤＢ（１５：０）、リードライト制御
信号群の固定が開始され、ＣＰＵ１のバスアクセスは中
断される。

【００８２】コマンド書込信号ＩＷＥの立上りエッジで
データ信号ＤＢ（１５：０）の値がフラッシュメモリモ
ジュール２内のアドレス／データ／制御信号入力回路１
５にてラッチされ、マイクロシーケンサ１１でコマンド
デコード処理がなされる。第二コマンドのコマンド書込
信号ＩＷＥの立上りエッジでマイクロシーケンサ１１は
コマンドの種類を識別し、フラッシュメモリモジュール
２単体でメモリの自動ブロック消去処理フローを開始す
るとともに、レディステータス信号ＲＹＩＢＹはビジー
を示す“Ｌ”を出力する。

【００８３】フラッシュメモリモジュール２は、コマン
ドを受理して処理を開始すると、リード時にステータス
レジスタ値２０の出力がなされる「ステータスリードモ
ード」に移行するので、コマンド処理中にＣＰＵ１はフ
ラッシュメモリモジュール２のフラッシュＲＯＭデータ
１９をリードすることは不可能であり、フラッシュメモ
リモジュール２上のプログラム命令のフェッチも不可能
となる。

【００８４】フラッシュメモリモジュール２が内部のマ
イクロシーケンサ１１によるコマンド処理を実行中はＲ
ＹＩＢＹ＝“Ｌ”でビジー状態となり、コマンド処理を
完了したときにはレディ信号出力ＲＹＩＢＹは“Ｌ”か
ら“Ｈ”に変化する。

【００８５】フラッシュ制御回路３はレディステータス
信号ＲＹＩＢＹが“Ｌ”から“Ｈ”に変化後、１バスサ
イクル以降にホールド信号ＨＯＬＤを“Ｈ”から“Ｌ”
に変化させて無効にする。

【００８６】このとき、フラッシュメモリ制御回路３
は、フラッシュメモリモジュール２に入力するリードモ
ード設定パルス信号ＲＤＭＯＤＥを“Ｈ”にすることに
より、ビジー状態からレディ状態に復帰後、即座に「ス
テータスリードモード」にあったフラッシュメモリモジ
ュール２をメモリ内容リード可能な「メモリリードモー
ド」に切換えることができる。

【００８７】このリードモード信号ＲＤＭＯＤＥは常時
“Ｈ”にしておくことにより、フラッシュメモリモジュ
ール２がレディ状態時は常に、リードするとメモリ内容
がリード可能な「メモリリードモード」に設定すること
も可能である。

【００８８】また、リードモード信号ＲＤＭＯＤＥを、
フラッシュ制御回路３内に専用のレジスタを設けてＣＰ
Ｕ１から設定するように構成することも可能である。す
なわち、リードモード信号ＲＤＭＯＤＥの出力の有効／
無効を設定可能にして、状況に応じたリードモード信号
ＲＤＭＯＤＥの利用を実現することができる。

【００８９】以上によりアドレスバス４、データバス
５、各種制御信号の固定はリリースされるので、ＣＰＵ
１は暴走することなく、フラッシュメモリモジュール２
に対するアクセスを含む処理を再開することが可能であ
る。

【００９０】ユーザプログラムにおいて、フラッシュ書
換コマンドの第二コマンドの直後に分岐命令（ＪＭＰ命
令）を配置しておけば、ＪＭＰ命令より後のコマンドは
分岐命令実行により、無視されることになり、書換コマ
ンド終了後ホールド解除されてユーザプログラムが再開
されるとき、ＪＭＰ命令は確実にフェッチされて命令キ
ューにキューイングされていた命令であるために安全に
処理再開可能である。

【００９１】あるいは、このＪＭＰ命令の替わりにパイ
プラインクリア命令（ＰＩＢ命令）をフラッシュ書換第
二コマンド直後に配置すれば、ＰＩＢ命令より後に命令
キューにキューイングされていた命令群がクリアされる
ことになり、上記と同様に、書換コマンド終了後ホール
ド解除されてユーザプログラムが再開されるとき、安全
に処理再開可能である。

【００９２】上記のように、実施の形態１によれば、フ
ラッシュメモリモジュール２の書換えコマンドの処理中
は、アドレスバス４、データバス５、各種制御信号がホ
ールドされるため、コマンド処理中にＣＰＵ１がフラッ
シュメモリモジュール２上の命令コードが読めなくなる
ことによる暴走を回避することが可能である。

【００９３】また、実施の形態１によれば、書換えプロ
グラムがフラッシュメモリモジュール２上に配置された
ままでも、そのプログラムを実行しながら他のブロック
のフラッシュＲＯＭ書換え命令の実行が可能であり、従
来のようなフラッシュメモリからＲＡＭへのプログラム
転送を必要とせず、ＣＰＵのプログラム転送負荷を低減
可能である。

【００９４】加えて、従来の第二の状況における第２の
方法であるバックグラウンド書換手法で必要とされた複
雑な制御回路を必要としないメリットもある。

【００９５】なお、実施の形態１では自動ブロック消去
動作を例に挙げたが、図４に示すように、他に自動書込
み、ロックビットプログラム等の複数種の書換動作の実
行時に、フラッシュメモリモジュール２はレディステー
タス信号ＲＹＩＢＹが“Ｌ”になるように設定されてい
るため、他の書換動作においても、自動ブロック消去同
様の効果を得ることができる。

【００９６】＜実施の形態２＞図８はこの発明の実施の
形態２であるフラッシュメモリ内蔵マイコンの基本的な
構成を示すブロック図である。

【００９７】実施の形態２では、ＣＰＵ１がフラッシュ
メモリ書換えコマンド発行時に、次サイクルの命令から
確実にバスホールドを行うためにレディステータス信号
ＲＹＩＢＹによるビジー検出に時間先行して、書換コマ
ンド受付通知信号であるコマンド受付通知信号ＩＰＲＥ
ＢＵＳＹを生成する機能を備えたフラッシュメモリモジ
ュール２Ａを用いている点が実施の形態１と異なる。

【００９８】図９及び図１０は実施の形態２のフラッシ
ュメモリ内蔵マイコンによるブロック消去コマンド実行
時における各信号の信号変化を示すタイミング図であ
る。

【００９９】以下では、ＣＰＵ１がユーザプログラムに
より、プログラムが配置されているブロックと異なるブ
ロックのフラッシュメモリに対する書換コマンドを発行
する場合の例として自動ブロック消去コマンドを発行す
る場合についての動作を説明する。

【０１００】図９及び図１０のようなタイミングで、バ
スサイクル４３で、以前のサイクルでＣＰＵ１がフェッ
チした命令が実行され最初にブロック消去の第一コマン
ド“２０ｈ”、ＲＷＢ＝“Ｌ”、ＥＢ＝“Ｌ”を出力し
て、フラッシュメモリモジュール２Ａへの書込みを指示
する信号が生成される。

【０１０１】このとき、コマンド書込信号ＩＷＥは、図
６及び図７に示すように、ＣＬＫ＝“Ｈ”かつＲＷＢ＝
“Ｌ”かつＥＢ＝“Ｌ”でアクティブ“Ｌ”になるよう
にフラッシュ制御回路３内で生成される。フラッシュメ
モリモジュール２Ａは、コマンド書込信号ＩＷＥの立ち
上がりタイミングで第一コマンドを受け付ける。

【０１０２】実施の形態２におけるフラッシュメモリモ
ジュール２Ａは、第一コマンド受付時、書換コマンドの
受付を外部に通知する、書換コマンド受付通知信号であ
るコマンド受付通知信号ＩＰＲＥＢＵＳＹを出力する。
コマンド受付通知信号ＩＰＲＥＢＵＳＹはすべての２サ
イクルコマンドにおいて第一コマンド受付時にアクティ
ブ“Ｌ”になる信号である。すなわち、コマンド受付通
知信号ＩＰＲＥＢＵＳＹは負論理で、“Ｈ”のとき第一
コマンド受付なし、“Ｌ”のとき第一コマンド受付を示
す出力信号である。

【０１０３】したがって、図９及び図１０に示すよう
に、ブロック消去の第一コマンド受付時、すなわち、ブ
ロック消去コマンドの受信開始時に、フラッシュメモリ
モジュール２Ａから出力されるコマンド受付通知信号Ｉ
ＰＲＥＢＵＳＹは“Ｈ”から“Ｌ”に変化する。

【０１０４】そして、コマンド受付通知信号ＩＰＲＥＢ
ＵＳＹは、ＲＹＩＢＹ＝“Ｈ”のとき、すなわちレディ
状態時にネゲートされる（“Ｈ”に戻される）。

【０１０５】このコマンド受付通知信号ＩＰＲＥＢＵＳ
Ｙをステータスレジスタ２０の１ｂｉｔにアサインする
か、フラッシュメモリ制御回路３Ａ内の制御レジスタ
（図示せず）の１ビットにアサインすることにより、Ｃ
ＰＵ１よりフラッシュメモリモジュール２Ａあるいはフ
ラッシュメモリ制御回路３Ａからコマンド受付通知信号
ＩＰＲＥＢＵＳＹに関する情報をリードして検出可能な
信号として用いることができ、ユーザプログラムによる
参照が可能となり、フラッシュメモリモジュール２Ａの
制御に利用可能である。

【０１０６】また、フラッシュメモリ制御回路３Ａか
ら、各々が書換コマンドの種別に応じて異なる内容とな
る、複数種の書換コマンドをフラッシュメモリモジュー
ル２Ａに発行し、フラッシュメモリモジュール２Ａ内
は、複数種の書換コマンドそれぞれに対応して設けられ
た複数の受付通知信号の論理和によりコマンド受付通知
信号ＩＰＲＥＢＵＳＹを生成するように構成してもよ
い。

【０１０７】フラッシュメモリ制御回路３Ａ内のバスホ
ールド信号ＨＯＬＤの生成回路は、コマンド受付通知信
号ＩＰＲＥＢＵＳＹ＝“Ｌ”かつコマンド書込信号ＩＷ
Ｅ＝“Ｌ”の条件でアクティブになるように設計され
る。

【０１０８】次のバスサイクルＴ５で、ユーザプログラ
ムによりブロック消去の第二コマンド“Ｄ０ｈ”が発行
されるが、コマンド書込信号ＩＷＥ＝“Ｌ”になった時
点から上記論理により動作する生成回路によってバスホ
ールド信号ＨＯＬＤがアクティブ“Ｈ”とされ、次のサ
イクルからアドレスバス４、データバス５、各種制御信
号のホールドが開始される。コマンド受付通知信号ＩＰ
ＲＥＢＵＳＹはホールド信号ＨＯＬＤに先がけてアクテ
ィブ“Ｌ”に変化することにより、ブロック消去コマン
ドの受信終了時に確実にホールド信号ＨＯＬＤを“Ｈ”
にすることができる。

【０１０９】このとき、ホールドされるアドレス、デー
タバス値は、ＣＰＵ１がパイプライン処理をしているた
めにブロック消去の第二コマンドでないこともある。

【０１１０】コマンド書込信号ＩＷＥの立上りエッジで
データバス５上のデータ信号ＤＢ（１５：０）がフラッ
シュメモリモジュール２Ａ内のアドレス／データ／制御
信号入力回路１５にてラッチされ、マイクロシーケンサ
１１内でコマンドデコード処理がなされる。そして、マ
イクロシーケンサ１１は、第二コマンドのコマンド書込
信号ＩＷＥの立上りエッジではコマンドの種類を識別
し、フラッシュメモリのブロック消去処理フローを開始
するとともに、レディステータス信号ＲＹＩＢＹはビジ
ーを示す“Ｌ”を出力する。

【０１１１】フラッシュメモリモジュール２Ａは、コマ
ンドを受理して処理を開始すると、リード時にステータ
スレジスタ値２０の出力がなされる「ステータスリード
モード」に移行するので、コマンド処理中にＣＰＵ１は
フラッシュＲＯＭデータ１９をリードすることは不可能
であり、フラッシュメモリモジュール２Ａ上のプログラ
ム命令のフェッチも不可能となる。

【０１１２】フラッシュメモリモジュール２Ａがモジュ
ール内部のマイクロシーケンサ１１によるコマンド処理
を完了したときにはレディ信号出力ＲＹＩＢＹは“Ｌ”
から“Ｈ”に変化する。

【０１１３】フラッシュ制御回路３ＡはＲＹＩＢＹ信号
が“Ｌ”から“Ｈ”に変化後、１バスサイクル以降にホ
ールド信号ＨＯＬＤを“Ｈ”から“Ｌ”に変化させて無
効にする。バスホールドを解除すると中断状態にあった
プログラム実行処理が再開される。

【０１１４】このとき、フラッシュメモリモジュール２
Ａにフラッシュメモリ制御回路３Ａからリードモード設
定パルス信号ＲＤＭＯＤＥを“Ｈ”入力することによ
り、ビジー状態からレディ状態に復帰後、即座に「ステ
ータスリードモード」にあったフラッシュメモリモジュ
ール２Ａをメモリ内容リード可能な「メモリリードモー
ド」に切換えることができる。

【０１１５】この動作により、実施の形態２は実施の形
態１同様、アドレスバス４、データバス５、各種制御信
号の固定はリリースされ、ＣＰＵ１は暴走することな
く、処理を再開することが可能である。

【０１１６】また、ユーザプログラムにおいて、フラッ
シュ書換コマンドの第二コマンドの直後に分岐命令（Ｊ
ＭＰ命令）を配置しておけば、実施の形態１と同様、書
換コマンド終了後ホールド解除されてユーザプログラム
が再開されるとき、安全に処理再開可能である。

【０１１７】実施の形態２で用いたコマンド受付通知信
号ＩＰＲＥＢＵＳＹは、自動消去コマンドの第一コマン
ドがフラッシュメモリモジュール２Ａに受け付けられた
かを検知できる信号であり、コマンド入力エラーの判定
にも使用可能である。ユーザプログラムにおいて、フラ
ッシュ書換コマンドの第一コマンドの直後にコマンド受
付通知信号ＩＰＲＥＢＵＳＹをチェックする命令（すな
わちフラッシュメモリ制御回路３Ａの制御レジスタ等に
格納されるコマンド受付通知信号ＩＰＲＥＢＵＳＹに基
づきアサインされたビットをリードする命令）を入れ、
ＣＰＵ１でチェックすれば第一コマンドがフラッシュメ
モリモジュール２Ａに受け付けられたかを判断でき、フ
ラッシュメモリモジュール２Ａへのコマンド入力の確度
が向上する。

【０１１８】フラッシュメモリ制御回路３Ａは、コマン
ド書込信号ＩＷＥの立ち上がり直後のレディステータス
信号ＲＹＩＢＹをラッチした信号であるＥＲＲＣＭＤ信
号生成回路とＥＲＲＣＭＤ信号に対応するビットを有す
る制御レジスタを備える。

【０１１９】この制御レジスタは、ＣＰＵ１からリード
可能であり、フラッシュ書換コマンドの第２のコマンド
発行後にこのＥＲＲＣＭＤビットをＣＰＵ１がリード
し、“Ｈ”であればコマンドがエラーとなり、受け付け
られなかったことを示す。

【０１２０】さらに、自動消去コマンドの第二コマンド
が入力された同一のバスサイクル内でレディステータス
信号ＲＹＩＢＹをラッチして、第二コマンドが正常に受
け付けられなかった場合に“Ｈ”となるエラーコマンド
信号ＥＲＲＣＭＤを生成し、第二コマンド発行後にエラ
ーコマンド信号ＥＲＲＣＭＤをＣＰＵ１から読み取れ
ば、第二コマンド発行時のエラーの有無を容易に検出可
能である。

【０１２１】本機能は、ノイズ等によりフラッシュ書換
コマンドの第一コマンド／第二コマンドの両者ともフラ
ッシュメモリモジュール２に受け付けられなかった場合
にも、第二コマンドのエラー検出が可能であるというメ
リットを有する。

【０１２２】以上のようにこの実施の形態２によれば、
実施の形態１と同様、ＣＰＵ１がフラッシュメモリモジ
ュールに書換えコマンドを発行時、コマンド処理中にＣ
ＰＵ１がフラッシュメモリ上の命令コードが読めなくな
ることによる暴走を回避することが可能であり、書換え
プログラムがフラッシュＲＯＭ上に配置されたままでも
そのプログラムを実行しながら他のブロックのフラッシ
ュＲＯＭ書換えが可能であり、従来のようなフラッシュ
ＲＯＭからＲＡＭへのプログラム転送を必要としないメ
リットがある。

【０１２３】＜実施の形態３＞図１１はこの発明の実施
の形態３であるフラッシュメモリ内蔵マイコンの基本的
な構成を示すブロック図である。

【０１２４】同図に示すように、ＲＡＭ２６が追加され
ている。このＲＡＭ２６は、アドレスバス４上のアドレ
ス信号ＡＤ（２０：０）、データバス５上のデータバス
ＤＢ（１５：０）とリード／ライト制御信号ＲＷＢ、命
令実行信号ＥＢによってＣＰＵ１よりリード／ライト可
能である。

【０１２５】ＣＰＵ１は、実施の形態１及び実施の形態
２と同様、命令キューを複数命令分備えており、パイプ
ライン処理が可能である。なお、他の構成は図８で示し
た実施の形態２と同様である。

【０１２６】図１２及び図１３は実施の形態３のフラッ
シュメモリ内蔵マイコンによるブロック消去コマンド実
行時における各信号の信号変化を示すタイミング図であ
る。なお、バスサイクルＴ１〜Ｔ５，Ｔｎ，Ｔｍ等の１
バスサイクルは実施の形態１，実施の形態２と同様に動
作クロックＣＬＫの２クロック分となっている。

【０１２７】以下では、ＣＰＵ１がユーザプログラムに
より、プログラムが配置されているブロックと異なるブ
ロックのフラッシュメモリに対する書換コマンドを発行
する場合の例として自動ブロック消去コマンドを発行す
る場合についての動作を説明する。

【０１２８】ユーザプログラムにてフラッシュメモリ内
容の書換が必要となったとき、次のような手順で実施す
る。

【０１２９】まず、ＲＡＭ２６にはあらかじめフラッシ
ュメモリモジュール２Ａのステータスレジスタ２０から
データバス５経由で読み込むレディビット（ビジーステ
ータス信号）をポーリングするプログラムをフラッシュ
ＲＯＭ２Ａより転送しておく。レディビットはフラッシ
ュメモリモジュール２Ａがレディ状態の有／無を“Ｈ”
／“Ｌ”で示すフラッシュメモリモジュール２Ａのステ
ータス情報である。

【０１３０】図１２及び図１３に示すように、ＣＰＵ１
がユーザプログラムを実行することにより、ブロック消
去コマンドを第一コマンド、第二コマンドの順に入力し
て、ブロック消去の自動実行を開始する。

【０１３１】フラッシュ書換コマンドの直後に上記ポー
リングプログラムの書かれたＲＡＭ２６のスタート番地
へのＪＭＰ命令を配置することにより、フラッシュ書換
コマンド第二コマンド実行後、ＣＰＵ１の命令キューに
フェッチされていたＪＭＰ命令が実行され、ＲＡＭ２６
の所定のスタート番地にジャンプする。

【０１３２】フラッシュメモリモジュール２Ａにて書換
コマンドが実行されているとき、フラッシュメモリモジ
ュール２Ａは「ステータスリードモード」となっている
ので、ＲＡＭ２６上に書かれたポーリングプログラムに
よりＣＰＵ１からフラッシュ制御回路３を通じてフラッ
シュメモリモジュール２Ａにリード命令を発行すること
でＣＰＵ１は、ステータスレジスタ２０中のレディビッ
トからフラッシュメモリモジュール２Ａの状態（レディ
／ビジー）を検出することが可能であり、これによって
書換コマンド実行中／終了を判定可能である。

【０１３３】ＲＡＭ２６のポーリングプログラムにより
フラッシュ書換コマンド完了を待機し、データバス５経
由で読み出されたレディビットの“Ｌ”（ビジー状態）
→“Ｈ”（レディ状態）変化を検出してコマンド完了を
検出する。

【０１３４】コマンド完了直後、すなわち、レディステ
ータス信号ＲＹＩＢＹの“Ｌ”→“Ｈ”変化に同期し
て、フラッシュメモリ制御回路３Ａはリードモード信号
ＲＤＭＯＤＥをアクティブ“Ｈ”で出力し、フラッシュ
メモリモジュール２Ａを「ステータスリードモード」か
ら「メモリリードモード」に切り換え、書換コマンド完
了後はフラッシュＲＯＭデータ１９のリードが可能な状
態に移行する。

【０１３５】一方、ＣＰＵ１は、フラッシュ書換コマン
ド完了後に、再びフラッシュメモリモジュール２Ａ上の
プログラム番地にジャンプすれば（例えば、ＲＡＭ２６
上のポーリングプログラムサブルーチンの直後に当該ジ
ャンプ命令を記載する等により実現）フラッシュメモリ
モジュール２Ａ上のプログラムの実行再開が可能であ
る。

【０１３６】以上のように実施の形態３では、フラッシ
ュモジュールのビジーステータスのポーリングプログラ
ムを主とした小容量の領域のみＲＡＭ２６で使用するこ
とにより、フラッシュメモリモジュール２Ａの書換が可
能となる。

【０１３７】したがって、フラッシュメモリの書換え処
理時に書換プログラム用あるいはレジスタ退避用スタッ
クのＲＡＭ容量を削減でき、ＲＡＭ２６の容量を必要最
小限に最適化できる。

【０１３８】＜実施の形態４＞図１４はこの発明の実施
の形態４であるフラッシュメモリ内蔵マイコンの基本的
な構成を示すブロック図である。

【０１３９】同図に示すように、フラッシュメモリモジ
ュール２Ｂはコマンド受付通知信号ＩＰＲＥＢＵＳＹ−
０〜ＩＰＲＥＢＵＳＹ−ｎを出力する。これらコマンド
受付通知信号ＩＰＲＥＢＵＳＹ−０〜ＩＰＲＥＢＵＳＹ
−ｎはフラッシュメモリモジュール２Ｂへの書換コマン
ド種別毎（自動ブロック消去、自動書込などそれぞれの
コマンド毎）に個別に割り当てられた信号である。

【０１４０】一方、フラッシュメモリ制御回路３Ｂ内に
制御レジスタ２３が設けられ、制御レジスタ２３はコマ
ンド受付通知信号ＩＰＲＥＢＵＳＹ−０〜ＩＰＲＥＢＵ
ＳＹ−ｎの値を内部ビットｂｉｔ−０〜ｂｉｔ−ｎとし
て格納可能であり、制御レジスタ２３はＣＰＵ１からリ
ードアクセスが可能である。なお、他の構成は図８で示
した実施の形態２と同様である。

【０１４１】実施の形態４はこのような構成にすること
により、ＣＰＵ１が所定のプログラムの実行によりフラ
ッシュメモリモジュール２Ｂへのコマンドを発行した際
に、電気的なノイズ等によりマイクロコンピュータ内部
でデータが変化してしまいフラッシュメモリモジュール
２Ｂに別コマンドとして受け付けられるような場合であ
っても、ＣＰＵ１がフラッシュメモリモジュール２Ｂへ
の書換コマンドの第一コマンド発行後、第二コマンド発
行より前に当該書換コマンドに対応するコマンド受付通
知信号ＩＰＲＥＢＵＳＹ−ｉ（ｉ＝１〜ｎのいずれか）
が有効になっているか否かを制御レジスタ２３のビット
ｂｉｔ−ｉの値をリードしてチェックすることにより、
書換コマンドがフラッシュメモリモジュール２Ｂに正し
く受け付けられたか否かを書換コマンド種別単位に判定
することができる。

【０１４２】このときホールド信号ＨＯＬＤの生成は、
制御レジスタ２３のビットｂｉｔ−０〜ｂｉｔ−ｎの論
理和信号で制御する。

【０１４３】このように、実施の形態４によれば、ＣＰ
Ｕ１から発行されたフラッシュメモリ向けコマンドと実
際にフラッシュメモリモジュール２Ｂに受け付けられた
コマンドの種類が一致しているか否かを確認でき、コマ
ンド発行の確度を向上させることが可能である。

【０１４４】＜実施の形態５＞図１５はこの発明の実施
の形態５であるフラッシュメモリ内蔵マイコンの基本的
な構成を示すブロック図である。

【０１４５】実施の形態５は、フラッシュメモリ書換コ
マンド発行時のバスサイクル、特に第二コマンドのバス
サイクルを延長し、１バスサイクル期間内にてコマンド
書込信号ＩＷＥの立ち上がり後にウエイトサイクルを有
するバスタイミングで動作する様に構成したことを特徴
とする。

【０１４６】図１６及び図１７は実施の形態５のフラッ
シュメモリ内蔵マイコンによるブロック消去コマンド実
行時における各信号の信号変化を示すタイミング図であ
る。これらの図では、全バスサイクルが動作クロックＣ
ＬＫの３クロックで動作するように設定されている。

【０１４７】実施の形態５では、フラッシュ書換コマン
ドの第二コマンド発行終了後、同一バスサイクル中にウ
ェイトサイクルＷＴが設けられており、フラッシュメモ
リ制御回路３Ｃ内のホールド信号ＨＯＬＤの生成回路
は、コマンド受付通知信号ＩＰＲＥＢＵＳＹがアクティ
ブかつレディステータス信号ＲＹＩＢＹがビジーの条件
でアクティブになるように設計される。このホールド信
号ＨＯＬＤにより、次のバスサイクルＴ６からの停止を
開始可能である。

【０１４８】書換コマンド終了時、フラッシュメモリ制
御回路３Ｃはレディステータス信号ＲＹＩＢＹが“Ｌ”
→“Ｈ”に変化した時点から１バスサイクル以降にホー
ルド信号ＨＯＬＤを“Ｈ”から“Ｌ”に変化させて無効
にする。ホールド信号ＨＯＬＤを解除すると中断状態に
あったプログラム実行処理が再開される。上記以外の構
成及び動作は実施の形態２と同様である。

【０１４９】このように、実施の形態５によれば、ホー
ルド信号ＨＯＬＤの生成をコマンド受付通知信号ＩＰＲ
ＥＢＵＳＹとレディステータス信号ＲＹＩＢＹのみで行
うことができる。加えて、バスサイクルを他の実施の形
態より動作クロックＣＬＫの１周期分多い３周期に設定
することにより、フラッシュ書換コマンドの第二コマン
ド発行終了後、同一バスサイクル中にウェイトサイクル
ＷＴを設けることができ、確実にバスサイクルＴ６以降
をホールド期間に設定することができる。

【０１５０】

【発明の効果】以上説明したように、この発明における
請求項１記載のマイクロコンピュータのフラッシュメモ
リ制御回路はレディステータス信号が書換動作の実行を
指示するとき、ＣＰＵがフラッシュメモリ部に対するア
クセスに必要な信号の固定を指示するホールド信号をＣ
ＰＵに与えている。

【０１５１】このため、フラッシュメモリ部に書き込ま
れた所定のプログラムをフラッシュメモリ部以外のメモ
リに転送することなく、所定のプログラムをフラッシュ
メモリ部上に置いたまま、ＣＰＵが所定のプログラムを
実行中にフラッシュメモリ部に対する書換動作を複雑な
制御回路等を必要とせずに実行することができる。

【０１５２】請求項２記載のマイクロコンピュータは先
行ホールド信号をホールド信号に先がけて活性状態にす
ることにより、フラッシュメモリ部が書換コマンドの受
信終了時に確実にホールド信号を活性状態にすることが
できる。

【０１５３】請求項３記載のマイクロコンピュータのフ
ラッシュメモリ制御回路は制御レジスタをセット状態に
設定するといった比較的簡単な動作により先行ホールド
信号を活性状態に設定することができる。

【０１５４】請求項４記載のマイクロコンピュータは、
第１の部分コマンドと第２の部分コマンドとの間に制御
レジスタをセット状態にするレジスタ書込み命令を所定
のプログラムに記述することにより、書換コマンドの受
信開始後、書換コマンドの受信終了前に先行ホールド信
号を確実に活性状態に設定することができる。

【０１５５】請求項５記載のマイクロコンピュータは、
書換コマンド受付通知信号をホールド信号に先がけて活
性状態にすることにより、書換コマンドの受信終了時に
確実にホールド信号を活性状態にすることができる。

【０１５６】請求項６記載のマイクロコンピュータは、
書換コマンドの第２の部分コマンドの発行開始時より、
ホールド信号を活性状態にすることにより、書換信号の
受信終了時である第２の部分コマンドの発行終了時より
先立ってホールド信号を活性状態にすることができる。

【０１５７】請求項７記載のマイクロコンピュータのＣ
ＰＵは書換コマンド受付通知信号に基づくフラッシュメ
モリ部の制御が行える。

【０１５８】請求項８記載のマイクロコンピュータは、
フラッシュメモリ部から書換コマンド受付通知信号を書
換コマンド種別毎に設けられた複数の書換コマンド受付
通知信号としてフラッシュメモリ制御回路に出力し、そ
れらの情報をＣＰＵがフラッシュメモリ制御回路から参
照可能に構成しているため、ＣＰＵ側から発行した書換
コマンドと実際にフラッシュメモリ部が受け付けた書換
コマンドとの種別が一致しているか否かをＣＰＵがチェ
ックすることができ、その結果、フラッシュメモリ向け
コマンドが正常に受付けられたか検出することができ
る。

【０１５９】請求項９記載のマイクロコンピュータは、
バスホールド信号の生成を書換コマンド受付通知信号と
レディーステータス信号のみで確実に行うことができ
る。

【０１６０】請求項１０記載のマイクロコンピュータの
フラッシュメモリ部は、リードモード信号により書換動
作実行後に速やかに読み出し可能状態となる。

【０１６１】請求項１１記載のフラッシュメモリ部は、
書換動作実行外のレディ期間は常にフラッシュメモリ部
の内容を読出し可能状態となる。

【０１６２】請求項１２記載のマイクロコンピュータ
は、リードモード信号の出力の有効／無効を設定可能で
あるため、状況に応じたリードモード信号の利用が可能
である。

【０１６３】請求項１３記載のマイクロコンピュータ
は、複数種の書換コマンドの実行中に固定を指示する上
記ホールド信号をＣＰＵに出力することができる。

【０１６４】請求項１４記載のマイクロコンピュータの
所定のプログラムは、書換コマンドの直後にアドレス分
岐命令が記述されているため、書換コマンド後のＣＰＵ
のパイプライン処理に支障を来すことはない。

【０１６５】請求項１５記載のマイクロコンピュータの
所定のプログラムは書換コマンドの直後にパイプライン
クリア命令が記述されているため、書換コマンド後のＣ
ＰＵのパイプライン処理に支障を来すことはない。

【０１６６】請求項１６記載のマイクロコンピュータの
所定のプログラムは書換コマンドの直前にフラッシュメ
モリ部とのアクセスに関与しない複数バスサイクルを必
要とするダミー命令が記述されているため、パイプライ
ン処理を実現するための命令キューの有効利用が可能と
なる。

【０１６７】請求項１７記載のマイクロコンピュータ
は、フラッシュメモリ部の書換動作の完了を検出可能な
ポーリングプログラムの搭載が可能な必要最小限の容量
の第２のメモリを設けるだけで、フラッシュメモリ部に
対する書換動作を支障なく実行することができる。

【０１６８】請求項１８記載のマイクロコンピュータの
フラッシュメモリ制御回路は、書換コマンドの第２の部
分コマンド発行直後にレディーステータス信号をラッチ
した信号をＣＰＵが参照可能に格納することにより、コ
マンド発行エラー検出に利用可能である。

【０１６９】請求項１９記載のマイクロコンピュータ
は、書換コマンドに対応する書換コマンド受付通知信号
とフラッシュメモリ制御回路がラッチした信号とを、Ｃ
ＰＵが第１，第２の部分コマンド発行後にそれぞれ読み
込むことにより、コマンド発行エラーの有無を検出する
ことが可能であり、プログラム動作信頼性を向上させる
ことができる。

【図面の簡単な説明】

【図１】 この発明の実施の形態１であるフラッシュメ
モリ内蔵マイコンの基本的な構成を示すブロック図であ
る。

【図２】 図１のフラッシュメモリモジュールの基本構
成を示すブロック図である。

【図３】 フラッシュメモリモジュールにおけるメモリ
のアドレスマップの一例を示す説明図である。

【図４】 フラッシュメモリモジュールにおけるユーザ
コマンドの一覧を表形式で示す説明図である。

【図５】 コマンド発行の基本タイミングを示すタイミ
ング図である。

【図６】 実施の形態１のフラッシュメモリ内蔵マイコ
ンによるブロック消去コマンド実行時における各信号の
信号変化を示すタイミング図（その１）である。

【図７】 実施の形態１のフラッシュメモリ内蔵マイコ
ンによるブロック消去コマンド実行時における各信号の
信号変化を示すタイミング図（その２）である。

【図８】 この発明の実施の形態２であるフラッシュメ
モリ内蔵マイコンの基本的な構成を示すブロック図であ
る。

【図９】 実施の形態２のフラッシュメモリ内蔵マイコ
ンによるブロック消去コマンド実行時における各信号の
信号変化を示すタイミング図（その１）である。

【図１０】 実施の形態２のフラッシュメモリ内蔵マイ
コンによるブロック消去コマンド実行時における各信号
の信号変化を示すタイミング図（その２）である。

【図１１】 この発明の実施の形態３であるフラッシュ
メモリ内蔵マイコンの基本的な構成を示すブロック図で
ある。

【図１２】 実施の形態３のフラッシュメモリ内蔵マイ
コンによるブロック消去コマンド実行時における各信号
の信号変化を示すタイミング図（その１）である。

【図１３】 実施の形態３のフラッシュメモリ内蔵マイ
コンによるブロック消去コマンド実行時における各信号
の信号変化を示すタイミング図（その２）である。

【図１４】 この発明の実施の形態４であるフラッシュ
メモリ内蔵マイコンの基本的な構成を示すブロック図で
ある。

【図１５】 この発明の実施の形態５であるフラッシュ
メモリ内蔵マイコンの基本的な構成を示すブロック図で
ある。

【図１６】 実施の形態５のフラッシュメモリ内蔵マイ
コンによるブロック消去コマンド実行時における各信号
の信号変化を示すタイミング図（その１）である。

【図１７】 実施の形態５のフラッシュメモリ内蔵マイ
コンによるブロック消去コマンド実行時における各信号
の信号変化を示すタイミング図（その２）である。

【符号の説明】

１ ＣＰＵ、２，２Ａ，２Ｂ フラッシュメモリモジュ
ール、３，３Ａ〜３Ｃフラッシュメモリ制御回路、４
アドレスバス、５ データバス、１１ マイクロシーケ
ンサ、１２ チャージポンプ、１３ メモリデコーダ、
１４ メモリブロック、１５ アドレス／データ／制御
信号入力回路。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 阿部 俊広 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 (72)発明者 杉田 充 東京都千代田区丸の内二丁目２番３号 三 菱電機株式会社内 Ｆターム(参考） 5B060 CC02 5B062 CC01 DD02

Claims (19)

【特許請求の範囲】
1. 【請求項１】 所定の命令を実行するＣＰＵと、 複数のブロックに分割され、複数のブロックのうち少な
   くとも一つのブロックに、他のブロックの書き換えを行
   うための所定のプログラムが書込まれたフラッシュメモ
   リ部と、 前記フラッシュメモリに対する書換動作を制御するフラ
   ッシュメモリ制御回路とを備え、 前記ＣＰＵは前記所定プログラムを実行可能であり、前
   記フラッシュメモリ部は前記書換コマンドに基づき、前
   記所定のプログラム記述領域外での書換動作を実行し、
   前記書換動作の実行中の有無を指示するレディステータ
   ス信号を出力し、 前記フラッシュメモリ制御回路は、 前記レディステータス信号を受け、前記レディステータ
   ス信号が前記書換動作の実行を指示するとき、前記ＣＰ
   Ｕが前記フラッシュメモリ部に対するアクセスに必要な
   信号の固定を指示するホールド信号を前記ＣＰＵに与え
   ることを特徴とする、マイクロコンピュータ。
2. 【請求項２】 請求項１記載のマイクロコンピュータで
   あって、 前記フラッシュメモリ制御回路は、 前記書換コマンドの受信開始後、前記書換コマンドの受
   信終了前に先行ホールド信号を活性状態とし、 前記先行ホールド信号が活性状態でかつ前記書換コマン
   ドの受信終了時に、固定を指示する前記ホールド信号を
   出力する、マイクロコンピュータ。
3. 【請求項３】 請求項２記載のマイクロコンピュータで
   あって、 前記フラッシュメモリ制御回路は、 前記先行ホールド信号の活性／非活性を規定するセット
   ／リセット状態の設定が可能な制御レジスタを有し、 前記書換コマンドの受信開始後に前記制御レジスタをセ
   ット状態にする、マイクロコンピュータ。
4. 【請求項４】 請求項３記載のマイクロコンピュータで
   あって、 前記書換コマンドは第１，第２の順で発行され、両者が
   発行完了された時点から書換動作を開始する第１及び第
   ２の部分コマンドを含み、 前記所定のプログラムは前記第１の部分コマンドと第２
   の部分コマンドとの間に前記制御レジスタをセット状態
   にするレジスタ書込み命令が記述されたプログラムを含
   み、 前記フラッシュメモリ制御回路は前記第２の部分コマン
   ド発行開始時に前記制御レジスタの設定内容に応じて前
   記ＣＰＵに前記ホールド信号を出力開始する、マイクロ
   コンピュータ。
5. 【請求項５】 請求項１記載マイクロコンピュータであ
   って、 前記フラッシュメモリ部は前記書換コマンドの受信開始
   時に書換コマンド受付通知信号を活性状態にし、 前記フラッシュメモリ制御回路は、 前記書換コマンド受付通知信号が活性状態でかつ前記フ
   ラッシュメモリ部が前記書換コマンドの受信終了時に、
   固定を指示する前記ホールド信号を出力する、マイクロ
   コンピュータ。
6. 【請求項６】 請求項５記載のマイクロコンピュータで
   あって、 前記書換コマンドは第１，第２の順で発行される第１及
   び第２の部分コマンドを含み、 前記フラッシュメモリ制御回路は、前記第２の部分コマ
   ンド発行開始時に、前記書換コマンド受付通知信号の値
   に応じて、前記ＣＰＵの前記ホールド信号を出力開始す
   る、マイクロコンピュータ。
7. 【請求項７】 請求項５あるいは請求項６記載のマイク
   ロコンピュータであって、 前記書換コマンド受付通知信号を前記ＣＰＵから参照可
   能な信号として備えることを特徴とした、マイクロコン
   ピュータ。
8. 【請求項８】 請求項５記載のマイクロコンピュータで
   あって、 前記フラッシュメモリ部は、 前記書換コマンド受付通知信号を、前記書換コマンド種
   別毎に設けられた複数の書換コマンド受付通知信号とし
   て前記フラッシュメモリ制御回路に出力し、 前記フラッシュメモリ制御回路は、前記複数の書換コマ
   ンド受付通知信号の値を前記ＣＰＵが参照可能に格納す
   る、マイクロコンピュータ。
9. 【請求項９】 請求項５記載のマイクロコンピュータで
   あって、 周辺機能ブロックへの命令発行１バスサイクル期間にお
   いて、 前記フラッシュメモリ部への書換コマンド発行時には、 前記フラッシュメモリ部への書換コマンド発行完了後に
   ウェイトサイクルを含む動作タイミングモードを備え
   た、マイクロコンピュータ。
10. 【請求項１０】 請求項１記載のマイクロコンピュータ
    であって、 前記フラッシュメモリ制御回路は、前記レディステータ
    ス信号に基づき、前記フラッシュメモリ部の書換動作の
    実行後、速やかに活性状態のリードモード信号を出力
    し、 前記フラッシュメモリ部は、前記リードモード信号を受
    け、前記書換動作実行期間外の期間に前記リードモード
    信号が活性状態のとき読出し可能になる、マイクロコン
    ピュータ。
11. 【請求項１１】 請求項１記載のマイクロコンピュータ
    であって、 前記フラッシュメモリ制御回路は、常に活性状態のリー
    ドモード信号を出力し、 前記フラッシュメモリ部は、前記リードモード信号を受
    け、前記書換動作実行期間外のレディ期間に前記リード
    モード信号が活性状態のとき読出し可能になる、マイク
    ロコンピュータ。
12. 【請求項１２】 請求項１０あるいは請求項１１記載の
    マイクロコンピュータであって、 前記フラッシュメモリ制御回路は、前記リードモード信
    号の有効／無効を設定可能である、マイクロコンピュー
    タ。
13. 【請求項１３】 請求項１ないし請求項１２のうち、い
    ずれか１項に記載のマイクロコンピュータであって、 前記書換コマンドは複数種の書換コマンドを含み、 前記書換コマンド受付通知信号は前記複数種の書換コマ
    ンドに対応する受付通知信号の論理和で生成される信号
    を含む、マイクロコンピュータ。
14. 【請求項１４】 請求項１ないし請求項１３のうち、い
    ずれか１項に記載のマイクロコンピュータであって、 前記ＣＰＵは命令のパイプライン処理が可能なＣＰＵを
    含み、 前記所定のプログラムは前記書換コマンドの直後にアド
    レス分岐命令が記述されているプログラムを含む、マイ
    クロコンピュータ。
15. 【請求項１５】 請求項１ないし請求項１３のうち、い
    ずれか１項に記載のマイクロコンピュータであって、 前記ＣＰＵは命令のパイプライン処理が可能なＣＰＵを
    含み、 前記所定のプログラムは前記書換コマンドの直後に前記
    パイプラインのクリアを指示するパイプラインクリアが
    記述されているプログラムを含む、マイクロコンピュー
    タ。
16. 【請求項１６】 請求項１ないし請求項１５のうち、い
    ずれか１項に記載のマイクロコンピュータであって、 前記所定のプログラムは前記書換コマンドの直前に前記
    フラッシュメモリ部とのアクセスに関与しない複数バス
    サイクルを必要とするダミー命令が記述されているプロ
    グラムを含む、マイクロコンピュータ。
17. 【請求項１７】 所定の命令を実行するＣＰＵと、 複数のブロックに分割され、複数のブロックのうち少な
    くとも一つのブロックに、前記書換コマンド及び別メモ
    リ所定アドレスへのジャンプ命令が連続して記述された
    所定のプログラムが書込まれたフラッシュメモリ部と、 前記フラッシュメモリ部とは独立して設けられ、前記フ
    ラッシュメモリ部の書換動作の完了を検出可能なポーリ
    ングプログラムが記述された第２のメモリ部とを備え、
    前記ポーリングプログラムは前記フラッシュメモリ部の
    書換動作の完了を検出後に前記フラッシュメモリ部の前
    記所定のプログラム上の所定アドレスにジャンプする命
    令が記述されているプログラムを含み、前記別メモリ所
    定アドレスジャンプ命令は前記ポーリングプログラムの
    スタートアドレスへのジャンプ命令を含み、 前記ＣＰＵは前記所定プログラム及び前記ポーリングプ
    ログラムを実行可能であり、前記フラッシュメモリ部は
    前記書換コマンドに基づき前記所定のプログラム記述領
    域外での書換動作を実行する、マイクロコンピュータ。
18. 【請求項１８】 請求項７記載のマイクロコンピュータ
    であって、 前記書換コマンドは、第１，第２の順で発行される第１
    及び第２の部分コマンドを含み、 前記フラッシュメモリ制御回路は、 前記第２の部分コマンド発行直後に前記レディーステー
    タス信号をラッチした信号を生成し、該ラッチした信号
    を前記ＣＰＵから参照可能に格納する、マイクロコンピ
    ュータ。
19. 【請求項１９】 請求項１８記載のマイクロコンピュー
    タであって、 前記フラッシュメモリ制御回路は、 前記第１の部分コマンド発行後に、前記書換コマンド受
    付通知信号を前記ＣＰＵが参照することによりコマンド
    受付確認を行い、かつ、 前記第２の部分コマンド発行直後に、前記ラッチした信
    号を前記ＣＰＵが参照することによりコマンド受付確認
    を行うことを特徴とする、マイクロコンピュータ。