JP2013109824A - 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 - Google Patents
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Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 422
- 230000015654 memory Effects 0.000 claims abstract description 368
- 238000007667 floating Methods 0.000 claims abstract description 330
- 239000000758 substrate Substances 0.000 claims abstract description 71
- 239000002784 hot electron Substances 0.000 claims abstract description 31
- 238000012546 transfer Methods 0.000 claims description 88
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 48
- 229920005591 polysilicon Polymers 0.000 claims description 48
- 238000009825 accumulation Methods 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 4
- 239000010410 layer Substances 0.000 description 41
- 238000000034 method Methods 0.000 description 25
- 239000002356 single layer Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 13
- 238000009792 diffusion process Methods 0.000 description 10
- 230000005684 electric field Effects 0.000 description 10
- 238000007796 conventional method Methods 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 7
- 101100191136 Arabidopsis thaliana PCMP-A2 gene Proteins 0.000 description 6
- 101100048260 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) UBX2 gene Proteins 0.000 description 6
- 230000008878 coupling Effects 0.000 description 5
- 238000010168 coupling process Methods 0.000 description 5
- 238000005859 coupling reaction Methods 0.000 description 5
- 230000002542 deteriorative effect Effects 0.000 description 5
- 238000002347 injection Methods 0.000 description 5
- 239000007924 injection Substances 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- 230000003213 activating effect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 4
- 239000011159 matrix material Substances 0.000 description 4
- 230000007935 neutral effect Effects 0.000 description 4
- 230000015556 catabolic process Effects 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 230000002040 relaxant effect Effects 0.000 description 3
- 230000005669 field effect Effects 0.000 description 2
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 101100421142 Mus musculus Selenon gene Proteins 0.000 description 1
- 108090000699 N-Type Calcium Channels Proteins 0.000 description 1
- 102000004129 N-Type Calcium Channels Human genes 0.000 description 1
- 108010075750 P-Type Calcium Channels Proteins 0.000 description 1
- 101100422768 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) SUL2 gene Proteins 0.000 description 1
- 101150103877 Selenom gene Proteins 0.000 description 1
- 238000004458 analytical method Methods 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000002441 reversible effect Effects 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
Images
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
- G11C16/14—Circuits for erasing electrically, e.g. erase voltage switching circuits
- G11C16/16—Circuits for erasing electrically, e.g. erase voltage switching circuits for erasing blocks, e.g. arrays, words, groups
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Abstract
【解決手段】フローティングゲートへの電荷の蓄積時に、フローティングゲートとドレイン(またはソース)間に電圧を印加し、バンド・バンド間によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入する。また、フローティングゲートの電荷の消去時には、フローティングゲートとドレイン(またはソース)間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、該ホットホールにより蓄積された電荷を消去する。また、フローティングゲートの電荷の消去時には、メモリセルのコントロールゲートとソース間の閾値が所望の値になるように制御しながら、電荷を消去する。
【選択図】図3A
Description
本願は、2007年12月05日に日本に出願された特願2007−315113号、および2007年12月25日に日本に出願された特願2007−331380号に基づき優先権を主張し、その内容をここに援用する。
特許文献1の従来技術には、NOR型フラッシュメモリの全体システム例が示されている。メモリセルの構成は、1トランジスタがNOR型に接続されて、非常に高密度に配置できるが、閾値が負になると不良になるため、一旦消去した後、負になったセルにポスト消去(浅い書き込み)を行い、メモリセルの閾値を正側に制御する必要があり、メモリセルの閾値制御が複雑になる。特許文献2の従来技術には、主にNAND型フラッシュメモリを例に、特にメモリセルの閾値を制御する複雑な電源システムの例を示している。また、特許文献3の従来技術には、NOR型フラッシュメモリを例に、同じくメモリセルの閾値を制御するための複雑な電源システムの例を示している。
また、本発明の別の目的は、不揮発性半導体メモリ装置を構成する不揮発性半導体メモリ素子(メモリセル)のフローティングゲートへの電荷の蓄積と消去を容易に行え、またフローティングゲートに蓄積された電荷を消去する場合にメモリセルの閾値を容易に制御でき、また、1層ポリシリコンのフローティングゲートを用いて製造することができる、不揮発性半導体メモリ素子、およびこの不揮発性半導体メモリ素子を備える不揮発性半導体メモリ装置を提供することにある。
この場合、フローティングゲートタイプの1トランジスタ(FET(Field effect transistor))構成の不揮発性半導体メモリ素子(メモリセル)において、フローティング
ゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減させる効果を奏する。
この場合、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、フローティングゲートタイプの1トランジスタ(FET)構成の不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内の各メモリセルにおいて、コントロールゲートにバイアス電圧を印加するだけで、メモリセルのコントロールゲートとソース間の閾値を正側であるように制御しながら、フローティングゲートの電荷を消去することができる。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子(メモリセル)に対しては、フローティングゲート内の電荷の消去時に正の閾値を与えるための第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、ホットホールの発生を抑止するための第2のバイアス電圧コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
この場合、フローティングゲートに蓄積された電荷を消去しようとする不揮発性半導体メモリ素子(メモリセル)に対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。このように、第1のバイアス電圧より前記第2のバイアス電圧のほうを高くする。
これにより、各メモリセルのコントロールゲートに印加する電圧の高低を選択することで、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを選択することができる。
この場合、標準CMOSプロセスで構成されるFET上に1層ポリシリコンのフローティングゲートを備えるフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、1層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、1層ポリシリコンのフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、2層ポリシリコンゲート構造の不揮発性半導体メモリ装置において、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、ホットホールによる電荷の消去方法では、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。
これにより、2層ポリシリコンゲート構造のメモリセルにおいて、従来のトンネル電流によるフローティングゲートの電荷の消去方法とは異なり、コントロールゲートにバイアス電圧を印加することで、メモリセルのコントロールゲートとソース間の閾値を正側であるようにしながら、フローティングゲートの電荷を消去することができる。また、コントロールゲートの電圧を制御するだけで閾値を制御できるため、複雑な制御を必要としない。また、制御回路による複雑な制御が必要ないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、2層ポリシリコンゲート構造のフローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を備える不揮発性半導体メモリ装置において、メモリセル内のフローティングゲートに蓄積された電荷を消去しようとするメモリセルに対しては、コントロールゲートに第1のバイアス電圧(例えば、1v)を印加する。また、フローティングゲートに蓄積された電荷を消去しないメモリセルに対しては、コントロールゲートに第2のバイアス電圧(例えば、4v)を印加する。
これにより、2層ポリシリコンゲート構造のメモリセルにおいて、各メモリセルのドレインまたはソースに共通の電圧(例えば、7v)を印加した場合に、ホットホールを発生させて電荷を消去するメモリセルと、ホットホールを発生させないで電荷を消去しないメモリセルとを、コントロールゲートに印加するバイアス電圧により選択することができる。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは共通接続されると共に、前記共通接続されたソース線が前記ソースに所望の電圧を印加するソース制御回路に接続されるように構成する。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
この場合、ドレイン側からメモリセル内のフローティングゲートの電荷を消去できる。この場合一括消去モードにおいては、ワード線の全てに対し前記メモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てに対しホットホールを発生に必要な正のバイアス電圧B(例えば、7v)を印加し、共通接続されたソースをオープンにする。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てに対しホットホールを発生に必要なバイアス電圧B(例えば、7v)を印加し、メモリセルの共通接続されたソースをオープンにする。また、ビット消去モードにおいては、ワード線で選択されたメモリセル内に正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線で選択されたメモリセルにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加し、他のデータ線をオープンにし、共通接続されたソースをオープンにする。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去、およびビット消去をドレイン側から行うことができる。
この場合、ソース側からメモリセル内のフローティングゲートの電荷を消去できる。この場合、一括消去モードにおいては、ワード線の全てに対しメモリセル内に正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。また、ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、共通接続されたソースにホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。
これにより、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、メモリセの一括消去、ページ消去をソース側から行うことができる。このため、ドレイン側の酸化膜を劣化させる可能性がなくなる。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
これにより、2層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、ワード線、データ線、および共通接続されたソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートに蓄積された電荷の消去時に、例えば、フローティングゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する。また、フローティングゲートに蓄積された電荷をホットホールにより消去する際に、コントロールゲートにバイアス電圧を印加することで、コントロールゲートとソースとの間で正の閾値を持つよう制御する。そして、さらに、メモリセルのコントロールゲートが対応するワード線に接続され、ドレインが対応するデータ線に接続され、ソースは対応するソース線に接続される。
これにより、ワード線、データ線、およびソース線に所望のバイアス電圧を印加することにより、所望のメモリセルを選択して、フローティングゲートに蓄積された電荷を消去することができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
この場合、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行う。この場合に、一括消去モードにおいては、ワード線の全てに対しメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールを発生に必要なバイアス電圧B(例えば、7v)を印加する。ページ消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、ソース線の全てに対しホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加する。また、ビット消去モードにおいては、ワード線で選択されたメモリセルに正の閾値を与えるためのバイアス電圧A(例えば、1v)を印加し、他のワード線に対してホットホールの発生を抑止するためのバイアス電圧D(例えば、4v)を印加し、データ線の全てをオープンにし、所望のソース線に対しホットホールの発生に必要なバイアス電圧B(例えば、7v)を印加し、他のソース線をオープンにする。
これにより、メモリセル内の電荷の消去モードにおいて、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
これにより、1層ポリシリコンのフローティングゲートタイプのメモリセルを備える不揮発性半導体メモリ装置において、メモリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
これにより、2層ポリシリコンゲート構造のメモリセルを備える不揮発性半導体メモリ装置において、モリセル内の電荷を消去する場合に、一括消去、ページ消去、およびビット消去をソース側から行うことができる。特に、ソース側からフローティングゲートの電荷を消去できるので、ドレイン側の酸化膜を劣化させる可能性がなくなる。
この場合、フローティングゲートタイプのトランジスタ(FET(Field effect trans
istor))で構成される不揮発性半導体メモリ素子(メモリセル)において、フローティ
ングゲートへの電荷の蓄積時に、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを半導体基板中に発生させ、前記ホットエレクトロンによりフローティングゲートに電荷を注入する。また、フローティングゲートに蓄積された電荷の消去時には、例えば、フローティングゲートとドレイン間に電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。このように、本発明においては、フローティングゲートへの電荷の注入および電荷の消去を、同じバンド・バンド間制御方式で行なう。また、フローティングゲートの電荷の消去時には、従来のトンネル電流によるフローティングゲートの電荷の消去方法と異なり、メモリセルのコントロールゲートとソース間の閾値を所望の値になるように制御しながら、フローティングゲートの電荷を消去する。
これにより、フローティングゲートへの電荷の蓄積および消去を、ドレイン(またはソース)とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、標準CMOSプロセスより製造することができる。さらに、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
上記構成からなる本発明の不揮発性半導体メモリ素子では、フローティングゲートへの電荷の蓄積時に、例えば、ソースをオープンにし前記コントロールゲートに第1の低電圧(3v)を印加しドレインに第1の高電圧(9v)を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを半導体基板中に発生させ、フローティングゲートに電荷を注入して蓄積する。また、フローティングゲートに蓄積された電荷の消去時に、例えば、ソースをオープンにしコントロールゲートに第2の低電圧(−1〜0v)を印加しドレインに第2の高電圧(7v)を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、コントロールゲートとドレイン(またはソース)とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
この場合、フローティングゲートに蓄積された電荷の消去時にコントロールゲートに負の電圧を印加するようにしたので、これにより、コントロールゲートとソース間の閾値が負の値になるように制御できる。すなわち、本発明の不揮発性半導体メモリ素子においては、コントロールゲートに印加する電圧を制御することにより、閾値を正側にも負側にも制御でき、メモリセルに書き込むデータを明確に区別できる。
これにより、1層ポリシリコン構造のフローティングゲートを有する不揮発性半導体メモリ素子において、コントロールゲートとドレイン(またはソース)とに印加する電圧を制御するだけで、フローティングゲートへの電荷の注入、および蓄積された電荷の消去を容易に行うことができる。また、フローティングゲートへの電荷の消去時に、コントロールゲートとソース間の閾値を所望の値になるように制御できる。
この場合、フローティングゲートタイプの不揮発性半導体メモリ素子(メモリセル)を複数配列した不揮発性半導体メモリ装置において、各メモリセルでは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。
これにより、不揮発性半導体メモリ装置内のメモリセルにおいて、フローティングゲートへの電荷の蓄積および消去を、ドレイン(またはソース)とコントロールゲート間に印加する電圧を制御することで行なうことができ、複雑な制御回路を必要としない。また、複雑な制御回路を必要としないため、本発明によるEEPROMなどの不揮発性メモリと、標準ロジックとを1チップの中に同時に埋め込む場合においても、歩留まりの低下を低減し、製品の価格(コスト)を低減する効果を奏する。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースは共通接続され、また、ドレインはそれぞれトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子(メモリセル)を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するSRAMを備えており、例えば、回路電源の立ち上がり時等に、第1および第2の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、SRAM内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、SRAMを不揮発性半導体メモリ装置として使用できるようになる。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれのトランスファーゲートに接続されている。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加すると共に、トランスファーゲートをオンにしてメモリセルのデータを読み出す。
これにより、本発明の不揮発性半導体メモリ素子(メモリセル)を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。この場合に、2つのメモリセルのソース線が独立しているので、各メモリセルアへのデータの書込み(フローティングゲートへの電荷の注入)時と、消去(フローティングゲートの電荷の消去)時において、各メモリセルに対して異なるソース電圧を印加できるようになる。
体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持してもよい。
この場合、フリップフロップ回路により信号を保持するSRAMを備えており、例えば、回路電源の立ち上がり時等に、第1および第2の不揮発性半導体メモリ素子からの出力信号をフリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する。
これにより、SRAM内に本発明の不揮発性半導体メモリ素子を容易に組み込むことができる。このため、SRAMを不揮発性半導体メモリ装置として使用できるようになる。
この場合、SRAM中のフリップフロップ回路への電源供給を電源スイッチ用トランジスタを介して行なう。これにより、所望のタイミングで記憶部に保持されたデータをSRAMに転送できるようになる。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部においては、2つのメモリセルのドレインのそれぞれにトランスファーゲートが接続され、また、各記憶部中の2つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応するコントロールゲート線を活性化することにより、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部を複数配列した不揮発性半導体メモリ装置を構成することができる。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして備え、このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、前記ホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、2つのメモリセルのソースはそれぞれ独立したソース線に接続され、また、ドレインはそれぞれ独立したデータ線に接続される。そして、メモリセルのデータを読み出す際には、各メモリセルのコントロールゲートに所定のゲート電圧を印加する。
これにより、本発明の不揮発性半導体メモリ素子を2つ用いてメモリを構成し、メモリに保持されたデータの正論理信号とそのデータの反転論理信号とを独立に出力できる。
この場合、2つの不揮発性半導体メモリ素子をメモリセルとして含む記憶部を複数個配列する。このメモリセルは、フローティングゲートへの電荷の蓄積時に、コントロールゲートとソース間に電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを発生させ、このホットエレクトロンをフローティングゲートに注入して蓄積する。また、電荷の消去時には、コントロールゲートとソース間に電圧を印加し、バンド・バンド間によるホットホールを発生させ、このホットホールによりフローティングゲートに蓄積された電荷を消去する。そして、各記憶部において、2つのメモリセルのソースは、それぞれ独立のソース線に共通接続される。そして、各記憶部中の第1のメモリセルのドレインはトランスファーゲート部の第1のトランスファーゲートに共通接続され、第2のメモリセルのドレインはトランスファーゲート部の第2のトランスファーゲートに共通接続される。そして、複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のメモリセルのコントロールゲートを活性化すると共に、トランスファーゲート部の第1および第2のトランスファーゲートをオンにし、メモリセルからの出力信号をセンスアンプ中のラッチ回路に転送する。
これにより、本発明の不揮発性半導体メモリ素子を使用した記憶部によりメモリセルアレイを構成することができる。
これに対して、本発明においては、メモリセルのフローティングゲート内の電荷をホットホールにより消去するため、コントロールゲートの電圧を制御するだけでよく、複雑な制御回路を必要としない。
また、本発明の別の態様においては、メモリセルのフローティングゲートへの電荷の注入をホットエレクトロンにより行い、また、電荷の消去をホットホールにより行なうため、ドレイン(またはソース)の電圧と、コントロールゲートの電圧とを制御するだけでよく、複雑な制御回路を必要としない。また、コントロールゲートの電圧を制御することにより、閾値を正側、または負側に設定することができる。また、1層ポリシリコンのフローティングゲートを用いて標準CMOSプロセスで製造することができる。
図1A〜図1Dは、本発明の第1の実施の形態に係る不揮発性半導体メモリ素子の構成を示す図であり、フローティングゲートタイプのEEPROMの構成を示す図である。
ティングゲートとなるポリシリコンゲート、4はトランジスタのドレインとなるn+型の拡散層、5はソースとなるn+型の拡散層、6はトランジスタのゲート部、7はメタル配線層と拡散層をつなぐコンタクト、8はドレインにつながるメタル配線、9はソースに繋がるメタル配線、10はフローティングゲートのキャパシタとなるゲート部、11はコントロールゲートとなるメタル配線、12はn+拡散層とメタル配線11を繋げるコンタクト、13は素子分離用のフィールド酸化膜である。
FGからドレインDへ電子が放出される。さらに電圧を上げると、ジャンクションブレークダウンが起こり、大電流が基板に流れる。このブレークダウン電圧をVBDとする。
ル現象の解析、P206〜215」を参照。
ルゲート電圧Vgとドレイン電流Idの特性(Vg−Id特性)を示す図である。図4に示すように、このセルは消去し過ぎる(過消去)と、閾値が負になってしまうので、その限界点をErase(Limit)とする。また、過消去により閾値が負になった場合の特性をErase(
Over)に示す。
消去時間と閾値を示す。トンネル電流による消去特性は電界に依存するので、消去特性は時間tを対数で表現したLog(t)に対しほぼ直線になる。この場合は、消去時間が長すぎると過消去(オーバイレース)になってしまうので、時間の制御が非常に困難である。
フローティングゲートの状態が初期状態(中性状態)とすると、この系のトータルチャージはゼロということから、(VCG−VFG)*C(FC)+(Vsub−VFG)*C(FB)+(VD−VFG)*C(FD)+(VS−VFG)*C(FS)=0。C(FC)+C(FB)+C(FD)+C(FS)=CT(トータル)とすると、VFG=VCG*C(FC)/CT+Vsub*C(FB)/CT+VD*C(FD)/CT+VS*C(FS)/CTここで、C(FD)=C(FS)≒0、Vsub=VS=0 とすると、VFG=VCG*C(FG)/{C(FC)+C(FB)}ここで、C(FG)/{C(FC)+C(FB)}=α(カップリング比)とすると、VFG=αVCG となる。通常、α≒0.6に設定する。
以上、本発明の第1の実施の形態として不揮発性半導体メモリ素子(メモリセル)の例について説明したが、次に、本発明の第2の実施の形態として、このメモリセルをマトリックスアレイに組み込んだ場合の不揮発性半導体メモリ装置の実施の形態について説明する。
図10に示すように、メモリセルM11〜Mmnがマトリックス上に配列されてメモリセルアレイを形成する。これらのメモリセルM11〜Mmnは、本発明によるフローティングゲートタイプの不揮発性半導体メモリ素子である。
このトランジスタ201とトランジスタ202の接続点がソース線Sourceに接続される。このソース制御回路200では、読み出し時と書き込み時にトランジスタ201によりソース線Sourceを0vにする。また、消去時にトランジスタ202によりソース線Sourceを所望のバイアス電圧Vbにバイアスする。
一括消去モードでは、ワード線WL1,WL2〜mに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。データ線D1,D2〜nに対し、ホットホールを発生に必要なバイアス電圧として、7vを印加する。また、共通接続されたソース線Sourceをオープンにするにするか、メモリセルをオフさせるための適当なバイアス電圧として例えば2vを印加する。この状態では全メモリセルが同時に消去される。
一括消去モードの場合は、データ線WL1〜WLmに対し、メモリセル内の電荷の消去時に正の閾値を与えるためのバイアス電圧として、1vを印加する。データ線D1〜Dnをオープンにするか、あるいはメモリセルをオフにするためのバイアス電圧として、2vを印加する。また、共通接続されたソース線Sourceに対し、ホットホールを発生に必要なバイアス電圧として、7v印加する。これにより、全てのメモリセルにおいて、蓄積された電荷が消去される。
また、他のメリットとしては、ソース側のみに高電圧が印加されるので、ドレイン側の回路(図示しない列デコーダ等)は、低電圧用のトランジスタで構成できるので、回路特性向上、レイアウト面積削減が期待できる。
図12Aは、本発明の第3の実施の形態に係る不揮発性半導体メモリ装置の構成を示す図である。図12Aは、ソース線をドレイン線と並行に設けたメモリセルアレイの例を示している。図12Aに示すメモリセルアレイが、図10に示すメモリセルアレイと構成上異なるのは、ソース線S1〜Sn1をドレイン線D1〜Dnと並行に独立して設けた点であり、他の構成は同様である。
次に、本発明の第4の実施の形態に係る不揮発性半導体メモリ素子として、第1の実施の形態に係る不揮発性半導体メモリ素子において、消去時のコントロールゲートの電位が負になる場合について説明する。第1の実施の形態に係る不揮発性半導体メモリ素子と重複する説明は割愛する。
図13は、本発明の不揮発性半導体メモリ素子に採用されるプロセス構造を示す図である。図13に示すように、P型基板(Psub)上に、不揮発性素子を構成するwell構造(図面右側)と、制御用の回路を構成する高電圧系のトランジスタを構成するwell構造(図面左側)を採用する。
etal-Oxide-Semiconductor)を作るためのP−well(PW)と不揮発性PMOS素子
NV−PMOSを作るためのN−well(NW)を構成する。
図14Bを参照して、書き込みは、トランスファーゲートとなるトランジスタ201、203のゲート信号TRFを0v、ゲート信号CGL(左側セル)を3v、ゲート信号CGR(右側セル)を0〜−2v、ソースSに7vを印加する。左側メモリセル202は電界が緩和され、消去されず、右側メモリセル204は消去される。この状態を書き込みと定義する。
ており、面積的にも微小なメモリが実現できる。
図16Bと、図15Bとの違いは、セルデータ転送の状態である。図16Bの例では、セルデータ転送時、電源Vccは既に立ち上がっている。このとき、ゲート信号TRFをVccにして、ゲート信号SETをVccから徐々に0vにスイッチさせると、電源を立ち上げるのと同様の状態になり、SRAM100のフリップフロップがセルの状態に対応して設定される。
“0”を読み出す場合、トランスファーゲートのゲート信号SEL1をH(High)として501、503をオンさせ、ゲート信号CG1、CG1Bを0v或いは1v程度に設定する。ソースS、SBは0vとする。502の閾値は高く、オフしており、504の閾値は低くオンしているので、信号線Dは“1”に、信号線DBは“0”になる。ここで、センスアンプ400を活性化するためにゲート信号SENをHにすると、信号線D、DBのレベルをセンスアンプ400が感知して増幅し、信号線SO、SOBのレベルが“0”及び“1”に確定する。この信号を、メインアンプ300で増幅して出力OUTを出力する。“1”読み出しの場合は、データが逆であること以外は、動作は同様である。
Claims (13)
- 半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子であって、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ドレインに第1の高電圧を印加するか、または、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ドレインに第2の高電圧を印加するか、または、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去する不揮発性半導体メモリ素子。 - 前記第1の高電圧のほうが第2の高電圧より高く、前記第1の低電圧のほうが第2の低電圧より高い(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)請求項1に記載の不揮発性半導体メモリ素子。
- 前記第2の低電圧は負であり、前記フローティングゲートに蓄積された電荷を消去する際に、前記コントロールゲートに負の電圧を印加することにより、前記コントロールゲートとソースとの間で負の閾値を持つように制御する請求項1または請求項2に記載の不揮発性半導体メモリ素子。
- 前記不揮発性半導体メモリ素子は1層ポリシリコン構造のフローティングゲートを有する請求項1または請求項2に記載の不揮発性半導体メモリ素子。
- 半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子を、複数配列して構成される不揮発性半導体メモリ装置であって、
前記不揮発性半導体メモリ素子は、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
さらに、前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートとソースとの間で所定の閾値を持つように、前記コントロールゲートに所定の値の前記第2の低電圧を印加する不揮発性半導体メモリ装置。 - 第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記第1の不揮発性半導体メモリ素子のソースと第2の不揮発性半導体メモリ素子のソースとが共通接続され、
前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、
前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、
前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持するように構成される請求項6に記載の不揮発性半導体メモリ装置。 - 第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
前記第1の不揮発性半導体メモリ素子のソースは第1のソース線SLに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SRに接続され、
前記第1の不揮発性半導体メモリ素子のドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートとが接続され、
前記第1および第2の不揮発性半導体メモリ素子のデータを読み出す際には、前記第1の不揮発性半導体メモリ素子のコントロールゲートと、前記第2の不揮発性半導体メモリ素子のコントロールゲートのそれぞれに所定のゲート電圧を印加すると共に、前記第1および第2の不揮発性半導体メモリ素子のドレインからの出力信号を前記トランスファーゲートをオンにして読み出す不揮発性半導体メモリ装置。 - 前記不揮発性半導体メモリ装置は、フリップフロップ回路により信号を保持するSRAM(Static Random Access Memory)を備えており、
前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記フリップフロップ回路に転送し、前記フリップフロップ回路により転送された信号を保持する請求項8に記載の不揮発性半導体メモリ装置。 - 前記SRAM中のフリップフロップ回路への電源供給線は電源スイッチ用トランジスタを介して電源と接続されており、前記電源スイッチ用トランジスタのオン・オフを制御して前記フリップフロップ回路に電源を印加する請求項9に記載の不揮発性半導体メモリ装置。
- 第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数個配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記各記憶部中において前記第1の不揮発性半導体メモリ素子とドレインと第1のトランスファーゲートとが接続され、前記第2の不揮発性半導体メモリ素子のドレインと第2のトランスファーゲートと接続され、
各記憶部中の前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、
また、前記センスアンプは、一対のトランジスタのそれぞれのゲートを相手方のドレインに接続したラッチ回路を備えており、
前記各記憶部中の第1のトランスファーゲートの出力は前記センスアンプのラッチ回路の一方のトランジスのゲートに共通接続され、第2のトランスファーゲートの出力は前記センスアンプのラッチ回路の他方のトランジスのゲートに共通接続され、
前記各記憶部億部中の第1の不揮発性半導体メモリ素子のゲートは第1のコントロールゲート線CGnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のコントロールゲート線CGnBに接続され、
前記複数の記憶部から所望の記憶部を選択する際には、所望の記憶部中のトランスファーゲートをオンにすると共に、この記憶部に対応する第1および第2のコントロールゲート線CGn、CGnBを活性化することにより、前記第1および第2の不揮発性半導体メモリ素子からの出力信号を前記トランスファーゲートを介して前記センスアンプ中のラッチ回路に転送する不揮発性半導体メモリ装置。 - 第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを備える不揮発性半導体メモリ装置であって、
前記第1の不揮発性半導体メモリ素子および第2の不揮発性半導体メモリ素子は、半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
前記第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに接続され、
前記第1の不揮発性半導体メモリ素子のゲートは第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは第2のワード線WLnBに接続され、
前記第1の不揮発性半導体メモリ素子のドレインは第1のデータ線Dに接続され、前記第2の不揮発性半導体メモリ素子のドレインは第2のデータ線DBに接続される不揮発性半導体メモリ装置。 - 第1の不揮発性半導体メモリ素子と第2の不揮発性半導体メモリ素子とを含む記憶部が複数配列され、選択された記憶部中の前記第1および第2の不揮発性半導体メモリ素子からの出力信号を列選択信号で駆動されるトランスファーゲート部を介して入力し、前記入力信号を増幅するセンスアンプを備える不揮発性半導体メモリ装置であって、
前記第1および第2の不揮発性半導体メモリ素子は、
半導体基板に形成されたFET上に配置されるフローティングゲートと、前記フローティングゲートにゲート電圧を与えるコントロールゲートと、ソースとドレインとを備えるフローティングゲートタイプの不揮発性半導体メモリ素子で構成され、
前記フローティングゲートへの電荷の蓄積時に、前記コントロールゲートに第1の低電圧を印加し前記ソースに第1の高電圧を印加し、バンド・バンド間(Band to Band)によるホットエレクトロンを前記半導体基板中に発生させ、前記フローティングゲートに電荷を注入して蓄積すると共に、
前記フローティングゲートに蓄積された電荷の消去時に、前記コントロールゲートに第2の低電圧を印加し前記ソースに第2の高電圧を印加し、バンド・バンド間(Band to Band)によるホットホールを前記半導体基板中に発生させ、前記ホットホールにより前記フローティングゲートに蓄積された電荷を消去するように構成されており(第2の低電圧<第1の低電圧<第2の高電圧<第1の高電圧)、
また、前記各記憶部中の第1の不揮発性半導体メモリ素子のソースは第1のソース線Sに共通接続され、第2の不揮発性半導体メモリ素子のソースは第2のソース線SBに共通接続され、
さらに前記各記憶部中の第1の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第1のトランスファーゲートに共通接続され、前記第2の不揮発性半導体メモリ素子のドレインは前記トランスファーゲート部の第2のトランスファーゲートに共通接続され、
前記各記憶部中の第1の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第1のワード線WLnに接続され、前記第2の不揮発性半導体メモリ素子のゲートは前記不揮発性半導体メモリ素子を選択するための第2のワード線WLnBに接続され、
前記複数の記憶部から所望の記憶部を選択する際に、選択する記憶部における前記第1のワード線WLnおよび第2のワード線WLnBを活性化すると共に、前記第1および第2のトランスファーゲートをオンにすることにより、この記憶部の第1および第2の不揮発性半導体メモリ素子からの出力信号を前記センスアンプに転送する不揮発性半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013004602A JP5477483B2 (ja) | 2007-12-05 | 2013-01-15 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
Applications Claiming Priority (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007315113 | 2007-12-05 | ||
JP2007315113 | 2007-12-05 | ||
JP2007331380 | 2007-12-25 | ||
JP2007331380 | 2007-12-25 | ||
JP2013004602A JP5477483B2 (ja) | 2007-12-05 | 2013-01-15 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009544747A Division JP5338680B2 (ja) | 2007-12-05 | 2008-12-05 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2013109824A true JP2013109824A (ja) | 2013-06-06 |
JP5477483B2 JP5477483B2 (ja) | 2014-04-23 |
Family
ID=40717794
Family Applications (2)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009544747A Expired - Fee Related JP5338680B2 (ja) | 2007-12-05 | 2008-12-05 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
JP2013004602A Active JP5477483B2 (ja) | 2007-12-05 | 2013-01-15 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
Family Applications Before (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2009544747A Expired - Fee Related JP5338680B2 (ja) | 2007-12-05 | 2008-12-05 | 不揮発性半導体メモリ素子、および不揮発性半導体メモリ装置 |
Country Status (2)
Country | Link |
---|---|
JP (2) | JP5338680B2 (ja) |
WO (1) | WO2009072616A1 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI419166B (zh) * | 2010-01-08 | 2013-12-11 | Yield Microelectronics Corp | Low - pressure rapid erasure of nonvolatile memory |
JP6069137B2 (ja) * | 2013-09-04 | 2017-02-01 | 株式会社フローディア | 不揮発性半導体記憶装置 |
US20220254799A1 (en) * | 2021-02-05 | 2022-08-11 | Macronix International Co., Ltd. | Semiconductor device and operation method thereof |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001237330A (ja) * | 1999-12-17 | 2001-08-31 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
JP2003091993A (ja) * | 2001-09-19 | 2003-03-28 | Sony Corp | データ記憶装置と、それに用い得る不揮発性半導体メモリ装置 |
JP2005197624A (ja) * | 2004-01-09 | 2005-07-21 | Genusion:Kk | 不揮発性記憶装置 |
Family Cites Families (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3307299B2 (ja) * | 1997-10-24 | 2002-07-24 | 日本電気株式会社 | フラッシュメモリ装置 |
US6920067B2 (en) * | 2002-12-25 | 2005-07-19 | Ememory Technology Inc. | Integrated circuit embedded with single-poly non-volatile memory |
JP2005175411A (ja) * | 2003-12-12 | 2005-06-30 | Genusion:Kk | 半導体装置、及びその製造方法 |
US7359238B2 (en) * | 2004-03-31 | 2008-04-15 | Kitakyushu Foundation For The Advancement Of Industry, Science And Technology | Semiconductor nonvolatile storage circuit |
JP2008141150A (ja) * | 2006-11-10 | 2008-06-19 | Sharp Corp | メモリセル、このメモリセルに記録された情報の消去方法、及びこのメモリセルを備える不揮発性半導体記憶装置 |
-
2008
- 2008-12-05 JP JP2009544747A patent/JP5338680B2/ja not_active Expired - Fee Related
- 2008-12-05 WO PCT/JP2008/072175 patent/WO2009072616A1/ja active Application Filing
-
2013
- 2013-01-15 JP JP2013004602A patent/JP5477483B2/ja active Active
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001237330A (ja) * | 1999-12-17 | 2001-08-31 | Sony Corp | 不揮発性半導体記憶装置およびその動作方法 |
JP2003091993A (ja) * | 2001-09-19 | 2003-03-28 | Sony Corp | データ記憶装置と、それに用い得る不揮発性半導体メモリ装置 |
JP2005197624A (ja) * | 2004-01-09 | 2005-07-21 | Genusion:Kk | 不揮発性記憶装置 |
Also Published As
Publication number | Publication date |
---|---|
WO2009072616A1 (ja) | 2009-06-11 |
JP5477483B2 (ja) | 2014-04-23 |
JPWO2009072616A1 (ja) | 2011-04-28 |
JP5338680B2 (ja) | 2013-11-13 |
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