KR100434112B1 - 듀얼 뱅크 구조의 메모리 셀의 소거 방법 - Google Patents

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Abstract

본 발명은 소거 명령 어드레스의 최상위 두 비트를 가지고 칩 소거 방식을 3가지로 나누어 칩 소거 시에도 읽기 동작이 가능하게 하여 칩 소거시 필요 없는 시간 낭비를 방지하고, 다수의 명령을 입력하는 문제점을 해결할 수 있는 듀얼 뱅크 구조의 메모리 셀의 소거 방법을 제공한다.

Description

듀얼 뱅크 구조의 메모리 셀의 소거 방법{Method of erasing memory cell having dual bank structure}
본 발명은 듀얼 뱅크 구조의 메모리 셀의 소거 방법에 관한 것으로, 특히, 듀얼 뱅크 구조를 갖는 플래시 메모리 셀의 칩 소거 방법에 관한 것이다.
종래의 소자의 소거 방식은 외부의 소거 명령을 받아 명령 상태 머신(Command State Machine; CSM)에서 섹터단위 소거를 시작하라는 신호를 전송한다. 그리고, 명령 상태 머신의 상태는 칩 소거 상태(Chip Erase State; CERASE)를 가진다. 이때 칩 소거를 할 때는 소거할 섹터와는 무관하게 보호 정보만을 읽고, 모든 섹터를 차례로 카운터 하면서 보호되지 않은 섹터를 소거하기 시작한다. 또한, 사용자가 뱅크 단위로 소거가 필요하거나, 소거할 데이터가 뱅크 단위만큼 있을 경우 다중 섹터 소거(Multi Sector Erase) 방식을 이용하여 소거를 실시한다. 즉, 소거 명령의 마지막 단계에 뱅크 내에 있는 섹터의 어드레스만큼 명령을 넣어 주든지 아니면, 칩 전체를 소거해야 한다.
하지만, 칩 전체를 소거할 때는 한 뱅크의 소거가 끝났지만 필요 없는 다른 뱅크의 섹터를 소거하기 위한 동작을 수행하여야 하기 때문에 필요 없는 시간을 허비해야 한다. 또한 칩 소거 명령시 다른 명령이 불가능하게 되고 칩 소거가 끝나야 다른 명령을 수행하는 문제점들이 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 마지막 명령 어드레스의 두 비트를 가지고 칩 소거 방식을 3가지로 나누어 칩 소거시에도 읽기 동작이 가능한 듀얼 뱅크 구조의 메모리 셀의 소거 방법을 제공하는데 그 목적이 있다.
도 1은 본 발명에 따른 플래시 메모리 셀의 칩 소거 방법을 설명하기 위한 블록도 이다.
도 2 내지 도 4는 본 발명에 따른 칩 소거 시뮬레이션 결과를 나타낸 파형도 이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 어드레스 컨트롤 및 데이터 입출력 버퍼부
120 : 상위 비트 래치부 130 : 명령 상태 장치부
140 : 뱅크 인디케이터부 150 : 섹터 보호부
160 : 섹터 보호 래치부 170 : 다중 소거 컨드롤부
180 : 뱅커부
상기의 기술적 과제를 달성하기 위한 본 발명은 제 1 및 제 2 뱅크로 구성된 듀얼 뱅크 구조의 메모리 셀의 소거 방법에 있어서, 어드레스 패드, 입출력 패드 및 쓰기 인에이블 신호를 포함하는 칩 소거 명령을 입력받는 단계와, 상기 어드레스 패드 신호와 상기 쓰기 인에이블 신호에 따라 제 1 및 제 2 뱅크 소거 신호를 생성하는 단계와, 상기 제 1 및 제 2 뱅크 소거 신호에 따라 상기 칩 소거 방식을 제어하는 제 1 및 제 2 뱅크 지정신호를 생성하는 단계와, 소거될 뱅크를 결정하기 위한 뱅크 구분 신호를 입력받는 단계 및 상기 제 1 및 제 2 뱅크 지정신호와 상기 뱅크 구분 신호에 따라 칩 소거를 실시하는 단계를 포함하되, 상기 제 1 및 제 2 뱅크 지정신호에 따라 소거 및 읽기 동작중 적어도 어느 하나의 동작을 수행하고, 상기 뱅크 구분 신호에 따라 소거 및 읽기 동작이 수행될 뱅크를 결정하는 것을 특징으로 하는 듀얼 뱅크 구조의 메모리 셀의 소거 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명에 따른 플래시 메모리 셀의 칩 소거 방법을 설명하기 위한 블록도 이다.
도 1을 참조하면, 커멘드 어드레스의 마지막 두 비트를 입력받아 칩 소거의 명령을 3가지로 세분화하여 칩 소거를 수행하기 위한 본 발명의 구성은 다음과 같다.
어드레스 컨드롤 및 데이터 입출력 버퍼부(Address Control And Data Input/Output Buffer; 110)는 외부 어드레스 패드(APAD<0:20>), 입출력 패드(IOPAD<0:15>) 및 쓰기 인에이블(WEB) 신호를 입력받아 커맨드를 인식하여 데이터(DATA<0:7>) 및 어드레스(A<0:9>) 신호를 출력한다.
상위 비트 래치부(120)는 어드레스 패드(APAD<0:20>)의 최상위 두 비트(A<20>, A<19>) 및 쓰기 인에이블 신호(WEB)를 입력받아 이를 래치하여 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)를 출력한다.
명령 상태 장치부(Command State Machine; CSM)(130)는 어드레스(A<0:9>), 데이터(DATA<0:7>), 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)를 입력받아 내부 셀 블록으로 소거될 영역의 바이어스 전압을 조절하기 위한 섹터 단위 소거 명령 신호(ERCSM), 데이터를 출력할 것인지, 코드를 출력할 것인지를 결정하는 데이터 선택 신호(TBUSENb) 및 칩 전체를 소거하기 위한 칩 소거 신호(CERASE)를 출력한다.
뱅크 인디케이터(Bank Indicator)부(140)는 칩 소거 신호(CERASE)와 제 1 및제 2 뱅크 소거 신호(B1E 및 B2E)를 입력받아 뱅크를 선택하기 위한 제 1 및 제 2 뱅크 지정신호(LBK1 및 LBK2)를 출력한다.
섹터 보호부(150)는 셀 뱅크 내의 보호될 영역에 관한 정보가 들어 있는 보호 신호(PROTECTD)를 전송한다.
섹터 보호 래치부(160)는 셀 뱅크 내의 보호될 영역에 관한 실질적인 데이터가 들어 있어서, 보호된 영역의 섹터의 데이터인 보호된 소거 선택 신호(ERSEC)를 전송한다.
다중 소거 콘트롤부(170)는 칩 소거 신호(CERASE), 보호 신호(PROTECTD) 및 소거 선택 신호(ERSEC)를 입력받아, 소거될 섹터 선택을 위한 제 1 선택신호(SELECT1)를 전송한다.
뱅커부(180)는 플래시 셀 내부의 래치된 뱅크 구분신호(LBKADD), 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E) 및 선택신호(SELECT1)를 입력받아 플래시 셀 내부의 섹터를 선택하기 위한 제 2 선택신호(SELECT2)를 전송한다.
상술한 구성을 갖는 동작을 구체적으로 설명하기로 한다. 듀얼 뱅크를 갖는 플래시 메모리 칩 소거를 위한 명령신호가 입력된다. 구체적으로 어드레스 패드(APAD<0:20>), 입력 패드(IOPAD<0:15>), 쓰기 인에이블 신호(WEB)가 입력된다. 이때, 상위 비트 래치부(120)에서, 어드레스 패드(APAD<0:20>)의 최상위 두 비트(A<19> 및 A<20>)와 쓰기 인에이블 신호(WEB)를 이용하여 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)를 생성한다. 즉, 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)에 의해 칩 소거 명령을 3가지로 세분화한다. 한편, 어드레스 컨트롤 및 데이터 입출력 버퍼부(110)에서, 상기 명령신호를 이용하여 어드레스(A<0:9>) 및 데이터(DATA<0:7>)를 생성한다. 어드레스 패드(APAD<0:20>)의 최상위 두 비트(A<19> 및 A<20>)는 뱅크를 구분해주는 비트를 의미한다.
명령 상태 장치부(130)에서, 어드레스(A<0:9>), 데이터(DATA<0:7>), 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)를 이용하여 플래시 셀 내부로 섹터단위의 소거를 수행하라는 소거 명령 신호(ERCSM), 출력 데이터를 선택할 데이터 선택 신호(TBUSENb) 및 칩을 소거하기 위한 칩 소거 신호(CREASE)를 생성한다. 이때 소거 명령 신호(ERCSM)는 플래시 셀에 가해질 전압을 조정하게 하여 셀을 소거할 수 있게 한다. 데이터 선택 신호(TBUSENb)는 데이터가 출력될지, 디바이스에 관련된 데이터인 코드를 출력할지를 결정한다. 한편, 칩 소거를 위한 명령신호가 입력되고, 셀 내부로 소거 명령신호(ERCSM)가 입력되기 전에 섹터수 만큼의 어드레스를 입력받아 이를 저장하게 된다. 그후, 소거 명령 신호(ERCSM)가 입력되어 스캔 방식을 이용한 선택 신호에 따라 섹터를 소거 한다. 이때, 칩 소거신호에 의해 소거되어서는 안 되는 부분들을 보호하기 위해 보호 신호(PROTECTD) 및 소거 선택 신호(ERSEC)를 이용하여 제1 선택 신호(SELECT1)를 생성한다.
구체적으로, 다중 소거 컨트롤부(170)에서, 섹터 보호부(150)의 보호 신호(PROTECTD), 섹터 보호 래치부(160)의 소거 선택 신호(ERSEC)와 명령 상태 장치부(130)의 칩 소거 신호(CRESEC)를 입력받아 칩 소거 신호에 의해 전체 칩 영역중 보호된 섹터에 해당하는 영역을 제외한 나머지 영역을 스켄하면서 선택하게 하는 제 1 선택 신호(SELECT1)를 생성한다.
뱅커부(180)는 제 1 선택 신호(SELECT1), 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)와 함께, 로직 블록으로부터의 뱅크를 구분하는 뱅크 구분신호(LBKADD)를 사용하여 듀얼 뱅크의 제 1 뱅크(미도시)와 제 2 뱅크(미도시)의 섹터 어드레스를 각 뱅크별로 선택적으로 선정하기 위한 제 2 선택 신호(SELECT2)를 생성한다.
한편, 뱅크 인디케이터부(140)에서는 칩 소거 신호(CREASE), 제1 및 제 2 뱅크 소거 신호(B1E 및 B2E)를 입력받아 제 1 뱅크 지정 신호 및 제 2 뱅크 지정 신호(LBK1 및 LBK2)를 생성한다. 이때, 칩 소거시 제 1 및 제 2 뱅크 지정 신호(LBK1 및 LBK2)가 다양하게 나타난다. 두 신호가 모두 로직 하이 이면 제 1 및 제 2 뱅크를 쓰기 동작을 수행되고, 어느 하나가 로우이면 로이인 신호의 뱅크 지정 신호는 읽기 동작이 수행된다. 이를 간략히 설명하면, 뱅크 구분 신호(LBKADD)를 사용하여 제 1 뱅크과 제 2 뱅크 섹터 어드레스를 선택적으로 셀렉트를 뛰어 뱅크 어드레스를 가능하게 하고 또한 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)를 뱅크 인디케이트부(140)로 들어가 제 1 및 제 2 뱅크 지정 신호(LBK1 및 LBK2)를 선택적인 값을 갖게 한다.
예컨대, 어드레스 패드(APAD<0:20>)의 최상위 비트의 값이 11 이면(A<20:19>=11) 제 1 뱅크 지정 신호(LBK1) 및 제 2 뱅크 지정 신호(LBK2)의 로직 상태가 하이가 된다. 최상위 비트의 값이 10 이면(A<20:19>=10) 제 1 뱅크 지정 신호(LBK1)의 로직 상태는 하이가 되고, 제 2 뱅크 지정 신호(LBK2)의 로직 상태가 로우가 된다. 최상위 비트의 값이 01이면(A<20:19>=01) 제 1 뱅크 지정 신호(LBK1)의 로직 상태가 로우가 되고 제 2 뱅크 지정 신호(LBK2)의 로직 상태가 하이가 된다.
뱅커부(180)에서 뱅크를 구분해서 소거를 가능하게 했다. 뱅크 구분 신호(LBKADD)를 통해 뱅크를 구분, 소거하지 않을 다른 뱅크의 섹터에 있을 때는 셀렉트가 우선 순위가 없게 했다.
뱅크 단위의 소거를 실시하거나, 뱅크 단위만큼의 데이터를 소거하기 위해서는 다중 섹터 소거 방식 또는 칩 소거 방식을 이용하여 이를 소거하게 된다. 본 발명에서는 상술한 구조를 가지고 칩 소거를 실시하는 방법을 타이밍 도를 이용하여 설명하기로 한다.
도 2 내지 도 4는 본 발명에 따른 칩 소거 시뮬레이션 결과를 나타낸 파형도 이다.
도 2를 참조하면, 6 사이클의 어드레스 패드(APAD<0:20>)와 입출력 패드(IOPAD<0:15>)가 입력된 후 제 1 및 제 2 뱅크 지정신호(LBK1 및 LBK2) 모두가 로직 하이이고, 뱅크 구분신호(LBKADD)가 로직 하이상태가 유지될 때 칩 소거를 실시하게 되면 읽기 동작은 수행되지 않고 소거 동작만 수행된다. 즉, 어드레스 패드(APAD<0:20>)의 마지막 두 비트에 의해 검출된 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)에 의해 뱅크 인디케이터(140)의 출력인 제 1 뱅크 지정신호(LBK1)와 제 2 뱅크 지정신호(LBK2)가 모두 로직 하이상태를 유지하고, 내부 로직부에서 출력된 뱅크 구분신호(LBKADD)가 로직 하이상태를 유지하여 제 2 뱅크만을 소거하게 된다. 이때 PSSMST 신호를 보면 일정시간동안 제 2 뱅크의 어드레스를 스켄하고, 한편, 제 2 선택 신호가 하이가 되어 제 2 뱅크를 소거하는 소거동작이 수행되게 된다. 이때 보호 신호(PROTECTD)가 로직 로우가 되어 보호되어야할 섹터들을 보호하게 된다. 이때, 섹터 어드레스들을 보면 소거 동작만이 수행될 뿐 읽기 동작은 수행되지 않음을 알 수 있다.
도 3을 참조하면, 6 사이클의 어드레스 패드(APAD<0:20>)와 입출력 패드(IOPAD<0:15>)가 입력된 후 제 1 뱅크 지정신호(LBK1)가 로직 하이이고, 제 2 뱅크 지정신호(LBK2)가 로직 로우이며, 뱅크 구분신호(LBKADD)가 로직 하이상태가 유지될 때 칩 소거를 실시하게 되면 제 1 뱅크에 대한 소거 동작이 수행되고, 읽기 동작 또한 수행된다.
즉, 어드레스 패드(APAD<0:20>)의 마지막 두 비트에 의해 검출된 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)에 의해 뱅크 인디케이터(140)의 출력인 제 1 뱅크 지정신호(LBK1)와 제 2 뱅크 지정신호(LBK2)가 각각 로직 하이와 로직 로우 상태를 유지하고, 내부 로직부에서 출력된 뱅크 구분신호(LBKADD)가 하이상태를 유지하여 입력되었을 경우 다음과 같다. 이때 PSSMST 신호를 보면 일정시간동안 제 2 뱅크의 어드레스가 스켄이 되고, 제 2 선택 신호(SELECT2)는 로우가 되어 제 2 뱅크에 대한 소거 동작은 실시되지 않는다. 한편, 보호 신호(PROTECTD)가 로직 로우가 되어 보호되어야할 섹터들을 보호하게 된다. 제 2 뱅크에 대한 스켄이 끝나고 난후 뱅크 구분신호(LBKADD)가 로우가 되어 제 1 뱅크가 스켄될 경우, 선택신호(SELECT2)가 하이가 되어 제 1 뱅크에 대한 소거 동작이 이루어진다. 따라서, 제 2 뱅크를 스켄하고 있는 동안의 섹터 어드레스는 계단식으로 카운트되어 읽기 동작이 수행되는 것을 알 수 있다.
도 4를 참조하면, 6 사이클의 어드레스 패드(APAD<0:20>)와 입출력 패드(IOPAD<0:15>)가 입력된 후 제 1 뱅크 지정신호(LBK1)가 로직 로우이고, 제 2 뱅크 지정신호(LBK2)가 로직 하이이며, 뱅크 구분신호(LBKADD)가 로직 하이상태를 유지할 때, 칩 소거를 실시하게 되면 제 2 뱅크에 대한 소거 동작이 수행되고, 읽기 동작 또한 수행된다.
즉, 어드레스 패드(APAD<0:20>)의 마지막 두 비트에 의해 검출된 제 1 및 제 2 뱅크 소거 신호(B1E 및 B2E)에 의해 뱅크 인디케이터(140)의 출력인 제 1 뱅크 지정신호(LBK1)와 제 2 뱅크 지정신호(LBK2)가 각각 로직 로우와 로직 하이 상태를 유지하고, 내부 로직부에서 출력된 뱅크 구분신호(LBKADD)가 하이상태를 유지하여 입력되었을 경우 다음과 같다. PSSMST 신호를 보면 일정시간동안 제 2 뱅크의 어드레스가 스켄이 되고, 또한, 선택 신호(SELECT2)가 하이가 되어 제 2 뱅크를 소거하는 소거 동작이 수행되게 된다. 한편, 보호 신호(PROTECTD)가 로직 로우가 되어 보호되어야할 섹터들을 보호하게 된다. 제 2 뱅크에 대한 스켄 및 소거가 끝나고 난후 뱅크 구분신호(LBKADD)가 로우가 되어 제 1 뱅크가 스켄될 경우, 제 1 뱅크에 대한 소거 동작이 수행되지 않고 읽기 동작이 수행된다. 따라서, 제 2 뱅크를 소거 하는 동안에는 읽기 동작이 수행되지 않고, 제 1 뱅크를 스켄하고 있는 동안의 섹터 어드레스는 계단식으로 카운트되어 읽기 동작이 수행된다.
상술한 바와 같이, 본 발명은 어드래스 패드 신호중 뱅크와 관련된 최상위비트들을 이용하여 제 1 및 제 2 뱅크 소거 신호를 생성하고 이를 이용하여 칩 소거 방식을 3가지로 나누어 칩 소거시에도 읽기 동작을 수행할 수 있다.
또한, 칩 소거시 필요없는 시간 낭비를 방지하고, 다수의 명령을 입력하는 문제점을 해결할 수 있다.

Claims (4)

  1. 제 1 및 제 2 뱅크로 구성된 듀얼 뱅크 구조의 메모리 셀의 소거 방법에 있어서,
    어드레스 패드, 입출력 패드 및 쓰기 인에이블 신호를 포함하는 칩 소거 명령을 입력받는 단계;
    상기 어드레스 패드 신호와 상기 쓰기 인에이블 신호에 따라 제 1 및 제 2 뱅크 소거 신호를 생성하는 단계;
    상기 제 1 및 제 2 뱅크 소거 신호에 따라 상기 칩 소거 방식을 제어하는 제 1 및 제 2 뱅크 지정신호를 생성하는 단계;
    소거될 뱅크를 결정하기 위한 뱅크 구분 신호를 입력받는 단계; 및
    상기 제 1 및 제 2 뱅크 지정신호와 상기 뱅크 구분 신호에 따라 칩 소거를 실시하는 단계를 포함하되, 상기 제 1 및 제 2 뱅크 지정신호에 따라 소거 및 읽기 동작중 적어도 어느 하나의 동작을 수행하고, 상기 뱅크 구분 신호에 따라 소거 및 읽기 동작이 수행될 뱅크를 결정하는 것을 특징으로 하는 듀얼 뱅크 구조의 메모리 셀의 소거 방법.
  2. 제 1 항에 있어서,
    상기 칩 소거는, 상기 뱅크 구분신호, 상기 제 1 및 제 2 뱅크 지정신호에따라, 상기 제 1 및 제 2 뱅크에 소거동작을 수행하고 읽기 동작을 수행하지 않거나, 상기 제 1 뱅크는 소거동작을 수행하고 상기 제 2 뱅크는 읽기 동작을 수행하거나, 또는 상기 제 2 뱅크는 소거동작을 수행하고 상기 제 1 뱅크는 읽기 동작을 수행하는 것임을 특징으로 하는 듀얼 뱅크 구조의 메모리 셀의 소거 방법.
  3. 제 1 항에 있어서,
    상기 제 1 및 제 2 뱅크 소거 신호는 상기 어드레스 패드 신호 중 뱅크에 관련된 최상위 두 비트를 이용하여 생성하는 것을 특징으로 하는 듀얼 뱅크 구조의 메모리 셀의 소거 방법.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 뱅크 소거 신호는 어드레스 패드의 최상위 두 비트의 값이 11 이면 로직 상태가 각각 하이가 되고, 상기 최상위 두 비트의 값이 10 이면 제 1 뱅크 지정 신호 로직 상태는 하이가 되고, 제 2 뱅크 지정 신호의 로직 상태가 로우가 되며, 최상위 두 비트의 값이 01이면 제 1 뱅크 지정 신호의 로직 상태가 로우가 되고, 제 2 뱅크 지정 신호의 로직 상태가 하이가 되는 것을 특징으로 하는 듀얼 뱅크 구조의 메모리 셀의 소거 방법.
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