JPS6282599A - Ｃｍｏｓ ｅ↑２ｐｒｏｍ静的復号回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔利用分野〕 本発明は電気的に消去できる読出し専用メモリ（Ｅ２Ｐ
ＲＯＭ）の復号回路の分野に関するものである。

〔従来技術およびその問題点〕

ＭＯ８集積回路メモリの分野においては、メモリセルの
寸法が大幅に小さくなってきた。メモリの□ １　　　　　　レイアウトは行線（語Ｈ）ＫＧつてアレ
イ状に配置されたメモリセルを利用しておシ、行復号器
がそれらの行線の端部に沿って配置され、またはそれら
の行線を二等分する如く配置される。行復号器は個々の
行線をアクセスできるようにし、列復号器とともに用い
られると、個々のセルをアクセスできるようにする。

典型的にはそれらの復号器は、読出し専用メモリ（ＲＯ
Ｍ）またはランダムアクセスメモリ（ＲＡＭ）とともに
用いられてきた。従来の復号器の一例が本［願の出願人
が有する米国特許第４　、２６４　、８２８号明細書に
開示されている。

従来の復号回路は、電気的に消去できるプログラム可能
な読出し専用メモリ（Ｅ２ｐａｏＭ）に適合しないのが
欠点である。Ｅ２ＦＲＯＭはＲＯＭと非常に良く似た機
能を行い、メモリアレイのセルに情報を永久に格納でき
る。しかし、Ｅ２ＦＲＯＭにおいては、セルの状態を変
えるのに十分な強さの電圧信号を加えられた時に再プロ
グラムできる。

〔発明の概要〕

本発明の目的は、Ｅ２ＦＲＯＭに使用できる復号回路を
得ることである。本発明の別の目的は、全ての語線の消
去はもちろん、１本の語線の消去をも行えるようにする
復号器を得ることである。

本発明の復号回路は、１３ピツト・アドレスを利用する
。その１３ビツト・アドレスは、バッファと前置復号器
で構成された前置復号段を通じて送られる。その１３ピ
ット−アドレスのウチの５ビツトがメモリアレイの列を
選択するために使用される。残υのアドレス・ビットは
、バッファおよび前置復号回路よ構成る前置復号段を通
じて送られる。前置復号器の出力は本発明の復号回路へ
入力される。この復号回路は３人力ナンドゲートよ９成
る前置後号段も含む。前置復号段の出力は低電圧−高電
圧変換段を通じて、読出しモード、グログラムモード、
または消去モードを選択する選択段へ送られる。この段
の出力はある回路点に信号を生ずる。複数の後段復号器
がその回路点に結合される。各後段復号器はメモリアレ
イ中の行に導かれる。各後段復号器はＣＭＯＳスイッチ
を含む。このＣＭＯＳスイッチはｐチャネルトランジス
タのソースとｎチャネルトランジスタのソースに結合さ
れる。ｐチャネルトランジスタにより、選択されていな
い行をプログラミング電圧に保つことによって消去モー
ドを実現できる。消去モード中は選択されていない語線
はｖｐｐ　（プログラミング電圧）になシ、選択された
語線はＯになる。本発明の復号回路によって全ての語線
を０にする一括消去を行える。

〔実施例〕

以下、図面を参照して本発明の詳細な説明する。

この明細書においては電気的に消去できるプログラム可
能な読出し専用メモリについて説明する。

以下の説明においては、本発明を完全に理解できるよう
にするだめに電圧レベル等のような特定の事項の詳細に
ついて数多く述べである。しかし、そのような特定の詳
細事項なしに実施できることが当業者には明らかであろ
う。その他の場合には、本発明を不必要に詳しく説明し
て本発明をあいまいしないようにするために、周知の回
路は説明しなかった。

以下においては、６４にのＥ２ＦＲＯＭについて本発明
の詳細な説明することにする。アレイは２５６本の列線
と２５６本の行線を含む。各列線と各行線の交差位置に
メモリセルが配置される。列線を選択するために復号器
が用いられる。本発明の復号器は４本の行線に結合され
る。

ここで説明している実施例においては、第１図に示すよ
うに、メモリは１３ビツトのアドレスによりアドレスさ
れる。そのアドレスはピッ）ＡＯ〜Ａ１２よ９成る。８
本の列線をアクセスするために５ピツ）ＡＯ〜Ａ４が用
いられる。したがって、各行アドレスごとに８ビット語
が選択される。アドレスビットＡ５とＡ６がバッファ１
１に結合される。

バッファ１１は信号Ａ５とＡ６をそれぞれの相補的信号
に分け、それらの信号と補数信号を前置復号器１２へ与
えるから、前置復号器１２の入力端子には信号Ａ５．Ａ
５．Ａ６．Ａ６が存在する。前置復号器１２へは別の入
力信号ＰＥＲ８、ＰＰＧＭ　、　ＢＥＲ８も与えられる
。それらの信号はマルチプレクサ１９により発生される
。マルチプレクサ１９の入力はＣＥ（クロック・イネイ
ブル信号）、σ百（出力イネイブル信号）　、ＷＥ　（
書込みイネイブル信号）である。マルチプレクサ１９の
出力はＰＥＲ８、ＰＥＲ８Ｈ。

ＰＥＲ８Ｈ、ＰＰＧＭ　オよびＢＥＲ８テある。ＰＥＲ
８は１本の語線の消去を制御する信号である。信号ＰＥ
Ｒ８ＨとＰＥＲ８Ｈは本発明の復号回路２０に結合され
て、消去を制御する。ＰＰＧＭ信号はプログラミング信
号であり、ＢＥＲ８は一括消去信号である。ＰＰＧＭと
ＢＥＲ８は、ＰＥＲ８とともに前置復号器１２へも与え
られる。前置復号器１２の出力は本発明の復号回路２０
へ入力される。前置復合器１２の出力は信号Ｒ８Ｏ〜Ｒ
８３、Ｒ８Ｏ〜Ｒ８３、ＮＤＲＯ〜ＮＤＲ３、ＰＤＲＯ
〜ＰＤＲ３である。信号Ｒ８はアクセスすべき行を示す
行選択信号である。ＮＤＲ信号は引下げ（プルダウン）
ｎチャネルトランジスタを介して行線へ結合される。Ｐ
ＤＲはｐチャネルへ結合される。それらのＰＤＲ信号は
行線の消去を許す。

アドレス信号はバッファ１３へ結合される。そのバッフ
ァ１３はアドレス信号と、そのアドレス信号の補数を前
置復号器１４へ与える。前置復号器１４の出力は行選択
信号Ｒ８４〜Ｒ８７である。

アドレス信号Ａ９とＡ１０およびＡ１１とＡ１２は、バ
ッファ１５と１７へそれぞれ与えられる。それらのバッ
ファは、アドレス信号と、それらのアドレス信号の補数
を前置復号器１６と１８へそれぞれ与える。前置復合器
１６の出力は行選択信号Ｒ８８〜Ｒ５１１であり、前置
復号器１８の出力は行選択信号Ｒ８１２〜Ｒ８１５であ
る。

ここで説明している実施例においては、メモリ全体は相
補金属−酸化物一半導体（ＣＭＯ８）を用いて作られる
。この実施例のメモリセルは１９８４年１１月２日に出
願され、本願出願人に譲渡された米国特許出願第６６７
　、９０５号「低電圧Ｅ２ＦＲＯＭメモリ（Ｌｏｗ　Ｖ
ｏｌｔａｇｅ　Ｅ２ＰＲＯＭ　Ｍｅｍｏｒｙ）Ｊに記載
されているような低電圧Ｅ　２　Ｆ　ＲＯＭセルである
。

本発明の復号回路が第２図に示されている。ナントゲー
ト２１の入力端子へ、前置復号器１４゜１６．１８のそ
れぞれの出力である行選択信号Ｒ８４〜Ｒ８７、ＲＳ８
〜Ｒ８１１，Ｒ８１２〜Ｒ８１５が与えられる。したが
って、本発明には６４個のナントゲートおよび複合回路
がある。ナントゲート２１の出力端子がインバータ２２
の入力端子に結合される。インバータの出力端子とナン
トゲート２１の出力端子は低電圧−高電圧変換段に結合
される。

この低電圧−高電圧変換段は交差結合されたｐチャネル
トランジスタ２４と２５で構成される。それらの各トラ
ンジスタはｖＸにも結合される。■は、読出し動作およ
び一括消去動作の間にＶＣＣにセットされ、プログラム
モードおよび消去モードの間はｖＰＰにセットされる。

ここで説明している実施例においては、ＶＣＣは約５ボ
ルトである。ＶＰＰ　はプログラミング電圧レベルでる
９、ここで説明している実施例においては約１２ボルト
である。トランジスタ２４のドレインはｎチャネルトラ
ンジスタ２６に結合され、トランジスタ２５のドレイン
はｎチャネルトランジスタ２７に結合される。トランジ
スタ２６のゲートはインバータ２２の出力端子に結合さ
れ、トランジスタ２７のゲートはナントゲート２１の出
力端子へ結合される。

綜２８へのトランジスタ２４と２６の接続部と、線２９
へのトランジスタ２５と２７の接続部はこの段の出力と
して機能する。

線２８と２９における信号は一対のＣＭＯＳスイッチに
結合される。線２８に結合される１つのスイッチはトラ
ンジスタ３１と３２によυ構成される。線２９はトラン
ジスタ３３と３４で構成されている第２のスイッチに結
合される。トランジスタ３１と３３はｐチャネルトラン
ジスタで６Ｄ、トランジスタ３２と３４はｎチャネルト
ランジスタである。トランジスタ３２と３３のゲートは
マルチプレクサ１９（第１図）からのＰＥＲ８Ｈ信号に
結合され、トランジスタ３１と３４のゲートはその信号
の補数に結合される。したがって、信号ＰＥＲ８Ｈが高
レベルであると、８２８における信号が選択され、信号
ＰＥＲ８Ｈが低レベルの時は線２９における信号が選択
される。それらのスイッチの出力端子は共通回路点に結
合される。本発明の復号回路の終段も共通回路点に結合
される。その終段は後復号段である。共通回路点３６は
線３７〜４０を介して４本の行線の後段復号器に結合さ
れる。たとえば、線０〜３に結合されている復号回路に
ついて考えてみる。行線３の後段復号回路はＣＭＯＳス
イッチ（ｐチャネルトランジスタ４１とｎチャネルトラ
ンジスタ４２で構成されている）で構成され、そのＣＭ
ＯＳスイッチの出力端子は回路点５７においてｐチャネ
ルトランジスタ４９のソースとｎチャネルトランジスタ
５０のソースに結合される。行線３は回路点５７にも結
合される。

トランジスタ４１のゲートには前置復号器１２から信号
前が結合され、トランジスタ４２のゲートには前置復号
器１２から信号Ｒ８３が結合される。

ｐチャネル引上げ（プルアップ）トランジスタ４９は回
路点５Ｔにおいて行線３に結合される。このトランジス
タはｖＸに結合される。ｎチャネル引下げトランジスタ
５０も回路点５７に結合されるとともに、接地される。

トランジスタ４９のゲートに前置復号器１２からの信号
ＰＤＲ３が与えられ、トランジスタ５０のゲートには前
置復号器１２の信号ＮＤＲ３が与えられる。残υの各行
線０〜２に対する後段復号器は行線３について説明した
行線と同一である。本発明の各復号回路は４本の行線に
結合されるから、メモリアレイにはそのような復号回路
が６４個ある。

第２図に示されている復号回路の行線３を読出すものと
すると、次の事象が起る。ナントゲート２１の入力端子
に与えられた行選択信号の適切な組合わせが高レベルで
、ナントゲート２１の出力を低レベルにし、インバータ
の出力を高レベルにする。このようＫして、行線３に結
合されている復号回路が選択される。他の６３個の復号
回路に対しては、ナントゲート２１の出力は高レベルで
、インバータ２２の出力は低レベルである。選択された
復号回路に対しては、インバータ２２からの高レベル信
号がトランジスタ２６を導通状態にして、纏２８におけ
る信号を低レベルに引下げる。

ナントゲート２１の低レベル出力端子にゲートが結合さ
れているトランジスタ２７が非導通状態にされるから、
線２９における信号が高レベルになる。線２８における
低レベル信号はトランジスタ２５のゲートへも与えられ
てそのトランジスタを導通状態にするから、信号ｖＰＰ
がそのトランジスタを通じて綜２９における高レベルの
信号はトランジスタ２４のゲートへも与えられてそのト
ランジスタを非導通状態にするから、その信号ｖｐｐは
トランジスタ２４を通ることはできず、線２８は低レベ
ルに保たれる。

この読出しモードにおいては、トランジスタ３２と３３
のゲートに結合されているＰＥＲ８Ｈ信号は低レベルで
ある。そうするとＰＥＲ８Ｈ信号は高レベルであるから
、そのＰＥＲ８Ｈ信号はトランジスタ３１と３４のゲー
トに結合される。その結果、線２８に結合されているＣ
ＭＯＳスイッチは導通状態にされず、線２９におけるＣ
ＭＯＳスイッチは導通状態にされる。したがって、線２
９における信号は回路点３６へ送られる。

そうすると行選択信号Ｒ８Ｏ〜Ｒ８２は低レベルである
から、それらの行線のＣＭＯＳスイッチを非導通状態に
する。行線３を選択するのであるから行選択信号Ｒ３は
高レベルである。その高レベル行選択信号Ｒ８３はｎチ
ャネルトランジスタ４２のゲートに与えられてそのトラ
ンジスタを導通状態にする。したがって信号順は低レベ
ルであシ、その低レベル信号順はｐチャネルトランジス
タ４１へ与えられてそのトランジスタを導通状態にする
。

これにより回路点３６からの高レベル信号が線４０を通
じて回路点５７へ進むことができる。信号ＰＤＲ３は高
レベルで、信号ＮＤＲ３は低レベルであるから、引上げ
トランジスタ４９は非導通状態であシ、引下げトランジ
スタ５０は非導通状態である。他の各行線の場合には信
号ＰＤＲとＮＤＲは高レベルである。そのためにｐチャ
ネル引上げトランジスタは非導通状態にされ、ｎチャネ
ル引下げトランジスタは導通状態にされて、選択されて
いない語線は低レベルになる。

プログラムモードにおいては、ナントゲート２１への入
力線における高レベル信号によりロ４個の復号回路の１
つが選択される。線２８における出力が低レベル信号で
あシ、線２９における出力が高レベル信号であるように
、ナントゲート２１の出力とインバータ２２の出力が低
電圧−高電圧変換器を通される。トランジスタ３１と３
２で構成されたスイッチが非導通状態にされ、トランジ
スタ３３と３４で構成されているスイッチが高レベル信
号となるようにＰＥＲ８Ｈ信号は低レベルである。

プログラムモードにおいては、トランジスタ３４に結合
されているＰＥＲ８Ｈ信号はｖＰＰにセットされる。Ｃ
ＭＯＳスイッチを介して線２９に結合されている回路点
３６は、プログラミング電圧ｖＰＰにある。後段復号器
の選択されていない線のスイッチと、引上げトランジス
タおよび引下げトランジスタは、高レベル信号がｖＰＰ
である読出しモードにある間に受ける信号と同じ信号を
受ける。回路点３６はｖｐｐにあるから、行線３へ送ら
れる信号はその行線に沿うセルの状態にセットするプロ
グラミング信号である。

消去モードにおいては、ナントゲート２１への入力線に
おける高レベル信号によ９６４個の復号回路の１つが選
択される。選択された復号回路に対しては、低電圧−高
電圧変換器は、線２８上の低レベル信号と線２９におけ
る高レベル信号とを、トランジスタ３１〜３４で構成さ
れているスイッチへ送る。消去モードにおいては、ＰＥ
Ｒ８Ｈ信号はｖＰＰであシ、ＰＥＲ８Ｈ信号は低レベル
である。その結果、選択された復号回路においては、ト
ランジスタ３１と３２で構成されているスイッチが導通
状態にされ、線２８上の低レベル信号を回路点３６へ送
る。残シの６３個の復号回路は回路点３６に高レベル信
号を有する。

行線０〜２上のスイッチを通って低レベル行選択信号が
ｎチャネルトランジスタへ入力される。

したがって、行選択信号の補数はｖｐｐで、消去モード
中はそれらのスイッチは非導通状態にされる。

選択された行ａ（この場合には行１ｓ３）におけるスイ
ッチは、行選択信号としてｎチャネルトランジスタ４２
への入力１−ＶＰＰを有する。トランジスタ４１のゲー
トへは行選択信号の補数信号（この場合には低レベル信
号）が与えられ、したがってトランジスタ４１と４２で
構成されているスイッチは導通状態にされる。信号ＰＤ
Ｒ３は引上げトランジスタ４９を非導通にする■すであ
る。信号ＮＤＲ３は低レベルであって、引下げトランジ
スタ４９を非導通状態にする。信号ＮＤＲ３は低レベル
であって、引下げトランジスタ５０を同様に非導通状態
にし、回路点３６から低レベル信号が行線３に結合され
、その行線のセルに格納されている信号を消去する。他
の各行線に対しては信号ＰＤＲとＮＤＲは低レベルであ
る。そのために引上げトランジスタが導通状態にされて
、選択されていない語線をＶＰＰ　Ｋする。それらの引
上げトランジスタを付加することにより消去モードを実
現できる。

その結果、本発明の復号回路はＥ２ＰＲＯＭアレイに完
全に適合できる。

一括消去モードにおいては、復号回路の１つが選択され
るが、６３個の復号回路は選択されない。

それら６３個の復号回路に対しては、回路点３６におけ
る信号は低レベルである。しかし、全ての語線に対して
は、ＣＭＯＳスイッチは非導通状態にされ、行選択信号
が低レベルにセットされ、行選択補数信号がＶＣＣにセ
ットされる。それらのスイッチのトランジスタ、たとえ
ばトランジスタ４１と４２は導通状態にされず、そのた
めＫそれらのスイッチを通って語線へ信号が送られるこ
とはない。トランジスタ４９のよりなｐチャネル引上げ
トランジスタが非導通状態にされるように、信号ＰＤＲ
とＮＤＲがｖＣＣにセットされる。トランジスタ５０の
よりなｎチャネル引下げトランジスタが導通状態ぺされ
て語線を低レベルにし、それらの語線における信号を消
去する。

次に示す表は、本発明の好適な実施例において種々のモ
ードにおける信号のレベルを示すものである。

たとえば、プログラムモードにおいては、各前置復号器
の出力、たとえば前置復号器１４　（Ｒ８４〜Ｒ８７）
、前置復号器１６　（Ｒ８８〜Ｒ８１１）および前置復
号器１８　（ＢＳ１２〜Ｒ８１５）、の１つが高レベル
であシ、各前置復号器の残シの３つの出力は低レベルで
ある。このようにして、前置復合器に結合されている６
４個のナントゲートの１つがそれの３つの各入力線にお
ける高レベル信号を受けて、低レベルの出力信号を発生
する。また、プログラムモードにおいては、信号ＰＥＲ
８Ｈは低レベルにセットされ、信号ＰＥＲ８Ｈはプログ
ラミング電圧ｖｐｐ　（約１２ボルト）にセットされる
。ｖＸもプログラミング電圧にセットされる。行選択線
の１つがプログラミング電圧にセットされ、残シの３本
の行選択線が低レベルにセットされ、したがって行選択
信号の補数の１つが低レベルにセットされ、残シの３本
がプログラミング電圧にセットされる。

このようにして、行線にとシつけられているＣＭＯＳス
イッチの１つが導通状態にされる。行線にと９つけられ
ている引下げトランジスタのゲートに結合されているＮ
ＤＲ信号のうちの３つがプログラミング電圧にセットさ
れ、プログラムすべき行線に結合されているＮＤＲ信号
が低レベルにセットされる。行線にと９つけられている
引上げトランジスタのゲートに結合されている各ＰＤＲ
信号はプログラミング電圧にセットされる。６４個所の
共通回路点の１つがプログラミング電圧にあシ、その１
つの共通回路点がＣＭＯＳスイッチを介して選択された
行線に結合される。残シの６３個所の共通回路点は低レ
ベルである。この結果として、選択された行線はプログ
ラミング電圧であシ、残シの２５５本の行線は低レベル
である。

本発明の復号回路を６４にのメモリについて説明しだが
、本発明は１２８にビット、２５６にビット。

５１２にビットおよび１メガのメモリのよりなよシ大き
な容量のメモリにも応用できることが容易にわかる。た
とえば、本発明の復号回路、後段復号器の数を４から８
に増した両側復号器（ｔｗｏ　ａｉｄｅｄｄｅｃａｒｄ
ｏｒ　）に変えることができる。メモリアレイを製造す
るためには、復号回路のピッチがメモリセルのピッチ（
たとえば５ミクロンより狭い）内で配置される。このよ
うにして、よシ小さいセルにより小型化の利点を得るこ
とができるように、行復号器を行線とともに配置できる
。

以上、Ｅ　２　ＦＲＯＭ集積回路に使用できる独特の復
号回路を説明した。

【図面の簡単な説明】

第１図は本発明の前置伎号段のブロック図、第２図は本
発明の復号回路の回路図である。 １１．１３．１５．１７・・・・バッファ、１２，１４
゜１６．１８・・・・前置復号器、１９・・・・マルチ
プレクサ、２０−−ψ−４号器、２１・・・・ナントゲ
ート、２２・昏・・インバータ、２４゜２５・・・・低
電圧−高電圧変換器ｐチャネルトランジスタ、３１．３
２，３３．３４，４１．４２，４３，４４゜４５．４６
・・・・ＣＭＯＳスイッチ、４９・・・・引上げトラン
ジスタ、５０・・・・引下げトランジスタ。

Claims (1)

1. 【特許請求の範囲】 （１）第１のアドレス信号を受け、その第１のアドレス
   信号が所定の状態にある時に第１の信号を与える第１の
   復号手段と、 この第１の復号手段に結合され、前記第１の信号を第２
   の信号および第３の信号に変換する変換手段と、 この変換手段と第１の回路点に結合され、前記第２の信
   号と前記第３の信号のうちの１つを前記第１の回路点へ
   与える一対の第１のスイッチと、前記第１の回路点と、
   少くとも１つのメモリセルへおのおの結合される複数の
   第２の回路点へ結合され、前記第１の回路点の前記選択
   された信号を前記第２の回路点へ送る複数の第２のスイ
   ッチと、 前記各第２の回路点に結合され、その第２の回路点に第
   ４の信号と第５の信号を与える第１のトランジスタおよ
   び第２のトランジスタと を備え、それにより選択された前記メモリセルへ与える
   ことができることを特徴とするＣＭＯＳＥ＾２ＰＲＯＭ
   静的復号回路。 （２）特許請求の範囲第１項記載の回路であつて、前記
   第１のスイッチと前記第２のスイッチはＣＭＯＳスイッ
   チにより構成されることを特徴とする回路。 （３）特許請求の範囲第１項記載の回路であつて、前記
   第１のトランジスタは電源に結合されたｐチャネルトラ
   ンジスタを含むことを特徴とする回路。（４）特許請求
   の範囲第１項記載の回路であつて、前記第２のトランジ
   スタは接地されたｎチャネルトランジスタを含むことを
   特徴とする回路。（５）第１のアドレス信号を受け、そ
   の第１のアドレス信号が所定の状態にある時に第１の信
   号およびその第１の信号の補数信号を与える第１の復号
   手段と、 この第１の復号手段に結合され、前記第１の信号の電位
   および第１の信号の補数信号の電位を変換し、第２の信
   号および第３の信号を与える変換手段と、 前記第２の信号および前記第３の信号にそれぞれ結合さ
   れ、かつ前記第１の復号手段に結合されて、前記第１の
   アドレス信号が所定の状態にある時に前記第２の信号と
   前記第３の信号のうちの１つを第１の回路点へ与える一
   対の第１のスイッチと、 前記第１の回路点と前記第１の復号手段へ結合され、複
   数の第２の回路点のうちの１つを介して少くとも１つの
   メモリセルへおのおの結合され、前記第１のアドレス信
   号が所定の状態にある時に前記第１の回路点と前記第２
   の回路点の間に電流路を設ける複数の第２のスイッチと
   、 前記各第２の回路点と電源に結合される引上げｐチャネ
   ルトランジスタと、 前記各第２の回路点へ結合されるとともに接地されるｎ
   チャネル引下げトランジスタと を備え、前記各引上げトランジスタのゲートは前記第１
   の復号手段に結合され、前記第１のアドレス信号が所定
   の状態にある時に前記引上げトランジスタは前記第２の
   回路点を前記電源に結合し、前記引下げトランジスタの
   ゲートは前記第１の復号手段に結合され、かつ、前記第
   １のアドレス信号が所定の状態にある時に前記第２の回
   路点を接地し、それにより前記メモリセルの１つが選択
   できることを特徴とするＣＭＯＳＥ＾２ＰＲＯＭ静的復
   号回路。 （６）特許請求の範囲第５項記載の回路であつて、前記
   第１のスイッチと前記第２のスイッチはＣＭＯＳスイッ
   チを含むことを特徴とする回路。 （７）特許請求の範囲第５項記載の回路であつて、前記
   第１の復号手段は複数のバッファと前置復号器を含むこ
   とを特徴とする回路。 （８）特許請求の範囲第５項記載の回路であつて、前記
   変換手段は一対の交差結合されたｐチャネルトランジス
   タを備え、各ｐチャネルトランジスタはｎチャネルトラ
   ンジスタに結合されることを特徴とする回路。 （９）特許請求の範囲第５項記載の回路であつて、前記
   電源は前記メモリセルをプログラムするのに十分である
   ことを特徴とする回路。