JPS63127496A - 低電力消費記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリ装置特に電気的にプログラム可能
なタイプのＭＯＳ　　ＲＯＭに関するものである。

電気的にプログラム可能なフローティングゲート型ＲＯ
Ｍ即ちＥＰＲＯＭＩ！置は通常テキサスインスツルメン
ト社の−ａｌｌおよびＨｃＥＬｒｏｙの米国特許第４，
１１２，５０９号および第４，１１２゜５４４号および
米国特許第３，９８４，８２２号に見られるセルレイア
ウトを使用して製作される。

８に、１６に、３２におよび最近は６４にビットサイズ
のレイアウトのＥＰＲＯＭ装置を製作するメーカがいく
つかある。しかしながら高速および低コストに対する要
望が継続しているため、セルサイズを低減もしくはビッ
ト密度を増大して同時に既存の二重レベルポリシリコン
Ｎチャネル製作方法とのプロセス互換性を維持する必要
性が生じてきた。ＲＯＭのアレイ密度を増大させる一つ
の古典的技術は各列部ち出力線に対して接地線を設ける
かわりに仮想接地構成を使用することである。

仮想接地メモリは共にテキサスインスツルメント社のＦ
ｉｓｈｅｒおよびＲｏｇｅｒｓの米国特許第３．９３４
゜２３３号と、Ｅ、Ｒ，Ｃａｕｄｅｌの米国特許第４．
０２１゜７８１号に開示されている。仮想接地ＥＰＲＯ
Ｍレイアウトはテキサスインスツルメント社のＤａｖｉ
ｄ　Ｊ、ＨｃＥＩｒｏｙの米国特許第４，１５１．０２
１号に１１目示されている。フローテイングゲ−１−Ｅ
ＦＲＯＭのプログラミングには過ｌ高電圧と高電流が必
要であるため、従来仮想接地装置に採用されている回路
よりも厳しい要求がデコード回路に課される。このため
従来のＥＦＲＯＭは各セルに別々の接点と線を使用し、
そのためデツプ上に余分な空間を必要とした。しかしな
がら仮想接地メモリの動作に必要な別々の接地選定およ
び列選定機能を使用する場合、採用する列デコードは専
用接地型メモリ装置とは違った複雑性を有する。

大型高速装置のこの列および接地選定アドレッシングは
行アドレッシングと共にデコード回路に新しい条件を課
するものである。ＥＰＲＯＭ装置の低電力動作という顧
客の要求により、通常のスタンバイ動作モードとは違っ
たパワーダウンモードを設ける必要性が生じた。パワー
ダウンモードにおいてＥＰＲＯＭ装置はアドレスに応答
しないが、パワーダウンモードが終る時には正規アクセ
スが許される前に過度に長い期間があってはならない。

これらの制約および対立する条件内で改良型ＥＰＲＯＭ
が設計されている。

特に小サイズ、大ビット密度の電気的にプログラム可能
な改良型ＲＯＭ装置を提供することが本発明の主目的で
ある。低電力消費もしくはパワーダウン操作が可能で電
気的にプログラム可能な改良型メモリ装置を提供するこ
とも本発明の目的である。改良された方法で読み取りお
よび／もしくはプログラミング用メモリアレイにアクセ
スを行う構成を提供することも本発明の目的である。

［問題点を解決するための手段および実施例の説明」 本発明の一実施例においてフローティングゲート型メモ
リの行列を有する電気的にプログラム可能なメモリアレ
イはセルの列間に交互に出力線と接地線を有し、仮想接
地構成を提供している。行はアドレス入力の一部分によ
り選定され、列は他部分により選定される。選定列の一
方側の出力線が励起され、使方側の接地線が励起される
。差動センス増幅鼎が選定出力線上の電圧および４準電
圧に応答する。デコーダの行選定機能に必要なトランジ
スタ数は各アドレスビット対に対して１対４の選定を行
うプリデコーダを採用し、次にこれら選定出力の一つを
使用してＮマルチプレクサを起動させ、他の全てをデコ
ーダの入力として使用しＮ出力をマルチプレクサの入力
として使用でることにより大幅に低減される。

プリデコーダは各アドレスビットに対して２対の真およ
び相補アドレス電圧を受信するＡＮＤ１０Ｒ回路であり
、６対は論理的に同じであるが低しきい値トランジスタ
により分離されているアドレス電圧を含んでいる。プリ
デコード回路は６対の高い方を使用してＡＮＤ１０Ｒ回
路の入力トランジスタを■。Ｃと出力ノード間で駆動さ
せ、６対の低い方を使用してＡＮＤ１０Ｒ回路の入力ト
ランジスタを出力ノードと接地間で駆動させることによ
りスピードアップされる。前者の入力トランジスタは後
者よりも低い古酒ローディングを有している。

第１図に本発明の特徴を使用したメモリシステムのブロ
ック図を示す。本発明はさまざまなタイブおよびサイズ
のメモリ装置に使用できるが、ここに示す実施例は８Ｘ
１６Ｘ２５６に仕切られた３２に即ち３２，７６８ピツ
トを有するＮチャネルフローティングゲート型の電気的
にプログラム可能なＲＯＭ即らＥＰＲＯＭである。商用
実施例では更に列デコーディングを設けて８ｘ８Ｘ２５
６の替りに８Ｘ３２Ｘ６４に仕切られた１６ビツト装四
を規定し、３２にビットは８Ｘ３２Ｘ１２８に仕切られ
６４にビット装置は８Ｘ３２Ｘ２５６に仕切られており
、図示する実施例は行デコード回路の利点を示すために
選定されている。第１図においてセルアレイ１０は２５
６行１２８列に配置された３２．７６８１１１ｉ１のフ
ローティングゲートメモリセルを含んでおり、列は１０
−１から１０−８の８個の別々のセル群に分割されてい
る。

各群は別々の入力／出力端子１１を有している。

８個のアドレス入力端子１２に加えられる８ビツト行ア
ドレスはデコードされて２５６本の行線１３の一本のみ
を起動させる。セルアレイは仮想接地型であり一本の接
地線のみが１０−１から１０−８の各群の接地に接続さ
れており、隣接する列線が各群の選定されたセルの出力
として使用される。４端子１４により集積回路装置へ加
えられる４ビツト列アドレスは、８個の別々の選定回路
１５によりデコードされて１０−１から１０−８の各群
内の９本の接地線の中の１本を選定し、８個の別々の選
定回路１６により８本の出力列線の中の１本を選定する
。１０−１から１０−８の各群の差動センス増幅器１７
は選定セルに対するデータビットを感知して端子１１の
一つに出力を加え読取り動作を行い、プログラム動作の
ためには回路１７内の入力バッファおよび選定回路１６
により各群内の選定ビットへ端子１１上のデータビット
が加えられる。

実施例の集積回路装置は８個のデータ端子および１２個
のアドレス端子の他に５個の端子を有している。端子１
８により一つの＋５Ｖ供給電圧Ｖ　が印加され、接地即
ちｖＳｓが端子１９に印加Ｃ される。およそ＋２５Ｖのプログラミング電圧Ｖ、ｐが
端子２０へ印加される。チップ選定指令Ｃ８が端子２１
へ印加されパワーダウン／プログラム指令ＰＤ／ＰＧＭ
が端子２２へ印加される。

御回路２３へ接続されており、それは制御電圧を発生し
てシステムの動作モードを定める。

読取りモードにおいてＶｐｐとＰＤ／ＰＧＭは論理０で
ありＣ８はアクティブロー、論理０である。

これらの状態を第２図ａ〜第２図ｅの左側に示す。

第２図ａに示すようにＣ８がローであり第２図ｄと第２
図Ｃに示すようにｖｌ、とＰＤ／ＰＧＭがローであれば
、端子１２．１４上の１２個のアドレスビットＡＯ−Ａ
１１が第２図すの時刻２４において有効となる時アレイ
１０内の８ビツトが選定され（１０−１から１０−８の
各群で１ビツトずつ）、第２図ｅに示すようにこれらの
８ビツトは端子１１上に生じる。

もう一つの状態はスタンバイモードであり、論理１にお
いてＣ８がハイであることを除けば全ての入力は読取モ
ードの場合と同様である。ここでチップは読取り状態で
あるが第２図すの中央に示すようにアドレスが生じても
そのように選定されず、第２図ｅのデータアウトは生じ
ない。

第２図Ｃの右側に示すようにＰＤ／ＰＧＭ入力が論理１
である時パワーダウン動作モードが生じる。第２図ｄに
示すように■、ｐはローでありＣ８はローともハイとも
なり得る、即ち注意を要しない状態である。アドレスが
発生すれば出力は生じない。

ＰＤ／ＰＧＭがアクティブローであり、第２′図ａに示
すようにＣ８がアクティブローである時プログラミング
動作モードが生じる。この状態において端子１２に加え
られる行アドレスは一本の行線１３上にハイ電圧（■。

、−ｖ−を生じる（他は全てロー）。第２′図すに示す
ように発生する端子１４上の列アドレスは各群の８列の
中の１列を選定する。第２′図ｅに示す時間中に端子１
１の各々にＯが存在するか１が存在するかにより、１０
−１から１０−８群内の８個の各選定ビットの選定列線
ヘハイ電圧Ｖ　、ｐ−Ｖ　、もしくはロー電圧が印加さ
れる。この状態により８個の選定ビットの７０−ティン
グゲートは端子１１上のデータ入力に応じて充電された
りされなかったりする。

いずれもローであるときだけでプログラムモードが生じ
る。第２′図の右側に示すように他の全ての状態はプロ
グラム抑止モードを発生する。第２′図ａもしくは第２
′図Ｃに示すように入力Ｃ８もしくはＰＤ／ＰＧＭの一
方もしくは両方がハイであると抑止モードが存在する。

ここで端子１２および１４上に生じているアドレスもし
くは端子１１上に存在するデータと無関係に、チップは
パワーダウンモードとなっている。

第１図のシステム内の行選定回路はプリデコードおよび
マルチプレクス性能を含んでおり、それが重要な利点を
提供する。端子１２上の８個の各行アドレスビットＡＯ
−Ａ７は８個のバッファ回路３０の中の一つへ加えられ
、その夫々がＡ２からＡ７ビットのプリデコーダ３２も
しくはＡＯとＡ１の行分割デコーダ３３へ行く線３１上
のアドレスおよび相補電圧ＡおよびＡを発生する。３個
のプリデコーダ３２は６個のアドレスビットＡ２からＡ
７に使用され、これらの各回路は６４中１行デコーダ３
５の入力である線３４上へ４出力を発生する。デコーダ
３５は６４木の出力線３６を有し、所与のアドレスＡ２
−へ７に対してその中の１本のみがハイであり他の全て
はローである。

線３６は６４個の４中１選定回路３７へ別々に印加され
、その各々が４個の出力１３を有しそれらはアレイ１０
の行線であり１０−１から１０−８の８群全部に延在し
ている。各選定器３７は行分割デコーダ３３から４本の
入力線３８を受信し、アドレスのＡＯおよびＡ１ビット
に従って、４本の線１３の中の１本を選定するように機
能する。

２個のバッファ回路３０の詳細回路図を示す第３図にお
いて、入力端子１２は２個のエンファンスメントトラン
ジスタ４０．４１のゲートへ接続されている。第１人力
トランジスタ４ｏはディプレッション負荷４２を有し、
ゲートが■Ｃｏであるトランジスタ４３を介して接地さ
れている。第１段の出力４４は第２人力トランジスタ４
１およびその並列接地ゲートディプレッショントランジ
スタ４６と同一様、接地トランジスタ４３を共有する自
然トランジスタ４５のゲートへ接続されている。

こうして全てのトランジスタ４０．４１．４５゜４６の
電流はトランジスタ４３を流れる。ノード４４は入力ト
ランジスタ４１に直列にディプレッショントランジスタ
４７のゲートへも接続されており、これらのトランジス
タと直列な自然トランジスタ４８はゲート上にＣＥ信号
を有しパワーダウンモードとするように働く。トランジ
スタ４７のソースはへ出力線３１−１を提供し、トラン
ジスタ４１のドレーンはＡ　出力１ａ３１−２を提供す
る。入力１２がハイであればトランジスタ４１はオンで
ありＡとＡ　はローである。ディプレッション負荷５０
を有するもう一つのインバータトランジスタ４９はゲー
ト上にＡ　信号を受信し、このインバータは最終段でデ
ィプレッション負荷５１のゲートを駆動する。第１イン
バータ４０の出力ノード４４はこの最終段においてエン
ファンスメントトランジスタ５２のゲー１−へ接続され
ており、このトランジスタはパワーダウン動作用トラン
ジスタ４６と同様に並列接地ゲートディプレッションモ
ードトランジスタ５３を有している。

ゲート上にＧＥを有する自然］−ランジスタ５４はトラ
ンジスタ４８と同様にパワーダウン期間中にプルダウン
機能を提供する。

トランジスタ４５の目的は１ヘランジスタ４３を流れる
電流をＯと１人力間で平衡させることであり、そのため
ノード５５上の電圧はほぼ一定となる。ノード５５上の
電圧はトランジスタ４０に小さなバックバイアスを与え
、低入力値に対する動作は■１が低い場合でも適当なＴ
ＴＬマージンで十分である。

トランジスタ４７．５１はゲート上に前段の反転出力を
有し、標準のゲート・ソース短絡ディプレッション負荷
の場合に較べ動作がスピードアップされる。こうして各
ソースに接続された場合に較べてゲートは早く立上り、
トランジスタ４７゜５１は早くターンオンする。

バヮーダ１クン動作においてトランジスタ４８゜５４は
第２図９に示すＣＥ大入力よりターンオフされる。制御
回路はＰＤ／ＰＧＭからＣＥを発生しこの電圧はＰＤ／
ＰＧＭと相補的である。トランジスタ４８．５４がオフ
であるとパワーダウンモード中にＡとＡは共にハイとな
り、Ａ　と△はローとなる。トランジスタ４６．５３の
機能はパワーダウン中に漏洩により出力Ａ　とＡ８をロ
ーに保持することである。アクティブ読取モードにおい
てＣＥはハイでありトランジスタ４８．５４は完全に導
通し、そのため八とに＊はＡとＡ＊と同様に同じ論理状
態となる。

第４図に３個のプリデコーダ３２の中の１個を示す。こ
の回路は４組の並列、低しきい値自然トランジスタ対５
６を有し、それらはゲート上に△。

Ａ、Ｂ、Ｂ出力を有している。これら４個の並列対はゲ
ート上にＡ　とＡ　を有する４個の自然トランジスタと
直列である。トランジスタ対５７はゲート上に百８とＢ
を有するエンハンスメント１へランジスタ５８を介して
接地されている。４個の出力３４はトランジスタ５６．
５７間のノード５９において取り出される。全てのＡ＊
およびＢ９信号はノード５９Ｉ！下であり、ＡおよびＢ
信号はノード５９以上である。これはパワーダウン動作
において有利である。

第４ａ図に行分割デコーダ３３と共にＡＯおよびＡ１ビ
ット用人力バッファ３０を示す。パワーダウン機能が使
用されていないためにトランジスタ４８．５４は存在せ
ず且つディプレッショントランジスタ４６．５３が省か
れていることを除けば入力バッファ回路は第３図のもの
と同様である。

Ａ９もしくはＢ８出力は発生しない。

行分割デコーダ３３はトランジスタ６Ｑを有する４個の
ＮＯＲ回路を含んでおり、ＡＯおＪ：びＡ１アドレスビ
ット用バッファ３ｏからのＡ、Δ。

Ｂ、Ｂ出力対３１に夫々接続されている。各ＮＯＲ回路
はディプレッション０荷６１を右しインバータ段６２と
プッシュプルトランジスタ対６３．６４を有するプッシ
ュプル出力回路により４個の出力３８の中の１個を発生
する。

第５図に４中１デコーダ３７および行線にプログラミン
グ電圧Ｖｐ、を加える回路と共に６４中１デコーダ３５
を示す。３組の４線３４はデコーダに沿って延在してお
り６４個のＮＯＲ回路内の３個のトランジスタ６５のゲ
ートへ入力を供給する。

３組の各線の１人力の異なる組合が各ＮＯＲ回路で使用
されており、線３４上の所与のコードに対して１個のみ
が選定される。３個の並列トランジスタがゲート上にＧ
Ｅを有し且つディプレッション負荷６７を有するパワー
ダウン制御トランジスタ６６と直列に接続されている。

パワーダウンモードにおいてＧＥはローであり且つトラ
ンジスタ６６はオフであるため、出力はハイとなり３Ｘ
６４即ち１９２個のトランジスタ６５のいずれにも電流
は流れない。正規モードにおいてＣＥはハイであり、自
然即ち低しきい値トランジスタであるため降下は非常に
小ざい。選定ＮＯＲ回路に対し３１１１ｊのトランジス
タの全ゲートがＯ−であり、線３６はハイである。また
他の全てに対して少くとも１個のゲート入力がハイであ
り線３６はローである。線３６がローであるとデコーダ
３７内のインバータ６８は４個のトランジスタ６９のゲ
ートヘハイ出力を発生し、このデコーダ３７の４本の行
線１３の全てをローに維持する。ハイである１本の線３
６に対して１組の４個のトランジスタ７０がターンオン
され４線３８を４本の行線１３へ接続する。これら４線
３８の中の１本のみがハイであるため、２５６本の行線
１３の中の１本のみがハイとなる。ゲート上に■。０を
有するディプレッショントランジスタ７１はプログラミ
ング中に存在する高電圧がドライバトランジスタ６９を
破壊するのを防止するように働き、これらの装買７１ｔ
よドレーン上にハイ電圧を有してターンオフする。

プログラミングのためには２５６木の行線の中の選定さ
れた１本がｖ、Ｏ付近とされ残りはローとされるＶＩ）
、入力２ｏは数組の３個の直列トランジスタ７２，７３
．７４を介して各行［７１１３へ接続サレテイル。ｖｐ
ｐ１Ｃ８およびＰＤ／ＰＧＭから１９られるＶＰＲ指令
は全トランジスタ７２のゲートへ接続されており、その
ためＣ８とＰＤ／／ＰＧＭがローでＶｌ、がハイである
場合のみプログラミングが可能であり、他の全ての状態
においてＶＰＲはローでトランジスタ７２はオフとなる
。

トランジスタ７３．７４は全ておよそ 一４Ｖのしぎい値を有する非調整ディプレッション装置
である。直列組合せの効果は論理１にある１線１３をＶ
ｌ、に引き上げることであり、他の全てに対してトラン
ジスタ６９はオンであるためＶ　のままである。

Ｓ 第３図、第４図および第５図の行デコーダ回路はいくつ
かの有利な特徴を有している。アドレスバッファ３ｏに
おいて最も遅い出力Ａ（もしくはＢ）はアドレス入力端
子１２からの２個の反転のみでありそのため速度は良好
である。また第２人力トランジスタ４７を使用して正へ
の入力移行の応答がスピードアップされる。別々のＡと
八〇、ＡとＡ　等の出力を供給することによりバッファ
を最小電力状態でパワーダウンとすることができ同時に
プリデコーダ３２をゼロ電力状態とすることができる。

プリデコーダ３２を行デコーダ３５と共に使用すること
によりＮＯＲ回路に使用するドライバ装置６５の数を半
減することができ、次に４本の各行線１３に１個のＮＯ
Ｒ回路を使用して所要のドライバを更に２個減らすこと
ができる。

こうして２５６中１デコーダは各々が３個のトランジス
タ６５を有する６４個のＮＯＲ回路のみを必要とする。

各々が８個の入力トランジスタの標準２５６個のＮＯＲ
回路に較べて装置のローディング数の低減は非常に望ま
しい。行分割部らマルチブレクスデコーダ３３はプッシ
ュプル出力段６３．６４を採用した２個の入カドランジ
スタロ。

を有する簡単なＮＯＲ回路を使用して駆動を改良してい
る。行デコーダ３５は３人力Ｎ　ＯＲ回路であり、各Ｎ
ＯＲ回路にもう一つのトランジスタ６があってゲートは
ＣＥｌ、：接続されてパワーダウン制御を行いパワーダ
ウンに対してＣＥはローである。

第１図において列選定回路は４人力バッファ３０を含ん
でおり、それはＡＯおよびＡ１７Ｆレスビツトに使用す
る入力バッファと同じである。線７５上の４個のバッフ
ァからの８個のアドレスおよび相補出力は９中１デコー
ダ７６へ加えられ、該デコーダは接地選定回路１５への
９本の出力線７７の中の１木を励起する。こうして出力
列線が選定される前に１０−１から１０−８の各群内の
９本の接地線の中の１本が最初に選定される。線７７は
また列選定デコーダ７８の入力でもあり、このデコーダ
は２木の線７０上のＡ８およびＡ８を入力として使用し
てハイである９本の線７７の中の１本の両側の一方を選
定する。線７９上の８中１出力は列選定器１６へ接続さ
れている。

線７７上の仮想接地選定がデコードされ、アクセスタイ
ムを最小限とするために出来るだけ迅速に得られること
が重要である。線７９上の列選定を起動させるために遅
延を許容することができる。

仮想接地選定器１５の動作時間は遅延を許容できる列選
定器１６の動作時間よりもアクセスタイムに与える影響
が大きい。こうして仮想接地選定はアドレス入力Ａ３−
Ａｌ１から直接デコードされて接地選定器１５の起動に
使用され、次に線７７上の接地選定は列アドレスのＬＳ
Ｂ、Ａ８と共にデコーダ７８で使用されて列選定を発生
ずる。

第６図にデコーダ７６を詳細に示す。線７５上のバッフ
ァ３０からの△８からＡ１１のアドレスと補数は１組の
９個のＮＯＲ回路内のドライバトランジスタ８０へのゲ
ート入力として使用され、ＮＯＲ回路の２個を図示する
。９中１を選定するためにＮＯＲ回路の中の７個は３個
のトランジスタ８ｏを有し残りの２個は４個のトランジ
スタ８０を有している。ＮＯＲ回路はディプレッション
負荷８１およびＧＥにより連続して駆動されるパワーダ
ウントランジスタ８２を有している。出力ノード８３は
１個の出力トランジスタ８５を駆動するインバータ１〜
ランジスタ８４と直接駆動しきい値出力トランジスタ８
６を有する修正プッシュプル回路へ接続されている。ゲ
ート上にＣ［を有するトランジスタ８７．８８はパワー
ダウンモードを提供し全ての線７７がローに保持される
。トランジスタ８９は行デコーダ内のトランジスタ７１
と同じ機能を提供する。プログラミング中に選定された
９中１線７７へ高電圧を印加する回路は第５図の行線に
使用される３個の直列トランジスタ７２．７３．７４を
含んでいる。しかしながらこの場合トランジスタ７２は
ゲート上にＶＰＲではなくｖｐｃを有している。

第７図に選定器７８を詳細に示す。入力トランジスタ対
９ｏを有する８個の４人力および／もしくは論理回路は
９個の接地選定線７７に応答し、これら８個の論理回路
の全てに共通な１−ランジスタ対９１は線７５上のＡ８
およびに１°に応答する。

各論理回路はディプレッション負荷９２を有し出力トラ
ンジスタ９３を駆動する。この出力段はディプレッショ
ン負荷９４と８個全てに共通な共通パワーダウンゲート
９５を有している。列選定線７９はゲート上にＰＥを有
する直列トランジスタ９６を介してこれらの出力回路に
接続されている。

プログラミング用ハイ電圧は前と同様各線７９に接続さ
れたトランジスタ７２．７３．７４を含む直列回路によ
り発生する。１−ランジスタ９６はプログラミング中に
ハイである線７９上のハイ電圧を分離して、ハイ電圧が
ディプレッション負荷９４を介して■。、へ放電される
のを防止する。

第８図においてセルアレイ１ｏはメモリセル１０′の行
列アレイであり、その各々は制御ゲート１ｏ１、ソース
１０２、ドレーン１０３およびソースとドレーン間チャ
ネルと制御ゲート１０１との間に７０−ティングゲート
１０４を有する電気的にプログラム可能な絶縁ゲート電
界効果型トランジスタである。

各行内の全てのセルのｌｌ、ＩＩ　＠ゲート１ｏ１が１
組の行線即ちＸ線１３に接続されている。実施例にはＸ
デコード回路からの２５６本の線１３があり、前記した
ようにそれらは線１２上の８ビットＸ即ち行アドレスに
基いて２５６中１を選定する。読取モードにおいて線１
３の選定された１本はハイとなり他のローのままである
。

隣接セル１０′のドレーン１０３はＹ出力線１ｏ５へ共
通接続されており、実施例では６４本の線１０５が仕切
らねてぃて装置から８ビット並列出力１１を発生し、各
線１０５は２列のセル１０′の出力を供給し、そのため
各群ごとに１６セルの８群があり、各群は８本の線１０
５を含んでいる。線１０５は負荷トランジスタ１２１を
介してＶ。。へ、また８周のトランジスタ１６−１〜１
６−８へ接続されており、こうしてＹ出力線１Φ ０６へ接続されている。（１６セル幅の各群に１本ずつ
８本の別々の線１０６がある。）トランジスタ１６−１
．１６−２等のゲートは線７９上の列選定電圧を受信す
るように接続されており、それらは入力ビン１４上の４
ビット列アドレスに基いてこれらのゲートの一つへ論理
１電圧（即ちプログラミング用Ｖｐ、）を加え残りをＶ
ｓｓに保持するように作用する。４ビツトアドレスは一
群内の１６中１セル１０′を選定するのに使用され、８
中１線を選定するには４ビットＹアドレスＡ３−Ａｌ１
のＭＳ８３ピットＡ９−Ａ１１のみを必要とするが仮想
接地構成によりＬＳＢアドレスビット八８へ必要とする
。

隣接セル１０’のソース１０２は接地線として作用する
もう１組の列線１０７に共通接続されている。１６セル
１０′の各群に９木の線１０７を必要とする。即らＭＸ
Ｎアレイに対する接地線の数は（Ｎ／２）＋１本である
。各線は負荷装置１ｏ８を介してＶｃｃに接続され、接
地選定トランジスタ１５−１．１５−２等を介して接地
、即ちｖｓｓに接続されている。接地選定１５を形成す
るこれら全てのトランジスタ１５−１等のゲートは線７
７を介して前記選定器７６へ接続されている。

接地選定７６は所与のＹアドレスに対して線７７の中の
１本のみを励起するように作用し、そのためトランジス
タ１５−１．１５−２等の中の１個のみが導通する。

第８図のセルアレイの小部分を第９図に示しそれは１６
個のセル１０′と４本のＸアドレス線１３とＹ出力線１
０５即ち接地線１０７を形成する５枚の金属片を含んで
いる。第９図および、第１０Ａ図〜第１０Ｄ図の断面図
に示すように、ソースおよびドレーン領域１０２．１０
３はＸ型モ−上領域の連続ウェブ内のＮ十拡散領域によ
り形成され、前記モート領域は各ソースとドレーン間の
チャネル領域１０９および金属とモートを接触させる接
触領域１１０．１１１を含んでいる。金属出力″ｌ！Ａ
ｌＯ３は接触領域１１０においてモートの共通Ｎ十領域
１１２と接触し、金属接地線１０７は領域１１１におい
てモートの共通Ｎ十領域と接触する。各共通領域１１２
もしくは１１３は夫々４個のトランジスタ１０’のソー
スもしくはドレーンを形成する。セルアレイはシリコン
パー１１４の面内に形成されており、厚い電界酸化物１
５がモート領域を除いてこの面の全体を被覆している。

Ｐ＋チャネル停山領域１１６が通常の方法で電界酸化物
の下に横たわっている。浅いＮ十砒素注入領域１０２’
、１０３’は制御ゲート１１１がフローティングゲート
１０４を重畳するソースおよびドレーン領域１０２．１
０３の延在部として作用し、急速拡散ホウ素により形成
されたＰ領域１１７は従来のＰ十タンクによる有利なプ
ログラミング効率を提供する。ゲート酸化物１１８のａ
層がフローティングゲートをチャネル１０９から絶縁し
、酸化物薄層１１９がフローティングゲートを制御ゲー
ト１０１から絶縁する。蒸着されたレベル間酸化物１２
０の１ｔｌＪがＸ線１３および制御ゲート１０１を形成
する第２レベルポリシリコンを金属線１０５，１０７か
ら分離する。

ＥＰＲＯＭセル１０′はおよそ＋１８Ｖの高電圧をドレ
ーン１０３とソース１０２間に加え且つ選定セルの制御
ゲートをＶ６．に保持することによりプログラムされる
。セルを流れるハイ電流によりゲート酸化物１１８を通
って電子が放出されフローティングゲート１０４を充電
する。これはセルのしきい値電圧をおよそｖｃｏ（通常
＋５Ｖ）に増加させるように作用する。フローティング
ゲート上の電荷はいつまでも残存する。装置に紫外線を
当ててフローティングゲート１０４を放電することによ
り消去が行われる。

適正動作を行うには選定回路とセルマトリ・クスはある
条件に適合しなければならない。セルのプログラミング
にはドレーン１０３上におよそ＋１８ｖの電圧と０．５
〜３．０ＩＩｌ＾のソース・ドレーン電流を必要とする
。ＥＰＲＯＭマトリクスセルの読取りには１５〜６０μ
への範囲の電流を検出する必要がある。

例えば第８図の回路の読取動作にはＸａ（行アドレス線
１３の中の１本）がハイ（Ｖｃｃ−■、）でトランジス
タ１５−２と１６−２は接地および列選定器によりター
ンオンされる。他のトランジスタ１５．１６は全てオフ
であるトランジスタ１５−２はこの線の負荷装置１０８
ａを引き下げトランジスタ１０ａ’、１０Ｇ’の電流を
大地へ流しノード１１１ａをおよそ０．２〜０．３Ｖの
非常に低いレベルに維持するのに充分な大きさでなけれ
ばならない。負荷１０８ｂはセル１０′ｂがターンオフ
される点までノード１１１ｂを充電する必要がある。こ
れによって出力線１０６に接続されたセンス増幅３１７
はノード１１１ｂの容量およびそれを越えて充電する必
要がなくなる。トランジスタ１０’のボディ効果により
セル１ｏ′ｂはノード１１１ｂ上の低電圧でターンオフ
する。

ボディ効果はこれらのトランジスタの製作に使用される
チャネル内のＰ十領域のために大きい。

セル１０’ａをプログラムするには同じトランジスタ１
５−２．１６−２が読取動作のためにターンオンされる
が（他はオフ）、この場合オントランジスタ１５−２．
１６−２は前記したようにトランジスタ７２．７３．７
４を有する回４で生じた大きな正電圧ｖ９．をゲート上
に有する。トランジスタ１５−２はノード１１１ａをお
よそ０．３Ｖに保持し１〜３ｍ八を通すのに充分な大き
さでなければならない。トランジスタ１６−２はドレー
ン上に大きな電圧＋Ｖ６．を有しノード１１０ａ上に大
きな電圧を生じる。負荷１０８ｂは再びノード１１１ｂ
を充電し、この場合セル１０′ｂはプログラムを行わな
い。ノード１１１ｂ上の→−３ｖの電圧はセル１０’ｂ
のプログラムを禁止する。

各列線１０５は負荷トランジスタ１２１によりｖｃｃへ
接続されており、これらの負荷トランジスタのゲートは
基準電圧Ｒｈを有している。こうして列線１０５はイン
バータ回路の出力ノード１２２として働き、選定された
１個のノード１２２はロードトランジスタ対選定記憶セ
ル１０’の比に依存する電圧レベルとなる。フローティ
ングゲートが充電されたプログラムされたセルに対して
トランジスタ１０′は導通せず、線１０５（ノード１２
２）は最大電圧とされ、フローティングゲートが放電さ
れた消去されたセル１０’は線１０５を最小電圧とする
。これら両極端のおよそ中間点は差動センス増幅器１７
の基準点である。各センス増幅器１７の１人力はノード
１２２からＹ３１定］・ランラスタ１６−１．１６−２
等と線１０６を介したものである。、（ｌ！！方の入力
は後記する基準電圧発生器回路からのものである。

第１１図にセルアレイの負荷１２１に使用する基準電圧
Ｒｈと差動センス増幅器の電圧ｙｒｅｒと基準電圧Ｒ１
を発生する回路と共にセンス増幅器１７を示す。

センス増幅器１７の１人力として使用される基１１ｆ圧
Ｖｒｅｒはセルアレイ内のトランジスタ１０′と同様に
製作されたＥＰＲＯＭ１〜ランジスタ１０″および負荷
トランジスタ１２１と同様（ただし中間点を生じるため
にチャネル幅は２倍）の負荷トランジスタ１２１′を含
む回路から供給される。負荷トランジスタ１０８′およ
び接地トランジスタ１５′は“仮想接地″列線１０７に
対して負荷１０８および接地装置１５−１等をシミュレ
ートする。線７７′上のトランジスタ１５′のゲートへ
の電圧はおよそ（Ｖｃｃ−Ｖｔ）である。

即ち、線７７の中の１木の線の選定電圧と同じであり、
そのため基準発生器内の線１０７′はアレイ内の選定さ
れた線１０７と正確に同じ電圧、インピーダンス等を示
す。トランジスタ１０″はゲート上に（トランジスタ１
２３の発生した）電圧を有し、それもおよそ（ｖｏｏ−
Ｖｔ）であり選定されたＸ線１３上の電圧に等しい。こ
うしてノード１２２′の一方側でセルアレイ内のノード
１２２の下の回路がシミュレートされ、動作はアレイ内
のセルの動作と同じであり、供給電圧の変化、温度、エ
ージング、しきい値電圧のプロセス変動等によるあらゆ
る変動を追跡する。負荷側においてノード１２２′は２
個の負荷装置を介してＶ、。

に接続されている。負荷側でノード１２２′は２個のロ
ード装置を介してＶｃｃに接続されている。

最初にアレイの列線１０５の負荷トランジスタ１２１の
１個に対応して負荷トランジスタ１２１′を使用する。

トランジスタ１２１′はゲート上にトランジスタ１２１
と同じ基準電圧Ｒｈを有している。線１２４上のこの基
準電圧Ｒｈは■。。＝＋５Ｖである装置に対しておよそ
４ｖである。Ｒｈはノード１２２上の電圧変化を最適化
するように選定されており、電圧降下は感知するに充分
である完全な論理レベルではない。次にゲート上に異な
る基準電圧Ｒ１を有する負荷トランジスタ１２５は負荷
トランジスタ１２１′と並列である。

実施例において負荷トランジスタ１２１′はトランジス
タ１２１の２倍の幅のチャネルを有するためインピーダ
ンスは半分である。同じ効果を達成するもう一つの方法
は１個ではなく２個のトランジスタ１０“を直列にして
１２１と同じ負荷トランジスタ１２１′を使用すること
である。いずれもノード１２２′にＶ　ｒｅｆ電圧を発
生しそれは選定トランジスタ１０′に対するプログラム
状態と消去状態との間のノード１２２上の電圧変化の半
分である。第１１ａ図に線１２７で示すように時間１２
６において選定Ｘ線１３はハイとなる。

回路設計によりＸ選定電圧はＶ　から　までのｓｓ　　
　　　　　　ｃｃ 全波Ｖ　もしくはそれよりも小さいＶ　がらｃｃ　　　
　　　　　　　　　　　　　　　　　　　　　　　５ｓ
（ＶＣ６−Ｖｔ）までとすることができる。線１２８で
示すようにノード１２２上の電圧は選定セルがプログラ
ムされておれば（フローティングゲート充電）トランジ
スタ１０′がターンオンしないため、線１２９で示すＲ
ｈ電圧により定まるレベルとなる。一方選定トランジス
タ１０′が消去されておれば選定行＃２１３上の電圧１
２７がトランジスタ１０′のしきい値電圧を越える時間
１３０においてノード１２２は放電開始する。、電圧１
２７が増大し続けるとトランジスタ１０’を流れる電流
が増加しノード１２２Ｆの電圧は曲線１３１で示すよう
にＲｈレベルに依存するレベルで平坦になるまで増加す
る。Ｒｈが低過ぎるとノード１２２はずっと接地され列
線がずっと充電されなければならないため、それは必要
以上であって好ましくない。Ｒｈが高過ぎるとレベル１
２８が高過ぎて■。、付近となる。ｖ　ｒｅｒは（プロ
グラムされたトランジスタ１０′に対する）電圧レベル
１３２と（消去されたトランジスタ１０’に対するノー
ド１２２の最終レベルである）レベル１３３との間の中
間レベルであることが判る。

第２負荷トランジスタ１２５および基準電圧Ｒ１のは能
は装置がパワーダウンモードである時間中に第１１ａ図
の正規レベル１３４よりも高いレベルにＶ　ｒｅｒをオ
フセットすることである。その理由はパワーダウンモー
ドにおいては全ての行線１３および仮想接地選定７７が
ｖｓｓであり、そのため全ての列線１０５が最大レベル
にあるためである。パワーダウンモードを終ると選定列
線１０５は選定セル１０′の状態に応じて放電したり放
電しないことができる。列線１０５が放電しないと（即
ち選定セル１０’がプログラムされていると）妥当なデ
ータが既に線１０６に存在する。

選定！１０５が放電開始すると（即ら選定セル１０′が
消去されていると）、線１０５がＶｒｃｒ値以下となる
までセンス増幅器１７の入力の線１０６には妥当なデー
タが存在しない。Ｒ１と負荷１２５の機能はＶｒｅｆを
正規よりも高くすることであり、そのため列線１０５は
曲線１３１に沿って放電すると早期にＶ　ｒｅｆレベル
１３４を交差して早期に妥当データを感知することがで
きる。

パワーアップ状態において負荷トランジスタ１２１′は
Ｖｒｃｆを制御し、Ｒ１はＲｈの直流レベルよりも小さ
い直流レベルである。こうしてパワーアップ状態下にお
いてＶｒｅｒ発生器内のトランジスタ１２５はカットオ
フされＶ　ｒａｔはＲｈのみにより制御される。装置が
パワーダウンモードであるとＲ１はＲｈレベル１２９よ
りも高くなり負荷トランジスタ１２５が制御を行ってｖ
ｒｃｆは一層高くなる。パワーダウンモードの終了と共
にＲＣ遅延によりＲ１が一層低くなると第２負荷１２５
はゆるやかにターンオフする。このゆるやがなターンオ
フはＶ　ｒｅｆがあまりにも迅速に正規に戻るのを抑え
るために必要であるが、Ｖｒｅｆはアクセス時間内に正
規レベル１３４付近でなければならずそのためローから
ハイへの列線移行を感知する以降のサイクルは異常にゆ
るやかであってはならない。

ＲｈおよびＲ１の発生に使用する回路を第１１図に示す
。Ｒｈは３個のトランジスタと、ディプレッション負荷
１３５と、低しきい値装置１３６とエンファンスメント
トランジスタ１３７を有する分割器の発生する固定レベ
ル１２９である。出力ノード１２４はＲｈレベルである
。大きさの異なる同様の１組のトランジスタ１３５−１
３７が線１３８上にＲ１レベルを発生し、パワーダウン
のためにはトランジスタ１３５と並列なトランジスタ１
３９がターンオンしてＲ１の電圧を高める。

このため信＠ＣＦはローとなりトランジスタ１４０をタ
ーンオフしてノード１４１はディプレッション負荷１４
２によりＶｃｃとされる。ＭＯＳダイオード対１４３は
抵抗器として働き、パワーダウンモードが存在する限り
トランジスタ１３９のゲートはＶＣｃ付近に保存される
。パワーダウン終了時にＣＥＣはハイとなり、ノード１
４１はローとなり、トランジスタ１３９のゲートは抵抗
器１４３と、ＭＯＳコンデンサ１４４のＲＣ回路の時定
数に従って放電する。

センス増幅器１７は本技術に習熟した人なら知っている
多くの差動増幅器のいずれかとすることができる。例え
ば差動増幅器回路を第１１図に示し、それをセンス増幅
器として使用することができる。この回路はディプレッ
ション負荷トランジスタ１４６と共にドライバトランジ
スタ１４５の平衡対からなっている。トランジスタ１４
７は両方のドライバトランジスタを接地し、ゲート上に
バイアスを有してそれを電流源として作動させる。

１人力１４８は出力線１０６により選定列線１゜５上の
ノード１２２へ接続されており、他方の入力１４９はノ
ード１２２′即ちｙ　ｒａｒ電圧ｔ、：　接Ｈされてい
る。出力１５０，１５１は入力１４８゜１４９上の電圧
差の極性に応じてＶ　もしくはＣ ■　になろうとする。通常第１１図に示ず回路のＳＳ 数段がカスケード接続されて高利得センス増幅器を形成
する。即ち出力１５０，１５１は次段１５２の入力１４
８．１４９へ接続され以下同様である。最終出力１１は
最終段の線１５０もしくは１５１の中の１本であり、全
波論理レベルを示す。

差動センス増幅器は電流ではなく電圧を感知している・
ということは重要である。ノード１２２もしくは１２２
′上の電圧は入力トランジスタ１４５のゲートのみを充
電するだけでよく、この移行以外に大きな電流ローディ
ングはない。こうして異なる選定機構を使用すればＹ選
定トランジスタ１６−２や他のデコード１−ランジスタ
には電圧降下は生じない。

全ての線１０５が負荷１２１が介して充電され全ての接
地線１０７が負荷１０８を介して充電される。読取サイ
クル中に選定された列線１０５のみが放電され、これら
は必ずしも接地されない。

パワーダウン状態において全てのＸ選定線１３が接地さ
れ且つ全ての接地選定線７７も接地され、そのため列線
１０５は放゛市されず直流電力は消失しない。全ての列
線１０５は第１１ａ図のバイアス点１２８に保持されて
おり、そのためパワーダウン終了時にアレイのプリチャ
ージに遅延はない。

パワーダウン終了時のアクセス時間は正規動作の場合と
同じでなければならない。

飽和領域において充分に高いドレーン１０３およびゲー
ト１０１！圧で作動する時のみプログラムを行うことが
フローティングゲート装置１０′の特徴である。装置は
線型モードではプログラムを行わない。プログラミング
電圧を仮想接地アレイに加える場合、プログラムされる
選定装置１０′のみが充分に高い電圧を飽和領域で受信
するように注意しなければならない。

第１２図に高電圧プログラミング制御回路の回路図を示
す。ビン２０上の■１．がおよそ＋２１Ｖのハイ電圧レ
ベルになると５個のトランジスタ１５４で形成された分
圧器がノード１５５上に電圧を発生し、２個のインバー
タ１５６をスイッチして線１５７上に書込みイネーブル
指令ＷＥを発生する。こうしてＶ、ＤがローであればＷ
Ｅがローであり、ｖｐ、がハイレベルであればＷＥはハ
イである。またＷＥ指令は他のインバータにより発生す
る。論理回路１５８はビン２１．２２からのチップ選定
Ｃ８およびパワーダウン／プログラムＰＤ／１”π■指
令と共にＷＥ（もしくはτ丁）指令を受信し、それに応
答して線１５９内にプログラムイネーブル指令ＰＥを発
生する。■２．がハイである時プログラムイネーブル指
令はアクティブローであり、Ｏ８とＰＤ／ＰＧＭは論理
Ｏである、またビン２１．２２の一方もしくは両方がハ
イであればプログラム抑止状態が存在しＰＥはハイであ
る。トランジスタ１６０はゲート上にＰＥ指令を受信し
直列負荷と共にノード１６１上に出力を発生するが、そ
れは第５図の行アドレス出力１３のハイ電圧回路に使用
されるＶＰＲ指令である。

こうしてＰＥがローであるとノード１６１は■、。

付近となり２５６本の行線１３の２５６個の全てのトラ
ンジスタ７２をターンオンする。またノード１６１は分
圧器内の４個のトランジスタ１６３と直列のトランジス
タ１６２のゲートを駆動し、分圧器はインバータ１６４
と共にトランジスタ１６５のゲート上に電圧を発生して
ｖＰＣを発生ずる。トランジスタ１６５およびショート
トランジスタ１６７と直列な自然ディプレッショントラ
ンジスタ１６６はノード１６８上に電圧を発生ずるが、
それはＰＥがローの時はハイで■、り付近でありＶＰＲ
がハイであるため幾分遅延している。第６図および第７
図に示すように高電圧回路の接地選定および列出力選定
用の全ての１７７．７９の各トランジスタにｖＰＣが印
加される。

選定列線１０５にハイ電圧入力データを加えるプログラ
ミング回路を第１１図に示す。８ビン１１の各々は８個
の別々のデータインバッファ１７０の中の１個に接続さ
れており、データインバッファ１７０は線１５９上のＰ
Ｅがローの時のみ作動可能とされる。バッファ１７０の
出力は２個の直列負荷１７２．１７３を有するドライバ
トランジスタ１７１を有するインバータ段を含む高電圧
回路により各線１０６に接続されており、データインピ
ットがローの時トランジスタ１７４．１７５のゲートに
ハイ電圧を発生する。これによりＶ、−圧がＩ！Ｊ１７
６を介して線１０６へ印加される。ハイ電圧回路内のト
ランジスタ１７７は前記トランジスタ７１と同様に働く
。アレイ放電指令ＡＲＤがハイの時トランジスタ１７８
は線１７６を接地させる。

動作上プログラミング回路はプログラミングモードにお
いて各群内の１個のセルのみにハイ電圧を加えるように
働くが、他のモードではハイ電圧はない。ｖｌ、はハイ
に保持することができるため外部回路でこのハイ電圧を
急速にスイッチさせる必要はなく、高価な回路ではこの
外部回路が必要なため望ましくない過渡現象を生じる。

装置が選定解除されると（パワーダウンモードであると
）ノード１５９上の指令ＰＥはハイであり、ＶＰＲとＶ
ＰＣをトランジスタ１６０，１６７を介して大地電圧に
保持する。次にハイ電圧供給はロー状態からハイ状ＲＶ
　、、とされ、このハイ電圧がノード１５５で感知され
たＷＥが発生する。プログラミングシーケンスの継続期
間中Ｖｐ、はハイのままである。Ｏ８により装置が選定
され（即ちパワーアップ）ＰＤ／ＰＧＭがローとなって
ＷＥがハイであると、プログラミングモードに入りＰＥ
はローとなる。ＶＰＲがハイとなる前に選定線を除く全
ての列線１０５および仮想接地線１０７はロードトラン
ジスタ１０８．１２１によりＶＣＣ付近の正規バイアス
となる。選定行線１３は■Ｃｃであるがこの線上の全て
のセル１０′はトリオードｉＦＩノ作を行っており、た
とえデータインピットがローで線１０６が線１７６を介
してハイに充電してもプログラミングは生じない。選定
トランジスタ１６−２等はゲート上にＶ。Ｃのみを有す
るため線１０５をｖ、ｌ）付近の電圧に到達させない。

ここでノード１６１上のＶＰＲ指令はディプレッション
負荷を介してｖｐｐレベルに向って充電開始し、ＶＰＣ
はトランジスタ１６５により大地電圧に保持される。ノ
ード１６１上のＶＰＲがおよそ１０Ｖ以上に上昇すると
タイミング回路１６２−１６４はＶＰＣを解除し始める
。ＶＰＲがＶｌ、に達するのにおよそ１０μｓを要し、
ＶＦＲの上昇開始後■ＰＣが変化し始めるまでの遅延は
およそ１．５μｓである。選定行線１３は選定列線１０
５よりも早くプログラミング電圧に到達し、そのため選
定行内の全てのトランジスタ１０′のソース・ドレーン
径路は非常に導電性となり（フローティングゲートが予
め充電されているか否かにかかわらず）、１列がハイと
なる前に平衡充電共有状態に到達する。次にＶＰＣがｖ
９．付近となる時データインがロー即ち論理Ｏであると
仮定すると、選定線７９上にハイ電圧が生じ、線１０６
からのハイ電圧は選定線１０５に到達することができる
。この選定線１０５電圧はｖｐ、に向って上昇するため
、隣接する非選定列線１０５および仮想接地線■ＤＯは
線１３上の制御ゲートのハイ電圧により引上げられる。

しかしながら選定セル１０８′のみが充分な電圧で飽和
してプログラムを行い、選定セル１０ａ’からの選定列
線１０５の他方側のセル１ｏｂ′も飽和するが、ソース
ノード１１１ｂに大きな電圧を有するためプログラムす
るのに充分なほど導通することができない。一方セル１
０Ｃ′のソースはノード１１１ａにおいてトランジスタ
１５−２を介して接地されており、ゲートは線１３を介
してｖｏ、であるが、ドレーンは負荷１２１を介してＶ
。Ｃ付近であるため、このセルはプログラムを行わない
。ＶＦＲとＶＰＣは５０ｍＡまでのハイであるが、中間
レベル酸化物１１９を介してプログラミング解除する傾
向がある。（選定ノード１１１ａを除く）全ノード１１
１の充電により所与の行内のセル１０’以外でこの酸化
物にかかる電圧はローとされるためこの傾向は著しく低
減する。プログラミング解除効梁が低減するのは１本の
線１０７のみが接地されるため他のノードが充電するこ
とができ、選定セル１０ａ′以外のセルのゲート対ソー
スもしくはドレーン電圧が低減するためである。選定セ
ルが充分な時間（多分１０〜５０ｍ５）プログラミング
電圧に保持されるとＰＤ／ＰＧＭ　（即ちＣ８）電圧は
ハイとなってＰＥがハイとなり、トランジスタ１６０，
１６７をターンオンしてＶＰＲおよびｖＰＣがローとな
る。この点において選定列線１０５上のハイ電圧を慎重
に取り除かなければならない。もし記憶セルを介して大
アレイ容量が放電されると選定されないセル内にプログ
ラミングを生じる。このためブリーダトランジスタ１７
８は選定トランジスタ１６−２等と共通線１０６を介し
て共通線から余分な電圧を除去する径路を提供する。仮
想接地線１０７上の余分な電圧は列線上のバイアスによ
る寄生プログラミング障害を表わさない。アレイ放電電
圧ＡＲＤは木質的にＰＤ／ＰＧＭと相補的であるが、■
　がハイの時にのみ生じるためプログｐ ラム抑止動作モードで生じる。装置はプログラム抑止期
間中にパワーダウンとなる。

第１図の全てのシステムを含む半導体装置は前記特許第
４．１１２．５０９号もしくは第４，１１２．５４４号
に記載したように２重レベルポリシリコン、ＮチＡアネ
ル、セルファラインプロセスで作られており、二重拡散
ステップを有利に採用して１９７９年９月４日付テキサ
スインスツルメントの特許出願Ｓ、Ｎ、０７２，５０４
号に開示されたプログラミングエンファンスメントＰ＋
１ｉ域を発生する。

使用するプロセスに発生された標準エンファンスメント
モードＭＯＳトランジスタ（第５図等の４０．４１．４
９）ＬｔＶ。Ｃを＋５Ｖと仮定スルとおよそ＋０．８〜
１．０■のしきい値電圧を有しこのしきい値はホトレジ
ストで保護された自然トランジスタの通常のブランケッ
トホウ素注入の結果である。自然トランジスタ４５．４
８．５４等は注入が行われておらずおよそ＋０．２〜＋
０．３Ｖのしきい値を右し、低いソース対ドレーン電圧
降下を生じそれは図示する回路の多くの部分で右利であ
る。第３タイプの］・ランジスタは４２．４７．５０等
の標準ディプレッショントランジスタであり、標準エン
ファンスメント装置に対してブランケットホウ素注入が
行われているが、選定Ｎ型注入を受入れておよそ−３，
４ｖのしきい値を発生する。第４タイプは゛自然ディプ
レッション″装置でありホウ素注入ではな（Ｎ型注入を
受入れるためおよそ−３，８〜−４，０ｖのしきい値を
有し、これらの装置は例えばハイ電圧回路トランジスタ
７３．７４として使用される。

前記したデコーディング回路は単にＥＰＲＯＭではなく
ＲＯＭや読取／書込メモリ等の他のタイプのメモリ装置
で使用することができる。同様に入力バッファのみなら
ずセンス回路とパワーダウンの特徴も伯のタイプの装置
で有用である。

従って本発明を実施例について説明してきたがこの説明
は限定された意味で解釈されるものではない。本発明の
他の実施例やさまざまな修正は本技術に習熟した人には
本説明を見れば明らかである。特許請求の範囲は本発明
の真の範囲内に入るこのような修正や実施例を全てカバ
ーしている。

［発明の効果］ 本発明によれば電源消費の少ないパワーダウンモードが
得られ、更にパワーダウンモードから速かに動作モード
に復帰することのできる記憶装置が得られる。

【図面の簡単な説明】

第１図は本発明の特徴を使用したフ［１−ティングゲー
トＥＰＲＯＭ型半導体メモリ装置の電気的ブロック図、
第２図および第２′図は第１図のさまざまな点における
電圧を時間の関数として示すタイミング図、第３図は第
１図の装置に使用する入力バッファの電気回路図、第４
図は第１図の装置に使用するプリデコーダ回路の電気回
路図、第４ａ図はＡＯおよびＡ１ビットの入力バッファ
、第５図は第１図の装置に使用する行デコーダおよび選
定回路の電気回路図、第６図は第１図の装置の仮想接地
選定に使用するデコーダの電気回路図、第７図は第１図
のシステムに使用する列選定デコーダの電気回路図、第
８図は第１図の装置のセルアレイの電気回路図、第９図
は第１図の装置のセルアレイの物理的レイアウトを示す
半導体チップの小部分の拡大図、第１０図Ａ−Ｄは第９
図の線Ａ−Ａ、Ｂ−Ｂ、Ｃ−Ｃ，Ｄ−Ｄに沿った断面立
面図、第１１図は第１図の装置のセンス増幅器および基
準電圧発生器の電気回路図、第１１ａ図は列線のバイア
ス点、第１２図は高電圧プログラミング制御回路の回路
図である。 １５・・・接地選定 １６・・・列選定 １７・・・センスアンプおよびデータインバッファ２３
・・・制御およびクロック発生器 ３ｏ・・・入力バッファ ３２・・・プリデコーダ ３３・・・共有デコーダ ３５・・・６４中１行デコーダ ３７・・・マルチブレクス ７６・・・９中１接地選定 ７８−・・８中１列選定

Claims (2)

【特許請求の範囲】
1. （１）（イ）差動センス増幅器と、 （ロ）行列状に且つ第一と第二の行線の組に交互に配置
   されたトランジスタ記憶セルと、 （ハ）前記第一の組の行のそれぞれを前記差動センス増
   幅器の一方の入力に選択的に接続するための手段と、 （ニ）前記第一の組の行のそれぞれを供給電圧に接続す
   るための第一の負荷手段と、 （ホ）前記第二の組の行のそれぞれを別々に前記供給電
   圧に接続するための第二の負荷手段と、（ヘ）前記差動
   センス増幅器の他方の入力に接続された基準ノードと、 （ト）前記第一負荷手段に対応し前記参照ノードを前記
   供給電圧に接続し前記トランジスタ記憶セルのプログラ
   ム状態の電圧と消去状態の電圧との間のほぼ中間の基準
   電圧を生成するための第一のダミー負荷手段と、 （チ）前記第一のダミー負荷手段と並列に接続された第
   三の負荷手段と、 （リ）前記基準ノードを前記トランジスタ記憶セルに対
   応するダミー記憶セルを介して前記供給電圧に接続する
   ための第二のダミー負荷手段と、（ヌ）低電力消費状態
   の間前記第三負荷手段を動作させるための手段とを有す
   ることを特徴とする低電力消費記憶装置。
2. （２）前記低電力消費状態において抵抗と容量によるＲ
   Ｃ時間遅延に基いて前記第三負荷手段のインピーダンス
   を増加するための手段を含むことを特徴とする特許請求
   の範囲第１項記載の低電力消費記憶装置。