JPH0234119B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は半導体メモリ装置特に電気的にプログ
ラム可能なタイプのMOS ROMに関するもので
ある。

電気的にプログラム可能なフローテイングゲー
ト型ROM即ちEPROM装置は通常テキサスイン
スツルメント社WallおよびMcELroyの米国特許
第4112509号および第4112544号および米国特許第
3984822号に見られるセルレイアウトを使用して
製作される。8K、16K、32Kおよび最近は64Kビ
ツトサイズのレイアウトのEPROM装置を製作す
るメーカがいくつかある。しかしながら高速およ
び低コストに対する要望が継続しているため、セ
ルサイズを低減もしくはビツト密度を増大して同
時に既存の二重レベルポリシリコンＮチヤネル製
作方法とのプロセス互換性を維持する必要性が生
じてきた。ROMのアレイ密度を増大させる一つ
の古典的技術は各列即ち出力線に対して接地線を
設けるかわりに仮想接地構成を使用することであ
る。仮想接地メモリは共にテキサスインスツルメ
ント社のFisherおよびRogersの米国特許第
3934233号と、E.R.Caudelの米国特許第4021781
号に開示されている。仮想接地EPROMレイアウ
トはテキサスインスツルメント社のDavid J.
McElroyの米国特許第4151021号に開示されてい
る。フローテイングゲートEPROMのプログラミ
ングには過渡高電圧と高電流が必要であるため、
従来仮想接地装置に採用されている回路よりも厳
しい要求がデコード回路に課される。このため従
来のEPROMは各セルに別々の接点と線を使用
し、そのためチツプ上に余分な空間を必要とし
た。しかしながら仮想接地メモリの動作に必要な
別々の接地選定および列選定機能を使用する場
合、採用する列デコードは専用接地型メモリ装置
とは違つた複雑性を有する。大型高速装置のこの
列および接地選定アドレツシングは行アドレツシ
ングと共にデコード回路に新しい条件を課するも
のである。EPROM装置の低電力動作という雇客
の要求により、通常のスタンバイ動作モードとは
違つたパワーダウンモードを設ける必要性が生じ
た。パワーダウンモードにおいてEPROM装置は
アドレスに応答しないが、パワーダウンモードが
終る時には正規アクセスが許される前に過度に長
い期間があつてはならない。これらの制約および
対立する条件内で改良型EPROMが設計されてい
る。

特に小サイズ、大ヒツト密度の電気的にプログ
ラム可能な改良型POM装置を提供することが本
発明の主目的である。低電力消費もしくはパワー
ダウン操作が可能で電気的にプログラム可能な改
良型メモリ装置を提供することも本発明の目的で
ある。改良された方法で読み取りおよび／もしく
はプログラミング用メモリアレイにアクセスを行
う構成を提供することも本発明の目的である。

［問題点を解決するための手段および実施例の説
明］ 本発明の一実施例においてフローテイングゲー
ト型メモリの行列を有する電気的にプログラム可
能なメモリアレイはセルの列間に交互に出力線と
接地線を有し、仮想接地構成を提供している。行
はアドレス入力の一部分により選定され、列は他
部分により選定される。選定列の一方側の出力線
が励起され、他方側の接地線が励起される。差動
センス増幅器が選定出力線上の電圧および基準電
圧に応答する。デコーダの行選定機能に必要なト
ランジスタ数は各アドレスビツト対に対して１対
４の選定を行うプリデコーダを採用し、次にこれ
ら選定出力の一つを使用してＮマルチプレクサを
起動させ、他の全てをデコーダの入力として使用
しＮ出力をマルチプレクサの入力として使用する
ことにより大幅に低減される。

プリデコーダは各アドレスビツトに対して２対
の真および相補アドレス電圧を受信するAND／
OR回路であり、各対は論理的に同じであるが低
しきい値トランジスタにより分離されているアド
レス電圧を含んでいる。プリデコード回路は各対
の高い方を使用してAND／OR回路の入力トラン
ジスタをV_ccと出力ノード間で駆動させ、各対の
低い方を使用してAND／OR回路の入力トランジ
スタを出力ノードと接地間で駆動させることによ
りスピードアツプされる。前者の入力トランジス
タは後者よりも低い容量ローデイングを有してい
る。

第１図に本発明の特徴を使用したメモリシステ
ムのブロツク図を示す。本発明はさまざまなタイ
プおよびサイズのメモリ装置に使用できるが、こ
こに示す実施例は８×16×256に仕切られた32K
即ち32、768ビツトを有するＮチヤネルフローテ
イングゲート型の電気的にプログラム可能な
ROM即ちEPROMである。商用実施例では更に
列デコーデイングを設けて８×８×256の替りに
８×32×64に仕切られた16ビツト装置を規定し、
32Kビツトは８×32×128に仕切られ64Kビツト
装置は８×32×256に仕切られており、図示する
実施例は行デコード回路の利点を示すために選定
されている。第１図においてセルアレイ１０は
256行128列に配置された32、768個のフローテイ
ングゲートメモリセルを含んでおり、列は10−１
から10−８の８個の別々のセル群に分割されてい
る。各群は別々の入力／出力端子１１を有してい
る。８個のアドレス入力端子１２に加えられる８
ビツト行アドレスはデコードされて256本の行線
１３の一本のみを起動させる。セルアレイは仮想
接地型であり一本の接地線のみが10−１から10−
８の各群の接地に接続されており、隣接する列線
が各群の選定されたセルの出力として利用され
る。４端子１４により集積回路装置へ加えられる
４ビツト列アドレスは、８個の別々の選定回路１
５によりデコードされて10−１から10−８の各群
内の９本の接地線の中の１本を選定し、８個の
別々の選定回路１６により８本の出力列線の中の
１本を選定する。10−１から10−８の各群の差動
センス増幅器１７は選定セルに対するデータビツ
トを感知して端子１１の一つに出力を加え読取り
動作を行い、プログラム動作のためには回路１７
内の入力バツフアおよび選定回路１６により各群
内の選定ビツトへ端子１１上のデータビツトが加
えられる。

実施例の集積回路装置は８個のデータ端子およ
び12個のアドレス端子の他に５個の端子を有して
いる。端子１８により一つの＋5_V供給電圧V_ccが
印加され、接地即ちV_ssが端子１９に印加される。
およそ＋25_Vのプログラミング電圧V_ppが端子２
０へ印加される。チツプ選定指令が端子２１
へ印加されパワーダウン／プログラム指令PD／
PGMが端子２２へ印加される。後者の３個の
V_pp、およびPD／は制御回路２３へ接続
されており、それは制御電圧を発生してシステム
の動作モードを定める。

読取りモードにおいてV_ppとPD／は論理
０でありはアクテイブロー、論理０である。
これらの状態を第２図ａ〜第２図ｅの左側に示
す。第２図ａに示すようにがローであり第２
図ｄと第２図ｃに示すようにV_ppとPD／が
ローであれば、端子１２，１４上の12個のアドレ
スビツトA0−A11が第２図ｂの時刻２４におい
て有効となる時アレイ１０内の８ビツトが選定さ
れ（10−１から10−８の各群で１ビツトずつ）、
第２図ｅに示すようにこれらの８ビツトは端子１
１上に生じる。

もう一つの状態はスタンバイモードであり、論
理１においてがハイであることを除けば全て
の入力は読取モードの場合と同様である。ここで
チツプは読取り状態であるが第２図ｂの中央に示
すようにアドレスが生じてもそのように選定され
ず、第２図ｅのデータアウトは生じない。

第２図ｃの右側に示すようにPD／入力が
論理１である時パワーダウン動作モードが生じ
る。第２図ｄに示すようにV_ppはローでありは
ローともハイともなり得る、即ち注意を要しない
状態である。アドレスが発生すれば出力は生じな
い。

第２′図ｄ（左側）に示すようにV_pp入力が＋
25_Vであり、第２′図ｅに示すようPD／がア
クテイブローであり、第２′図ａに示すように
がアクテイブローである時プログラミング動作モ
ードが生じる。この状態において端子１２に加え
られる行アドレスは一本の行線１３上にハイ電圧
（V_pp−V_t）を生じる（他は全てロー）。第２′図
ｂに示すように発生する端子１４上の列アドレス
は各群の８列の中の１列を選定する。第２′図ｅ
に示す時間中に端子１１の各々に０が存在するか
により、10−１から10−８群内の８個の各選定ビ
ツトの選定列線へハイ電圧V_pp−V_tもしくはロー
電圧が印加される。この状態により８個の選定ビ
ツトのフローテイングゲートは端子１１上のデー
タ入力に応じて充電されたりされなかつたりす
る。

V_ppがハイであるとおよびPD／のいず
れもローであるときだけでプログラムモードが生
じる。第２′図の右側に示すように他の全ての状
態はプログラム抑止モードを発する。第２′図ａ
もしくは第２′図ｃに示すように入力もしくは
PD／の一方もしくは両方がハイであると抑
止モードが存在する。ここで端子１２および１４
上に生じているアドレスもしくは端子１１上に存
在するデータと無関係に、チツプはパワーダウン
モードとなつている。

第１図のシステム内の行選定回路はプリデコー
ドおよびマルチプレクス性能を含んでおり、それ
が重要な利点を提供する。端子１２上の８個の各
行アドレスビツトA0−A7は８個のバツフア回路
３０の中の一つへ加えられ、その夫々がA2から
A7ビツトのプリデコード３２もしくはA0とA1の
行分割デコーダ３３へ行く線３１上のアドレスお
よび相補電圧Ａおよびを発生する。３個のプリ
デコード３２は６個のアドレスビツトA2からA7
に使用され、これらの各回路は64中１行デコーダ
３５の入力である線３４上で４出力を発生する。
デコーダ３５は64本の出力線３６を有し、所与の
アドレスA2−A7に対してその中の１本のみがハ
イであり他の全てはローである。線３６は64個の
４中１選定回路３７へ別々に印加され、その各々
が４個の出力１３を有しそれらはアレイ１０の行
線であり10−１から10−８の８群全部に延在して
いる。各選定器３７は行分割デコーダ３３から４
本の入力線３８を受信し、アドレスのA0および
A1ビツトに従つて、４本の線１３の中の１本を
選定するように機能する。

２個のバツフア回路３０の詳細回路図を示す第
３図において、入力端子１２は２個のエンフアン
スメントトランジスタ４０，４１のゲートへ接続
されている。第１入力トランジスタ４０はデイプ
レツシヨン負荷４２を有し、ゲートがV_ccである
トランジスタ４３を介して接地されている。第１
段の出力４４は第２入力トランジスタ４１および
その並列接地ゲートデイプレツシヨントランジス
タ４６と同様、接地トランジスタ４３を共有する
自然トランジスタ４５のゲートへ接続されてい
る。こうして全てのトランジスタ４０，４１，４
５，４６の電流はトランジスタ４３を流れる。ノ
ード４４は入力トランジスタ４１に直列にデイプ
レツシヨントランジスタ４７のゲートへも接続さ
れており、これらのトランジスタと直列な自然ト
ランジスタ４８はゲート上にCE信号を有しパワ
ーダウンモードとするように働く。トランジスタ
４７のソースは出力線３１−１を提供し、トラ
ンジスタ４１のドレーンは^*出力線３１−２を
提供する。入力１２がハイであればトランジスタ
４１はオンでありと^*はローである。デイプ
レツシヨン負荷５０を有するもう一つのインバー
タトランジスタ４９はゲート上に^*信号を受信
し、このインバータは最終段でデイプレツシヨン
負荷５１のゲートを駆動する。第１インバータ４
０の出力ノード４４はこの最終段においてエンフ
アンスメントトランジスタ５２のゲートへ接続さ
れており、このトランジスタはパワーダウン動作
用トランジスタ４６と同様に並列接地ゲートデイ
プレツシヨンモードトランジスタ５３を有してい
る。ゲート上にCEを有する自然トランジスタ５
４はトランジスタ４８と同様にパワーダウン期間
中にプルダウン機能を提供する。

トランジスタ４５の目的はトランジスタ４３を
流れる電流を０と１入力間で平衡させることであ
り、そのためノード５５上の電圧はほぼ一定とな
る。ノード５５上の電圧はトランジスタ４０に小
さなバツクバイアスを与え、低入力値に対する動
作はV_tが低い場合でも適当なTTLマージンで十
分である。

トランジスタ４７，５１はゲート上に前段の反
転出力を有し、標準のゲート・ソース短絡デイプ
レツシヨン負荷の場合に較べ動作がスピードアツ
プされる。こうして各ソースに接続された場合に
較べてゲートは早く立上り、トランジスタ４７，
５１は早くターンオンする。

パワーダウン動作においてトランジスタ４８，
５４は第２図ｇに示すCE入力によりターンオフ
される。制御回路はPD／からCEを発生し
この電圧はPD／と相補的である。トランジ
スタ４８，５４がオフであるとパワーダウンモー
ド中にとＡは共にハイとなり、A^*と^*はロー
となる。トランジスタ４６，５３の機能はパワー
ダウン中に漏洩により出力^*とA^*をローに保持
することである。アクテイブ読取モードにおいて
CEはハイでありトランジスタ４８，５４は完全
に導通し、そのためと^*はＡとA^*と同様に同
じ論理状態となる。

第４図に３個のプリデコーダ３２の中の１個を
示す。この回路は４組の並列、低しきい値自然ト
ランジスタ対５６を有し、それらはゲート上に
Ａ、、Ｂ、出力を有している。これら４個の
並列対はゲート上にA^*とを有する４個の自然
トランジスタと直列である。トランジスタ対５７
はゲート上に^*とＢを有するエンハンスメント
トランジスタ５８を介して接地されている。４個
の出力３４はトランジスタ５６，５７間のノード
５９において取り出される。全てのA^*およびB^*
信号はノード５９以下であり、ＡおよびＢ信号は
ノード５９以上である。これはパワーダウン動作
において有利である。

第４ａ図に行分割デコーダ３３と共にA0およ
びA1ビツト用入力バツフア３０を示す。パワー
ダウン機能が使用されていないためにトランジス
タ４８，５４は存在せず且つデイプレツシヨント
ランジスタ４６，５３が省かれていることを除け
ば入力バツフア回路は第３図のものと同様であ
る。A^*もしくはB^*出力は発生しない。

行分割デコーダ３３はトランジスタ６０を有す
る４個のNOR回路を含んでおり、A0およびA1
アドレスビツト用バツフア３０からのＡ、、
Ｂ、出力対３１に夫々接続されている。各
NOR回路はデイプレツシヨン負荷６１を有しイ
ンバータ段６２とプツシユプルトランジスタ対６
３，６４を有するプツシユプル出力回路により４
個の出力３８の中の１個を発生する。

第５図に４中１デコーダ３７および行線にプロ
グラミング電圧V_ppを加える回路と共に64中１デ
コーダ３５を示す。３組の４線３４はデコーダに
沿つて延在しており64個のNOR回路内の３個の
トランジスタ６５のゲートへ入力を供給する。３
組の各線の１入力の異なる組合が各NOR回路で
使用されており、線３４上の所与のコードに対し
て１個のみが選定される。３個の並列トランジス
タがゲート上にCEを有し且つデイプレツシヨン
負荷６７を有するパワーダウン制御トランジスタ
６６と直列に接続されている。パワーダウンモー
ドにおいてCEはローであり且つトランジスタ６
６はオフであるため、出力はハイとなり３×64即
ち192個のトランジスタ６５のいずれにも電流は
流れない。正規モードにおいてCEはハイであり、
自然即ち低しきい値トランジスタであるため降下
は非常に小さい。選定NOR回路に対し３個のト
ランジスタの全ゲートがローであり、線３６はハ
イである。また他の全てに対して少くとも１個の
ゲート入力がハイであり線３６はローである。線
３６がローであるとデコーダ３７内のインバータ
６８は４個のトランジスタ６９のゲートへハイ出
力を発生し、このデコーダ３７の４本の行線１３
の全てをローに維持する。ハイである１本の線３
６に対して１組の４個のトランジスタ７０がター
ンオンされ４線３８を４本の行線１３へ接続す
る。これら４線３８の中の１本のみがハイである
ため、256本の行線１３の中の１本のみハイとな
る。ゲート上にV_ccを有するデイプレツシヨント
ランジスタ７１はプログラミング中に存在する高
電圧がドライバトランジスタ６９を破壊するのを
防止するように働き、これらの装置７１はドレー
ン上にハイ電圧を有してターンオフする。

プログラミングのためには256本の行線の中の
選定された１本がV_pp付近とされ残りはローとさ
れるV_pp入力２０は数組の３個の直列トランジス
タ７２，７３，７４を介して各行線１３へ接続さ
れている。V_pp、およびPD／から得られ
るVPR指令は全トランジスタ７２のゲートへ接
続されており、そのためＣととPD／PGがロ
ーでV_ppがハイである場合のみプログラミングが
可能であり、他の全ての状態においてVPRはロ
ーでトランジスタ７２はオフとなる。トランジス
タ７３，７４は全ておよそ−4Vのしきい値を有
する非調整デイプレツシヨン装置である。直列組
合せの効果は論理１にある１線１３をV_ppに引き
上げることであり、他の全てに対してトランジス
タ６９はオンであるためV_ssのままである。

第３図、第４図および第５図の行デコーダ回路
はいくつかの有利な特徴を有している。アドレス
バツフア３０においても最も遅い出力Ａ（もしく
はＢ）はアドレス入力端子１２からの２個の反転
のみでありそのため速度は良好である。また第２
入力トランジスタ４７を使用して正への入力移行
の応答がスピードアツプされる。別々のＡとA^*、
Ａと^*等の出力を供給することによりバツフア
を最小電力状態でパワーダウンとすることができ
同時にプリデコーダ３２をゼロ電力状態とするこ
とができる。プリデコーダ３２を行デコーダ３５
と共に使用することによりNRO回路に使用する
ドライバ装置６５の数を半減することができ、次
に４本の各行線１３に１個のNOR回路を使用し
て所要のドライバを更に２個減らすことができ
る。こうして256中１デコーダは各々が３個のト
ランジスタ６５を有する64個のNOR回路のみを
必要とする。各々が８個の入力トランジスタの標
準256個のNOR回路に較べて装置のローデイング
数の低減は非常に望ましい。行分割即ちマルチプ
レクスデコーダ３３はプツシユプル出力段６３，
６４を採用した２個の入力トランジスタ６０を有
する簡単なNOR回路を使用して駆動を改良して
いる。行デコーダ３５は３入力NOR回路であり、
各NOR回路にもう一つのトランジスタ６があつ
てゲートはCEに接続されてパワーダウン制御を
行いパワーダウンに対してCEはローである。

第１図において列選定回路は４入力バツフア３
０を含んでおり、それはA0およびA1アドレスビ
ツトに使用する入力バツフアと同じである。線７
５上の４個のバツフアからの８個のアドレスおよ
び相補出力は９中１デコーダ７６へ加えられ、該
デコーダは接地選定回路１５への９本の出力線７
７の中の１本を励起する。こうして出力列線が選
定される前に10−１から10−８の各群内の９本の
接地線の中の１本が最初に選定される。線７７は
また列選定デコーダ７８の入力でもあり、このデ
コーダは２本の線７０上のA8および8を入力と
して使用してハイである９本の線７７の中の１本
の両側の一定を選定する。線７８上の８中１出力
は列選定器１６へ接続されている。

線７７上の仮想接地選定がデコードされ、アク
セスタイムを最小限とするために出来るだけ迅速
に得られることが重要である。線７９上の列選定
を起動させるために遅延を許容することができ
る。仮想接地選定器１５の動作時刻は遅延を許容
できる列選定器１６の動作時間よりもアクセスタ
イムに与える影響が大きい。こうして仮想接地選
定はアドレス入力A8−A11から直接デコードさ
れて接地選定器１５の起動に使用され、次に線７
７上の接地選定は列アドレスのLSB、A8と共に
デコーダ７８で使用されて列選定を発生する。

第６図にデコーダ７６を詳細に示す。線７５上
のバツフア３０からのA8からA11のアドレスと
補数は１組の９個のNOR回路内のドライバトラ
ンジスタ８０へのゲート入力として使用され、
NOR回路の２個を図示する。９中１を選定する
ためにNOR回路の中の７個は３個のトランジス
タ８０を有し残りの２個は４個のトランジスタ８
０を有している。NOR回路はデイプレツシヨン
負荷８１およびCEにより連続して駆動されるパ
ワーダウントランジスタ８２を有している。出力
ノード８３は１個の出力トランジスタ８５を駆動
するインバータトランジスタ８４と直接駆動しき
い値出力トランジスタ８６を有する修正プツシユ
プル回路へ接続されている。ゲート上にCEを有
するトランジスタ８７，８８はパワーダウンモー
ドを提供し全ての線７７がローに保持される。ト
ランジスタ８９は行デコーダ内のトランジスタ７
１と同じ機能を提供する。プログラミング中に選
定された９中１線７７へ高電圧を印加する回路は
第５図の行線に使用される３個の直列トランジス
タ７２，７３，７４を含んでいる。しかしながら
この場合トランジスタ７２はゲート上にVPRで
はなくVPCを有している。

第７図に選定器７８を詳細に示す。入力トラン
ジスタ対９０を有する８個の４入力および／もし
くは論理回路は９個の接地選定線７７に応答し、
これら８個の論理回路の全てに共通なトランジス
タ対９１は線７５上のA8および8に応答する。
各論理回路はデイプレツシヨン負荷９２を有し出
力トランジスタ９３を駆動する。この出力段はデ
イプレツシヨン負荷９４と８個全てに共通な共通
パワーダウンゲート９５を有している。列選定線
７９はゲート上にを有する直列トランジスタ
９６を介してこれらの出力回路に接続されてい
る。プログラミング用ハイ電圧は前と同様各線７
９に接続されたトランジスタ７２，７３，７４を
含む直列回路により発生する。トランジスタ９６
はプログラミング中にハイである線７９上のハイ
電圧を分離して、ハイ電圧がデイプレツシヨン負
荷９４を介してV_ccへ放電されるのを防止する。

第８図においてセルアレイ１０はメモリセル１
０′の行列アレイであり、その各々は制御ゲート
１０１、ソース１０２、ドレーン１０３およびソ
ースとドレーン間チヤネルと制御ゲート１０１と
の間にフローテイングゲート１０４を有する電気
的にプログラム可能な絶縁ゲート電界効果型トラ
ンジスタである。

各行内の全てのセルの制御ゲート１０１が１組
の行線即ちＸ線１３に接続されている。実施例に
はＸデコード回路からの256本の線１３があり、
前記したようにそれらは線１２上の８ビツトＸ即
ち行アドレスに基いて256中１を選定する。読取
モードにおいて線１３の選定された１本はハイと
なり他のローのままである。

隣接セル１０′のドレーン１０３はＹ出力線１
０５へ共通接続されており、実施例では64本の線
１０５が仕切られていて装置から８ビツト並列出
力１１を発生し、各線１０５は２列のセル１０′
の出力を供給し、そのため各群ごとに16セルの８
群があり、各群は８本の線１０５を含んでいる。
線１０５は負荷トランジスタ１２１を介してV_cc
へ、また８個のトランジスタ１６−１〜１６−８
へ接続されており、こうしてＹ出力線１０６へ接
続されている。（16セル幅の各群に１本ずつ８本
の別々の線１０６がある。）トランジスタ１６−
１，１６−２等のゲートは線７９上の列選定電圧
を受信するように接続されており、それらは入力
ピン１４上の４ビツト列アドレスに基いてこれら
のゲートの一つへ論理１電圧（即ちプログラミン
グ用V_pp）を加え残りをV_ssに保持するように作
用する。４ビツトアドレスは一群内の16中１セル
１０′を選定するのに使用され、８中１線を選定
するには４ビツトＹアドレスA8−A11のMSB3
ビツトA9−A11のみを必要とするが仮想接地構
成によりLSBアドレスビツトA8を必要とする。

隣接セル１０′のソース１０２は接地線として
作用するもう１組の列線１０７に共通接続されて
いる。16セル１０′の各群に９本の線１０７を必
要とする。即ちＭ×Ｎアレイに対する接地線の数
は（Ｎ／２）＋１本である。各線は負荷装置１０
８を介してV_ccに接続され、接地選定トランジス
タ１５−１，１５−２等を介して接地、即ちV_ss
に接続されている。接地選定１５を形成するこれ
ら全てのトランジスタ１５−１等のゲートは線７
７を介して前記選定器７６へ接続されている。接
地選定７６は所与のＹアドレスに対して線７７の
中の１本のみを励起するように作用し、そのため
トランジスタ１５−１，１５−２等の中の１個の
みが導通する。

第８図のセルアレイの小部分を第９図に示しそ
れは１６個のセル１０′と４本Ｘアドレス線１３
とＹ出力線１０５即ち接地線１０７を形成する５
枚の金属片を含んでいる。第９図および、第１０
Ａ図〜第１０Ｄ図の断面図に示すように、ソース
およびドレーン領域１０２，１０３はＸ型モード
領域の連続ウエブ内のＮ＋拡散領域により形成さ
れ、前記モート領域は各ソースとドレーン間のチ
ヤネル領域１０９および金属とモートを接触させ
る接触領域１１０，１１１を含んでいる。金属出
力線１０５は接触領域１１０においてモートの共
通Ｎ＋領域１１２と接触し、金属接地線１０７は
領域１１１においてモートの共通Ｎ＋領域と接触
する。各共通領域１１２もしくは１１３は夫々４
個のトランジスタ１０′のソースもしくはドレー
ンを形成する。セルアレイはシリコンバー１１４
の面内に形成されており、厚い電界酸化物１５が
モート領域を除いてこの面の全体を被覆してい
る。Ｐ＋チヤネル停止領域１１６が通常の方法で
電界酸化物の下に横たわつている。浅いＮ＋砒素
注入領域１０２′，１０３′は制御ゲート１１１が
フローテイングゲート１０４を重畳するソースお
よびドレーン領域１０２，１０３の延在部として
作用し、急速拡散ホウ素により形成されたＰ領域
１１７は従来のＰ＋タンクによる有利なプログラ
ミング効率を提供する。ゲート酸化物１１８の薄
層がフローテイングゲートをチヤネル１０９から
絶縁し、酸化物薄層１１９がフローテイングゲー
トを制御ゲート１０１から絶縁する。蒸着された
レベル間酸化物１２０の薄層がＸ線１３および制
御ゲート１０１を形成する第２レベルポリシリコ
ンを金属線１０５，１０７から分離する。

EPROMセル１０′はおよそ＋18Vの高電圧を
ドレーン１０３とソース１０２間に加え且つ選定
セルの制御ゲートをV_ppに保持することによりプ
ログラムされる。セルを流れるハイ電流によりゲ
ート酸化物１１８を通つて電子が放出されフロー
テイングゲート１０４を充電する。これはセルの
しきい値電圧をおよそV_cc（通常＋5V）に増加さ
せるように作用する。フローテイングゲート上の
電圧液はいつまでも残存する。装置に紫外線を当
ててフローテイングゲート１０４を放電すること
により消去が行われる。

適正動作を行うには選定回路とセルマトリクス
はある条件に適合しなければならない。セルのプ
ログラミングにはドレーン１０３上におよそ＋
18Vの電圧と0.5〜3.0ｍＡのソース・ドレーン電
流を必要とする。EPROMマトリクスセルの読取
りには15〜60μAの範囲の電流を検出する必要が
ある。

例えば第８図の回路の読取動作にはXa（行アド
レス線１３の中の１本）がハイ（V_cc−V_t）でト
ランジスタ１５−２と１６−２は接地および列選
定器によりターンオンされる。他のトランジスタ
１５，１６は全てオフであるトランジスタ１５−
２はこの線の負荷装置１０８ａを引き下げトラン
ジスタ１０a′，１０c′の電流を大地へ流しノード
１１１ａをおよそ0.2〜0.3Vの非常に低いレベル
に維持するのに充分な大きさでなければならな
い。負荷１０８ｂはセル１０′ｂがターンオフさ
れる点までノード１１１ｂを充電する必要があ
る。これによつて出力線１０６に接続されたセン
ス増幅器１７はノード１１１ｂの容量およびそれ
を越えて充電する必要がなくなる。トランジスタ
１０′のボデイ効果によりセル１０′ｂはノード１
１１ｂ上の低電圧でターンオフする。ボデイ効果
はこれらのトランジスタの製作に使用されるチヤ
ネル内のＰ＋領域のために大きい。

セル１０′ａをプログラムするには同じトラン
ジスタ１５−２，１６−２が読取動作のためにタ
ーンオンされるが（他はオフ）、この場合オント
ランジスタ１５−２，１６−２は前記したように
トランジスタ７２，７３，７４を有する回路で生
じた大きな正電圧V_ppをゲート上に有する。トラ
ンジスタ１５−２はノード１１１ａおよそ0.3V
に保持し１〜３ｍＡを通すのに充分な大きさでな
ければならない。トランジスタ１６−２はドレー
ン上に大きな電圧＋V_ppを有しノード１１０ａ上
に大きな電圧を生じる。負荷１０８ｂは再びノー
ド１１１ｂを充電し、この場合セル１０′ｂはプ
ログラムを行わない。ノード１１１ｂ上の＋3V
の電圧はセル１０′ｂのプログラムを禁止する。

各列線１０５は負荷トランジスタ１２１により
V_ccへ接続されており、これらの負荷トランジス
タのゲートは基準電圧Rhを有している。こうし
て列線１０５はインバータ回路の出力ノード１２
２として働き、選定された１個のノード１２２は
ロードトランジスタ対選定記憶セル１０′の比に
依存する電圧レベルとなる。フローテイングゲー
トが充電されたプログラムされたセルに対してト
ランジスタ１０′は導通せず、線１０５（ノード
１２２）は最大電圧とされ、フローテイングゲー
トが放電された消去されたセル１０′は線１０５
を最小電圧とする。これら両極端のおよそ中間点
は差動センス増幅器１７の基準点である。各セン
ス増幅器１７の１入力はノード１２２からＹ選定
トランジスタ１６−１，１６−２等と線１０６を
介したものである。他方の入力は後記する基準電
圧発生器回路からのものである。

第１１図にセルアレイの負荷１２１に使用する
基準電圧Rhと差動センス増幅器の電圧Vrefと基
準電圧R1を発生する回路と共にセンス増幅器１
７を示す。

センス増幅器１７の１入力として使用される基
準電圧Vrefはセルアレイ内のトランジスタ１
０′と同様に製作されたEPROMトランジスタ１
０″および負荷トランジスタ１２１と同様（ただ
し中間点を生じるためにチヤネル幅は２倍）の負
荷トランジスタ１２１′を含む回路から供給され
る。負荷トランジスタ１０８′および接地トラン
ジスタ１５′は“仮想接地”列線１０７に対して
負荷１０８および接地装置１５−１等をシミユレ
ートする。線７７′上のトランジスタ１５′のゲー
トへの電圧はおよそ（V_cc−V_t）である。即ち、
線７７の中の１本の線の選定電圧と同じであり、
そのため基準発生器内の線１０７′はアレイ内の
選定された線１０７と正確に同じ電圧、インピー
ダンス等を示す。トランジスタ１０″はゲート上
に（トランジスタ１２３の発生した）電圧を有
し、それもおよそ（V_cc−V_t）であり選定された
Ｘ線１３上の電圧に等しい。こうしてノード１２
２′の一方側でセルアレイ内のノード１２２の下
の回路がシミユレートされ、動作はアレイ内のセ
ルの動作と同じであり、供給電圧の変化、温度、
エージング、しきい値電圧のプロセス変動等によ
るあらゆる変動を追跡する。負荷側においてノー
ド１２２′は２個の負荷装置を介してV_ccに接続さ
れている。負荷側でノード１２２′は２個のロー
ド装置を介してV_ccに接続されている。最初にア
レイの列線１０５の負荷トランジスタ１２１の１
個に対応して負荷トランジスタ１２１′を使用す
る。トランジスタ１２１′はゲート上にトランジ
スタ１２１と同じ基準電圧Rhを有している。線
１２４上のこの基準電圧RhはV_cc＝＋5Vである
装置に対しておよそ4Vである。Rhはノード１２
２上の電圧変化を最適化するように選定されてお
り、電圧降下は感知するに充分である完全な論理
レベルではない。次にゲート上に異なる基準電圧
R1を有する負荷トランジスタ１２５は負荷トラ
ンジスタ１２１′と並列である。

実施例において負荷トランジスタ１２１′はト
ランジスタ１２１の２倍の幅のチヤネルを有する
ためインピーダンスは半分である。同じ効果を達
成するもう一つの方法は１個ではなく２個のトラ
ンジスタ１０″を直列にして１２１と同じ負荷ト
ランジスタ１２１′を使用することである。いず
れもノード１２２′にVref電圧を発生しそれは選
定トランジスタ１０′に対するプログラム状態と
消去状態との間のノード１２２上の電圧変化の半
分である。第１１ａ図に線１２７で示すように時
間１２６において選定Ｘ線１３はハイとなる。回
路設計によりＸ選定電圧はV_ssからV_ccまでの全波
V_ccもしくはそれよりも小さいV_ssから（V_cc−V_t）
までとすることができる。線１２８で示すように
ノード１２２上の電圧は選定セルがプログラムさ
れておれば（フローテイングゲート充電）トラン
ジスタ１０′がターンオンしないため、線１２９
で示すRh電圧により定まるレベルとなる。一方
選定トランジスタ１０′が消去されておれば選定
行線１３上の電圧１２７がトランジスタ１０′の
しきい値電圧を越える時間１３０においてノード
１２２は放電開始する。電圧１２７が増大し続け
るとトランジスタ１０′を流れる電圧流が増加し
ノード１２２上の電圧は曲線１３１で示すように
Rhレベルに依存するレベル平坦になるまで増加
する。Rhが低過ぎるとノード１２２はずつと接
地され列線がずつと充電されなければならないた
め、それは必要以上であつて好ましくない。Rh
が高過ぎるとレベル１２８が高過ぎてV_cc付近と
なる。Vrefは（プログラムされたトランジスタ
１０′に対する）電圧レベル１３２と（消去され
たトランジスタ１０′に対するノード１２２の最
終レベルである）レベル１３３との間の中間レベ
ルであることが判る。

第２負荷トランジスタ１２５および基準電圧
R1の機能は装置がパワーダウンモードである時
間中に第１１ａ図の正規レベル１３４よりも高い
レベルにVrefをオフセツトすることである。そ
の理由はパワーダウンモードにおいては全ての行
線１３および仮想接地選定７７がV_ssであり、そ
のため全ての列線１０５が最大レベルにあるため
である。パワーダウンモードを終ると選定列線１
０５は選定セル１０′の状態に応じて放電したり
放電しないことができる。列線１０５が放電しな
いと（即ち選定セル１０′がプログラムされてい
ると）妥当なデータが既に線１０６に存在する。
選定線１０５が放電開始すると（即ち選定セル１
０′が消去されている）、線１０５がVref値以下
となるまでセンス増幅器１７の入力の線１０６に
は妥当なデータが存在しない。R1と負荷１２５
の機能はVrefを正規よりも高くすることであり、
そのため列線１０５は曲線１３１に沿つて放電す
ると早期にVrefレベル１３４を交差して早期に
妥当データを感知することができる。パワーアツ
プ状態において負荷トランジスタ１２１′はVref
を制御し、R1はRhの直流レベルよりも小さい直
流レベルである。こうしてパワーアツプ状態下に
おいてVref発生器内のトランジスタ１２５はカ
ツトオフされVrefはRhのみにより制御される。
装置がパワーダウンモードであるとR1はRhレベ
ル１２９よりも高くなり負荷トランジスタ１２５
が制御を行つてVrefは一層高くなる。パワーダ
ウンモードの終了と共にRC遅延によりR1が一層
低くなると第２負荷１２５はゆるやかにターンオ
フする。このゆるやかなターンオフはVrefがあ
まりにも迅速に正規に戻るのを抑えるために必要
であるが、Vrefはアクセス時間内に正規レベル
１３４付近でなければならずそのためローからハ
イへの列線移行を感知する以降のサイクルは異常
にゆるやかであつてはならない。

RhおよびR1の発生に使用する回路を第１１図
に示す。Rhは３個のトランジスタと、デイプレ
ツシヨン負荷１３５と、低しきい値装置１３６と
エンフアンスメントトランジスタ１３７を有する
分割器の発生する固定レベル１２９である。出力
ノード１２４はRhレベルである。大きさの異な
る同様の１組のトランジスタ１３５−１３７が線
１３８上にR1レベルを発生し、パワーダウンの
ためにはトランジスタ１３５と並列なトランジス
タ１３９がターンオンしてR1の電圧を高める。
このため信号CEはローとなりトランジスタ１４
０をターンオフしてノード１４１はデイプレツシ
ヨン負荷１４２によりV_ccとされる。MOSダイオ
ード対１４３は抵抗器として働き、パワーダウン
モードが存在する限りトランジスタ１３９のゲー
トはV_cc付近に保存される。パワーダウン終了時
にCECはハイとなり、ノード１４１はローとな
り、トランジスタ１３９のゲートは抵抗器１４３
と、MOSコンデンサ１４４のRC回路の時定数に
従つて放電する。

センス増幅器１７は本技術に習熟した人なら知
つている多くの差動増幅器のいずれかとすること
ができる。例えば差動増幅器回路を第１１図に示
し、それをセンス増幅器として使用することがで
きる。この回路はデイプレツシヨン負荷トランジ
スタ１４６と共にドライバトランジスタ１４５の
平衡対からなつている。トランジスタ１４７は両
方のドライバトランジスタを接地し、ゲート上に
バイアスを有してそれを電流源として作動させ
る。１入力１４８は出力線１０６により選定列線
１０５上のノード１２２へ接続されており、他方
の入力１４９はノード１２２′即ちVref電圧に接
続されている。出力１５０，１５１は入力１４
８，１４９上の電圧差の極性に応じてV_ccもしく
はV_ssになろうとする。通常第１１図に示す回路
の数段がカスケード接続されて高利得センス増幅
器を形成する。即ち出力１５０，１５１は次段１
５２の入力１４８，１４９へ接続され以下同様で
ある。最終出力１１は最終段の線１５０もしくは
１５１の中の１本であり、全波論理レベルを示
す。

差動センス増幅器は電流ではなく電圧を感知し
ているということは重要である。ノード１２２も
しくは１２２′上の電圧は入力トランジスタ１４
５のゲートのみを充電するだけでよく、この移行
以外に大きな電流ローデイングはない。こうして
異なる選定機構を使用すればＹ選定トランジスタ
１６−２や他のデコードトランジスタには電圧降
下は生じない。

全ての線１０５が負荷１２１が介して充電され
全ての接地線１０７が負荷１０８を介して充電さ
れる。読取サイクル中に選定された列線１０５の
みが放電され、これらは必ずしも接地されない。
パワーダウン状態において全てのＸ選定線１３が
接地され且つ全ての接地選定線７７も接地され、
そのため列線１０５は放電されず直流電力は消失
しない。全ての列線１０５は第１１ａ図のバイア
ス点１２８に保持されており、そのためパワーダ
ウン終了時にアレイのプリチヤージに遅延はな
い。パワーダウン終了時のアクセス時間は正規動
作の場合と同じでなければならない。

飽和領域において充分に高いドレーン１０３お
よびゲート１０１電圧で作動する時のみプログラ
ムを行うことがフローテイングゲート装置１０′
の特徴である。装置は線型モードではプログラム
を行わない。プログラミング電圧を仮想接地アレ
イに加える場合、プログラムされる選定装置１
０′のみが充分に高い電圧を飽和領域で受信する
ように注意しなければならない。

第１２図に高電圧プログラミング制御回路の回
路図を示す。ピン２０上のV_ppがおよそ＋21Vの
ハイ電圧レベルになると５個のトランジスタ１５
４で形成された分圧器がノード１５５上に電圧を
発生し、２個のインバータ１５６をスイツチして
線１５７上に書込みイネーブル指令WEを発生す
る。こうしてV_ppがローであればWEがローであ
り、V_ppがハイレベルであればWEはハイである。
また指令は他のインバータにより発生する。
論理回路１５８はピン２１，２２からのチツプ選
定およびパワーダウン／プログラムPD／
PGM指令と共にWE（もしくは）指令を受信
し、それに応答して線１５９内にプログラムイネ
ーブル指令を発生する。V_ppがハイである時プ
ログラムイネーブル指令はアクテイブローであ
り、とPD／は論理０である、またピン
２１，２２の一方もしくは両方がハイであればプ
ログラム抑止状態が存在しはハイである。ト
ランジスタ１６０はゲート上にPE指令を受信し
直列負荷と共にノード１６１上に出力を発生する
が、それは第５図の行アドレス出力１３のハイ電
圧回路に使用されるVPR指令である。こうして
PEがローであるとノード１６１はV_pp付近となり
256本の行線１３の256個の全てのトランジスタ７
２をターンオンする。またノード１６１は分圧器
内の４個のトランジスタ１６３と直列のトランジ
スタ１６２のゲートを駆動し、分圧器はインバー
タ１６４と共にトランジスタ１６５のゲート上に
電圧を発生してVPCを発生する。トランジスタ
１６５およびシヨートトランジスタ１６７と直列
な自然デイプレツシヨントランジスタ１６６はノ
ード１６８上に電圧を発生するが、それはが
ローの時はハイでV_pp付均でありVPRがハイであ
るため幾分遅延している。第６図および第７図に
示すように高電圧回路の接地選定および列出力選
定用の全ての線７７，７９の各トランジスタに
VPCが印加される。

選定列線１０５にハイ電圧入力データを加える
プログラミング回路を第１１図に示す。８ピン１
１の各々は８個の別々のデータインバツフア１７
０の中の１個に接続されており、データインバツ
フア１７０は線１５９上のがローの時のみ作
動可能となる。バツフア１７０の出力は２個の直
列負荷１７２，１７３を有するドライバトランジ
スタ１７１を有するインバータ段を含む高電圧回
路により各線１０６に接続されており、データイ
ンビツトがローの時トランジスタ１７４，１７５
のゲートにハイ電圧を発生する。これによりV_pp
電圧が線１７６を介して線１０６へ印加される。
ハイ電圧回路内のトランジスタ１７７は前記トラ
ンジスタ７１と同様に働く。アレイ放電指令
ARDがハイの時トランジスタ１７８は線１７６
を接地させる。

動作上プログラミング回路はプログラミングモ
ードにおいて各群内の１個のセルのみにハイ電圧
を加えるように動くが、他のモードではハイ電圧
はない。V_ppはハイに保持することができるため
外部回路でこのハイ電圧を急速にスイツチさせる
必要はなく、高価な回路ではこの外部回路が必要
なため望ましくない過渡現象を生じる。装置が選
定解除されると（パワーダウンモードであると）
ノード１５９上の指令はハイであり、VPRと
VPCをトランジスタ１６０，１６７を介して大
地電圧に保持する。次にハイ電圧供給はロー状態
からハイ状態V_ppとされ、このハイ電圧がノード
１５５で感知されたWEが発生する。プログラミ
ングシーケンスの継続期間中V_ppはハイのままで
ある。により装置が選定され（即ちパワーア
ツプ）PD／がローとなつてWEがハイであ
ると、プログラミングモードに入りはローと
なる。VPRがハイとなる前に選定線を除く全て
の列線１０５および仮想接地線１０７はロードト
ランジスタ１０８，１２１によりV_cc付近の正規
バイアスとなる。選定行線１３はV_ccであるがこ
の線上の全てのセル１０′はトリオード動作を行
つており、たとえデータインビツトがローで線１
０６が線１７６を介してハイに充電してもプログ
ラミングは生じない。選定トランジスタ１６−２
等はゲート上にV_ccのみを有するため線１０５を
V_pp付均の電圧に到達させない。ここでノード１
６１上のVPR指令はデイプレツシヨン負荷を介
してV_ppレベルに向つて充電開始し、VPCはトラ
ンジスタ１６５により大地電圧に保持される。ノ
ード１６１上のVPRがおよそ10V以上に上昇す
るとタイミング回路１６２−１６４はVPCを解
除し始める。VPRがV_ppに達するのにおよそ
10μSを要し、VPRの上昇開始後VPCが変化し始
めるまでの遅延はおよそ1.5μSである。選定行線
１３は選定列線１０５よりも早くプログラミング
電圧に到達し、そのため選定行内の全てのトラン
ジスタ１０′のソース・ドレーン径路は非常に導
電性となり（フローテイングゲートが予め充電さ
れているか否かにかかわらず）、１列がハイとな
る前に平衡充電共有状態に到達する。次にVPC
がV_pp付近となる時データインがロー即ち論理０
であると仮定すると、選定線７９上にハイ電圧が
生じ、線１０６からのハイ電圧は選定線１０５に
到達することができる。この選定線１０５電圧は
V_ppに向つて上昇するため、隣接する。非選定列
線１０５および仮想接地線V_ppは線１３上の制御
ゲートのハイ電圧により引上げられる。しかしな
がら選定セル１０a′のみが充分な電圧で飽和して
プログラムを行い、選定セル１０a′からの選定列
線１０５の他方側のセル１０b′も飽和するが、ソ
ースノード１１１ｂに大きな電圧を有するためプ
ログラムするのに充分なほど導通することができ
ない。一方セル１０c′のソースはノード１１１ａ
においてトランジスタ１５−２を介して接地され
ており、ゲートは線１３を介してV_ppであるが、
ドレーンは負荷１２１を介してV_cc付近であるた
め、このセルはプログラムを行わない。VPRと
VPCは50ｍＡまでのハイであるが、中間レベル
酸化物１１９を介してプログラミング解除する傾
向がある。（選定ノード１１１ａを除く）全ノー
ド１１１の充電により所定の行内のセル１０′以
外でこの酸化物にかかる電圧はローとされるため
この傾向は著しく低減する。プログラミング解除
効果が低減するのは１本の線１０７のみが接地さ
れるため他のノードが充電することができ、選定
器セル１０a′以外のセルのゲート対ソースもしく
はドレーン電圧が低減するためである。選定セル
が充分な時間（多分10〜50ｍＳ）プログラミング
電圧に保持されるとPD／（即ち）電圧
はハイとなつてがハイとなり、トランジスタ
１６０，１６７をターンオンしてVPRおよび
VPCがローとなる。この点において選定列線１
０５上のハイ電圧を慎重に取り除かなければなら
ない。もし記憶セルを介して大アレイ容量が放電
されると選定されないセル内にプログラミングを
生じる。このためブリーダトランジスタ１７８は
選定トランジスタ１６−２等と共通線１０６を介
して共通線から余分な電圧を除去する径路を提供
する。仮想接地線１０７上の余分な電圧は列線上
のバイアスによる寄生プログラミング障害を表わ
さない。アレイ放電電圧ARDは本質的にPD／
PGMと相補的であるが、V_ppがハイの時にのみ
生じるためプログラム抑止動作モードで生じる。
装置はプログラム抑止期間中にパワーダウンとな
る。

第１図の全てのシステムを含む半導体装置は前
記特許第4112509号もしくは第4112544号に記載し
たように２重レベルポリシリコン、Ｎチヤネル、
セルフアラインプロセスで作られており、二重拡
散ステツプを有利に採用して1979年９月４日付テ
キサスインスツルメントの特許出願S.N.072504
号に開示されたプログラミングエンフアンスメン
トＰ＋領域を発生する。

使用するプロセスに発生された標準エンフアン
スメントモードMOSトランジスタ（第５図等の
４０，４１，４９）はV_ccを＋5Vと仮定するとお
よそ＋0.8〜1.0Vのしきい値電圧を有しこのしき
い値はホトレジストで保護された自然トランジス
タの通常のブランケツトホウ素注入の結果であ
る。自然トランジスタ４５，４８，５４等は注入
が行われておらずおよそ＋0.2〜＋0.3Vのしきい
値を有し、低いソース対ドレーン電圧降下を生じ
それは図示する回路の多くの部分で有利である。
第３タイプのトランジスタは４２，４７，５０等
の標準デイプレツシヨントランジスタであり、標
準エンフアンスルメント装置に対してブランケツ
トホウ素注入が行われているが、選定Ｎ型注入を
受入れておよそ−3.4Vのしきい値を発生する。
第４タイプは“自然デイプレツシヨン”装置であ
りホウ素注入ではなくＮ型注入を受入れるためお
よそ−3.8〜−4.0Vのしきい値を有し、これらの
装置は例えばハイ電圧回路トランジスタ７３，７
４として使用される。

前記したデコーデイング回路は単にEPROMで
はなくROMや読取／書込メモリ等の他のタイプ
のメモリ装置で使用することができる。同様に入
力バツフアのみならずセンス回路とパワーダウン
の特徴も他のタイプの装置で有用である。

従つて本発明を実施例について説明してきたが
この説明は限定された意味で解釈されるものでは
ない。本発明の他の実施例やさまざまな修正は本
技術に習熟した人には本説明を見れば明らがであ
る。特許請求の範囲は本発明の真の範囲内に入る
このような修正や実施例を全てカバーしている。

［発明の効果］ 本発明によれば電源消費の少ないパワーダウン
モードが得られ、更にパワーダウンモードから速
かに動作モードに復帰することのできる記憶装置
が得られる。

【図面の簡単な説明】

第１図は本発明の特徴を使用したフローテイン
グゲートEPROM型半導体メモリ装置の電気的ブ
ロツク図、第２−１図および第２−２図は第１図
のさまざまな点における電圧を時間の関数として
示すタイミング図、第３図は第１図の装置に使用
する入力バツフアの電気回路図、第４図は第１図
の装置に使用するプリデコーダ回路の電気回路
図、第４ａ図はA0およびA1ビツトの入力バツフ
ア、第５図は第１図の装置に使用する行デコーダ
および選定回路の電気回路図、第６図は第１図の
装置の仮想接地選定に使用するデコーダの電気回
路図、第７図は第１図のシステムに使用する列選
定デコーダの電気回路図、第８図は第１図の装置
のセルアレイの電気回路図、第９図は第１図の装
置のセルアレイの物理的レイアウトを示す半導体
チツプの小部分の拡大図、第１０図Ａ〜Ｄは第９
図の線Ａ−Ａ，Ｂ−Ｂ，Ｃ−Ｃ，Ｄ−Ｄに沿つた
断面立面図、第１１図は第１図の装置のセンス増
幅器および基準電圧発生器の電気回路図、第１１
ａ図は列線のバイアス点、第１２図は高電圧プロ
グラミング制御回路の回路図である。 １５……接地選定、１６……列選定、１７……
センスアンプおよびデータインバツフア、２３…
…制御およびクロツク発生器、３０……入力バツ
フア、３２……プリデコーダ、３３……共有デコ
ーダ、３５……64中１行デコーダ、３７……マル
チプレクス、７６……９中１接地選定、７８……
８中１列選定。

Claims (1)

1. 【特許請求の範囲】 １ (イ) 差動センス増幅器と、 (ロ) 行列状に且つ第一と第二の行線の組に交互に
   配置されたトランジスタ記憶セルと、 (ハ) 前記第一の組の行のそれぞれを前記差動セン
   ス増幅器の一方の入力に選択的に接続するため
   の手段と、 (ニ) 前記第一の組の行のそれぞれを供給電圧に接
   続するための第一の負荷手段と、 (ホ) 前記第二の組の行のそれぞれを別々に前記供
   給電圧に接続するための第二の負荷手段と、 (ヘ) 前記差動センス増幅器の他方の入力に接続さ
   れた基準ノードと、 (ト) 前記第一負荷手段に対応し前記参照ノードを
   前記供給電圧に接続し前記トランジスタ記憶セ
   ルのプログラムされた状態の電圧と消去された
   状態の電圧との間のほぼ中間の基準電圧を生成
   するための第一のダミー負荷手段と、 (チ) 前記第一のダミー負荷手段と並列に接続され
   た第三の負荷手段と、 (リ) 前記基準ノードを前記トランジスタ記憶セル
   に対応するダミー記憶セルを介して前記供給電
   圧に接続するための第二のダミー負荷手段と、 (ヌ) 低電力消費状態の間前記第三負荷手段を動作
   させるための手段とを有することを特徴とする
   低電力消費記憶装置。 ２ 前記低電力消費状態において抵抗と容量によ
   るRC時間遅延に基いて前記第三負荷手段のイン
   ピーダンスを増加するための手段を含むことを特
   徴とする特許請求の範囲第１項記載の低電力消費
   記憶装置。