TW202022861A - 記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 - Google Patents

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元 Download PDF

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Abstract

本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述方法包括：經由第一讀取電壓準位從可複寫式非揮發性記憶體模組的第一記憶胞讀取第一資料；由解碼電路解碼第一資料；經由第二讀取電壓準位從第一記憶胞讀取第二資料；根據第一資料的第一資料狀態與第二資料的第二資料狀態獲得可靠度資訊，其中第一資料狀態與第二資料狀態反映第一資料的第一位元值不同於第二資料的第二位元值；以及由解碼電路根據可靠度資訊解碼第二資料。

Description

記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元
本發明是有關於一種記憶體控制技術，且特別是有關於一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
在記憶體儲存裝置使用了一段時間後，從記憶體儲存裝置中讀取的資料會包含錯誤位元。在將資料傳送給主機系統之前，讀取的資料可被解碼以更正資料中的錯誤。一般來說，記憶體控制器可能會先以預設的解碼模式(例如硬位元模式)來解碼資料。在硬位元模式中，記憶體控制器可調整讀取電壓並重新讀取資料，以嘗試減少讀取資料中錯誤位元的數目。若錯誤位元過多的狀況無法藉由調整讀取電壓解決(例如重試計數達到門檻值)，記憶體控制器可能會開始讀取記憶胞的軟位元資訊並使用更複雜的解碼模式(例如軟位元模式)來更正資料中的錯誤。然而，硬位元模式與軟位元模式是完全獨立的，且硬位元模式中獲得的資訊並不會傳遞給軟位元模式使用。因此，傳統的解碼機制在解碼模式的切換與解碼資訊的傳遞上缺乏效率，某些情況下可能會導致記憶體儲存裝置的壽命縮短。
本發明提供一種記憶體控制方法、記憶體儲存裝置及記憶體控制電路單元，可增加解碼電路的解碼能力及/或提高記憶體儲存裝置的性能。
本發明的範例實施例提供一種記憶體控制方法，其用於可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制方法包括：經由第一讀取電壓準位從所述記憶胞中的第一記憶胞讀取第一資料；由解碼電路解碼所述第一資料；經由第二讀取電壓準位從所述第一記憶胞讀取第二資料，其中所述第二讀取電壓準位不同於所述第一讀取電壓準位；根據所述第一資料的第一資料狀態與所述第二資料的第二資料狀態獲得對應於所述第一記憶胞的可靠度資訊，其中所述第一資料狀態與所述第二資料狀態反映所述第一資料的第一位元值不同於所述第二資料的第二位元值；以及由所述解碼電路根據所述可靠度資訊解碼所述第二資料。
在本發明的一範例實施例中，根據所述第一資料的所述第一資料狀態與所述第二資料的所述第二資料狀態獲得對應於所述第一記憶胞的所述可靠度資訊的步驟包括：根據所述第一資料狀態與所述第二資料狀態評估所述第一記憶胞的電壓位置；以及根據所述電壓位置獲得對應於所述第一記憶胞的所述可靠度資訊。
在本發明的一範例實施例中，根據所述電壓位置獲得對應於所述第一記憶胞的所述可靠度資訊的步驟包括：根據所述第一讀取電壓準位與第三讀取電壓準位之間的電壓差獲得對應於所述第一記憶胞的所述可靠度資訊，其中所述第三讀取電壓準位所對應的讀取錯誤率低於所述第一讀取電壓準位所對應的讀取錯誤率。
在本發明的一範例實施例中，根據所述第一讀取電壓準位與所述第三讀取電壓準位之間的所述電壓差獲得對應於所述第一記憶胞的所述可靠度資訊的步驟包括：獲得對應於所述第三讀取電壓準位的可靠度資訊；以及根據所述電壓差與對應於所述第三讀取電壓準位的所述可靠度資訊獲得對應於所述第一記憶胞的所述可靠度資訊。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：經由預設讀取電壓準位從所述第一記憶胞讀取初始資料；經由所述解碼電路解碼所述初始資料；若所述初始資料未被成功地解碼，進入重試模式；在所述重試模式中，發送第一讀取指令序列以指示經由所述第一讀取電壓準位從所述第一記憶胞讀取所述第一資料；以及在所述重試模式中，發送第二讀取指令序列以指示經由所述第二讀取電壓準位從所述第一記憶胞讀取所述第二資料。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：對應於所述第一讀取指令序列的發送，更新重試計數。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：判斷所述重試計數是否符合第一條件，其中獲得對應於所述第一記憶胞的所述可靠度資訊的操作僅在所述重試計數符合所述第一條件時執行；以及若所述重試計數符合第二條件，結束所述重試模式。
在本發明的一範例實施例中，所述的記憶體控制方法更包括：在所述重試模式中，發送第三讀取指令序列以指示經由第三讀取電壓準位從所述第一記憶胞讀取第三資料；以及在所述重試模式中，發送一第四讀取指令序列以指示經由第四讀取電壓準位從所述第一記憶胞讀取第四資料，其中所述預設讀取電壓準位、所述第一讀取電壓準位、所述第二讀取電壓準位、所述第三讀取電壓準位及所述第四讀取電壓準位中彼此相鄰的任兩個電壓準位之間的電壓差不是預設值。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元用以發送第一讀取指令序列以指示經由第一讀取電壓準位從所述記憶胞中的第一記憶胞讀取第一資料。所述記憶體控制電路單元更用以解碼所述第一資料。所述記憶體控制電路單元更用以發送第二讀取指令序列以指示經由第二讀取電壓準位從所述第一記憶胞讀取第二資料，所述第二讀取電壓準位不同於所述第一讀取電壓準位。所述記憶體控制電路單元更用以根據所述第一資料的第一資料狀態與所述第二資料的第二資料狀態獲得對應於所述第一記憶胞的可靠度資訊。所述第一資料狀態與所述第二資料狀態反映所述第一資料的第一位元值不同於所述第二資料的第二位元值。所述記憶體控制電路單元更用以根據所述可靠度資訊解碼所述第二資料。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一資料的所述第一資料狀態與所述第二資料的所述第二資料狀態獲得對應於所述第一記憶胞的所述可靠度資訊的操作包括：根據所述第一資料狀態與所述第二資料狀態評估所述第一記憶胞的電壓位置；以及根據所述電壓位置獲得對應於所述第一記憶胞的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述電壓位置獲得對應於所述第一記憶胞的所述可靠度資訊的操作包括：根據所述第一讀取電壓準位與第三讀取電壓準位之間的電壓差獲得對應於所述第一記憶胞的所述可靠度資訊，其中所述第三讀取電壓準位所對應的讀取錯誤率低於所述第一讀取電壓準位所對應的讀取錯誤率。
在本發明的一範例實施例中，所述記憶體控制電路單元根據所述第一讀取電壓準位與所述第三讀取電壓準位之間的所述電壓差獲得對應於所述第一記憶胞的所述可靠度資訊的操作包括：獲得對應於所述第三讀取電壓準位的可靠度資訊；以及根據所述電壓差與對應於所述第三讀取電壓準位的所述可靠度資訊獲得對應於所述第一記憶胞的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：發送第三讀取指令序列以指示經由預設讀取電壓準位從所述第一記憶胞讀取初始資料；解碼所述初始資料；若所述初始資料未被成功地解碼，進入重試模式；在所述重試模式中，發送所述第一讀取指令序列；以及在所述重試模式中，發送所述第二讀取指令序列。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以對應於所述第一讀取指令序列的發送，更新重試計數。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以判斷所述重試計數是否符合第一條件，其中獲得對應於所述第一記憶胞的所述可靠度資訊的操作僅在所述重試計數符合所述第一條件時執行。若所述重試計數符合第二條件，所述記憶體控制電路單元更用以結束所述重試模式。
在本發明的一範例實施例中，所述記憶體控制電路單元更用以：在所述重試模式中，發送第三讀取指令序列以指示經由第三讀取電壓準位從所述第一記憶胞讀取第三資料；以及在所述重試模式中，發送第四讀取指令序列以指示經由第四讀取電壓準位從所述第一記憶胞讀取第四資料。所述預設讀取電壓準位、所述第一讀取電壓準位、所述第二讀取電壓準位、所述第三讀取電壓準位及所述第四讀取電壓準位中彼此相鄰的任兩個電壓準位之間的電壓差不是預設值。
本發明的範例實施例另提供一種記憶體控制電路單元，其用於控制可複寫式非揮發性記憶體模組。所述可複寫式非揮發性記憶體模組包括多個記憶胞。所述記憶體控制電路單元包括主機介面、記憶體介面、解碼電路及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述記憶體管理電路耦接至所述主機介面、所述記憶體介面及所述解碼電路。所述記憶體管理電路用以發送第一讀取指令序列以指示經由第一讀取電壓準位從所述記憶胞中的第一記憶胞讀取第一資料。所述解碼電路用以解碼所述第一資料。所述記憶體管理電路更用以發送第二讀取指令序列以指示經由第二讀取電壓準位從所述第一記憶胞讀取第二資料。所述第二讀取電壓準位不同於所述第一讀取電壓準位。所述記憶體管理電路更用以根據所述第一資料的第一資料狀態與所述第二資料的第二資料狀態獲得對應於所述第一記憶胞的可靠度資訊，其中所述第一資料狀態與所述第二資料狀態反映所述第一資料的第一位元值不同於所述第二資料的第二位元值。所述解碼電路更用以根據所述可靠度資訊解碼所述第二資料。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一資料的所述第一資料狀態與所述第二資料的所述第二資料狀態獲得對應於所述第一記憶胞的所述可靠度資訊的操作包括：根據所述第一資料狀態與所述第二資料狀態評估所述第一記憶胞的電壓位置；以及根據所述電壓位置獲得對應於所述第一記憶胞的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路根據所述電壓位置獲得對應於所述第一記憶胞的所述可靠度資訊的操作包括：根據所述第一讀取電壓準位與第三讀取電壓準位之間的電壓差獲得對應於所述第一記憶胞的所述可靠度資訊，其中所述第三讀取電壓準位所對應的讀取錯誤率低於所述第一讀取電壓準位所對應的讀取錯誤率。
在本發明的一範例實施例中，所述記憶體管理電路根據所述第一讀取電壓準位與所述第三讀取電壓準位之間的所述電壓差獲得對應於所述第一記憶胞的所述可靠度資訊的操作包括：獲得對應於所述第三讀取電壓準位的可靠度資訊；以及根據所述電壓差與對應於所述第三讀取電壓準位的所述可靠度資訊獲得對應於所述第一記憶胞的所述可靠度資訊。
在本發明的一範例實施例中，所述記憶體管理電路更用以發送第三讀取指令序列以指示經由預設讀取電壓準位從所述第一記憶胞讀取初始資料。所述解碼電路更用以解碼所述初始資料。若所述初始資料未被成功地解碼，所述記憶體管理電路更用以指示進入重試模式並且在所述重試模式中發送所述第一讀取指令序列與所述第二讀取指令序列。
在本發明的一範例實施例中，所述記憶體管理電路更用以對應於所述第一讀取指令序列的發送，更新重試計數。
在本發明的一範例實施例中，所述記憶體管理電路更用以判斷所述重試計數是否符合第一條件，其中獲得對應於所述第一記憶胞的所述可靠度資訊的操作僅在所述重試計數符合所述第一條件時執行。若所述重試計數符合第二條件，所述記憶體管理電路更用以結束所述重試模式。
在本發明的一範例實施例中，所述預設讀取電壓準位、所述第一讀取電壓準位及所述第二讀取電壓準位中兩個彼此相鄰的電壓準位之間存在第一電壓差，所述預設讀取電壓準位、所述第一讀取電壓準位及所述第二讀取電壓準位中另兩個彼此相鄰的電壓準位之間存在第二電壓差。所述第一電壓差不同於所述第二電壓差。
在本發明的一範例實施例中，所述第一記憶胞的電壓位置介於所述第一讀取電壓準位與所述第二讀取電壓準位之間。
基於上述，在解碼經由第一讀取電壓準位讀取第一記憶胞而獲得的第一資料後，第二資料可經由第二讀取電壓準位而從第一記憶胞讀取。根據第一資料的第一資料狀態與第二資料的第二資料狀態，可靠度資訊可被獲得。特別是，述第一資料狀態與第二資料狀態可反映第一資料的第一位元值不同於第二資料的第二位元值。然後，解碼電路可根據所述可靠度資訊解碼第二資料。藉此，可增加解碼電路的解碼能力及/或提高記憶體儲存裝置的性能。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。通常記憶體儲存裝置是與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11一般包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114皆耦接至系統匯流排(system bus)110。
在本範例實施例中，主機系統11是透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11是透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在本範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，所提及的主機系統為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。雖然在上述範例實施例中，主機系統是以電腦系統來作說明，然而，圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，在另一範例實施例中，主機系統31也可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統，而記憶體儲存裝置30可為其所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。
請參照圖4，記憶體儲存裝置10包括連接介面單元402、記憶體控制電路單元404與可複寫式非揮發性記憶體模組406。
連接介面單元402用以將記憶體儲存裝置10耦接至主機系統11。記憶體儲存裝置10可透過連接介面單元402與主機系統11通訊。在本範例實施例中，連接介面單元402是相容於序列先進附件(Serial Advanced Technology Attachment, SATA)標準。然而，必須瞭解的是，本發明不限於此，連接介面單元402亦可以是符合並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元402可與記憶體控制電路單元404封裝在一個晶片中，或者連接介面單元402是佈設於一包含記憶體控制電路單元404之晶片外。
記憶體控制電路單元404用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組406中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組406是耦接至記憶體控制電路單元404並且用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組406可以是單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、多階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell，TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組406中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組406中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在本範例實施例中，可複寫式非揮發性記憶體模組406的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在本範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁面(page)或是實體扇(sector)。若實體程式化單元為實體頁面，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在本範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。
請參照圖5，記憶體控制電路單元404包括記憶體管理電路502、主機介面504、記憶體介面506及錯誤檢查與校正電路508。
記憶體管理電路502用以控制記憶體控制電路單元404的整體運作。具體來說，記憶體管理電路502具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路502的操作時，等同於說明記憶體控制電路單元404的操作。
在本範例實施例中，記憶體管理電路502的控制指令是以韌體型式來實作。例如，記憶體管理電路502具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在另一範例實施例中，記憶體管理電路502的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組406的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路502具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元404被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組406中之控制指令載入至記憶體管理電路502的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
此外，在另一範例實施例中，記憶體管理電路502的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路502包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組406的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組406下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組406中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組406下達讀取指令序列以從可複寫式非揮發性記憶體模組406中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組406下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組406中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組406的資料以及從可複寫式非揮發性記憶體模組406中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組406執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路502還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組406以指示執行相對應的操作。
主機介面504是耦接至記憶體管理電路502。記憶體管理電路502可透過主機介面504與主機系統11通訊。主機介面504可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面504來傳送至記憶體管理電路502。此外，記憶體管理電路502可透過主機介面504將資料傳送至主機系統11。在本範例實施例中，主機介面504是相容於SATA標準。然而，必須瞭解的是本發明不限於此，主機介面504亦可以是相容於PATA標準、IEEE 1394標準、PCI Express標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面506是耦接至記憶體管理電路502並且用以存取可複寫式非揮發性記憶體模組406。也就是說，欲寫入至可複寫式非揮發性記憶體模組406的資料會經由記憶體介面506轉換為可複寫式非揮發性記憶體模組406所能接受的格式。具體來說，若記憶體管理電路502要存取可複寫式非揮發性記憶體模組406，記憶體介面506會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路502產生並且透過記憶體介面506傳送至可複寫式非揮發性記憶體模組406。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
錯誤檢查與校正電路508是耦接至記憶體管理電路502並且用以執行錯誤檢查與校正操作以確保資料的正確性。當記憶體管理電路502從主機系統11中接收到寫入指令時，錯誤檢查與校正電路508會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路502會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組406中。之後，當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且錯誤檢查與校正電路508會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元404還包括緩衝記憶體510與電源管理電路512。
緩衝記憶體510是耦接至記憶體管理電路502並且用以暫存來自於主機系統11的資料與指令或來自於可複寫式非揮發性記憶體模組406的資料。電源管理電路512是耦接至記憶體管理電路502並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組406亦稱為快閃(flash)記憶體模組，記憶體控制電路單元404亦稱為用於控制快閃記憶體模組的快閃記憶體控制器，及/或圖5的記憶體管理電路502亦稱為快閃記憶體管理電路。
圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。
請參照圖6，記憶體管理電路502會將可複寫式非揮發性記憶體模組406的實體單元610(0)~610(B)邏輯地分組至儲存區601與替換區602。儲存區601中的實體單元610(0)~610(A)是用以儲存資料，而替換區602中的實體單元610(A+1)~610(B)則是用以替換儲存區601中損壞的實體單元。例如，若從某一個實體單元中讀取的資料所包含的錯誤過多而無法被更正時，此實體單元會被視為是損壞的實體單元。須注意的是，若替換區602中沒有可用的實體抹除單元，則記憶體管理電路502可能會將整個記憶體儲存裝置10宣告為寫入保護(write protect)狀態，而無法再寫入資料。
在本範例實施例中，每一個實體單元是指一個實體程式化單元。然而，在另一範例實施例中，一個實體單元亦可以是指一個實體位址、一個實體抹除單元或由多個連續或不連續的實體位址組成。記憶體管理電路502會配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在本範例實施例中，每一個邏輯單元是指一個邏輯位址。然而，在另一範例實施例中，一個邏輯單元也可以是指一個邏輯程式化單元、一個邏輯抹除單元或者由多個連續或不連續的邏輯位址組成。此外，邏輯單元612(0)~612(C)中的每一者可被映射至一或多個實體單元。
記憶體管理電路502會將邏輯單元與實體單元之間的映射關係(亦稱為邏輯-實體位址映射關係)記錄於至少一邏輯-實體位址映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路502可根據此邏輯-實體位址映射表來執行對於記憶體儲存裝置10的資料存取操作。
錯誤檢查與校正電路508可包括一或多個解碼電路。在本範例實施例中，錯誤檢查與校正電路508所使用的是低密度奇偶檢查碼(low density parity-check code，LDPC code)。然而，在另一範例實施例中，錯誤檢查與校正電路508所使用的也可以是BCH碼、迴旋碼(convolutional code)、渦輪碼(turbo code)。
在低密度奇偶檢查校正碼中，是用一個奇偶檢查矩陣來定義有效的碼字。以下將奇偶檢查矩陣標記為矩陣H ，並且將一個碼字標記為CW 。依照以下方程式(1)，若奇偶檢查矩陣H 與碼字CW 的相乘是零向量，表示碼字CW 為有效的碼字。其中運算子
Figure 02_image001
表示模2(mod 2)的矩陣相乘。換言之，矩陣H 的零空間(null space)便包含了所有的有效碼字。然而，本發明並不限制碼字CW 的內容。例如，碼字CW 也可以包括用任意演算法所產生的錯誤更正碼或是錯誤檢查碼。
Figure 02_image003
…(1)
在方程式(1)中，矩陣H 的維度是k -乘-n (k-by-n)，碼字CW 的維度是1-乘-n 。k 與n 為正整數。碼字CW 中包括了訊息位元與奇偶位元，即碼字CW 可以表示成[M P]。向量M 是由訊息位元所組成，且向量P 是由奇偶位元所組成。向量M 的維度是1-乘-(n-k )，而向量P 的維度是1-乘-k 。以下將訊息位元與奇偶位元統稱為資料位元。換言之，碼字CW 具有n 個資料位元，其中訊息位元的長度為(n-k )位元，並且奇偶位元的長度是k 位元。此外，碼字CW 的碼率(code rate)為(n-k)/n 。
在編碼時，一個產生矩陣(以下標記為G )可被使用，使得對於任意的向量M 都可滿足以下方程式(2)。產生矩陣G的維度是(n-k )-乘-n 。
Figure 02_image005
…(2)
由方程式(2)所產生的碼字CW 為有效的碼字。因此可將方程式(2)代入方程式(1)，藉此得到以下方程式(3)。
Figure 02_image007
…(3)
由於向量M 可以是任意的向量，因此以下方程式(4)必定會滿足。也就是說，在決定奇偶檢查矩陣H 以後，對應的產生矩陣G 也可被決定。
Figure 02_image009
…(4)
在解碼一個碼字CW 時，會先對碼字中的資料位元執行一個奇偶檢查操作。例如，在奇偶檢查操作中，可將奇偶檢查矩陣H 與碼字CW 相乘以產生一個向量(以下標記為S ， 如以下方程式(5)所示)。若向量S 是零向量，則可直接輸出碼字CW 。若向量S 不是零向量，則表示碼字CW 不是有效的碼字。
Figure 02_image011
…(5)
在方程式(5)中，向量S 的維度是k -乘-1 。向量S 中的每一個元素亦稱為校驗子(syndrome)。若碼字CW 不是有效的碼字，則錯誤檢查與校正電路508會解碼碼字CW ，以嘗試更正碼字CW 中的錯誤位元。
圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。
請參照圖7，在本範例實施例中，奇偶檢查矩陣H 可以表示為二分圖(bipartite graph)710。二分圖710包括奇偶節點712(1)~712(k)與訊息節點714(1)~714(n)。奇偶節點712(1)~712(k)中的每一者對應一個校驗子。訊息節點714(1)~714(n)的每一者對應一個資料位元。資料位元與校驗子之間的對應關係(即，訊息節點714(1)~714(n)與奇偶節點712(1)~712(k)之間的連結關係)是根據奇偶檢查矩陣所產生。例如，若奇偶檢查矩陣中第i 列第j 行的元素為1，則第i個奇偶節點712(i)便會連接到第j 個訊息節點714(j)。i 與j 為正整數。
當記憶體管理電路502從可複寫式非揮發性記憶體模組406中讀取n 個資料位元(形成一個碼字)時，當記憶體管理電路502可取得對應於每一個資料位元的可靠度資訊(亦稱為通道可靠度資訊)。此可靠度資訊是用以表示對應的資料位元被解碼為位元“1”或是“0”的機率(或稱信心度)。在二分圖710中，訊息節點714(1)~714(n)也可接收到對應的可靠度資訊。例如，訊息節點714(1)可接收對應於第1個資料位元的可靠度資訊L1 ，而訊息節點714(j)可接收對應於第j 個資料位元的可靠度資訊Lj 。
錯誤檢查與校正電路508可根據二分圖710的結構與通道可靠度資訊L1 ~Ln 來執行解碼操作。例如，解碼操作可包括疊代解碼。在疊代解碼中，訊息節點714(1)~714(n)可計算出可靠度資訊給奇偶節點712(1)~712(k)，並且奇偶節點712(1)~712(k)也可計算出可靠度資訊給訊息節點714(1)~714(n)。這些可靠度資訊會沿著二分圖710中的邊(edge)來傳送。例如，奇偶節點712(i)傳送給訊息節點714(j)的是可靠度資訊Li-＞j ，而訊息節點714(j)傳送給奇偶節點712(i)是可靠度資訊Lj-＞i 。這些可靠度資訊是用來表示一個節點認為某一個資料位元被解碼為位元“1”或是“0”的機率(或為信心度)有多少。例如，可靠度資訊Lj-＞i 表示訊息節點714(j)認為第j個資料位元被解碼為位元“1”或是“0”的信心度(可為正或是負)，而可靠度資訊Li-＞j 表示奇偶節點712(i)認為第j個資料位元被解碼為位元“1”或是“0”的信心度。訊息節點714(1)~714(n)與奇偶節點712(1)~712(k)可根據輸入的可靠度資訊來計算輸出的可靠度資訊，其近似於計算一個資料位元被解碼為位元“1”或是“0”的條件機率。因此，上述傳送可靠度資訊的過程亦稱為置信傳播(belief propagation)。
在一範例實施例中，是以對數相似度比值(Log Likelihood Ratio, LLR)作為可靠度資訊的範例。但是，當採用不同的演算法，訊息節點714(1)~714(n)及/或奇偶節點712(1)~712(k)可計算出不同的可靠度資訊。例如，錯誤檢查與校正電路508可以採用總和-乘積演算法(Sum-Product Algorithm)、最小值-總和演算法(Min-Sum Algorithm)、或是位元翻轉演算法(bit-flipping Algorithm)，本發明並不限制採用何種演算法。
在疊代解碼的每一次疊代中，訊息節點714(1)~714(n)可傳遞可靠度資訊給奇偶節點712(1)~712(k)，並且奇偶節點712(1)~712(k)可傳遞可靠度資訊給訊息節點714(1)~714(n)。在每一次疊代過後，訊息節點714(1)~714(n)可根據目前的可靠度資訊計算出每一個資料位元應該被解碼為位元“1”或是“0”。接著，可對計算出的資料位元執行奇偶檢查操作。例如，在奇偶檢查操作中，可將資料位元所形成的碼字與奇偶檢查矩陣相乘，藉此判斷該碼字是否為有效的碼字。若所產生的碼字為有效的碼字，則表示解碼成功且疊代解碼可被停止。然而，若所產生的碼字不是有效的碼字，則表示解碼失敗並可進行下一次的疊代。此外，若疊代解碼的疊代次數超過一個預設值，則疊代解碼也會停止，表示解碼失敗。
圖8A是根據本發明的一範例實施例所繪示的多個讀取電壓凖位與記憶胞的臨界電壓分布的示意圖。
請參照圖8A，在程式化可複寫式非揮發性記憶體模組406中的某一個實體單元(亦稱為第一實體單元)後，第一實體單元中的多個記憶胞的臨界電壓分布可包括狀態811與821。例如，第一實體單元可為圖6的儲存區601中的某一實體單元。狀態811反映儲存有某一位元值的記憶胞的數目與記憶胞的臨界電壓之間的對應關係。狀態821反映儲存有另一位元值的記憶胞的數目與記憶胞的臨界電壓之間的對應關係。在以下範例實施例中，是假設狀態811對應於位元值“1”，而狀態821對應於位元值“0”。然而，在另一範例實施例中，狀態811亦可以對應於位元值“0”，而狀態821亦可以對應於位元值“1”。
記憶體管理電路502可發送一讀取指令序列以指示經由讀取電壓準位801從第一實體單元讀取資料。此讀取指令序列可以是根據來自主機系統11的讀取指令而產生或是基於記憶體儲存裝置10本身的資料整理操作而產生。根據此讀取指令序列，可複寫式非揮發性記憶體模組406可使用一個預設讀取電壓準位(亦稱為初始讀取電壓準位)讀取第一實體單元中的多個記憶胞。在本範例實施例中，是以讀取電壓準位801作為預設讀取電壓準位的範例。然而，在另一範例實施例中，讀取電壓準位801還可以是更高或更低。
在本範例實施例中，第一實體單元中的某一個記憶胞亦稱為第一記憶胞。經由讀取電壓準位801讀取的記憶胞包括第一記憶胞，且假設第一記憶胞的臨界電壓為VT。然而，在另一範例實施例中，第一記憶胞的臨界電壓也可以更高或更低。此外，在本範例實施例中，是假設讀取電壓準位801小於臨界電壓VT。因此，經由讀取電壓準位801從第一記憶胞讀取的資料可包括位元值“0”。
錯誤檢查與校正電路508可解碼經由讀取電壓準位801讀取第一實體單元而獲得的資料(亦稱為初始資料)。若解碼成功，錯誤檢查與校正電路508可輸出解碼成功的資料。然而，在本範例實施例中，是假設解碼失敗。因此，記憶體管理電路502可進入一重試模式。在重試模式中，記憶體管理電路502可指示可複寫式非揮發性記憶體模組406調整讀取電壓準位並將一個重試計數更新為“2”(假設重試計數的初始值為“1”)。對應於重試計數“2”，記憶體管理電路502可發送一讀取指令序列以指示經由經調整的讀取電壓準位再次從第一實體單元讀取資料。例如，重試計數為“2”可表示在重試模式中已經使用2個不同的讀取電壓準位來重新讀取第一實體單元。
在本範例實施例中，是以讀取電壓準位802作為對應於重試計數“2”的讀取電壓準位的範例，且讀取電壓準位802還可以是更高或更低。例如，對應於重試計數“2”，記憶體管理電路502可發送一讀取指令序列以指示經由讀取電壓準位802再次從第一實體單元讀取資料。讀取電壓準位802不同於讀取電壓準位801。在本範例實施例中，是假設讀取電壓準位802大於臨界電壓VT。因此，經由讀取電壓準位802從第一記憶胞讀取的資料可包括位元值“1”。
錯誤檢查與校正電路508可解碼經由讀取電壓準位802讀取第一實體單元而獲得的資料。若解碼成功，錯誤檢查與校正電路508可輸出解碼成功的資料。然而，在本範例實施例中，是假設解碼失敗。因此，在重試模式中，記憶體管理電路502可再次指示可複寫式非揮發性記憶體模組406調整讀取電壓準位並將重試計數更新為“3”。對應於重試計數“3”，記憶體管理電路502可發送一讀取指令序列以指示經由經調整的讀取電壓準位再次從第一實體單元讀取資料。例如，重試計數為“3”可表示在重試模式中已經使用3個不同的讀取電壓準位來重新讀取第一實體單元。
在本範例實施例中，是以讀取電壓準位803作為對應於重試計數“3”的讀取電壓準位的範例，且讀取電壓準位803還可以是更高或更低。例如，對應於重試計數“3”，記憶體管理電路502可發送一讀取指令序列以指示經由讀取電壓準位803再次從第一實體單元讀取資料。讀取電壓準位803不同於讀取電壓準位801及/或802。在本範例實施例中，是假設讀取電壓準位803大於臨界電壓VT。因此，經由讀取電壓準位803從第一記憶胞讀取的資料可包括位元值“1”。
錯誤檢查與校正電路508可解碼經由讀取電壓準位803讀取的資料。若解碼成功，錯誤檢查與校正電路508可輸出解碼成功的資料。然而，在本範例實施例中，是假設解碼失敗。因此，在重試模式中，記憶體管理電路502可再次指示可複寫式非揮發性記憶體模組406調整讀取電壓準位並將重試計數更新為“4”。對應於重試計數“4”，記憶體管理電路502可發送一讀取指令序列以指示經由經調整的讀取電壓準位再次從第一實體單元讀取資料。例如，重試計數為“4”可表示在重試模式中已經使用4個不同的讀取電壓準位來重新讀取第一實體單元。
在本範例實施例中，是以讀取電壓準位804作為對應於重試計數“4”的讀取電壓準位的範例，且讀取電壓準位804還可以是更高或更低。例如，對應於重試計數“4”，記憶體管理電路502可發送一讀取指令序列以指示經由讀取電壓準位804再次從第一實體單元讀取資料。讀取電壓準位804不同於讀取電壓準位801、802及/或803。在本範例實施例中，是假設讀取電壓準位804小於臨界電壓VT。因此，經由讀取電壓準位804從第一記憶胞讀取的資料可包括位元值“0”。
錯誤檢查與校正電路508可解碼經由讀取電壓準位804讀取的資料。若解碼成功，錯誤檢查與校正電路508可輸出解碼成功的資料。然而，在本範例實施例中，是假設解碼失敗。因此，在重試模式中，記憶體管理電路502可再次指示可複寫式非揮發性記憶體模組406調整讀取電壓準位並將重試計數更新為“5”。對應於重試計數“5”，記憶體管理電路502可發送一讀取指令序列以指示經由經調整的讀取電壓準位再次從第一實體單元讀取資料。例如，重試計數為“5”可表示在重試模式中已經使用5個不同的讀取電壓準位來重新讀取第一實體單元。
在本範例實施例中，是以讀取電壓準位805作為對應於重試計數“5”的讀取電壓準位的範例，且讀取電壓準位805還可以是更高或更低。例如，對應於重試計數“5”，記憶體管理電路502可發送一讀取指令序列以指示經由讀取電壓準位805再次從第一實體單元讀取資料。讀取電壓準位805不同於讀取電壓準位801、802、803及/或804。在本範例實施例中，是假設讀取電壓準位804大於臨界電壓VT。因此，經由讀取電壓準位805從第一記憶胞讀取的資料可包括位元值“1”。
須注意的是，記憶體管理電路502可記錄在重試模式中經由讀取電壓準位801~805從第一記憶胞讀取的資料的資料狀態。例如，此資料狀態可反映經由讀取電壓準位801~805從第一記憶胞讀取的資料依序包括位元值“0”、“1”、“1”、“0”及“1”。或者，從另一角度來看，此資料狀態可反映經由讀取電壓準位801與804從第一記憶胞讀取的資料的位元值(即“0”)不同於經由讀取電壓準位802、803及805從第一記憶胞讀取的資料的位元值(即“1”)。根據所述資料狀態，記憶體管理電路502可獲得對應於第一記憶胞的可靠度資訊。然後，錯誤檢查與校正電路508可根據此可靠度資訊來解碼資料。例如，根據此可靠度資訊解碼的資料可包括經由讀取電壓準位805從第一實體單元(及/或第一記憶胞)讀取的資料。
須注意的是，此可靠度資訊是根據在重試模式中即時根據第一記憶胞讀取的資料的資料狀態而決定。因此，此可靠度資訊可更佳地反映當前記憶胞的臨界電壓分布狀態，從而提高往後從具有相同或相似的臨界電壓分布的記憶胞讀取的資料的解碼成功率。此外，圖8A的讀取電壓準位801~805中的任兩個相鄰的讀取電壓準位之間的電壓差可以相同或不同。
在圖8A的一範例實施例中，讀取電壓準位801~805中的任兩個相鄰的讀取電壓準位之間的電壓差可不為一預設值。例如，彼此相鄰的讀取電壓準位801與804之間的電壓差可不同於彼此相鄰的讀取電壓準位804與805之間的電壓差。或者，彼此相鄰的讀取電壓準位804與805之間的電壓差可不同於彼此相鄰的讀取電壓準位805與803之間的電壓差。
在一範例實施例中，記憶體管理電路502可根據所述資料狀態評估第一記憶胞的電壓位置。例如，根據所使用的讀取電壓準位801~805及所獲得的資料的資料狀態，記憶體管理電路502可概略評估第一記憶胞的臨界電壓VT大於讀取電壓準位804及/或小於讀取電壓準位805(因為第一記憶胞的位元值在讀取電壓準位804與讀取電壓準位805之間轉變)。或者，從另一角度來看，記憶體管理電路502可概略評估在所施予的5個讀取電壓準位801~805中，第一記憶胞的臨界電壓VT最接近讀取電壓準位804與805的其中之一。因此，記憶體管理電路502可根據讀取電壓準位804與805的其中之一概略決定第一記憶胞的電壓位置。
在一範例實施例中，讀取電壓準位804亦稱為第一讀取電壓準位，且讀取電壓準位805亦稱為第二讀取電壓準位。記憶體管理電路502可根據所述資料狀態概略評估第一記憶胞的電壓位置介於第一讀取電壓準位與第二讀取電壓準位之間。記憶體管理電路502可根據所評估的第一記憶胞的電壓位置獲得對應於第一記憶胞的可靠度資訊。例如，記憶體管理電路502可選用對應於此電壓位置的適當的可靠度資訊作為對應於第一記憶胞的可靠度資訊。藉此，使用此可靠度資訊有可能在此次及/或下一次的解碼中提高解碼電路的解碼成功率。
在一範例實施例中，記憶體管理電路502可以某一個讀取電壓準位(亦稱為第三讀取電壓準位)作為基準並根據所評估的第一記憶胞的電壓位置與第三讀取電壓準位之間的電壓差獲得對應於第一記憶胞的可靠度資訊(亦稱為對應於第一記憶胞的電壓位置的可靠度資訊)。須注意的是，第三讀取電壓準位所對應的讀取錯誤率會小於第一讀取電壓準位所對應的讀取錯誤率。例如，對應於某一個讀取電壓準位的讀取錯誤率可反映使用此讀取電壓準位所讀取的資料中出現錯誤位元的機率及/或使用此讀取電壓準位所讀取的資料中錯誤位元的總數。若對應於某一個讀取電壓準位的讀取錯誤率越高，表示使用此讀取電壓準位所讀取的資料中出現錯誤位元的機率越高及/或使用此讀取電壓準位所讀取的資料中錯誤位元的總數可能越多。反之，若對應於某一個讀取電壓準位的讀取錯誤率越低，表示使用此讀取電壓準位所讀取的資料中出現錯誤位元的機率越低及/或使用此讀取電壓準位所讀取的資料中錯誤位元的總數可能越少。
在一範例實施例中，記憶體管理電路502可根據使用某一個讀取電壓準位所讀取的資料的校驗子總合獲得對應於此讀取電壓準位的讀取錯誤率。例如，在使用圖8A的讀取電壓準位801~805中的某一者從第一實體單元讀取資料後，錯誤檢查與校正電路508可對此資料執行奇偶檢查操作以獲得相應的向量S(亦稱為校驗向量)。錯誤檢查與校正電路508可累加此校驗向量中的元素(即校驗子)以獲得校驗子總合。使用某一個讀取電壓準位所讀取的資料的校驗子總合可反映對應於此讀取電壓準位的讀取錯誤率。例如，若使用某一個讀取電壓準位所讀取的資料的校驗子總合越小，則對應於此讀取電壓準位的讀取錯誤率可能也越小。
記憶體管理電路502可比較經由讀取電壓準位801~805讀取的資料各別的校驗子總合。記憶體管理電路502可根據比較結果從讀取電壓準位801~805中選擇最小的校驗子總合所對應的讀取電壓準位作為第三讀取電壓準位。以圖8A為例，經由讀取電壓準位805讀取的資料具有最小的校驗子總合。換言之，可視為對應於讀取電壓準位805的讀取錯誤率最小。因此，記憶體管理電路502可選擇讀取電壓準位805作為第三讀取電壓準位。換言之，在圖8A的一範例實施例中，讀取電壓準位805可同時作為第二讀取電壓準位與第三讀取電壓準位。
圖8B是根據本發明的一範例實施例所繪示的多個讀取電壓凖位與記憶胞的臨界電壓分布的示意圖。
請參照圖8B，在一範例實施例中，記憶體管理電路502可獲得讀取電壓準位804(即第一讀取電壓準位)與805(即第三讀取電壓準位)之間的電壓差ΔV1。電壓差ΔV1可反映讀取電壓準位804與805之間的電壓的差值。另一方面，電壓差ΔV1也可反映對應於讀取電壓準位804的可靠度資訊(或對應於第一記憶胞的電壓位置的可靠度資訊)與對應於讀取電壓準位805的可靠度資訊之間的差值。
在一範例實施例中，經由讀取電壓準位805讀取的資料具有最小的校驗子總合，表示對應於讀取電壓準位805的讀取錯誤率最小。記憶體管理電路502可根據電壓差ΔV1與對應於讀取電壓準位805的可靠度資訊獲得對應於第一記憶胞的可靠度資訊。例如，記憶體管理電路502可根據電壓差ΔV1來調整對應於讀取電壓準位805的可靠度資訊以獲得對應於第一記憶胞的可靠度資訊。對應於第一記憶胞的可靠度資訊與對應於讀取電壓準位805的可靠度資訊之間的差值可正相關於電壓差ΔV1。例如，記憶體管理電路502可將電壓差ΔV1與對應於讀取電壓準位805的可靠度資訊帶入一演算法或進行查表，以獲得對應於第一記憶胞的可靠度資訊。
在一範例實施例中，第三讀取電壓準位也可以是事先決定而對應於最小的讀取錯誤率的一個讀取電壓準位，而不同於讀取電壓準位801~805。例如，第三讀取電壓準位可位於圖8A的臨界電壓分布中記憶胞的總數最少的電壓位置(類似於讀取電壓準位805的電壓位置)。在一範例實施例中，第三讀取電壓準位可藉由一讀取電壓追蹤操作(亦稱為最佳讀取電壓準位追蹤)而獲得。此讀取電壓追蹤操作可尋找例如圖8A的臨界電壓分布中記憶胞的總數最少的電壓位置並將臨近此電壓位置的電壓準位設定為第三讀取電壓準位。
在一範例實施例中，所獲得的對應於第一記憶胞的可靠度資訊可用於解碼從第一記憶胞讀取的資料。在一範例實施例中，所獲得的對應於第一記憶胞的可靠度資訊是響應於所評估的第一記憶胞的電壓位置與對應於讀取錯誤率最小的電壓位置的可靠度資訊而自動決定的。因此，所獲得的對應於第一記憶胞的可靠度資訊可有效提高對來自第一記憶胞的資料的解碼成功率。
在一範例實施例中，記憶體管理電路502可判斷重試計數是否符合某一條件(亦稱為第一條件)。若重試計數不符合第一條件，記憶體管理電路502可持續在重試模式中調整讀取電壓準位並記錄經由多個讀取電壓準位所讀取的資料的資料狀態。此外，錯誤檢查與校正電路508可持續解碼在重試模式中讀取的資料。然而，若重試計數符合第一條件，記憶體管理電路502可根據所記錄的資料的資料狀態動態獲得對應於第一記憶胞的可靠度資訊。錯誤檢查與校正電路508可根據動態獲得的對應於第一記憶胞的可靠度資訊來解碼來自第一記憶胞的資料。
換言之，在一範例實施例中，在重試模式中，只有在重試計數符合第一條件時，記憶體管理電路502可根據所記錄的資料的資料狀態動態獲得對應於第一記憶胞的可靠度資訊及/或錯誤檢查與校正電路508可根據動態獲得的對應於第一記憶胞的可靠度資訊來解碼來自第一記憶胞的資料。
在一範例實施例中，記憶體管理電路502可判斷重試計數是否符合另一條件(亦稱為第二條件)。若重試計數不符合第二條件，記憶體管理電路502可將解碼操作維持在重試模式並重覆執行調整讀取電壓準位等操作。然而，若重試計數符合第二條件，記憶體管理電路502可指示結束或離開重試模式。在離開重試模式後，記憶體管理電路502及/或錯誤檢查與校正電路508可執行預設操作。預設操作可包括任何進階的錯誤處理操作，例如使用更複雜的解碼演算法及/或解碼電路來解碼資料、查詢其他的表格以獲得其他可使用的讀取電壓準位來重讀資料、查訊其他的可靠度資訊表格以獲得其他的可靠度資訊以解碼資料及/或讀取更多的軟位元資訊以解碼資料等等。
在一範例實施例中，第一條件對應於多個第一門檻值，而第二條件對應於第二門檻值。第一門檻值會小於第二門檻值。例如，第一門檻值可包括數值Q1、Q2及Q3等，而第二條件可包括數值P。在一範例實施例中，假設數值Q1、Q2及Q3分別為“5”、“10”及“15”等5的倍數，而數值P為“60”。以圖8A與圖8B的範例實施例為例，若重試計數不大於Q1(例如“5”)，讀取電壓準位801~805可被重複用來讀取第一實體單元且錯誤檢查與校正電路508可逐一解碼經由讀取電壓準位801~805讀取的資料。此外，經由讀取電壓準位801~805讀取的資料的資料狀態可被記錄。若重試計數等於Q1，對應於第一記憶胞的可靠度資訊可根據所記錄的資料狀態而動態決定且錯誤檢查與校正電路508可根據此動態決定的可靠度資訊來解碼來自第一記憶胞的資料。
圖9A與圖9B是根據本發明的一範例實施例所繪示的多個讀取電壓凖位與記憶胞的臨界電壓分布的示意圖。
請參照圖9A與圖9B，若在圖8A與圖8B的範例實施例中使用動態決定的可靠度資訊仍無法成功解碼來自第一記憶胞的資料(第一記憶胞可以是第一實體單元中的任一個記憶胞)，則記憶體管理電路502可指示在重試模式中依序使用讀取電壓準位806~810來讀取第一實體單元。錯誤檢查與校正電路508可依序解碼經由讀取電壓準位806~810讀取的資料，直到解碼成功為止。此外，根據所使用的讀取電壓準位806~810，重試計數可依序更新為“6”~“10”。
若重試計數等於Q2(例如10)，則根據經由讀取電壓準位806~810從第一記憶胞讀取的資料的資料狀態(即位元值“1”、“0”、“0”、“1”、“1”)或者經由讀取電壓準位801~810從第一記憶胞讀取的資料的資料狀態，讀取電壓準位807或810可被決定為最接近第一記憶胞的電壓位置的讀取電壓準位。以讀取電壓準位807為例，讀取電壓準位807與805(即第三讀取電壓準位)之間的電壓差ΔV2可被獲得。記憶體管理電路502可根據電壓差ΔV2與讀取電壓準位805所對應的可靠度資訊獲得對應於第一記憶胞的可靠度資訊。換言之，根據讀取電壓準位806~810的讀取結果，對應於第一記憶胞的可靠度資訊可被再次更新。電壓差ΔV2可不同於電壓差ΔV1。例如，電壓差ΔV2可小於電壓差ΔV1。
須注意的是，根據圖8A、圖8B、圖9A及圖9B，在使用了更多(例如10個)讀取電壓準位來讀取第一記憶胞後，更接近第一記憶胞的臨界電壓VT的讀取電壓準位807可被獲得，以取代原先被視為最接近第一記憶胞的臨界電壓VT的讀取電壓準位804。因此，根據讀取電壓準位807(或電壓差ΔV2)所更新的可靠度資訊可更加符合第一記憶胞的真實電壓位置所對應的可靠度資訊。因此，使用再次更新的可靠度資訊來解碼來自第一記憶胞的資料將有更高的機率可以解碼成功。圖9A與圖9B的範例實施例的相關操作細節可參照圖8A與圖8B的範例實施例，在此便不贅述。此外，圖9A的讀取電壓準位806~810中的任兩個相鄰的讀取電壓準位之間的電壓差可以相同或不同。
在圖9A的一範例實施例中，讀取電壓準位806~810中的任兩個相鄰的讀取電壓準位之間的電壓差可不為一預設值。例如，彼此相鄰的讀取電壓準位807與810之間的電壓差可不同於彼此相鄰的讀取電壓準位806與809之間的電壓差。或者，彼此相鄰的讀取電壓準位807與810之間的電壓差可不同於彼此相鄰的讀取電壓準位810與806之間的電壓差。
圖10A是傳統的解碼操作的解碼效能的示意圖。
請參照圖10A，傳統上，假設在重試計數達到P次之前，解碼電路可重複解碼經由不同讀取電壓準位從某一實體單元讀取的資料。但是，在重試計數達到P次之前，解碼電路的解碼成功率可能始終很低。在重試計數達到P次之後，解碼電路離開重試模式並可進入軟解碼模式(亦稱為軟位元解碼模式)。在進入軟解碼模式後，更多的軟讀取電壓準位可被施加至此實體單元以獲得用以提高解碼成功率的軟位元資訊，但是解碼成功率其實上升的幅度並不高(約在解碼成功率SF附近)。
圖10B是根據本發明的一範例實施例所繪示的解碼效能的示意圖。
請參照圖10B，以圖8A與圖9A的範例實施例為例，在重試計數達到Q1時，基於動態獲得的可靠度資訊，解碼電路的解碼成功率可能從原始的S1上升至S2。在重試計數達到Q2時，基於動態獲得的可靠度資訊，解碼電路的解碼成功率可能上升至S3。在重試計數達到Q3時，基於動態獲得的可靠度資訊，解碼電路的解碼成功率可能上升至S4。最後，在重試計數達到P時，基於動態獲得的可靠度資訊，解碼電路的解碼成功率可上升至SF。須注意的是，圖10A與10B僅為示意圖，實務上圖10A及/或圖10B中的曲線可能會有變化。
換言之，本發明的範例實施例可以根據重試模式中持續獲得的資料的資料狀態來動態調整對應於一或多個記憶胞的可靠度資訊。相較於傳統上等到進入軟解碼模式(或離開重試模式)後才開始讀取軟位元資訊，本發明的範例實施例可提高重試模式中對於所讀取的資料的使用率，且可讓解碼電路的解碼成功率在重試模式中逐漸提高，從而可有效改善記憶體儲存裝置的性能。此外，前述範例實施例中的數值Q1~Q3及P皆可以視實務上需求調整，本發明不加以限制。
圖11是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
請參照圖11，在步驟S1101中，經由第一讀取電壓準位從第一記憶胞讀取第一資料。在步驟S1102中，經由解碼電路解碼所述第一資料。在步驟S1103中，經由第二讀取電壓準位從所述第一記憶胞讀取第二資料。所述第二讀取電壓準位不同於所述第一讀取電壓準位。在步驟S1104中，根據所述第一資料的第一資料狀態與所述第二資料的第二資料狀態獲得可靠度資訊。例如，所述第一資料狀態與所述第二資料狀態反映所述第一資料的第一位元值不同於所述第二資料的第二位元值。在步驟S1105中，經由所述解碼電路根據所述可靠度資訊解碼所述第二資料。
圖12A與圖12B是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
請參照圖12A，在步驟S1201中，經由一讀取電壓準位從第一記憶胞讀取資料。在步驟S1202中，經由解碼電路解碼所述資料。在步驟S1203中，判斷是否解碼成功。若解碼成功，在步驟S1204中，輸出成功解碼的資料。若解碼不成功，在步驟S1205中，調整讀取電壓準位。在步驟S1206中，更新重試計數。須注意的是，步驟S1205與S1206的執行順序可以對調或同時執行，本發明不加以限制。在步驟S1207中，判斷重試計數是否符合第一條件。若重試計數不符合第一條件，在步驟S1207之後，可回到步驟S1201。
請參照圖12B，若重試計數符合第一條件，在步驟S1208中，根據所讀取的資料的資料狀態評估第一記憶胞的電壓位置。在步驟S1209中，根據所述電壓位置動態獲得可靠度資訊。在步驟S1210中，經由解碼電路根據所述可靠度資訊解碼所讀取的資料。在步驟S1211中，判斷是否解碼成功。若解碼成功，在步驟S1212中，輸出解碼成功的資料。若解碼不成功，在步驟S1213中，判斷重試計數是否符合第二條件。若重試計數不符合第二條件，在步驟S1213之後，可回到步驟S1205及/或S1206。若重試計數符合第二條件，在步驟S1214中，執行預設操作。例如，預設操作可包括任何進階的錯誤處理操作。
須注意的是，在圖11的範例實施例中，步驟S1101至S1105可視為是在重試模式中執行。在圖12的範例實施例中，進入步驟S1205及/或S1206可視為進入重試模式，而進入步驟S1214可視為離開或中止重試模式。
然而，圖11、圖12A及圖12B中各步驟已詳細說明如上，在此便不再贅述。值得注意的是，圖11、圖12A及圖12B中各步驟可以實作為多個程式碼或是電路，本發明不加以限制。此外，圖11、圖12A及圖12B的方法可以搭配以上範例實施例使用，也可以單獨使用，本發明不加以限制。
綜上所述，在經由多個讀取電壓準位讀取第一實體單元並分別解碼所讀取的資料後，此些資料的資料狀態可用來獲得及/或更新對應於第一實體單元中的第一記憶胞的可靠度資訊，以反映第一記憶胞即時的電壓位置。此外，在一範例實施例中，在重試模式中，每使用一預設數目的讀取電壓準位讀取第一實體單元後，所讀取的資料的資料狀態可用來獲得及/或更新對應於第一實體單元中的第一記憶胞的可靠度資訊並根據新的可靠度資訊執行解碼操作。相較於傳統上需要離開重試模式後才能獲得記憶胞的軟位元資訊，本發明的範例實施例可有效提高加解碼電路的解碼能力及/或提高記憶體儲存裝置的性能。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10、30:記憶體儲存裝置11、31:主機系統110:系統匯流排111:處理器112:隨機存取記憶體113:唯讀記憶體114:資料傳輸介面12:輸入/輸出(I/O)裝置20:主機板201:隨身碟202:記憶卡203:固態硬碟204:無線記憶體儲存裝置205:全球定位系統模組206:網路介面卡207:無線傳輸裝置208:鍵盤209:螢幕210:喇叭32:SD卡33:CF卡34:嵌入式儲存裝置341:嵌入式多媒體卡342:嵌入式多晶片封裝儲存裝置402:連接介面單元404:記憶體控制電路單元406:可複寫式非揮發性記憶體模組502:記憶體管理電路504:主機介面506:記憶體介面508:錯誤檢查與校正電路510:緩衝記憶體512:電源管理電路601:儲存區602:替換區610(0)~610(B):實體單元612(0)~612(C):邏輯單元710:二分圖712(1)~712(k):奇偶節點714(1)~714(n):訊息節點801~810:讀取電壓準位811、821:狀態S1101:步驟(經由第一讀取電壓準位從第一記憶胞讀取第一資料)S1102:步驟(經由解碼電路解碼所述第一資料)S1103:步驟(經由第二讀取電壓準位從所述第一記憶胞讀取第二資料)S1104:步驟(根據所述第一資料的第一資料狀態與所述第二資料的第二資料狀態獲得可靠度資訊)S1105:步驟(經由所述解碼電路根據所述可靠度資訊解碼所述第二資料)S1201:步驟(經由一讀取電壓準位從第一記憶胞讀取資料)S1202:步驟(經由解碼電路解碼所述資料)S1203:步驟(是否解碼成功)S1204:步驟(輸出成功解碼的資料)S1205:步驟(調整讀取電壓準位)S1206:步驟(更新重試計數)S1207:步驟(重試計數是否符合第一條件)S1208:步驟(根據所讀取的資料的資料狀態評估第一記憶胞的電壓位置)S1209:步驟(根據所述電壓位置動態獲得可靠度資訊)S1210:步驟(經由解碼電路根據所述可靠度資訊解碼所讀取的資料)S1211:步驟(是否解碼成功)S1212:步驟(輸出解碼成功的資料)S1213:步驟(重試計數是否符合第二條件)S1214:步驟(執行預設操作)
圖1是根據本發明的一範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的另一範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的另一範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的一範例實施例所繪示的記憶體儲存裝置的概要方塊圖。 圖5是根據本發明的一範例實施例所繪示的記憶體控制電路單元的概要方塊圖。 圖6是根據本發明的一範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的一範例實施例所繪示的奇偶檢查矩陣的示意圖。 圖8A是根據本發明的一範例實施例所繪示的多個讀取電壓凖位與記憶胞的臨界電壓分布的示意圖。 圖8B是根據本發明的一範例實施例所繪示的多個讀取電壓凖位與記憶胞的臨界電壓分布的示意圖。 圖9A與圖9B是根據本發明的一範例實施例所繪示的多個讀取電壓凖位與記憶胞的臨界電壓分布的示意圖。 圖10A是傳統的解碼操作的解碼效能的示意圖。 圖10B是根據本發明的一範例實施例所繪示的解碼效能的示意圖。 圖11是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。 圖12A與圖12B是根據本發明的一範例實施例所繪示的記憶體控制方法的流程圖。
S1101:步驟(經由第一讀取電壓準位從第一記憶胞讀取第一資料)
S1102:步驟(經由解碼電路解碼所述第一資料)
S1103:步驟(經由第二讀取電壓準位從所述第一記憶胞讀取第二資料)
S1104:步驟(根據所述第一資料的第一資料狀態與所述第二資料的第二資料狀態獲得可靠度資訊)
S1105:步驟(經由所述解碼電路根據所述可靠度資訊解碼所述第二資料)

Claims (27)

  1. 一種記憶體控制方法，用於一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，該記憶體控制方法包括： 經由一第一讀取電壓準位從該多個記憶胞中的一第一記憶胞讀取第一資料； 由一解碼電路解碼該第一資料； 經由一第二讀取電壓準位從該第一記憶胞讀取第二資料，其中該第二讀取電壓準位不同於該第一讀取電壓準位； 根據該第一資料的一第一資料狀態與該第二資料的一第二資料狀態獲得對應於該第一記憶胞的可靠度資訊，其中該第一資料狀態與該第二資料狀態反映該第一資料的一第一位元值不同於該第二資料的一第二位元值；以及 由該解碼電路根據該可靠度資訊解碼該第二資料。
  2. 如申請專利範圍第1項所述的記憶體控制方法，其中根據該第一資料的該第一資料狀態與該第二資料的該第二資料狀態獲得對應於該第一記憶胞的該可靠度資訊的步驟包括： 根據該第一資料狀態與該第二資料狀態評估該第一記憶胞的一電壓位置；以及 根據該電壓位置獲得對應於該第一記憶胞的該可靠度資訊。
  3. 如申請專利範圍第2項所述的記憶體控制方法，其中根據該電壓位置獲得對應於該第一記憶胞的該可靠度資訊的步驟包括： 根據該第一讀取電壓準位與一第三讀取電壓準位之間的一電壓差獲得對應於該第一記憶胞的該可靠度資訊，其中該第三讀取電壓準位所對應的一讀取錯誤率低於該第一讀取電壓準位所對應的一讀取錯誤率。
  4. 如申請專利範圍第3項所述的記憶體控制方法，其中根據該第一讀取電壓準位與該第三讀取電壓準位之間的該電壓差獲得對應於該第一記憶胞的該可靠度資訊的步驟包括： 獲得對應於該第三讀取電壓準位的可靠度資訊；以及 根據該電壓差與對應於該第三讀取電壓準位的該可靠度資訊獲得對應於該第一記憶胞的該可靠度資訊。
  5. 如申請專利範圍第1項所述的記憶體控制方法，更包括： 經由一預設讀取電壓準位從該第一記憶胞讀取初始資料； 經由該解碼電路解碼該初始資料； 若該初始資料未被成功地解碼，進入一重試模式； 在該重試模式中，發送一第一讀取指令序列以指示經由該第一讀取電壓準位從該第一記憶胞讀取該第一資料；以及 在該重試模式中，發送一第二讀取指令序列以指示經由該第二讀取電壓準位從該第一記憶胞讀取該第二資料。
  6. 如申請專利範圍第5項所述的記憶體控制方法，更包括： 對應於該第一讀取指令序列的發送，更新一重試計數。
  7. 如申請專利範圍第6項所述的記憶體控制方法，更包括： 判斷該重試計數是否符合一第一條件，其中獲得對應於該第一記憶胞的該可靠度資訊的操作僅在該重試計數符合該第一條件時執行；以及 若該重試計數符合一第二條件，結束該重試模式。
  8. 如申請專利範圍第5項所述的記憶體控制方法，其中該預設讀取電壓準位、該第一讀取電壓準位及該第二讀取電壓準位中兩個彼此相鄰的電壓準位之間存在一第一電壓差，該預設讀取電壓準位、該第一讀取電壓準位及該第二讀取電壓準位中另兩個彼此相鄰的電壓準位之間存在一第二電壓差，且該第一電壓差不同於該第二電壓差。
  9. 如申請專利範圍第1項所述的記憶體控制方法，其中該第一記憶胞的一電壓位置介於該第一讀取電壓準位與該第二讀取電壓準位之間。
  10. 一種記憶體儲存裝置，包括： 一連接介面單元，用以耦接至一主機系統； 一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞；以及 一記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元用以發送一第一讀取指令序列以指示經由一第一讀取電壓準位從該多個記憶胞中的一第一記憶胞讀取第一資料， 該記憶體控制電路單元更用以解碼該第一資料， 該記憶體控制電路單元更用以發送一第二讀取指令序列以指示經由一第二讀取電壓準位從該第一記憶胞讀取第二資料，該第二讀取電壓準位不同於該第一讀取電壓準位， 該記憶體控制電路單元更用以根據該第一資料的一第一資料狀態與該第二資料的一第二資料狀態獲得對應於該第一記憶胞的可靠度資訊，其中該第一資料狀態與該第二資料狀態反映該第一資料的一第一位元值不同於該第二資料的一第二位元值，並且 該記憶體控制電路單元更用以根據該可靠度資訊解碼該第二資料。
  11. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一資料的該第一資料狀態與該第二資料的該第二資料狀態獲得對應於該第一記憶胞的該可靠度資訊的操作包括： 根據該第一資料狀態與該第二資料狀態評估該第一記憶胞的一電壓位置；以及 根據該電壓位置獲得對應於該第一記憶胞的該可靠度資訊。
  12. 如申請專利範圍第11項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該電壓位置獲得對應於該第一記憶胞的該可靠度資訊的操作包括： 根據該第一讀取電壓準位與一第三讀取電壓準位之間的一電壓差獲得對應於該第一記憶胞的該可靠度資訊，其中該第三讀取電壓準位所對應的一讀取錯誤率低於該第一讀取電壓準位所對應的一讀取錯誤率。
  13. 如申請專利範圍第12項所述的記憶體儲存裝置，其中該記憶體控制電路單元根據該第一讀取電壓準位與該第三讀取電壓準位之間的該電壓差獲得對應於該第一記憶胞的該可靠度資訊的操作包括： 獲得對應於該第三讀取電壓準位的可靠度資訊；以及 根據該電壓差與對應於該第三讀取電壓準位的該可靠度資訊獲得對應於該第一記憶胞的該可靠度資訊。
  14. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以： 發送一第三讀取指令序列以指示經由一預設讀取電壓準位從該第一記憶胞讀取初始資料； 解碼該初始資料； 若該初始資料未被成功地解碼，進入一重試模式； 在該重試模式中，發送該第一讀取指令序列；以及 在該重試模式中，發送該第二讀取指令序列。
  15. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以對應於該第一讀取指令序列的發送，更新一重試計數。
  16. 如申請專利範圍第15項所述的記憶體儲存裝置，其中該記憶體控制電路單元更用以判斷該重試計數是否符合一第一條件，其中獲得對應於該第一記憶胞的該可靠度資訊的操作僅在該重試計數符合該第一條件時執行，並且 若該重試計數符合一第二條件，該記憶體控制電路單元更用以結束該重試模式。
  17. 如申請專利範圍第14項所述的記憶體儲存裝置，其中該預設讀取電壓準位、該第一讀取電壓準位及該第二讀取電壓準位中兩個彼此相鄰的電壓準位之間存在一第一電壓差，該預設讀取電壓準位、該第一讀取電壓準位及該第二讀取電壓準位中另兩個彼此相鄰的電壓準位之間存在一第二電壓差，且該第一電壓差不同於該第二電壓差。
  18. 如申請專利範圍第10項所述的記憶體儲存裝置，其中該第一記憶胞的一電壓位置介於該第一讀取電壓準位與該第二讀取電壓準位之間。
  19. 一種記憶體控制電路單元，用於控制一可複寫式非揮發性記憶體模組，其中該可複寫式非揮發性記憶體模組包括多個記憶胞，其中該記憶體控制電路單元包括： 一主機介面，用以耦接至一主機系統； 一記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 一解碼電路；以及 一記憶體管理電路，耦接至該主機介面、該記憶體介面及該解碼電路， 其中該記憶體管理電路用以發送一第一讀取指令序列以指示經由一第一讀取電壓準位從該多個記憶胞中的一第一記憶胞讀取第一資料， 該解碼電路用以解碼該第一資料， 該記憶體管理電路更用以發送一第二讀取指令序列以指示經由一第二讀取電壓準位從該第一記憶胞讀取第二資料，該第二讀取電壓準位不同於該第一讀取電壓準位， 該記憶體管理電路更用以根據該第一資料的一第一資料狀態與該第二資料的一第二資料狀態獲得對應於該第一記憶胞的可靠度資訊，其中該第一資料狀態與該第二資料狀態反映該第一資料的一第一位元值不同於該第二資料的一第二位元值，並且 該解碼電路更用以根據該可靠度資訊解碼該第二資料。
  20. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一資料的該第一資料狀態與該第二資料的該第二資料狀態獲得對應於該第一記憶胞的該可靠度資訊的操作包括： 根據該第一資料狀態與該第二資料狀態評估該第一記憶胞的一電壓位置；以及 根據該電壓位置獲得對應於該第一記憶胞的該可靠度資訊。
  21. 如申請專利範圍第20項所述的記憶體控制電路單元，其中該記憶體管理電路根據該電壓位置獲得對應於該第一記憶胞的該可靠度資訊的操作包括： 根據該第一讀取電壓準位與一第三讀取電壓準位之間的一電壓差獲得對應於該第一記憶胞的該可靠度資訊，其中該第三讀取電壓準位所對應的一讀取錯誤率低於該第一讀取電壓準位所對應的一讀取錯誤率。
  22. 如申請專利範圍第21項所述的記憶體控制電路單元，其中該記憶體管理電路根據該第一讀取電壓準位與該第三讀取電壓準位之間的該電壓差獲得對應於該第一記憶胞的該可靠度資訊的操作包括： 獲得對應於該第三讀取電壓準位的可靠度資訊；以及 根據該電壓差與對應於該第三讀取電壓準位的該可靠度資訊獲得對應於該第一記憶胞的該可靠度資訊。
  23. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該記憶體管理電路更用以發送一第三讀取指令序列以指示經由一預設讀取電壓準位從該第一記憶胞讀取初始資料， 該解碼電路更用以解碼該初始資料，並且 若該初始資料未被成功地解碼，該記憶體管理電路更用以指示進入一重試模式並且在該重試模式中發送該第一讀取指令序列與該第二讀取指令序列。
  24. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該記憶體管理電路更用以對應於該第一讀取指令序列的發送，更新一重試計數。
  25. 如申請專利範圍第24項所述的記憶體控制電路單元，其中該記憶體管理電路更用以判斷該重試計數是否符合一第一條件，其中獲得對應於該第一記憶胞的該可靠度資訊的操作僅在該重試計數符合該第一條件時執行，並且 若該重試計數符合一第二條件，該記憶體管理電路更用以結束該重試模式。
  26. 如申請專利範圍第23項所述的記憶體控制電路單元，其中該預設讀取電壓準位、該第一讀取電壓準位及該第二讀取電壓準位中兩個彼此相鄰的電壓準位之間存在一第一電壓差，該預設讀取電壓準位、該第一讀取電壓準位及該第二讀取電壓準位中另兩個彼此相鄰的電壓準位之間存在一第二電壓差，且該第一電壓差不同於該第二電壓差。
  27. 如申請專利範圍第19項所述的記憶體控制電路單元，其中該第一記憶胞的一電壓位置介於該第一讀取電壓準位與該第二讀取電壓準位之間。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113724774A (zh) * 2021-09-14 2021-11-30 群联电子股份有限公司 解码方法、存储器存储装置及存储器控制电路单元
TWI755068B (zh) * 2020-09-21 2022-02-11 宜鼎國際股份有限公司 具有系統作業能力的資料儲存裝置
TWI808483B (zh) * 2021-09-08 2023-07-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7913147B2 (en) * 2006-05-08 2011-03-22 Intel Corporation Method and apparatus for scrubbing memory
JP2013164888A (ja) * 2012-02-10 2013-08-22 Toshiba Corp 半導体記憶装置
US9342404B2 (en) * 2013-12-12 2016-05-17 Phison Electronics Corp. Decoding method, memory storage device, and memory controlling circuit unit
TWI569270B (zh) * 2015-01-22 2017-02-01 旺宏電子股份有限公司 記憶體操作方法及相關的記憶體裝置
US9613691B2 (en) * 2015-03-27 2017-04-04 Intel Corporation Apparatus and method for drift cancellation in a memory
KR102474305B1 (ko) * 2016-06-27 2022-12-06 에스케이하이닉스 주식회사 저항 변화 메모리 장치 및 그 센싱 방법
JP2018037123A (ja) * 2016-08-29 2018-03-08 東芝メモリ株式会社 半導体記憶装置及びメモリシステム
TWI614755B (zh) * 2017-02-07 2018-02-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
KR102263047B1 (ko) * 2017-03-20 2021-06-10 에스케이하이닉스 주식회사 데이터 저장 장치 및 그것의 동작 방법
KR102389432B1 (ko) * 2017-11-07 2022-04-25 에스케이하이닉스 주식회사 메모리 시스템 및 그의 동작방법
US10691539B2 (en) * 2018-06-28 2020-06-23 Western Digital Technologies, Inc. Grown defect detection and mitigation using ECC in memory systems

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI755068B (zh) * 2020-09-21 2022-02-11 宜鼎國際股份有限公司 具有系統作業能力的資料儲存裝置
TWI808483B (zh) * 2021-09-08 2023-07-11 群聯電子股份有限公司 解碼方法、記憶體儲存裝置及記憶體控制電路單元
CN113724774A (zh) * 2021-09-14 2021-11-30 群联电子股份有限公司 解码方法、存储器存储装置及存储器控制电路单元
CN113724774B (zh) * 2021-09-14 2023-08-29 群联电子股份有限公司 解码方法、存储器存储装置及存储器控制电路单元

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