TWI799031B - 解碼電路模組、記憶體控制電路單元及記憶體儲存裝置 - Google Patents

解碼電路模組、記憶體控制電路單元及記憶體儲存裝置 Download PDF

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Abstract

一種解碼電路模組、記憶體控制電路單元及記憶體儲存裝置。所述解碼電路模組用以解碼從可複寫式非揮發性記憶體模組讀取的資料，且包括第一緩衝器、第二緩衝器、第一解碼電路及第二解碼電路。第一解碼電路用以解碼從可複寫式非揮發性記憶體模組讀取且儲存於第一緩衝器中的第一資料。第二解碼電路用以解碼從可複寫式非揮發性記憶體模組讀取且儲存於第二緩衝器中的第二資料。第一解碼電路的資料解碼能力不同於第二解碼電路的資料解碼能力。所述第二資料經過第一緩衝器而儲存於第二緩衝器中且未經第一解碼電路處理。

Description

解碼電路模組、記憶體控制電路單元及記憶體儲存裝置
本發明是有關於一種解碼電路，且特別是有關於一種解碼電路模組、記憶體控制電路單元及記憶體儲存裝置。
數位相機、行動電話與MP3播放器在這幾年來的成長十分迅速，使得消費者對儲存媒體的需求也急速增加。由於可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)(例如，快閃記憶體)具有資料非揮發性、省電、體積小，以及無機械結構等特性，所以非常適合內建於上述所舉例的各種可攜式多媒體裝置中。
許多記憶體控制器配置有解碼電路，以對從可複寫式非揮發性記憶體模組中讀取出的資料進行錯誤檢查與更正。然而，現有的解碼電路主要都是以採用的解碼流程來進行設計，在使用上較無彈性。例如，在同時包含初階解碼電路與進階解碼電路的電路架構中，從可複寫式非揮發性記憶體模組中讀取的資料必須先經過初階解碼電路處理。若初階解碼電路無法成功解碼此資料，則初階解碼電路可接續將此資料送到進階解碼電路進行進階解碼。但是，在此電路架構下，一旦進階解碼電路處於忙碌狀態，則初階解碼電路需要等到進階解碼電路結束工作後才能處理下一筆資料。若進階解碼電路經常處於忙碌狀態，則初階解碼電路處於閒置狀態的時間也會增加，造成系統資源浪費。
本發明提供一種解碼電路模組、記憶體控制電路單元及記憶體儲存裝置，可提升解碼電路模組中不同類型的解碼電路的工作效率。
本發明的範例實施例提供一種解碼電路模組，其用以解碼從可複寫式非揮發性記憶體模組讀取的資料。所述解碼電路模組包括第一緩衝器、第二緩衝器、第一解碼電路及第二解碼電路。所述第一緩衝器耦接至所述可複寫式非揮發性記憶體模組。所述第二緩衝器耦接至所述第一緩衝器。所述第一解碼電路耦接至所述第一緩衝器與所述第二緩衝器。所述第二解碼電路耦接至所述第二緩衝器。所述第一解碼電路用以解碼從所述可複寫式非揮發性記憶體模組讀取且儲存於所述第一緩衝器中的第一資料。所述第二解碼電路用以解碼從所述可複寫式非揮發性記憶體模組讀取且儲存於所述第二緩衝器中的第二資料。所述第一解碼電路的資料解碼能力不同於所述第二解碼電路的資料解碼能力。所述第二資料經過所述第一緩衝器而儲存於所述第二緩衝器中且未經所述第一解碼電路處理。
在本發明的一範例實施例中，所述第一解碼電路更用以將經解碼的所述第一資料傳送至所述第二緩衝器。
在本發明的一範例實施例中，所述第二解碼電路更用以將經解碼的所述第二資料傳送至所述第二緩衝器。
在本發明的一範例實施例中，所述的解碼電路模組更包括第一處理電路，其耦接至所述第二解碼電路。所述第一處理電路用以產生對應於所述第二資料的可靠度資料。所述第二解碼電路更用以根據所述可靠度資料解碼所述第二資料。
在本發明的一範例實施例中，所述的解碼電路模組更包括第二處理電路，其耦接至所述第一處理電路。所述第二處理電路用以根據從所述可複寫式非揮發性記憶體模組讀取的第三資料產生軟位元資料。所述第一處理電路更用以根據所述軟位元資料產生所述可靠度資料。
在本發明的一範例實施例中，所述第一解碼電路用以實現位元翻轉演算法。
在本發明的一範例實施例中，所述第二解碼電路用以實現總和-乘積演算法與最小-總和演算法的至少其中之一。
在本發明的一範例實施例中，所述第一緩衝器專用以暫存從所述可複寫式非揮發性記憶體模組讀取的資料。
在本發明的一範例實施例中，所述解碼電路模組更包括第一電路模組與第二電路模組。所述第一解碼電路與所述第一緩衝器設置於所述第一電路模組中。所述第二解碼電路設置於所述第二電路模組中。所述第二緩衝器耦接至所述第一電路模組與所述第二電路模組。
在本發明的一範例實施例中，所述第一緩衝器中的資料僅供所述第一電路模組中的電路使用。所述第二緩衝器中的資料可供所述第一電路模組與所述第二電路模組中的電路使用。
本發明的範例實施例另提供一種記憶體控制電路單元，其用以控制可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括主機介面、記憶體介面、解碼電路模組及記憶體管理電路。所述主機介面用以耦接至主機系統。所述記憶體介面用以耦接至所述可複寫式非揮發性記憶體模組。所述解碼電路模組耦接至所述可複寫式非揮發性記憶體模組並用以解碼從所述可複寫式非揮發性記憶體模組讀取的資料。所述記憶體管理電路耦接至所述主機介面、記憶體介面及解碼電路模組。所述解碼電路模組包括第一緩衝器、第二緩衝器、第一解碼電路及第二解碼電路。所述第一緩衝器耦接至所述可複寫式非揮發性記憶體模組。所述第二緩衝器耦接至所述第一緩衝器。所述第一解碼電路耦接至所述第一緩衝器與所述第二緩衝器。所述第二解碼電路耦接至所述第二緩衝器。所述第一解碼電路用以解碼從所述可複寫式非揮發性記憶體模組讀取且儲存於所述第一緩衝器中的第一資料。所述第二解碼電路用以解碼從所述可複寫式非揮發性記憶體模組讀取且儲存於所述第二緩衝器中的第二資料。所述第一解碼電路的資料解碼能力不同於所述第二解碼電路的資料解碼能力。所述第二資料經過所述第一緩衝器而儲存於所述第二緩衝器中且未經所述第一解碼電路處理。
本發明的範例實施例另提供一種記憶體儲存裝置，其包括連接介面單元、可複寫式非揮發性記憶體模組及記憶體控制電路單元。所述連接介面單元用以耦接至主機系統。所述記憶體控制電路單元耦接至所述連接介面單元與所述可複寫式非揮發性記憶體模組。所述記憶體控制電路單元包括解碼電路模組。所述解碼電路模組包括第一緩衝器、第二緩衝器、第一解碼電路及第二解碼電路。所述第一緩衝器耦接至所述可複寫式非揮發性記憶體模組。所述第二緩衝器耦接至所述第一緩衝器。所述第一解碼電路耦接至所述第一緩衝器與所述第二緩衝器。所述第二解碼電路耦接至所述第二緩衝器。所述第一解碼電路用以解碼從所述可複寫式非揮發性記憶體模組讀取且儲存於所述第一緩衝器中的第一資料。所述第二解碼電路用以解碼從所述可複寫式非揮發性記憶體模組讀取且儲存於所述第二緩衝器中的第二資料。所述第一解碼電路的資料解碼能力不同於所述第二解碼電路的資料解碼能力。所述第二資料經過所述第一緩衝器而儲存於所述第二緩衝器中且未經所述第一解碼電路處理。
基於上述，解碼電路模組可包括具有不同資料解碼能力的第一解碼電路與第二解碼電路。第一解碼電路可用以解碼從可複寫式非揮發性記憶體模組讀取且儲存於第一緩衝器中的第一資料。第二解碼電路可用以解碼從可複寫式非揮發性記憶體模組讀取且儲存於第二緩衝器中的第二資料。特別是，所述第二資料可經過第一緩衝器而儲存於第二緩衝器中且未經第一解碼電路處理。藉此，可提升解碼電路模組中不同類型的解碼電路的工作效率。
一般而言，記憶體儲存裝置(亦稱，記憶體儲存系統)包括可複寫式非揮發性記憶體模組(rewritable non-volatile memory module)與控制器(亦稱，控制電路)。記憶體儲存裝置可與主機系統一起使用，以使主機系統可將資料寫入至記憶體儲存裝置或從記憶體儲存裝置中讀取資料。
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。
請參照圖1與圖2，主機系統11可包括處理器111、隨機存取記憶體(random access memory, RAM)112、唯讀記憶體(read only memory, ROM)113及資料傳輸介面114。處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可耦接至系統匯流排(system bus)110。
在一範例實施例中，主機系統11可透過資料傳輸介面114與記憶體儲存裝置10耦接。例如，主機系統11可經由資料傳輸介面114將資料儲存至記憶體儲存裝置10或從記憶體儲存裝置10中讀取資料。此外，主機系統11可透過系統匯流排110與I/O裝置12耦接。例如，主機系統11可經由系統匯流排110將輸出訊號傳送至I/O裝置12或從I/O裝置12接收輸入訊號。
在一範例實施例中，處理器111、隨機存取記憶體112、唯讀記憶體113及資料傳輸介面114可設置在主機系統11的主機板20上。資料傳輸介面114的數目可以是一或多個。透過資料傳輸介面114，主機板20可以經由有線或無線方式耦接至記憶體儲存裝置10。
在一範例實施例中，記憶體儲存裝置10可例如是隨身碟201、記憶卡202、固態硬碟(Solid State Drive, SSD)203或無線記憶體儲存裝置204。無線記憶體儲存裝置204可例如是近距離無線通訊(Near Field Communication, NFC)記憶體儲存裝置、無線傳真(WiFi)記憶體儲存裝置、藍牙(Bluetooth)記憶體儲存裝置或低功耗藍牙記憶體儲存裝置(例如，iBeacon)等以各式無線通訊技術為基礎的記憶體儲存裝置。此外，主機板20也可以透過系統匯流排110耦接至全球定位系統(Global Positioning System, GPS)模組205、網路介面卡206、無線傳輸裝置207、鍵盤208、螢幕209、喇叭210等各式I/O裝置。例如，在一範例實施例中，主機板20可透過無線傳輸裝置207存取無線記憶體儲存裝置204。
在一範例實施例中，主機系統11為電腦系統。在一範例實施例中，主機系統11可為可實質地與記憶體儲存裝置配合以儲存資料的任意系統。在一範例實施例中，記憶體儲存裝置10與主機系統11可分別包括圖3的記憶體儲存裝置30與主機系統31。
圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。請參照圖3，記憶體儲存裝置30可與主機系統31搭配使用以儲存資料。例如，主機系統31可以是數位相機、攝影機、通訊裝置、音訊播放器、視訊播放器或平板電腦等系統。例如，記憶體儲存裝置30可為主機系統31所使用的安全數位(Secure Digital, SD)卡32、小型快閃(Compact Flash, CF)卡33或嵌入式儲存裝置34等各式非揮發性記憶體儲存裝置。嵌入式儲存裝置34包括嵌入式多媒體卡(embedded Multi Media Card, eMMC)341及/或嵌入式多晶片封裝(embedded Multi Chip Package, eMCP)儲存裝置342等各類型將記憶體模組直接耦接於主機系統的基板上的嵌入式儲存裝置。
圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。請參照圖4，記憶體儲存裝置10包括連接介面單元41、記憶體控制電路單元42與可複寫式非揮發性記憶體模組43。
連接介面單元41用以將記憶體儲存裝置10耦接主機系統11。記憶體儲存裝置10可經由連接介面單元41與主機系統11通訊。在一範例實施例中，連接介面單元41是相容於高速周邊零件連接介面(Peripheral Component Interconnect Express, PCI Express)標準。在一範例實施例中，連接介面單元41亦可以是符合序列先進附件(Serial Advanced Technology Attachment, SATA)標準、並列先進附件(Parallel Advanced Technology Attachment, PATA)標準、電氣和電子工程師協會(Institute of Electrical and Electronic Engineers, IEEE)1394標準、通用序列匯流排(Universal Serial Bus, USB)標準、SD介面標準、超高速一代(Ultra High Speed-I, UHS-I)介面標準、超高速二代(Ultra High Speed-II, UHS-II)介面標準、記憶棒(Memory Stick, MS)介面標準、MCP介面標準、MMC介面標準、eMMC介面標準、通用快閃記憶體(Universal Flash Storage, UFS)介面標準、eMCP介面標準、CF介面標準、整合式驅動電子介面(Integrated Device Electronics, IDE)標準或其他適合的標準。連接介面單元41可與記憶體控制電路單元42封裝在一個晶片中，或者連接介面單元41是佈設於一包含記憶體控制電路單元42之晶片外。
記憶體控制電路單元42耦接至連接介面單元41與可複寫式非揮發性記憶體模組43。記憶體控制電路單元42用以執行以硬體型式或韌體型式實作的多個邏輯閘或控制指令並且根據主機系統11的指令在可複寫式非揮發性記憶體模組43中進行資料的寫入、讀取與抹除等運作。
可複寫式非揮發性記憶體模組43用以儲存主機系統11所寫入之資料。可複寫式非揮發性記憶體模組43可包括單階記憶胞(Single Level Cell, SLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存1個位元的快閃記憶體模組)、二階記憶胞(Multi Level Cell, MLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存2個位元的快閃記憶體模組)、三階記憶胞(Triple Level Cell, TLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存3個位元的快閃記憶體模組)、四階記憶胞(Quad Level Cell, QLC)NAND型快閃記憶體模組(即，一個記憶胞中可儲存4個位元的快閃記憶體模組)、其他快閃記憶體模組或其他具有相同特性的記憶體模組。
可複寫式非揮發性記憶體模組43中的每一個記憶胞是以電壓(以下亦稱為臨界電壓)的改變來儲存一或多個位元。具體來說，每一個記憶胞的控制閘極(control gate)與通道之間有一個電荷捕捉層。透過施予一寫入電壓至控制閘極，可以改變電荷補捉層的電子量，進而改變記憶胞的臨界電壓。此改變記憶胞之臨界電壓的操作亦稱為“把資料寫入至記憶胞”或“程式化(programming)記憶胞”。隨著臨界電壓的改變，可複寫式非揮發性記憶體模組43中的每一個記憶胞具有多個儲存狀態。透過施予讀取電壓可以判斷一個記憶胞是屬於哪一個儲存狀態，藉此取得此記憶胞所儲存的一或多個位元。
在一範例實施例中，可複寫式非揮發性記憶體模組43的記憶胞可構成多個實體程式化單元，並且此些實體程式化單元可構成多個實體抹除單元。具體來說，同一條字元線上的記憶胞可組成一或多個實體程式化單元。若每一個記憶胞可儲存2個以上的位元，則同一條字元線上的實體程式化單元可至少可被分類為下實體程式化單元與上實體程式化單元。例如，一記憶胞的最低有效位元(Least Significant Bit，LSB)是屬於下實體程式化單元，並且一記憶胞的最高有效位元(Most Significant Bit，MSB)是屬於上實體程式化單元。一般來說，在MLC NAND型快閃記憶體中，下實體程式化單元的寫入速度會大於上實體程式化單元的寫入速度，及/或下實體程式化單元的可靠度是高於上實體程式化單元的可靠度。
在一範例實施例中，實體程式化單元為程式化的最小單元。即，實體程式化單元為寫入資料的最小單元。例如，實體程式化單元可為實體頁(page)或是實體扇(sector)。若實體程式化單元為實體頁，則此些實體程式化單元可包括資料位元區與冗餘(redundancy)位元區。資料位元區包含多個實體扇，用以儲存使用者資料，而冗餘位元區用以儲存系統資料(例如，錯誤更正碼等管理資料)。在一範例實施例中，資料位元區包含32個實體扇，且一個實體扇的大小為512位元組(byte, B)。然而，在其他範例實施例中，資料位元區中也可包含8個、16個或數目更多或更少的實體扇，並且每一個實體扇的大小也可以是更大或更小。另一方面，實體抹除單元為抹除之最小單位。亦即，每一實體抹除單元含有最小數目之一併被抹除之記憶胞。例如，實體抹除單元為實體區塊(block)。
圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。請參照圖5，記憶體控制電路單元42包括記憶體管理電路51、主機介面52、記憶體介面53及解碼電路模組54。
記憶體管理電路51用以控制記憶體控制電路單元42的整體運作。具體來說，記憶體管理電路51具有多個控制指令，並且在記憶體儲存裝置10運作時，此些控制指令會被執行以進行資料的寫入、讀取與抹除等運作。以下說明記憶體管理電路51的操作時，等同於說明記憶體控制電路單元42的操作。
在一範例實施例中，記憶體管理電路51的控制指令是以韌體型式來實作。例如，記憶體管理電路51具有微處理器單元(未繪示)與唯讀記憶體(未繪示)，並且此些控制指令是被燒錄至此唯讀記憶體中。當記憶體儲存裝置10運作時，此些控制指令會由微處理器單元來執行以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以程式碼型式儲存於可複寫式非揮發性記憶體模組43的特定區域(例如，記憶體模組中專用於存放系統資料的系統區)中。此外，記憶體管理電路51具有微處理器單元(未繪示)、唯讀記憶體(未繪示)及隨機存取記憶體(未繪示)。特別是，此唯讀記憶體具有開機碼(boot code)，並且當記憶體控制電路單元42被致能時，微處理器單元會先執行此開機碼來將儲存於可複寫式非揮發性記憶體模組43中之控制指令載入至記憶體管理電路51的隨機存取記憶體中。之後，微處理器單元會運轉此些控制指令以進行資料的寫入、讀取與抹除等運作。
在一範例實施例中，記憶體管理電路51的控制指令亦可以一硬體型式來實作。例如，記憶體管理電路51包括微控制器、記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路。記憶胞管理電路、記憶體寫入電路、記憶體讀取電路、記憶體抹除電路與資料處理電路是耦接至微控制器。記憶胞管理電路用以管理可複寫式非揮發性記憶體模組43的記憶胞或記憶胞群組。記憶體寫入電路用以對可複寫式非揮發性記憶體模組43下達寫入指令序列以將資料寫入至可複寫式非揮發性記憶體模組43中。記憶體讀取電路用以對可複寫式非揮發性記憶體模組43下達讀取指令序列以從可複寫式非揮發性記憶體模組43中讀取資料。記憶體抹除電路用以對可複寫式非揮發性記憶體模組43下達抹除指令序列以將資料從可複寫式非揮發性記憶體模組43中抹除。資料處理電路用以處理欲寫入至可複寫式非揮發性記憶體模組43的資料以及從可複寫式非揮發性記憶體模組43中讀取的資料。寫入指令序列、讀取指令序列及抹除指令序列可各別包括一或多個程式碼或指令碼並且用以指示可複寫式非揮發性記憶體模組43執行相對應的寫入、讀取及抹除等操作。在一範例實施例中，記憶體管理電路51還可以下達其他類型的指令序列給可複寫式非揮發性記憶體模組43以指示執行相對應的操作。
主機介面52是耦接至記憶體管理電路51。記憶體管理電路51可透過主機介面52與主機系統11通訊。主機介面52可用以接收與識別主機系統11所傳送的指令與資料。例如，主機系統11所傳送的指令與資料可透過主機介面52來傳送至記憶體管理電路51。此外，記憶體管理電路51可透過主機介面52將資料傳送至主機系統11。在本範例實施例中，主機介面52是相容於PCI Express標準。然而，必須瞭解的是本發明不限於此，主機介面52亦可以是相容於SATA標準、PATA標準、IEEE 1394標準、USB標準、SD標準、UHS-I標準、UHS-II標準、MS標準、MMC標準、eMMC標準、UFS標準、CF標準、IDE標準或其他適合的資料傳輸標準。
記憶體介面53是耦接至記憶體管理電路51並且用以存取可複寫式非揮發性記憶體模組43。例如，記憶體管理電路51可透過記憶體介面53存取可複寫式非揮發性記憶體模組43。也就是說，欲寫入至可複寫式非揮發性記憶體模組43的資料會經由記憶體介面53轉換為可複寫式非揮發性記憶體模組43所能接受的格式。具體來說，若記憶體管理電路51要存取可複寫式非揮發性記憶體模組43，記憶體介面53會傳送對應的指令序列。例如，這些指令序列可包括指示寫入資料的寫入指令序列、指示讀取資料的讀取指令序列、指示抹除資料的抹除指令序列、以及用以指示各種記憶體操作(例如，改變讀取電壓準位或執行垃圾回收操作等等)的相對應的指令序列。這些指令序列例如是由記憶體管理電路51產生並且透過記憶體介面53傳送至可複寫式非揮發性記憶體模組43。這些指令序列可包括一或多個訊號，或是在匯流排上的資料。這些訊號或資料可包括指令碼或程式碼。例如，在讀取指令序列中，會包括讀取的辨識碼、記憶體位址等資訊。
解碼電路模組(亦稱為錯誤檢查與校正電路)54是耦接至記憶體管理電路51並且用以執行錯誤檢查與校正操作以確保資料的正確性。具體來說，當記憶體管理電路51從主機系統11中接收到寫入指令時，解碼電路模組54會為對應此寫入指令的資料產生對應的錯誤更正碼(error correcting code, ECC)及/或錯誤檢查碼(error detecting code，EDC)，並且記憶體管理電路51會將對應此寫入指令的資料與對應的錯誤更正碼及/或錯誤檢查碼寫入至可複寫式非揮發性記憶體模組43中。之後，當記憶體管理電路51從可複寫式非揮發性記憶體模組43中讀取資料時會同時讀取此資料對應的錯誤更正碼及/或錯誤檢查碼，並且解碼電路模組54會依據此錯誤更正碼及/或錯誤檢查碼對所讀取的資料執行錯誤檢查與校正操作。
在一範例實施例中，記憶體控制電路單元42還包括緩衝記憶體55與電源管理電路56。緩衝記憶體55是耦接至記憶體管理電路51並且用以暫存資料。電源管理電路56是耦接至記憶體管理電路51並且用以控制記憶體儲存裝置10的電源。
在一範例實施例中，圖4的可複寫式非揮發性記憶體模組43可包括快閃記憶體模組。在一範例實施例中，圖4的記憶體控制電路單元42可包括快閃記憶體控制器。在一範例實施例中，圖5的記憶體管理電路51可包括快閃記憶體管理電路。
圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。請參照圖6，記憶體管理電路51可將可複寫式非揮發性記憶體模組43中的實體單元610(0)~610(B)邏輯地分組至儲存區601與閒置(spare)區602。
在一範例實施例中，一個實體單元是指一個實體位址或一個實體程式化單元。在一範例實施例中，一個實體單元亦可以是由多個連續或不連續的實體位址組成。在一範例實施例中，一個實體單元亦可以是指一個虛擬區塊(VB)。一個虛擬區塊可包括多個實體位址或多個實體程式化單元。
儲存區601中的實體單元610(0)~610(A)用以儲存使用者資料(例如來自圖1的主機系統11的使用者資料)。例如，儲存區601中的實體單元610(0)~610(A)可儲存有效(valid)資料與無效(invalid)資料。閒置區602中的實體單元610(A+1)~610(B)未儲存資料(例如有效資料)。例如，若某一個實體單元未儲存有效資料，則此實體單元可被關聯(或加入)至閒置區602。此外，閒置區602中的實體單元(或未儲存有效資料的實體單元)可被抹除。在寫入新資料時，一或多個實體單元可被從閒置區602中提取以儲存此新資料。在一範例實施例中，閒置區602亦稱為閒置池(free pool)。
記憶體管理電路51可配置邏輯單元612(0)~612(C)以映射儲存區601中的實體單元610(0)~610(A)。在一範例實施例中，每一個邏輯單元對應一個邏輯位址。例如，一個邏輯位址可包括一或多個邏輯區塊位址(Logical Block Address, LBA)或其他的邏輯管理單元。在一範例實施例中，一個邏輯單元也可對應一個邏輯程式化單元或者由多個連續或不連續的邏輯位址組成。
須注意的是，一個邏輯單元可被映射至一或多個實體單元。若某一實體單元當前有被某一邏輯單元映射，則表示此實體單元當前儲存的資料包括有效資料。反之，若某一實體單元當前未被任一邏輯單元映射，則表示此實體單元當前儲存的資料為無效資料。
記憶體管理電路51可將描述邏輯單元與實體單元之間的映射關係的管理資料(亦稱為邏輯至實體映射資訊)記錄於至少一邏輯至實體映射表。當主機系統11欲從記憶體儲存裝置10讀取資料或寫入資料至記憶體儲存裝置10時，記憶體管理電路51可根據此邏輯至實體映射表中的資訊來存取可複寫式非揮發性記憶體模組43。
圖7是根據本發明的範例實施例所繪示的解碼電路模組的示意圖。請參照圖7，解碼電路模組54包括緩衝器(亦稱為第一緩衝器或內部緩衝器)711、緩衝器(亦稱為第二緩衝器或系統緩衝器)73、解碼電路(亦稱為第一解碼電路)712及解碼電路(亦稱為第二解碼電路)721。緩衝器711耦接至可複寫式非揮發性記憶體模組43與解碼電路712。緩衝器73耦接至緩衝器711、解碼電路712及解碼電路721。緩衝器711與73皆用以暫存(或緩存)資料。解碼電路711與721皆用以解碼從可複寫式非揮發性記憶體模組43讀取的資料。
解碼電路712的資料解碼能力不同於解碼電路721的資料解碼能力。例如，解碼電路721的資料解碼能力可高於解碼電路712的資料解碼能力。例如，相較於解碼電路712，解碼電路721可更正資料中較多的錯誤位元。但是，相較於解碼電路721，解碼電路712可較快完成解碼操作，無論解碼成功與否。
在一範例實施例中，解碼電路721的電路複雜度可高於解碼電路712的電路複雜度。在一範例實施例中，解碼電路721所執行的解碼操作的複雜度可高於解碼電路712所執行的解碼操作的複雜度。
在一範例實施例中，解碼電路712可用以實現位元翻轉(Bit Flipping)演算法。在一範例實施例中，解碼電路721可用以實現總和-乘積(Sum-Product)演算法與最小-總和(Min-Sum)演算法的至少其中之一。須注意的是，解碼電路712與721皆可用以實現其他類型的資料編/解碼演算法，本發明不加以限制。
在一範例實施例中，緩衝器711專用以暫存從可複寫式非揮發性記憶體模組43讀取的資料，例如從可複寫式非揮發性記憶體模組43讀取且待解碼的資料。特別是，緩衝器711可不屬於圖5的緩衝記憶體55。在一範例實施例中，相較於緩衝器711，緩衝器73可視為緩衝記憶體55的一部分。藉此，解碼電路模組54可經由緩衝器73與圖5的記憶體控制電路單元42中的其他電路溝通。例如，解碼電路模組54可將經解碼的資料傳送至緩衝器73中，以供記憶體管理電路51存取或者經由主機介面52傳送給圖1的主機系統11。
圖8是根據本發明的範例實施例所繪示的由第一解碼電路解碼第一資料的示意圖。請參照圖8，解碼電路712可用以解碼緩衝器711中的特定資料(亦稱為第一資料)D1。例如，資料D1可從可複寫式非揮發性記憶體模組43讀取並儲存於緩衝器711中。解碼電路712可將經解碼的資料D1傳送至緩衝器73。
圖9是根據本發明的範例實施例所繪示的由第二解碼電路解碼第二資料的示意圖。請參照圖9，解碼電路721可用以解碼緩衝器73中的特定資料(亦稱為第二資料)D2。例如，資料D2可從可複寫式非揮發性記憶體模組43讀取並經由緩衝器711緩存後儲存至緩衝器73中。解碼電路721可將經解碼的資料D2回傳至緩衝器73。
在一範例實施例中，響應於解碼電路712對從某一實體單元(亦稱為第一實體單元)讀取的資料D1的解碼失敗，資料D2可從同一個實體單元(即第一實體單元)讀取出來並由解碼能力較強的解碼電路721進行解碼。特別是，在解碼電路721解碼資料D2的過程中，解碼電路712可接續解碼下一筆資料，而不需等待解碼電路721解除忙碌狀態。
從另一角度而言，在圖8與圖9的範例實施例中，解碼電路712與721所執行的解碼操作彼此可不互相干涉及/或解碼電路712與721所執行的解碼操作可不需相互等待。例如，在解碼電路712解碼緩衝器711中的資料D1(如圖8所示)時，解碼電路721可同步解碼緩衝器73中的資料D2(如圖9所示)。藉此，即便解碼電路721持續處於忙碌狀態，解碼電路712仍可同步執行對其他資料的解碼。相較於傳統上解碼電路712需要等待解碼電路721完成解碼操作後才能處理新資料，解碼電路712的工作效能可被提升。
在一範例實施例中，解碼電路模組54可包括電路模組(亦稱為第一電路模組)71與電路模組(亦稱為第二電路模組)72。解碼電路712與緩衝器711可設置於電路模組71中。解碼電路721可設置於電路模組72中。例如，電路模組71可設置於某一電路板(亦稱為第一電路板)中，且電路模組72可設置於另一電路板(亦稱為第二電路板)中。或者，電路模組71與72亦可設置於同一電路板中的不同區域。緩衝器73可耦接至電路模組71與72。
在一範例實施例中，緩衝器711中的資料僅供電路模組71中的電路(例如解碼電路712)使用。在一範例實施例中，緩衝器73中的資料可供電路模組71與72中的電路(例如解碼電路712與721)使用。
在一範例實施例中，資料D1與D2皆可包括硬位元資料。硬位元資料是指使用單一個讀取電壓準位從可複寫式非揮發性記憶體模組43中的單一記憶胞讀取的資料。在硬位元解碼模式中，解碼電路712可對緩衝器711中的硬位元資料進行解碼及/或解碼電路721可對緩衝器73中的硬位元資料進行解碼。此外，在硬位元解碼模式中，用來讀取特定記憶胞(或實體單元)的讀取電壓準位可被調整，以嘗試降低讀取到錯誤位元的機率。
相較於硬位元資料，軟位元資料是指使用多個讀取電壓準位重複讀取可複寫式非揮發性記憶體模組43中的單一記憶胞所獲得的資料。相較於硬位元資料，軟位元資料可帶有更多可輔助對此記憶胞所儲存的資料進行解碼的資訊。在軟位元解碼模式中，對應於資料D2的可靠度資料可根據軟位元資料產生，且解碼電路721可根據所述可靠度資料對資料D2進行解碼，以提高資料D2的解碼成功率。
在一範例實施例中，解碼電路模組54更包括處理電路(亦稱為第一處理電路)722。處理電路722可耦接至緩衝器73與解碼電路721。例如，處理電路722可設置於電路模組72中。在圖9的範例實施例中，處理電路722可用以產生對應於資料D2的可靠度資料。例如，所述可靠度資訊可暫存於緩衝器73中或者不經由緩衝器73直接提供給解碼電路721使用。解碼電路721可根據所述可靠度資料來解碼資料D2。例如，所述可靠度資料可包括對數相似性比值(Log-Likelihood Ratio, LLR)等可用以在解碼過程中輔助判斷資料D2中的特定位元應該被解碼為位元“1”或“0”的輔助資料。
在一範例實施例中，解碼電路模組54更包括處理電路(亦稱為第二處理電路)723。處理電路723可耦接至緩衝器73與處理電路722。例如，處理電路723可設置於電路模組72中。在圖9的範例實施例中，處理電路723可根據從可複寫式非揮發性記憶體模組43讀取的資料(亦稱為第三資料)產生軟位元資料。例如，所述軟位元資料可暫存於緩衝器73中或者不經由緩衝器73直接提供給處理電路722使用。處理電路722可根據所述軟位元資料產生對應於資料D2的可靠度資料。例如，處理電路722可根據所述軟位元資料查詢對數相似性比值映射表，以獲得對應於資料D2的可靠度資料(例如LLR數值)。然後，處理電路722可提供所述可靠度資料給解碼電路721以解碼資料D2。
須注意的是，在圖7至圖9的範例實施例中，更多具有特定功能的電路可以被加入至電路模組71及/或72中，本發明不加以限制。此外，圖7至圖9的範例實施例中至少部分電路的耦接關係也可以被調整，本發明不加以限制。
綜上所述，本發明的範例實施例透過特殊的電路布局，使解碼電路模組中不同類型(例如具有不同解碼能力)的解碼電路皆可獨立運作且運作上不須相互等待。藉此，可提升解碼電路模組整體的工作效率。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10,30:記憶體儲存裝置 11,31:主機系統 110:系統匯流排 111:處理器 112:隨機存取記憶體 113:唯讀記憶體 114:資料傳輸介面 12:輸入/輸出(I/O)裝置 20:主機板 201:隨身碟 202:記憶卡 203:固態硬碟 204:無線記憶體儲存裝置 205:全球定位系統模組 206:網路介面卡 207:無線傳輸裝置 208:鍵盤 209:螢幕 210:喇叭 32:SD卡 33:CF卡 34:嵌入式儲存裝置 341:嵌入式多媒體卡 342:嵌入式多晶片封裝儲存裝置 41:連接介面單元 42:記憶體控制電路單元 43:可複寫式非揮發性記憶體模組 51:記憶體管理電路 52:主機介面 53:記憶體介面 54:解碼電路模組 55:緩衝記憶體 56:電源管理電路 601:儲存區 602:閒置區 610(0)~610(B):實體單元 612(0)~612(C):邏輯單元 71,72:電路模組 711,73:緩衝器 712,721:解碼電路 722,723:處理電路
圖1是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及輸入/輸出(I/O)裝置的示意圖。 圖2是根據本發明的範例實施例所繪示的主機系統、記憶體儲存裝置及I/O裝置的示意圖。 圖3是根據本發明的範例實施例所繪示的主機系統與記憶體儲存裝置的示意圖。 圖4是根據本發明的範例實施例所繪示的記憶體儲存裝置的示意圖。 圖5是根據本發明的範例實施例所繪示的記憶體控制電路單元的示意圖。 圖6是根據本發明的範例實施例所繪示的管理可複寫式非揮發性記憶體模組的示意圖。 圖7是根據本發明的範例實施例所繪示的解碼電路模組的示意圖。 圖8是根據本發明的範例實施例所繪示的由第一解碼電路解碼第一資料的示意圖。 圖9是根據本發明的範例實施例所繪示的由第二解碼電路解碼第二資料的示意圖。
43:可複寫式非揮發性記憶體模組
54:解碼電路模組
71,72:電路模組
711,73:緩衝器
712,721:解碼電路
722,723:處理電路

Claims (30)

  1. 一種解碼電路模組，用以解碼從可複寫式非揮發性記憶體模組讀取的資料，該解碼電路模組包括： 第一緩衝器，耦接至該可複寫式非揮發性記憶體模組； 第二緩衝器，耦接至該第一緩衝器； 第一解碼電路，耦接至該第一緩衝器與該第二緩衝器；以及 第二解碼電路，耦接至該第二緩衝器， 其中該第一解碼電路用以解碼從該可複寫式非揮發性記憶體模組讀取且儲存於該第一緩衝器中的第一資料， 該第二解碼電路用以解碼從該可複寫式非揮發性記憶體模組讀取且儲存於該第二緩衝器中的第二資料， 該第一解碼電路的資料解碼能力不同於該第二解碼電路的資料解碼能力，並且 該第二資料經過該第一緩衝器而儲存於該第二緩衝器中且未經該第一解碼電路處理。
  2. 如請求項1所述的解碼電路模組，其中該第一解碼電路更用以將經解碼的該第一資料傳送至該第二緩衝器。
  3. 如請求項1所述的解碼電路模組，其中該第二解碼電路更用以將經解碼的該第二資料傳送至該第二緩衝器。
  4. 如請求項1所述的解碼電路模組，更包括： 第一處理電路，耦接至該第二解碼電路， 其中該第一處理電路用以產生對應於該第二資料的可靠度資料，並且 該第二解碼電路更用以根據該可靠度資料解碼該第二資料。
  5. 如請求項4所述的解碼電路模組，更包括： 第二處理電路，耦接至該第一處理電路， 其中該第二處理電路用以根據從該可複寫式非揮發性記憶體模組讀取的第三資料產生軟位元資料，並且 該第一處理電路更用以根據該軟位元資料產生該可靠度資料。
  6. 如請求項1所述的解碼電路模組，其中該第一解碼電路用以實現位元翻轉演算法。
  7. 如請求項1所述的解碼電路模組，其中該第二解碼電路用以實現總和-乘積演算法與最小-總和演算法的至少其中之一。
  8. 如請求項1所述的解碼電路模組，其中該第一緩衝器專用以暫存從該可複寫式非揮發性記憶體模組讀取的資料。
  9. 如請求項1所述的解碼電路模組，其中該解碼電路模組更包括第一電路模組與第二電路模組，該第一解碼電路與該第一緩衝器設置於該第一電路模組中，該第二解碼電路設置於該第二電路模組中，並且該第二緩衝器耦接至該第一電路模組與該第二電路模組。
  10. 如請求項9所述的解碼電路模組，其中該第一緩衝器中的資料僅供該第一電路模組中的電路使用，並且該第二緩衝器中的資料可供該第一電路模組與該第二電路模組中的電路使用。
  11. 一種記憶體控制電路單元，用以控制可複寫式非揮發性記憶體模組，該記憶體控制電路單元包括： 主機介面，用以耦接至主機系統； 記憶體介面，用以耦接至該可複寫式非揮發性記憶體模組； 解碼電路模組，耦接至該可複寫式非揮發性記憶體模組並用以解碼從該可複寫式非揮發性記憶體模組讀取的資料；以及 記憶體管理電路，耦接至該主機介面、記憶體介面及解碼電路模組， 其中該解碼電路模組包括： 第一緩衝器，耦接至該可複寫式非揮發性記憶體模組； 第二緩衝器，耦接至該第一緩衝器； 第一解碼電路，耦接至該第一緩衝器與該第二緩衝器；以及 第二解碼電路，耦接至該第二緩衝器， 其中該第一解碼電路用以解碼從該可複寫式非揮發性記憶體模組讀取且儲存於該第一緩衝器中的第一資料， 該第二解碼電路用以解碼從該可複寫式非揮發性記憶體模組讀取且儲存於該第二緩衝器中的第二資料， 該第一解碼電路的資料解碼能力不同於該第二解碼電路的資料解碼能力，並且 該第二資料經過該第一緩衝器而儲存於該第二緩衝器中且未經該第一解碼電路處理。
  12. 如請求項11所述的記憶體控制電路單元，其中該第一解碼電路更用以將經解碼的該第一資料傳送至該第二緩衝器。
  13. 如請求項11所述的記憶體控制電路單元，其中該第二解碼電路更用以將經解碼的該第二資料傳送至該第二緩衝器。
  14. 如請求項11所述的記憶體控制電路單元，其中該解碼電路模組更包括： 第一處理電路，耦接至該第二解碼電路， 其中該第一處理電路用以產生對應於該第二資料的可靠度資料，並且 該第二解碼電路更用以根據該可靠度資料解碼該第二資料。
  15. 如請求項14所述的記憶體控制電路單元，其中該解碼電路模組更包括： 第二處理電路，耦接至該第一處理電路， 其中該第二處理電路用以根據從該可複寫式非揮發性記憶體模組讀取的第三資料產生軟位元資料，並且 該第一處理電路更用以根據該軟位元資料產生該可靠度資料。
  16. 如請求項11所述的記憶體控制電路單元，其中該第一解碼電路用以實現位元翻轉演算法。
  17. 如請求項11所述的記憶體控制電路單元，其中該第二解碼電路用以實現總和-乘積演算法與最小-總和演算法的至少其中之一。
  18. 如請求項11所述的記憶體控制電路單元，其中該第一緩衝器專用以暫存從該可複寫式非揮發性記憶體模組讀取的資料。
  19. 如請求項11所述的記憶體控制電路單元，其中該解碼電路模組更包括第一電路模組與第二電路模組，該第一解碼電路與該第一緩衝器設置於該第一電路模組中，該第二解碼電路設置於該第二電路模組中，並且該第二緩衝器耦接至該第一電路模組與該第二電路模組。
  20. 如請求項19所述的記憶體控制電路單元，其中該第一緩衝器中的資料僅供該第一電路模組中的電路使用，並且該第二緩衝器中的資料可供該第一電路模組與該第二電路模組中的電路使用。
  21. 一種記憶體儲存裝置，包括： 連接介面單元，用以耦接至主機系統； 可複寫式非揮發性記憶體模組；以及 記憶體控制電路單元，耦接至該連接介面單元與該可複寫式非揮發性記憶體模組， 其中該記憶體控制電路單元包括解碼電路模組， 該解碼電路模組包括： 第一緩衝器，耦接至該可複寫式非揮發性記憶體模組； 第二緩衝器，耦接至該第一緩衝器； 第一解碼電路，耦接至該第一緩衝器與該第二緩衝器；以及 第二解碼電路，耦接至該第二緩衝器， 其中該第一解碼電路用以解碼從該可複寫式非揮發性記憶體模組讀取且儲存於該第一緩衝器中的第一資料， 該第二解碼電路用以解碼從該可複寫式非揮發性記憶體模組讀取且儲存於該第二緩衝器中的第二資料， 該第一解碼電路的資料解碼能力不同於該第二解碼電路的資料解碼能力，並且 該第二資料經過該第一緩衝器而儲存於該第二緩衝器中且未經該第一解碼電路處理。
  22. 如請求項21所述的記憶體儲存裝置，其中該第一解碼電路更用以將經解碼的該第一資料傳送至該第二緩衝器。
  23. 如請求項21所述的記憶體儲存裝置，其中該第二解碼電路更用以將經解碼的該第二資料傳送至該第二緩衝器。
  24. 如請求項21所述的記憶體儲存裝置，其中該解碼電路模組更包括： 第一處理電路，耦接至該第二解碼電路， 其中該第一處理電路用以產生對應於該第二資料的可靠度資料，並且 該第二解碼電路更用以根據該可靠度資料解碼該第二資料。
  25. 如請求項24所述的記憶體儲存裝置，其中該解碼電路模組更包括： 第二處理電路，耦接至該第一處理電路， 其中該第二處理電路用以根據從該可複寫式非揮發性記憶體模組讀取的第三資料產生軟位元資料，並且 該第一處理電路更用以根據該軟位元資料產生該可靠度資料。
  26. 如請求項21所述的記憶體儲存裝置，其中該第一解碼電路用以實現位元翻轉演算法。
  27. 如請求項21所述的記憶體儲存裝置，其中該第二解碼電路用以實現總和-乘積演算法與最小-總和演算法的至少其中之一。
  28. 如請求項21所述的記憶體儲存裝置，其中該第一緩衝器專用以暫存從該可複寫式非揮發性記憶體模組讀取的資料。
  29. 如請求項21所述的記憶體儲存裝置，其中該解碼電路模組更包括第一電路模組與第二電路模組，該第一解碼電路與該第一緩衝器設置於該第一電路模組中，該第二解碼電路設置於該第二電路模組中，並且該第二緩衝器耦接至該第一電路模組與該第二電路模組。
  30. 如請求項29所述的記憶體儲存裝置，其中該第一緩衝器中的資料僅供該第一電路模組中的電路使用，並且該第二緩衝器中的資料可供該第一電路模組與該第二電路模組中的電路使用。
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