KR20190099624A - 메모리 장치 - Google Patents

메모리 장치 Download PDF

Info

Publication number
KR20190099624A
KR20190099624A KR1020180019276A KR20180019276A KR20190099624A KR 20190099624 A KR20190099624 A KR 20190099624A KR 1020180019276 A KR1020180019276 A KR 1020180019276A KR 20180019276 A KR20180019276 A KR 20180019276A KR 20190099624 A KR20190099624 A KR 20190099624A
Authority
KR
South Korea
Prior art keywords
page buffers
memory
page
data
memory cells
Prior art date
Application number
KR1020180019276A
Other languages
English (en)
Other versions
KR102443031B1 (ko
Inventor
이한준
곽동훈
이요한
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180019276A priority Critical patent/KR102443031B1/ko
Priority to US16/130,034 priority patent/US10600453B2/en
Priority to CN201910128529.4A priority patent/CN110175135B/zh
Publication of KR20190099624A publication Critical patent/KR20190099624A/ko
Application granted granted Critical
Publication of KR102443031B1 publication Critical patent/KR102443031B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1048—Data bus control circuits, e.g. precharging, presetting, equalising
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/10—Programming or data input circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
    • G11C11/5642—Sensing or reading circuits; Data output circuits
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/0223—User address space allocation, e.g. contiguous or non contiguous base addressing
    • G06F12/023—Free address space management
    • G06F12/0238—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory
    • G06F12/0246—Memory management in non-volatile memory, e.g. resistive RAM or ferroelectric memory in block erasable memory, e.g. flash memory
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F12/00—Accessing, addressing or allocating within memory systems or architectures
    • G06F12/02—Addressing or allocation; Relocation
    • G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
    • G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
    • G06F12/0877—Cache access modes
    • G06F12/0882—Page mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits
    • G11C16/28—Sensing or reading circuits; Data output circuits using differential sensing or reference cells, e.g. dummy cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/021—Detection or location of defective auxiliary circuits, e.g. defective refresh counters in voltage or current generators
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
    • G11C29/028—Detection or location of defective auxiliary circuits, e.g. defective refresh counters with adaption or trimming of parameters
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/18—Bit line organisation; Bit line lay-out
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
    • G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
    • G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
    • G11C29/12—Built-in arrangements for testing, e.g. built-in self testing [BIST] or interconnection details
    • G11C29/38—Response verification devices
    • G11C29/42—Response verification devices using error correcting codes [ECC] or parity check
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
    • Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
    • Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management

Landscapes

  • Engineering & Computer Science (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Read Only Memory (AREA)
  • Iron Core Of Rotating Electric Machines (AREA)
  • Vehicle Body Suspensions (AREA)
  • Valve Device For Special Equipments (AREA)

Abstract

본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들 중 리드 전압이 제공되는 메모리 셀들의 데이터들을 저장하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 및 상기 리드 전압이 제공되는 메모리 셀들과 연결되는 페이지 버퍼들의 프리차지 동작, 디벨럽 동작 및 래치 동작 중 적어도 하나의 수행 여부를 결정하는 구동 결정부를 포함할 수 있다.

Description

메모리 장치{MEMORY DEVICE}
본 발명은 메모리 장치에 관한 것이다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치(Volatile semiconductor memory device)와 비휘발성 반도체 메모리 장치(Non-volatile semiconductor memory device)로 구분될 수 있다. 휘발성 반도체 메모리 장치는 읽고 쓰는 속도가 빠르지만 전원 공급이 끊기면 저장된 내용이 사라져 버리는 단점이 있다. 반면에, 비휘발성 반도체 메모리 장치는 전원 공급이 중단되더라도 그 내용을 보존한다. 그러므로, 비휘발성 반도체 메모리 장치는 전원이 공급되었는지의 여부에 관계없이 보존되어야 할 내용을 저장하는 데 쓰인다.
비휘발성 메모리 장치의 대표적인 예로 플래시 메모리 장치가 있다. 플래시 메모리 장치는 컴퓨터, 휴대폰, 스마트폰, PDA, 디지털카메라, 캠코더, 보이스 리코더, MP3 플레이어, 개인용 휴대 단말기(PDA), 휴대용 컴퓨터(Handheld PC), 게임기, 팩스, 스캐너, 프린터 등과 같은 정보기기들의 음성 및 영상 데이터 저장 매체로서 널리 사용되고 있다. 최근, 스마트폰과 같은 모바일 장치들에 탑재하기 위하여 비휘발성 메모리 장치의 고용량, 고속 입출력, 저전력화 기술들이 활발하게 연구되고 있다.
본 발명에서는 장치 내부에서 에러 비트의 발생을 최소화할 수 있는 데이터 처리 동작을 수행하는 비휘발성 메모리 장치 및 그것의 데이터 처리 방법이 개시될 수 있다.
본 발명의 과제는 페이지 버퍼들 중 일부 페이지 버퍼들에 저장된 데이터들의 샘플링 동작과 동기화되어, 나머지 페이지 버퍼들을 비구동하는 메모리 장치를 제공하는 것이다.
본 발명의 일 실시예에 따른 메모리 장치는, 복수의 메모리 셀들을 포함하는 메모리 셀 어레이, 상기 메모리 셀들 중 리드 전압이 제공되는 메모리 셀들의 데이터들을 저장하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부, 및 상기 리드 전압이 제공되는 메모리 셀들과 연결되는 페이지 버퍼들의 프리차지 동작, 디벨럽 동작 및 래치 동작 중 적어도 하나의 수행 여부를 결정하는 구동 결정부를 포함할 수 있다.
본 발명의 일 실시예에 따르면, 일부 페이지 버퍼들에 저장된 데이터들의 샘플링 동작과 동기화되어, 나머지 페이지 버퍼들을 비구동하여, 페이지 버퍼들에서 소모되는 전력 소모를 절감하고, 리드 시간을 단축할 수 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다.
도 3는 도 1 및 도 2의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다.
도 4는 도 3의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다.
도 5는 도 3의 메모리 셀이 3비트 멀티 레벨 셀인 경우 문턱 전압에 따른 산포를 나타내는 그래프이다..
도 6는 도 5의 그래프에서 메모리 셀의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 7은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지별 리드 동작을 나타내는 그래프이다.
도 8는 도 1의 메모리 시스템에 포함된 메모리 장치의 일 예를 상세하게 나타내는 블록도이다.
도 9a은 본 발명의 일 실시예에 따른 메모리 셀들의 리드 동작을 설명하기 위하여 제공되는 도이다.
도 9b은 본 발명의 다른 실시예에 따른 메모리 셀들의 리드 동작을 설명하기 위하여 제공되는 도이다.
도 10a은 도 9b의 실시예에 적용될 수 있는 페이지 버퍼의 개략 블록도이다.
도 10b은 도 9b의 실시예에 적용될 수 있는 페이지 버퍼의 개략 블록도이다.
도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다.
도 12는 본 발명의 일 실시예에 따른 구동 결정부의 상세 블록도이다.
도 13, 도 14, 도 15, 및 도 16은 본 발명의 일 실시예에 따른 페이지 버퍼의 선택 예를 도시한 도이다.
도 17은 본 발명의 다른 실시예에 따른 구동 결정부의 상세 블록도이다.
도 18은 본 발명의 또 다른 실시예에 따른 구동 결정부의 상세 블록도이다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 시스템을 개략적으로 나타내는 블록도이다. 도 1을 참조하면, 메모리 시스템(1)은 메모리 컨트롤러(10A) 및 메모리 장치(20A)를 포함할 수 있다. 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22) 및 카운팅부(23)를 포함할 수 있다.
메모리 컨트롤러(10A)는 ECC(error correction circuit) 처리부(11)를 포함할 수 있다. 메모리 컨트롤러(10A)는 메모리 장치(20A)를 제어한다. 메모리 컨트롤러(10A)는 메모리 장치(20A)에 어드레스(ADDR), 커맨드(CMD) 및 제어 신호(CTRL)를 제공함으로써, 메모리 장치(20A)에 대한 프로그램, 리드 및 소거 동작을 제어할 수 있다.
메모리 셀 어레이(21)는 복수의 메모리 블록들(BLK0 내지 BLKa-1)(a는 2 이상의 정수)을 포함하고, 메모리 블록들(BLK0 내지 BLKa-1) 각각은 복수의 페이지들을 포함할 수 있다. 메모리 블록들(BLK0 내지 BLKa-1) 각각은 복수의 워드 라인들과 복수의 비트 라인들이 교차하는 영역들에 배치되는 복수의 메모리 셀들을 포함할 수 있다. 일 실시예에서, 복수의 메모리 셀들은 플래쉬 메모리 셀들일 수 있고, 메모리 셀 어레이(21)는 낸드(NAND) 플래쉬 메모리 셀 어레이 또는 노아(NOR) 플래쉬 메모리 셀 어레이일 수 있다. 이하에서는, 복수의 메모리 셀들이 플래쉬 메모리 셀들인 경우를 예로 하여 본 발명의 실시예들을 상술하기로 한다. 실시예에 따라, 복수의 메모리 셀들은 RRAM(resistive RAM), PRAM(phase change RAM) 또는 MRAM(magnetic RAM)과 같은 저항형 메모리 셀들일 수 있다.
페이지 버퍼부(22)는 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 리드된 데이터를 저장할 수 있다. 본 실시예에서, 페이지 버퍼부(22)는 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1)을 포함하고, 복수의 페이지 버퍼 그룹들(PBG0~PBGa-1)은 복수의 페이지 버퍼들을 포함할 수 있다. 페이지 버퍼 그룹들(PBG0~PBGa-1)의 수는 메모리 블록들(BLK0 내지 BLKa-1)의 수에 대응할 수 있고, 페이지 버퍼 그룹들(PBG0~PBGa-1) 각각에 구비되는 복수의 페이지 버퍼들의 수는 메모리 블록들(BLK0 내지 BLKa-1) 각각에 구비되는 복수의 비트 라인들의 수에 대응할 수 있다.
메모리 장치(20A)에 대한 리드 동작이 수행되는 경우, 복수의 페이지 버퍼들은 메모리 셀 어레이(21)에 포함된 복수의 메모리 셀들 중 선택된 일부 메모리 셀들의 데이터들을 저장할 수 있다. 일 예로, 복수의 페이지 버퍼들 각각은 적어도 하나의 래치를 포함하고, 적어도 하나의 래치에 래치 신호가 제공되어, 메모리 셀들의 데이터를 래치할 수 있다.
메모리 장치(20A)에 대한 리드 동작이 수행되는 경우, 복수의 페이지 버퍼들은 선택된 일부 메모리 셀들의 데이터들을 하나의 리드 전압에 의해서 리드하여, 저장할 수 있다. 또한, 이와 달리, 복수의 페이지 버퍼들은 선택된 일부 메모리 셀들의 데이터들을 서로 다른 레벨을 가지는 리드 전압들에 의해서 리드하여 저장하고, 저장된 데이터들에 대한 논리 연산을 각각 수행할 수 있다. 이 경우, 복수의 페이지 버퍼들의 각각은, 서로 다른 전압 레벨들 중 인접한 두 전압 레벨들에서 각각 리드된 두 데이터들에 대해 배타적 논리 합(XOR) 연산을 수행할 수 있다.
카운팅부(23)는 복수의 페이지 버퍼들에 저장된 데이터들로부터 메모리 셀들의 수를 카운트 할 수 있다. 일 예로, 하나의 리드 전압이 제공된 경우, 카운팅부(23)는 페이지 버퍼들 각각에 저장된 데이터들로부터 메모리 셀들의 오프 셀들 또는 온 셀들을 카운트할 수 있다. 또한, 다른 예로, 서로 다른 레벨을 가지는 복수의 리드 전압이 제공되는 경우, 카운팅부(23)는 페이지 버퍼들 각각에 저장된 논리 연산의 데이터들로부터 서로 다른 전압 레벨들에 의해 구분되는 복수의 구간들 각각에 존재하는 메모리 셀들의 온 셀들의 개수를 카운팅할 수 있다.
카운팅부(23)는 메모리 셀들의 리드 동작시, 산출되는 데이터들로부터, 페이지 버퍼부(22)에 저장된 데이터들 중 페일 비트들을 카운트할 수 있다. 카운팅부(23)는 페일 비트들을 카운트하여, 페일 비트 값을 산출하고, 산출된 페일 비트 값을 메모리 컨트롤러(10A)에 제공할 수 있다.
실시예에 따라, 카운팅부(23)는 패스/페일 판별 동작시, 메모리 셀들에 제공되는 더미 전압에 의해 리드된 데이터들로부터, 페일 비트들을 카운트할 수 있다. 즉, 카운팅부(23)는 메모리 셀들의 리드 동작시, 제공되는 리드 전압으로부터 산출되는 데이터들뿐만 아니라, 별도의 패스/페일 판별 동작시, 제공되는 더미 전압에 의해 산출되는 데이터들로부터 페일 비트들을 카운트할 수 있다. 여기서, 더미 전압은 리드 전압과 서로 다른 전압 레벨을 가질 수 있고, 더미 전압은 리드 전압의 수와 유사하게, 하나의 전압 레벨로 구성되거나, 서로 다른 전압 레벨을 가지는 복수의 수로 구성될 수 있다. 이하, 설명의 편의상, 카운팅부(23)가 메모리 셀들의 리드 동작시, 산출되는 데이터들로부터 페일 비트 값을 산출하는 것으로 가정하여 기술하도록 한다. 다만, 본 실시예에 따른 카운팅부(23)가 별도의 패스/페일 판별 동작시, 제공되는 더미 전압에 의해 산출되는 데이터들로부터 페일 비트를 산출할 수 있음은 물론이다.
ECC 처리부(11)는 메모리 장치(20A)로부터 리드된 데이터에 에러가 존재하는지 체크하고 정정할 수 있다. ECC 처리부(11)는 데이터를 프로그램할 때에 생성되어 저장된 패리티(parity)와 데이터를 리드할 때 생성된 패리티를 비교하여, 데이터의 에러 비트를 검출하고 검출된 에러 비트를 정정할 수 있다.
도 2는 도 1의 메모리 시스템에 포함된 메모리 장치를 상세하게 나타내는 블록도이다. 도 2를 참조하면, 메모리 장치(20A)는 메모리 셀 어레이(21), 페이지 버퍼부(22), 카운팅부(23), 제어 로직(control logic)(CL), 전압 발생기(voltage generator)(VG) 및 로우 디코더(row decoder)(RD)를 포함할 수 있다.
제어 로직(CL)은 메모리 컨트롤러(10A)로부터 수신한 커맨드(CMD), 어드레스(ADDR) 및 제어 신호(CTRL)에 따라, 메모리 셀 어레이(21)에 데이터를 기입하거나 메모리 셀 어레이(21)로부터 데이터들을 리드하기 위한 각종 제어 신호를 출력할 수 있다. 제어 로직(CL)에서 출력된 각종 제어 신호는 전압 발생기(VG), 로우 디코더(RD), 페이지 버퍼부(22) 및 카운팅부(23)에 전달될 수 있다. 전압 발생기(VG)는 제어 로직(CL)으로부터 수신한 제어 신호를 기초로 하여 복수의 워드 라인들(WL)을 구동하기 위한 구동 전압(VWL)을 생성할 수 있다. 구동 전압(VWL)은 프로그램 전압, 리드 전압, 소거(erase) 전압 또는 패스(pass) 전압일 수 있다. 로우 디코더(RD)는 로우 어드레스를 기초로 하여 복수의 워드 라인들(WL) 중 일부 워드 라인을 활성화할 수 있다. 리드 동작 시에 로우 디코더(RD)는 선택된 워드 라인에 리드 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다. 한편, 기입 동작 시에 로우 디코더(RD)는 선택된 워드 라인에 프로그램 전압을 인가하고, 비선택된 워드 라인에 패스 전압을 인가할 수 있다. 페이지 버퍼부(22)에 포함된 복수의 페이지 버퍼들은 복수의 비트 라인들(BL)을 통해 메모리 셀 어레이(21)에 각각 연결될 수 있다. 리드 동작시에 복수의 페이지 버퍼들은 감지 증폭기(sense amplifier)로 동작하여 메모리 셀 어레이(21)에 저장된 데이터를 출력할 수 있다. 한편, 기입 동작 시에 복수의 페이지 버퍼들은 기입 드라이버로 동작하여 메모리 셀 어레이(21)에 저장하고자 하는 데이터를 입력시킬 수 있다. 복수의 페이지 버퍼들은 복수의 데이터 라인들을 통해 데이터 입출력 회로에 각각 연결될 수 있다.
카운팅부(23)는 복수의 페이지 버퍼들에 저장된 데이터들로부터 메모리 셀들의 수를 카운트 할 수 있다. 전술한 바와 같이, 하나의 리드 전압이 제공된 경우, 메모리 셀들의 오프 셀들 또는 온 셀들을 카운트할 수 있고, 서로 다른 레벨을 가지는 복수의 리드 전압이 제공되는 경우, 카운팅부(23)는 서로 다른 전압 레벨들에 의해 구분되는 복수의 구간들 각각에 존재하는 메모리 셀들의 개수를 카운팅할 수 있다. 또한, 카운팅부(23)는 카운팅 결과로부터, 페일 비트 값을 산출하고, 산출된 페일 비트 값을 제어 로직(CL)에 제공할 수 있다. 제어 로직(CL)은 카운팅부(23)로부터 제공되는 페일 비트 값에 따라, 프로그램의 패스/페일 여부, 추가로 수행될 프로그램 단계 등을 결정할 수 있다. 일 실시예에 따르면, 메모리 장치(20A)는 페일 비트 값이 미리 설정된 임계값 이하이면, 추가로 프로그램 전압이 인가된 후에 수행될 검증 동작을 생략하고, 프로그램 수행을 종료하거나, 다음 프로그램 상태에 대한 프로그램이 수행되도록 결정할 수 있다.
도 3는 도 1 및 도 2의 메모리 셀 어레이에 포함된 메모리 블록의 일 예를 나타내는 회로도이다. 도 3에서는 도시의 편의를 위해, 블록(BLK0)의 구조만을 도시하였으나, 다른 블록들(BLK1 내지 BLKa-1)도 블록(BLK0)과 동일한 구조를 가질 수 있다.
메모리 셀 어레이(21)는 낸드 플래시 메모리의 메모리 셀 어레이일 수 있다. 블록(BLK0)은 비트 라인(BL0 내지 BLd-1) 방향으로, 8개의 메모리 셀(MCEL)들이 직렬로 연결되는 d(d는 2 이상의 정수)개의 스트링(STR)들을 포함할 수 있다. 각 스트링(STR)은 각각 직렬로 연결되는 메모리 셀(MCEL)들의 양 끝에 연결되는, 드레인(drain) 선택 트랜지스터(STr1) 및 소스(source) 선택 트랜지스터(STr2)를 포함할 수 있다. 도 3와 같은 구조를 가지는 낸드 플래시 메모리 장치는 블록 단위로 소거가 수행되고, 각 워드 라인(WL0 내지 WL7)에 대응되는 페이지(PAG) 단위로 프로그램을 수행한다. 도 3는 하나의 블록에 8개의 워드 라인들(WL0 내지 WL7)에 대한 8개의 페이지(PAG)들이 구비되는 예를 도시한다. 다만, 본 발명의 실시예에 따른 메모리 셀 어레이(21)의 블록(BLK0)은 도 3에 도시되는 메모리 셀(MCEL) 및 페이지(PAG)의 개수와 다른 개수의 메모리 셀 및 페이지를 구비할 수도 있다. 또한, 도 1 및 도 2의 메모리 장치(20)는 이상에서 설명된 메모리 셀 어레이(21)와 동일한 구조로 동일한 동작을 수행하는 복수의 메모리 셀 어레이들을 포함할 수도 있다.
도 4는 도 3의 메모리 블록에 포함된 메모리 셀의 일 예를 나타내는 단면도이다. 도 4를 참조하면, 기판(SUB) 상에 소스(S) 및 드레인(D)이 형성되고, 소스(S)와 드레인(D)의 사이에는 채널 영역이 형성될 수 있다. 채널 영역의 상부에는 플로팅 게이트(FG)가 형성되는데, 채널 영역과 플로팅 게이트(FG)의 사이에는 터널링(tunneling) 절연층과 같은 절연층이 배치될 수 있다. 플로팅 게이트(FG)의 상부에는 컨트롤 게이트(CG)가 형성되는데, 플로팅 게이트(FG)와 컨트롤 게이트(CG)의 사이에는 블로킹(blocking) 절연층과 같은 절연층이 배치될 수 있다. 기판(SUB), 소스(S), 드레인(D) 및 컨트롤 게이트(CG)에는 메모리 셀(MCEL)에 대한 프로그램, 소거 및 리드 동작에 필요한 전압들이 인가될 수 있다. 플래시 메모리 장치에서는 메모리 셀(MCEL)의 문턱 전압(threshold voltage, Vth)의 구별에 의해 메모리 셀(MCEL)에 저장된 데이터가 리드될 수 있다. 이때, 메모리 셀(MCEL)의 문턱 전압(Vth)은 플로팅 게이트(FG)에 저장된 전자(electron)의 양에 따라 결정될 수 있다. 플로팅 게이트(FG)에 저장된 전자가 많을수록 메모리 셀(MCEL)의 문턱 전압은 높아질 수 있다. 메모리 셀(MCEL)의 플로팅 게이트(FG)에 저장된 전자는 다양한 원인들에 의해 화살표 방향으로 누설(leakage)될 수 있고, 이에 따라, 메모리 셀(MCEL)의 문턱 전압이 변경될 수 있다. 예를 들어, 플로팅 게이트(FG)에 저장된 전자는 메모리 셀의 마모에 의해 누설될 수 있다. 메모리 셀(MCEL)에 대한 프로그램, 소거 또는 리드와 같은 액세스 동작을 반복하면 채널 영역과 플로팅 게이트(FG) 사이의 절연막은 마모될 수 있고, 이에 따라, 플로팅 게이트(FG)에 저장된 전자가 누설될 수 있다. 또 다른 예로, 플로팅 게이트(FG)에 저장된 전자는 고온 스트레스 또는 프로그램/리드 시의 온도 차이 등에 의해 누설될 수도 있다.
도 5는 도 3의 메모리 셀(MCEL)이 셀당 3비트의 데이터를 저장할 수 있는 트리플 레벨 셀(Triple Level Cell: TLC)인 경우, 문턱 전압에 따른 산포를 나타내는 그래프이다. 이 후, 메모리 셀이 트리플 레벨 셀(TLC)인 것으로 가정하여, 동작을 설명하나, 후술할 방법이 셀당 4비트의 데이터를 저장할 수 있는 쿼드러블 레벨 셀(Quadruple Level Cell: QLC) 및 4비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀에 적용될 수 있음은 물론이다.
도 5를 참조하면, 가로축은 문턱 전압(Vth)을 나타내고, 세로축은 메모리 셀들(MCEL)의 개수를 나타낸다. 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우에, 메모리 셀(MCEL)은 소거 상태(E), 제1 프로그램 상태(P1), 제2 프로그램 상태(P2), 제3 프로그램 상태(P3), 제4 프로그램 상태(P4), 제5 프로그램 상태(P5), 제6 프로그램 상태(P6) 및 제7 프로그램 상태(P7) 중 하나를 가질 수 있다. 싱글 레벨 셀에 비하여 멀티 레벨 셀의 경우, 문턱 전압(Vth) 분포들 사이의 간격이 좁으므로, 멀티 레벨 셀에서는 문턱 전압(Vth)의 작은 변화에 의해 리드 신뢰성이 저하될 수 있다. 제1 리드 전압(Vr1)은 소거 상태(E)를 가지는 메모리 셀(MCEL)의 산포와 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제2 리드 전압(Vr2)은 제1 프로그램 상태(P1)를 가지는 메모리 셀(MCEL)의 산포와 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제3 리드 전압(Vr3)은 제2 프로그램 상태(P2)를 가지는 메모리 셀(MCEL)의 산포와 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제4 리드 전압(Vr4)은 제3 프로그램 상태(P3)를 가지는 메모리 셀(MCEL)의 산포와 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제5 리드 전압(Vr5)은 제4 프로그램 상태(P4)를 가지는 메모리 셀(MCEL)의 산포와 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제6 리드 전압(Vr6)은 제5 프로그램 상태(P5)를 가지는 메모리 셀(MCEL)의 산포와 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다. 제7 리드 전압(Vr7)은 제6 프로그램 상태(P6)를 가지는 메모리 셀(MCEL)의 산포와 제7 프로그램 상태(P7)를 가지는 메모리 셀(MCEL)의 산포 사이의 전압 레벨을 가진다.
제1 리드 전압(Vr1)이 메모리 셀(MCEL)의 컨트롤 게이트(CG)에 인가되면, 소거 상태(E)의 메모리 셀(MCEL)은 턴 온 되는 반면, 제1 프로그램 상태(P1)의 메모리 셀(MCEL)은 턴 오프 된다. 메모리 셀(MCEL)이 턴 온 되면 메모리 셀(MCEL)을 통해 전류가 흐르고, 메모리 셀(MCEL)이 턴 오프 되면 메모리 셀(MCEL)을 통해 전류가 흐르지 않는다. 따라서, 메모리 셀(MCEL)의 턴 온 여부에 따라 메모리 셀(MCEL)에 저장된 데이터가 구별될 수 있다.
제1 리드 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴 온되면 데이터가 '1'이 저장되고, 메모리 셀(MCEL)이 턴 오프되면 데이터가 '0'이 저장된 것으로 구별될 수 있다. 다만, 실시예에 따라, 제1 리드 전압(Vr1)을 인가하여 메모리 셀(MCEL)이 턴 온되면 데이터가 '0'이 저장되고, 메모리 셀(MCEL)이 턴 오프되면 데이터가 '1'이 저장된 것으로 구별할 수도 있다. 이와 같이, 데이터의 논리 레벨의 할당은 실시예에 따라 변경될 수 있다.
도 6는 도 5의 그래프에서 메모리 셀(MCEL)의 문턱 전압이 변경된 경우를 나타내는 그래프이다.
도 6를 참조하면, 소거 상태(E), 제1 내지 제7 프로그램 상태(P1 내지 P7)로 각각 프로그램된 메모리 셀들(MCEL)은 외부 자극 및/또는 마모 등에 의해 도 6에 도시된 바와 같이 변경된 분포를 가질 수 있다. 도 6에서, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 리드 오류가 발생할 수 있고, 이에 따라, 메모리 장치(20)의 신뢰성이 저하될 수 있다. 예를 들어, 제1 리드 전압(Vr1)을 이용하여 메모리 장치(20A)에 대한 리드 동작을 수행할 경우, 빗금 친 부분에 속하는 메모리 셀들(MCEL)은 제1 프로그램 상태(P1)로 프로그램 되었음에도 불구하고, 문턱 전압(Vth)의 감소에 의해 소거 상태(E)로 판단될 수 있다. 즉, 제1 프로그램 상태(P1)로 프로그램된 메모리 셀들 중, 문턱 전압(Vth)이 제1 리드 전압(Vr1) 보다 낮은 메모리 셀들은 제1 프로그램 상태(P1)에 대하여 페일 비트로 판단될 수 있다.
도 7은 메모리 셀이 3비트 멀티 레벨 셀인 경우 페이지별 리드 동작을 나타내는 그래프이다. 3비트 멀티 레벨 셀의 페이지는 복수의 비트 페이지를 포함할 수 있고, 복수의 비트 페이지는 최하위 비트(LSB) 페이지, 중간 비트(CSB) 페이지, 및 최상위 비트(MSB) 페이지를 포함할 수 있다.
도 7을 참조하면, 메모리 셀(MCEL)이 3비트 멀티 레벨 셀인 경우, 메모리 셀(MCEL)에 대한 리드 동작은 3회 수행될 수 있으며, 8개의 상태 정보를 3개의 비트 페이지에 나누어 출력할 수 있다. 일 실시예에서, 소거 상태(E)는 데이터 '111'이 할당되고, 제1 프로그램 상태(P1)는 데이터 '110'이 할당되며, 제2 프로그램 상태(P2)는 데이터 '100'이 할당되고, 제3 프로그램 상태(P3)는 데이터 '000'이 할당되며, 제4 프로그램 상태(P4)는 데이터 '010' 이 할당되고, 제5 프로그램 상태(P5)는 데이터 '011'이 할당되며, 제6 프로그램 상태(P2)는 데이터 '001'이 할 당되고, 제7 프로그램 상태(P3)는 데이터 '101'이 할당될 수 있다. 다만, 실시예에 따라, 각 프로그램 상태에 할당되는 데이터는 변경될 수 있다. 최하위 비트(LSB) 페이지에 해당하는 제1 비트 페이지의 리드(1st Page Read)은, 소거 상태(E)와 제1 프로그램 상태(P1) 사이의 제1 밸리(VA1), 그리고 제4 프로그램 상태(P4)와 제5 프로그램 상태(P5) 사이의 제5 밸리(VA5)에 대한 리드로 이루어 진다. 중간 비트(CSB) 페이지에 해당하는 제2 비트 페이지의 리드(2nd Page Read)은, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이의 제2 밸리(VA2), 제3 프로그램 상태(P3)와 제4 프로그램 상태(P4) 사이의 제4 밸리(VA4), 그리고 제5 프로그램 상태(P5)와 제6 프로그램 상태(P6) 사이의 제6 밸리(VA6)에 대한 리드로 이루어 진다. 최상위 비트(MSB) 페이지에 해당하는 제3 비트 페이지의 리드(3rd Page Read)은, 제2 프로그램 상태(P2)와 제3 프로그램 상태(P3) 사이의 제3 밸리(VA3), 그리고 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 제7 밸리(VA7)에 대한 리드로 이루어진다.
제1 비트 페이지의 리드(1st Page Read) 단계에서 제1 밸리(VA1) 및 제5 밸리(VA5)에 대한 리드를 수행하는 경우, 제1 밸리(VA1)에서 '오프 셀'이고 제5 밸리(VA5)에서 '온 셀'이면 제1 비트 페이지 데이터(1st Page Data) 는 '0'이고, 그렇지 않은 경우 제1 비트 페이지 데이터(1st Page Data)는 '1'인 것으로 출력할 수 있다. 다음으로, 제2 비트 페이지 리드(2nd Page Read) 단계에서 제2 밸리(VA2), 제4 밸리(VA4) 및 제6 밸리(VA6)에 대한 리드를 수행 하는 경우, 제2 밸리(VA2)에서 '오프 셀'이고 제4 밸리(VA4)에서 '온 셀'이면 제2 비트 페이지 데이터(2nd Page Data)는 '0'이고, 제6 밸리(VA6)에서 '오프 셀'이면 제2 비트 페이지 데이터(2nd Page Data)는 '0'이며, 그렇지 않은 경우 제2 비트 페이지 데이터(2nd Page Data)는 '1'인 것으로 출력할 수 있다. 다음으로, 제3 비트 페이지 리드(3rd Page Read) 단계에서 제3 밸리(VA3) 및 제7 밸리(VA7)에 대한 리드를 수행하는 경우, 제3 밸리(VA3)에서 '오프 셀'이 고 제7 밸리(VA7)에서 '온 셀'이면 제3 비트 페이지 데이터(3rd Page Data)는 '0'이고 그렇지 않은 경우 제3 비트 페이지 데이터(3rd Page Data)는 '1'인 것으로 출력할 수 있다.
도 8는 도 1의 메모리 시스템(1)에 포함된 메모리 장치(20A)의 일 예를 상세하게 나타내는 블록도이다. 도 8에서는 도시의 편의를 위해, 메모리 블록(BLK0)과 페이지 버퍼 그룹(PBG0)의 연결 관계만을 도시하였으나, 다른 메모리 블록들(BLK1 내지 BLKa-1) 및 페이지 버퍼 그룹(PBG1 내지 PBGa-1)도 이와 유사한 연결 관계를 가질 수 있다.
도 8를 참조하면, 메모리 장치(20A)는 메모리 블록(BLK0), 페이지 버퍼 그룹(PBG0) 및 카운팅부(23a)를 포함할 수 있다. 메모리 블록(BLK0)는 페이지(PAG)를 포함할 수 있고, 페이지(PAG)는 d개의 메모리 셀들(MC0, MC1, MC2, MC3, ..., MCd-1)을 포함할 수 있다. 도 8에서는 편의상 메모리 블록(BLK0)에 포함된 하나의 페이지(PAG)만을 도시하였으나, 메모리 블록(BLK0)은 복수의 페이지들을 포함할 수 있다. 페이지 버퍼 그룹(PBG0)은 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)을 포함할 수 있고, 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)은 대응되는 비트라인들(BL0, BL1, BL2, BL3, ..., BLd-1)을 통해 메모리 셀들(MC0, MC1, MC2, MC3, ..., MCd-1)과 각각 연결될 수 있다. 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)은 메모리 셀 어레이(21)에 기록될 데이터 또는 메모리 셀 어레이(21)로부터 리드된 데이터를 저장할 수 있다. 복수의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1)에 저장된 데이터는 데이터 출력부(I/0)를 통해 순차적으로, 카운팅부(23a)로 제공될 수 있다.
도 9a은 본 발명의 일 실시예에 따른 메모리 셀들의 리드 동작을 설명하기 위하여 제공되는 도이다.
도 9a을 참조하면, 본 실시예에 따른 메모리 셀들의 리드 동작은 하나의 리드 전압을 메모리 셀들의 워드 라인에 제공하여 산출될 수 있다. 메모리 컨트롤러(10A)는 메모리 셀들(MCEL)의 인접한 두 상태들, 예를 들어, 제6 프로그램 상태(P6)와 제7 프로그램 상태(P7) 사이의 리드 전압(Vr7)을 메모리 셀(MCEL)에 제공하여, 메모리 셀(MCEL)로부터 데이터를 리드한다. 이 때, 제7 리드 전압(Vr7) 보다 문턱 전압(Vth)이 낮은 메모리 셀들(MCEL)은 '1'로 리드되고, 제7 리드 전압(Vr7) 보다 문턱 전압(Vth)이 높은 메모리 셀들(MCEL)은 '0'로 리드된다. 리드된 데이터는 페이지 버퍼부(22a)에 저장되고, 페이지 버퍼부(22a)에 저장된 데이터는 카운팅부(23a)에서 카운팅될 수 있다. 카운팅부(23a)는 제7 리드 전압(Vr7)에 의해 리드된 데이터들 중 '0'의 개수로부터, 오프 셀로 판단되는 메모리 셀들의 개수를 카운트할 수 있고, 제7 리드 전압(Vr7)에 의해 리드된 데이터들 중 '1'의 개수로부터, 온 셀로 판단되는 메모리 셀들의 개수를 카운트할 수 있다.
한편, 카운팅부(23)가 패스/페일 판별 동작을 수행하는 경우, 제7 리드 전압(Vr7)에 의해 리드된 데이터들로부터 페일 비트를 산출할 수 있다. 일 예로, 카운팅부(23a)는 제7 리드 전압(Vr7)에 의해 리드된 데이터들 중 '0'의 개수, 즉, 오프 셀로 판단되는 메모리 셀들의 개수를 카운트하고, 카운트된 오프 셀들의 개수를 제7 프로그램 상태(P7)의 메모리 셀들의 개수와 차분 연산하여, 페일 비트를 산출할 수 있다.
도 9b은 본 발명의 다른 실시예에 따른 메모리 셀들의 리드 동작을 설명하기 위하여 제공되는 도이다.
도 9b을 참조하면, 본 실시예에 따른 메모리 셀들의 리드 동작은 서로 다른 레벨을 가지는 복수의 리드 전압을 메모리 셀들의 워드 라인에 제공하여 산출될 수 있다. 메모리 컨트롤러(10A)는 메모리 셀들(MCEL)의 인접한 두 상태들, 예를 들어, 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2) 사이에서 서로 다른 레벨을 가지는 복수의 리드 전압들(Vr2_1, Vr2_2, Vr2_3)을 메모리 셀(MCEL)에 제공하여, 메모리 셀(MCEL)로부터 데이터를 리드한다. 복수의 리드 전압들(Vr2_1, Vr2_2, Vr2_3)은 제1 프로그램 상태(P1)와 제2 프로그램 상태(P2)를 식별하기 위해 설정된 전압에 해당한다. 일 예로, 리드 전압(Vr2_1)는 도 5 및 도 6의 리드 전압(Vr2)에 대응될 수 있고, 리드 전압(Vr2_2, Vr2_3)는 리드 전압(Vr2_1) 주위에 분포하는 전압에 해당할 수 있다. 메모리 장치(20A)는 복수의 리드 전압 레벨들 중 인접한 두 개의 리드 전압에서 각각 리드된 데이터들에 대한 논리 연산을 수행하고, 논리 연산의 결과를 기초로 복수의 구간들 각각에 존재하는 메모리 셀들(MCEL)의 개수를 카운팅할 수 있다. 메모리 컨트롤러(10A)는 카운팅 결과, 복수의 구간들 중 메모리 셀들의 개수가 가장 적은 구간에 대응되는 리드 전압을 검출하고, 검출된 리드 전압의 레벨을 최적의 전압 레벨로 결정할 수 있다. 이와 같은 리드 전압 결정 동작은 온-칩 벨리 서치(On-Chip Valley Search: 이하, OCVS) 동작이라고 지칭될 수 있다.
본 실시예에서, 서로 다른 레벨을 가지는 복수의 리드 전압들(Vr2_1, Vr2_2, Vr2_3)의 개수는 3개이지만, 본 발명은 이에 한정되지 않으며, 복수의 전압 레벨들의 개수는 다양하게 변경될 수 있고, 리드 방향도 다양하게 변경될 수 있다.
제1 단계(step 1)에서, 리드 전압(Vr2_1)을 워드라인에 제공하여, 메모리 셀(MCEL)로부터 데이터를 리드한다. 이때, 리드 전압(Vr2_1)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MCEL)은 '1'로 리드되고, 리드 전압(Vr2_1)보다 문턱 전압(Vth)이 높은 메모리 셀들(MCEL)은 '0'으로 리드된다. 이와 같이, 제1 단계(Step1)에서 리드된 제1 데이터는 페이지 버퍼부(22)에 저장될 수 있다. 제2 단계(step 2)에서, 리드 전압(Vr2_2)에서 메모리 셀(MCEL)로부터 데이터를 리드한다. 이때, 전압(Vr2_2)보다 문턱 전압(Vth)이 낮은 메모리 셀들(MCEL)은 '1'로 리드되고, 전압(Vr2_2)보다 문턱 전압(Vth)이 높은 메모리 셀들(MCEL)은 '0'으로 리드된다. 이와 같이, 제2 단계에서 리드된 제2 데이터는 페이지 버퍼부(22)에 저장될 수 있다. 제3 단계(step 3)에서, 페이지 버퍼부(22)에 포함된 복수의 페이지 버퍼들의 각각은 리드 전압(Vr2_1)에 의해 리드된 제1 데이터와 리드 전압(Vr2_2)에 의해 리드된 제2 데이터에 대해 논리 연산을 수행한다. 일 실시예에서, 복수의 페이지 버퍼들 각각은 제1 데이터 및 제2 데이터에 대해 배타적 논리 합(XOR) 연산을 수행할 수 있다. 문턱 전압(Vth)이 전압(Vr2_2) 보다 낮은 메모리 셀(MCEL)의 경우 제1 및 제2 데이터의 배타적 논리 합(XOR) 연산 결과는 '0'이고, 문턱 전압(Vth)이 전압(Vr2_1)과 전압(Vr2_2) 사이인 메모리 셀(MCEL)의 경우 제1 및 제2 데이터에 대한 배타적 논리 합(XOR) 연산 결과는 '1'이며, 문턱 전압(Vth)이 전압(Vr2_1)보다 높은 메모리 셀(MCEL)의 경 우 제1 및 제2 데이터에 대한 배타적 논리 합(XOR) 연산 결과는 '0'이다. 따라서, 제1 및 제2 데이터의 배타적 논리 합(XOR) 연산 결과를 기초로 하여, 인접한 두 개의 리드 전압(Vr2_1, Vr2_2)에 의해 구분되는 구간에 메모리 셀이 포함되었는지 여부를 알 수 있다. 배타적 논리 합(XOR) 연산 결과가 '1'인 구간에 메모리 셀이 포함된 것을 알 수 있다. 제4 단계(step 4)에서, 카운팅부(23)는 복수의 구간들 각각에 대해, 페이지 버퍼부(22)에서 수행된 배타적 논리 합(XOR) 연산의 결과에서 '1'의 개수를 카운팅할 수 있다. 이로써, 카운팅부(23)는 복수의 구간들에 각각 존재하는 메모리 셀들의 개수를 카운팅할 수 있다. 메모리 컨트롤러(10A)는 카운팅 결과, 복수의 구간들 중 메모리 셀들의 개수가 가장 적은 구간에 대응되는 리드 전압을 검출하고, 검출된 리드 전압의 레벨을 최적의 전압 레벨로 결정할 수 있다.
한편, 카운팅부(23)가 패스/페일 판별 동작을 수행하는 경우, 리드 전압(Vr2_1, Vr2_2, Vr2_3)에 의해 리드된 데이터들로부터 페일 비트를 산출할 수 있다. 일 예로, 카운팅부(23a)는 복수의 구간들 각각에 존재하는 메모리 셀들의 개수로부터, 페일 비트를 산출할 수 있다.
도 10a은 도 9b의 실시예에 적용될 수 있는 페이지 버퍼의 개략 블록도이다. 도 10b을 참조하면, 비트 라인(BL0)에 연결되는 페이지 버퍼(PB0)는 셀 스트링(STR)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(PB0)는 비트 라인(BL0)과 연결되는 센싱 노드(SO)를 포함한다. 페이지 버퍼(PB0)는 센싱 노드(SO)에 각각 연결되는 적어도 하나의 래치(LT_1)를 포함할 수 있다. 메모리 셀들의 리드 동작시, 제어 로직(150)에 의해서 비트 라인(BL0)이 프리차지 될 수 있다. 일 예로, 로드 신호(LOAD)와 제어 신호(BLSHF)가 활성화되면, 비트 라인(BL0)은 특정 레벨(VBL)로 프리차지될 수 있다. 이 때, 비트 라인 선택 신호(BLSLT)에 의해서 고전압 트랜지스터(HNM1)는 턴 온 상태를 유지할 수 있다. 이어서, 로드 신호(LOAD)가 비활성화되면, 센싱 노드(SO)에 충전된 전하가, 제어 신호(BLSHF)에 의해 턴 온 된 트랜지스터(NM1)를 통해서, 비트 라인(BL)으로 흐르게 된다. 즉, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행된다. 선택된 메모리 셀이 온 셀(On Cell)인 경우, 센싱 노드(SO)에 충전된 전하가 비트 라인(BL)과 스트링의 채널을 통해서 공통 소스 라인(CSL)으로 방전될 수 있다. 이 경우, 센싱 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 크기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 빠르다. 반면, 선택된 메모리 셀이 오프 셀(Off Cell)인 경우, 센싱 노드(SO)에 충전된 전하는 비트 라인(BL0)을 통해서 공통 소스 라인(CSL)으로 방전되기 어렵다. 따라서, 센싱 노드(SO)에서 비트 라인(BL)으로 흐르는 전류가 상대적으로 작기 때문에, 센싱 노드(SO)의 전압 강하의 속도는 상대적으로 느리다. 래치(LT_1)는 센싱 노드(SO)의 디벨럽된 상태를 래치하기 위한 래치 제어 신호(LTCH_1)를 제공받을 수 있다. 래치 제어 신호(LTCH_1)에 따라 적어도 하나의 래치(LT_1)는 메모리 셀들의 데이터들을 래치할 수 있다.
도 9a를 참조하면, 리드 전압(Vr7)이 메모리 셀들의 워드라인에 제공되는 경우, 래치 제어 신호(LTCH_1)가 래치(LT_1)에 인가되어, 제1 래치(LT_1)는 리드 전압(Vr7)에 인가에 따른 데이터를 래치할 수 있다. 도 10a에 도시되어 있지 않으나, 페이지 버퍼(PB0)는 스위칭 소자(예를 들어, 엔모스 트랜지스터)를 포함할 수 있다. 스위칭 소자는 해당 페이지 버퍼의 출력 값이 인가되는 제어 단자(예를 들어, 게이트) 및 카운팅부(23a)에 연결되는 출력 단자(예를 들어, 소스)를 가질 수 있다. 그러므로, 해당 페이지 버퍼의 출력 값이 '1'인 경우 스위칭 소자는 턴온되어 카운팅부(23a)에 소정의 전류를 공급할 수 있고, 해당 페이지 버퍼의 출력 값이 '0'인 경우 스위칭 소자는 턴 오프되어 카운팅부(23a)에 소정의 전류를 공급하지 않을 수 있다. 카운팅부(23a)는 페이지 버퍼부(22a)에서 출력되는 데이터를 기초로 하여 메모리 셀들의 온 셀 또는 오프 셀들을 카운트할 수 있다.
도 10b은 도 9b의 실시예에 적용될 수 있는 페이지 버퍼의 개략 블록도이다. 도 10b의 실시예에 따른 페이지 버퍼는 도 9b의 실시예에 따른 페이지 버퍼와 유사하므로 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 10b을 참조하면, 비트 라인(BL0)에 연결되는 페이지 버퍼(PB0)는 셀 스트링(STR)의 메모리 셀들과 연결될 수 있다. 페이지 버퍼(PB0)는 비트 라인(BL0)과 연결되는 센싱 노드(SO)를 포함한다. 페이지 버퍼(PB0)는 센싱 노드(SO)에 각각 연결되는 복수의 래치들(LT_1, LT_2)을 포함할 수 있다. 메모리 셀들의 리드 동작시, 제어 로직(150)에 의해서 비트 라인(BL0)이 프리차지 될 수 있다. 일 예로, 로드 신호(LOAD)와 제어 신호(BLSHF)가 활성화되면, 비트 라인(BL0)은 특정 레벨(VBL)로 프리차지될 수 있다. 이 때, 비트 라인 선택 신호(BLSLT)에 의해서 고전압 트랜지스터(HNM1)는 턴 온 상태를 유지할 수 있다. 이어서, 로드 신호(LOAD)가 비활성화되면, 센싱 노드(SO)에 충전된 전하가, 제어 신호(BLSHF)에 의해 턴 온 된 트랜지스터(NM1)를 통해서, 비트 라인(BL)으로 흐르게 된다. 즉, 센싱 노드(SO)의 전위 변화가 발생하는 디벨럽 동작이 수행된다. 복수의 래치들(LT_1, LT_2)은 센싱 노드(SO)의 디벨럽된 상태를 래치하기 위한 래치 제어 신호(LTCH_1, LTCH_2)를 제공받을 수 있다. 래치 제어 신호(LTCH_1, LTCH_2)에 따라 복수의 래치들(LT_1, LT_2)은 메모리 셀들의 데이터들을 래치할 수 있다. 일 예로, 래치 제어 신호들(LTCH_1, LTCH_2)은 순차적으로 제공될 수 있다. 래치들(LT_1, LT_2)은, 서로 다른 레벨을 가지는 리드 전압들 사이의 구간에 존재하는 메모리 셀들을 산출하기 위하여, 복수의 래치 동작을 순차적으로, 수행할 수 있다.
도 9b를 참조하면, 리드 전압(Vr2_1)이 메모리 셀들의 워드라인에 제공되는 경우, 래치 제어 신호(LTCH_1)가 제1 래치(LT_1)에 인가되어, 제1 래치(LT_1)는 리드 전압(Vr2_1)에 인가에 따른 제1 데이터를 래치할 수 있다. 이어서, 리드 전압(Vr2_2)이 메모리 셀들의 워드라인에 제공되는 경우, 래치 제어 신호(LTCH_2)가 제2 래치(LT_2)에 인가되어, 제2 래치(LT_2)는 리드 전압(Vr2_2)에 인가에 따른 제2 데이터를 래치할 수 있다. 따라서, 래치들(LT_1, LT_2)은 복수의 리드 전압에 따른 데이터들을 순차적으로 래치할 수 있다.
페이지 버퍼(PB0)는 래치들(LT_1, LT_2)에 저장된 데이터들을 배타적 논리 합(XOR) 연산하여, 복수의 리드 전압 사이의 구간에 해당하는 논리 결과를 산출할 수 있다. 카운팅부(23a)는 페이지 버퍼부(22a)에서 출력되는 논리 연산의 결과를 기초로 하여 복수의 구간들 각각에 존재하는 메모리 셀들의 개수를 카운팅하여 카운팅 결과를 출력할 수 있다. 카운팅부(23a)는 페이지 버퍼부(22a)에서 출력되는 배타적 논리 합(XOR) 연산의 결과에서 복수의 구간들 각각에 존재하는 '1'의 개수를 카운팅함으로써 복수의 구간들 사이에 존재하는 메모리 셀들의 수를 카운트할 수 있다.
한편, 하나의 페이지 버퍼 그룹에 포함되는 페이지 버퍼들(PB0~PBd-1)에 저장된 데이터들이 균일하게 분포된 것으로 가정하면, 하나의 페이지 버퍼 그룹에 포함되는 페이지 버퍼들(PB0~PBd-1) 중 일부 페이지 버퍼들에 저장된 데이터들을 샘플링함으로써, 메모리 셀들의 수를 카운트할 수 있다. 이러한 샘플링 방식은 트리플 비트 레벨 셀(TLC) 보다 많은 데이터를 저장하는 쿼드러블 비트 레벨 셀(QLC) 등과 같은 멀티 레벨의 메모리 셀들의 수를 카운트하거나, 페일 비트를 카운트하는 데에 적합할 수 있다.
특히, 하나의 페이지 버퍼부에 포함되는 페이지 버퍼들(PB0~PBd-1)이 하나의 데이터 출력부를 통하여, 카운팅부와 연결되는 것을 고려하면, 페이지 버퍼들(PB0~PBd-1) 중 일부에 저장된 데이터들을 샘플링하여, 메모리 셀들의 수를 카운트함으로써, 메모리 셀들의 카운트에 소요되는 시간을 효율적으로 줄일 수 있다. 다만, 샘플링되지 않는 나머지 페이지 버퍼들이 동작하는 경우, 나머지 페이지 버퍼들의 동작에 따라 불필요한 전력이 소모될 수 있다. 도 11은 본 발명의 일 실시예에 따른 메모리 시스템을 나타내는 블록도이다. 도 11를 참조하면, 메모리 시스템(2)은 메모리 컨트롤러(10B) 및 메모리 장치(20B)를 포함할 수 있다.
도 11의 실시예에 따른 메모리 시스템(2)은 도 1의 실시예에 따른 메모리 시스템(1)과 유사하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다. 도 11의 실시예에 따른 메모리 시스템(2)은 도 1의 실시예에 따른 메모리 시스템(1)에 비하여, 구동 결정부(24)를 더 포함할 수 있다.
구동 결정부(24)는 페이지 버퍼부(22)에 포함되는 페이지 버퍼 그룹들(PBG0~PBGa-1)의 페이지 버퍼들 중 구동될 페이지 버퍼들 및 비구동될 페이지 버퍼들을 결정할 수 있다. 일 예로, 구동 결정부(24)는 모드에 따라 결정되는 샘플링 동작과 동기화 되어, 구동될 페이지 버퍼들 및 비구동될 페이지 버퍼들을 결정할 수 있다. 구동 결정부(24)는 페이지 버퍼들의 프리차지 동작, 디벨럽 동작, 및 래치 동작을 제어할 수 있다.
도 12는 본 발명의 일 실시예에 따른 구동 결정부의 상세 블록도이다.
도 12를 참조하면, 본 발명의 일 실시예에 따른 구동 결정부(24a)는 페이지 버퍼 선택부(241a), 및 프리차지 결정부(242a)를 포함할 수 있다. 페이지 버퍼 선택부(241a)는 페이지 버퍼부(22)에 포함되는 페이지 버퍼들 중 일부를 선택할 수 있다. 페이지 버퍼 선택부(241a)는 페이지 버퍼부(22)에 포함되는 d(1 이상의 정수) 개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PBd-1) 중 N(d 미만의 자연수)개의 페이지 버퍼들을 선택할 수 있다.
도 13 내지 도 16은 본 발명의 일 실시예에 따른 페이지 버퍼의 선택 예를 도시한 도이다. 도 13 내지 도 16을 참조하면, 페이지 버퍼부(22)는 16개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PB15)를 포함할 수 있고, 페이지 버퍼 선택부(241a)는 16개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PB15) 중 N(15 이하의 자연수)개의 페이지 버퍼들을 선택할 수 있다.
도 13을 참조하면, 페이지 버퍼부(22)는 16개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PB15) 중 연속해서 배치되는 비트라인들과 연결되는 8개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PB8)을 선택할 수 있고, 도 14를 참조하면, 페이지 버퍼부(22)는 연속해서 배치되는 비트라인들 16개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PB15) 중 연속해서 배치되는 4개의 페이지 버퍼들 버퍼들(PB0, PB1, PB2, PB3)을 선택할 수 있다. 또한, 도 15를 참조하면, 페이지 버퍼부(22)는 16개의 페이지 버퍼들(PB0, PB1, PB2, PB3, ..., PB15) 중 소정의 간격으로 이격되어 배치되는 비트라인들과 연결되는 4개의 페이지 버퍼들(PB0, PB4, PB8, PB12)를 선택할 수 있다. 또한, 페이지 버퍼부(22)는 소정의 간격으로 이격되어 배치되는 비트라인들과 연결되는 페이지 버퍼들을 2개씩 선택하여, 총 8개의 페이지 버퍼들(PB0, PB1, PB5, PB6, PB9, PB10, PB13, PB14)을 선택할 수 있다. 도 13 내지 도 16는 선택된 페이지 버퍼들을 나타내는 예일 뿐이며, 페이지 버퍼들을 선택하는 방법은 이외에도 다양하게 적용될 수 있다.
다시, 도 12를 참조하면, 프리차지 결정부(242a)는 페이지 버퍼들과 연결되는 비트 라인들을 충전하는 프리차지 동작을 결정할 수 있다. 프리차지 결정부(242a)는 페이지 버퍼 선택부(241a)에서 선택된 N개의 페이지 버퍼들과 연결되는 비트 라인들을 프리차지하고, 나머지 d-N개의 페이지 버퍼들과 연결되는 비트 라인들의 프라차지를 중단할 수 있다. 따라서, 프리차지 중단으로부터, 메모리 코어의 전력 소모를 감소시킬 수 있다.
샘플링 결정부(243a)는 페이지 버퍼들에 저장된 데이터들을 샘플링하여, 카운팅부(23)로 제공할 수 있다. 일 예로, 샘플링 동작은 복수의 페이지 버퍼들과 연결되는 데이터 출력부를 통해 수행될 수 있다. 샘플링 결정부(243a)는 페이지 버퍼 선택부(241a)에서 선택된 N개의 페이지 버퍼들에 저장된 데이터들을 샘플링하여, 카운팅부(23)로 제공할 수 있다. 카운팅부(23)는 선택된 N개의 페이지 버퍼들에 저장된 리드 결과 또는 논리 연산 결과들을 카운트할 수 있다.
도 17은 본 발명의 다른 실시예에 따른 구동 결정부의 상세 블록도이다.
도 17의 실시예에 따른 구동 결정부(24b)는 도 14의 실시예에 따른 구동 결정부(24a)와 유사하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 17을 참조하면, 구동 결정부(24b)는 디벨럽 결정부(242b)를 포함할 수 있다. 디벨럽 결정부(242b)는 센싱 노드(S0)에서 전위 변화가 발생하는 디벨럽 동작을 결정할 수 있다. 디벨럽 결정부(242b)는 페이지 버퍼 선택부(241b)에서 선택된 N개의 페이지 버퍼들의 센싱 노드(S0)를 디벨럽하고, 나머지 d-N개의 페이지 버퍼들의 센싱 노드(S0)의 디벨럽을 중단할 수 있다. 따라서, 디벨럽 동작 중단으로부터, 메모리 코어의 전력 소모를 감소시킬 수 있다.
도 18은 본 발명의 또 다른 실시예에 따른 구동 결정부의 상세 블록도이다. 도 18의 실시예에 따른 구동 결정부(24c)는 도 14의 실시예에 따른 구동 결정부(24a)와 유사하므로, 중복되는 설명은 생략하고, 차이점을 중심으로 설명하도록 한다.
도 18을 참조하면, 구동 결정부(24c)는 래치 결정부(242b)를 포함할 수 있다. 래치 결정부(242c)는 페이지 버퍼들 각각에 포함되는 래치들에 래치 신호의 제공 여부를 결정할 수 있다. 래치 결정부(242c)는 페이지 버퍼 선택부(241c)에서 선택된 N개의 페이지 버퍼들 각각에 포함되는 래치들에 메모리 셀들의 데이터를 래치하기 위한 래치 신호를 제공하고, 나머지 d-N개의 페이지 버퍼들 각각에 포함되는 래치들에 래치 신호를 제공을 중단할 수 있다. 따라서, 래치 동작 중단으로부터, 메모리 코어의 전력 소모를 감소시킬 수 있다.
도 19는 본 발명의 일 실시예에 따른 컴퓨팅 시스템을 나타내는 블록도이다.
도 19을 참조하면, 컴퓨팅 시스템(1000)은 프로세서(1100), RAM(1200), 입출력 장치(1300), 전원 장치(1400) 및 메모리 시스템(1)을 포함할 수 있다. 한편, 도 19에는 도시되지 않았지만, 컴퓨팅 시스템(1000)은 비디오 카드, 사운드 카드, 메모리 카드, USB 장치 등과 통신하거나, 또는 다른 전자 기기들과 통신할 수 있는 포트(port)들을 더 포함할 수 있다. 컴퓨팅 시스템(1000)은 퍼스널 컴퓨터로 구현되거나, 노트북 컴퓨터, 휴대폰, PDA(personal digital assistant) 및 카메라 등과 같은 휴대용 전자 장치로 구현될 수 있다. 프로세서(1100)는 특정 계산들 또는 태스크(task)들을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 마이 크로프로세서(micro-processor), 중앙 처리 장치(Central Processing Unit; CPU)일 수 있다. 프로세서(1100) 는 어드레스 버스(address bus),제어 버스(control bus)및 데이터 버스(data bus)등과 같은 버스(1500)를 통하여 RAM(1200), 입출력 장치(1300) 및 메모리 시스템(1)과 통신을 수행할 수 있다. 실시예에 따라, 프로세서(1100)는 주변 구성요소 상호연결(Peripheral Component Interconnect; PCI) 버스와 같은 확장 버스에도 연결될 수 있다. RAM(1200)는 컴퓨팅 시스템(1000)의 동작에 필요한 데이터를 저장할 수 있다. 예를 들어, RAM(1200)는 디램(DRAM), 모바일 디램, 에스램(SRAM), 피램(PRAM), 에프램(FRAM), 알램(RRAM) 및/또는 엠램(MRAM)으로 구현될 수 있다. 입출력 장치(1300)는 키보드, 키패드, 마우스 등과 같은 입력 수단 및 프린터, 디스플레이 등과 같은 출력 수단을 포함할 수 있다. 전원 장치(1400)는 컴퓨팅 시스템(1000)의 동작에 필요한 동작 전압을 공급할 수 있다. 도시되지는 않았지만, 본 실시예에 따른 메모리 시스템(1)은 응용 칩셋(application chipset), 카메라 이미지 프로세서(camera image processor), 모바일 디램 등과 결합하여 고용량의 데이터를 교환할 수 있는 정보 처리 기기의 저장 장치로 제공될 수 있다. 본 발명의 실시예들에 따른 메모리 장치(20A, 20B) 및 메모리 시스템(1, 2)은 다양한 형태의 패키지를 이용하여 실장될 수 있다. 예를 들어, 메모리 장치(20A, 20B) 및 메모리 시스템(1, 2)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic DualIn-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic DualIn-Line Package(CERDIP), Plastic Metric QuadFlat Pack(MQFP), Thin QuadFlatpack(TQFP), Small Outline(SOIC),Shrink Small OutlinePackage(SSOP), Thin Small Outline(TSOP),Thin QuadFlatpack(TQFP), System In Package(SIP), MultiChip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 패키지들을 이용하여 실장될 수 있다.
본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.
10A, 10B: 메모리 컨트롤러
20A, 20B: 메모리 장치
21: 메모리 셀 어레이
22: 페이지 버퍼부
23: 카운팅부
24: 구동 결정부
241a, 241b, 241c: 페이지 버퍼 선택부
242a: 프리차지 결정부
242b: 디벨럽 결정부
242c: 래치 결정부
243a, 243b, 243c: 샘플링 결정부

Claims (10)

  1. 복수의 메모리 셀들을 포함하는 메모리 셀 어레이;
    상기 메모리 셀들 중 리드 전압이 제공되는 메모리 셀들의 데이터들을 저장하는 복수의 페이지 버퍼들을 포함하는 페이지 버퍼부; 및
    상기 리드 전압이 제공되는 메모리 셀들과 연결되는 페이지 버퍼들의 프리차지 동작, 디벨럽 동작 및 래치 동작 중 적어도 하나의 수행 여부를 결정하는 구동 결정부; 를 포함하는 메모리 장치.
  2. 제1항에 있어서, 상기 구동 결정부는,
    상기 페이지 버퍼들 중 일부 페이지 버퍼들을 선택하는 페이지 버퍼 선택부; 를 포함하는 메모리 장치.
  3. 제2항에 있어서, 상기 구동 결정부는,
    상기 일부 페이지 버퍼들과 연결되는 비트 라인들을 프리차지하고, 나머지 페이지 버퍼들과 연결되는 비트 라인들의 프리차지를 중단하는 프리차지 결정부; 를 더 포함하는 메모리 장치.
  4. 제2항에 있어서, 상기 구동 결정부는,
    상기 일부 페이지 버퍼들의 센싱 노드들을 디벨롭하고, 나머지 페이지 버퍼들의 센싱 노드들의 디벨롭을 중단하는 디벨롭 결정부; 를 더 포함하는 메모리 장치.
  5. 제2항에 있어서, 상기 구동 결정부는,
    상기 일부 페이지 버퍼들의 래치들에 래치 제어 신호를 제공하고, 나머지 페이지 버퍼들의 래치들에 래치 제어 신호 제공을 중단하는 래치 결정부; 를 더 포함하는 메모리 장치.
  6. 제2항에 있어서, 상기 구동 결정부는,
    상기 일부 페이지 버퍼들에 저장된 데이터들을 샘플링하는 샘플링 결정부; 를 더 포함하는 메모리 장치.
  7. 복수의 메모리 셀들 중 리드 전압이 제공되는 메모리 셀들의 데이터들을 저장하는 복수의 페이지 버퍼들 및 상기 페이지 버퍼들에 저장되는 데이터들을 출력하는 데이터 출력부를 포함하는 페이지 버퍼부;
    상기 데이터 출력부로부터 출력되는 데이터들로부터 상기 메모리 셀들 중 온 셀들 및 오프 셀들 중 적어도 하나를 카운트하는 카운팅부; 및
    상기 페이지 버퍼들의 구동 여부를 결정하는 구동 결정부; 포함하고,
    상기 구동 결정부는 상기 페이지 버퍼들 중 일부 페이지 버퍼들을 구동하고, 나머지 페이지 버퍼들을 비구동하는 메모리 장치.
  8. 제7항에 있어서, 상기 데이터 출력부는,
    상기 일부 페이지 버퍼들에 저장된 데이터들을 순차적으로 출력하는 메모리 장치.
  9. 제8항에 있어서, 상기 카운팅부는,
    상기 데이터 출력부로부터 출력되는 상기 일부 페이지 버퍼들에 저장된 데이터들을 카운팅하는 메모리 장치.
  10. 제8항에 있어서,
    상기 나머지 페이지 버퍼들은 프리차지 동작, 디벨럽 동작 및 래치 동작 중 적어도 하나의 동작의 수행이 중단되는 메모리 장치.
KR1020180019276A 2018-02-19 2018-02-19 메모리 장치 KR102443031B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020180019276A KR102443031B1 (ko) 2018-02-19 2018-02-19 메모리 장치
US16/130,034 US10600453B2 (en) 2018-02-19 2018-09-13 Memory device
CN201910128529.4A CN110175135B (zh) 2018-02-19 2019-02-19 存储器装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180019276A KR102443031B1 (ko) 2018-02-19 2018-02-19 메모리 장치

Publications (2)

Publication Number Publication Date
KR20190099624A true KR20190099624A (ko) 2019-08-28
KR102443031B1 KR102443031B1 (ko) 2022-09-14

Family

ID=67616979

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180019276A KR102443031B1 (ko) 2018-02-19 2018-02-19 메모리 장치

Country Status (3)

Country Link
US (1) US10600453B2 (ko)
KR (1) KR102443031B1 (ko)
CN (1) CN110175135B (ko)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210117612A (ko) * 2020-03-19 2021-09-29 에스케이하이닉스 주식회사 반도체 장치
KR20230020109A (ko) * 2021-08-03 2023-02-10 에스케이하이닉스 주식회사 리드 동작을 수행하는 메모리 장치 및 그것의 동작 방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100202216A1 (en) * 2009-02-06 2010-08-12 Samsung Electronics Co., Ltd. Non-volatile memory device and system having reduced bit line bias time
KR20140013401A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR20170054634A (ko) * 2015-11-09 2017-05-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100996009B1 (ko) * 2009-02-02 2010-11-22 주식회사 하이닉스반도체 불휘발성 메모리 소자 및 그 동작 방법
US8879329B2 (en) 2010-11-19 2014-11-04 Micron Technology, Inc. Program verify operation in a memory device
KR20120119322A (ko) * 2011-04-21 2012-10-31 에스케이하이닉스 주식회사 반도체 메모리 장치
KR20130011058A (ko) 2011-07-20 2013-01-30 에스케이하이닉스 주식회사 반도체 장치 및 이의 동작방법
KR20130038527A (ko) 2011-10-10 2013-04-18 에스케이하이닉스 주식회사 불휘발성 메모리 장치 및 이의 동작 방법
KR101858560B1 (ko) 2011-11-24 2018-05-18 삼성전자주식회사 불휘발성 메모리 장치의 동작 방법과 상기 불휘발성 메모리 장치를 포함하는 메모리 시스템의 동작 방법
KR101939234B1 (ko) 2012-07-23 2019-01-16 삼성전자 주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR102293169B1 (ko) 2014-06-25 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 동작 방법
KR102293078B1 (ko) * 2015-07-06 2021-08-26 삼성전자주식회사 불휘발성 메모리 장치
KR102391514B1 (ko) 2015-11-04 2022-04-27 삼성전자주식회사 메모리 장치 및 메모리 장치의 동작 방법
KR20170065969A (ko) 2015-12-04 2017-06-14 에스케이하이닉스 주식회사 메모리 장치 및 그의 동작방법
KR102505852B1 (ko) 2016-01-15 2023-03-03 삼성전자 주식회사 비휘발성 메모리 장치의 동작 방법
KR20170091925A (ko) 2016-02-02 2017-08-10 에스케이하이닉스 주식회사 전류 센싱 회로 및 이를 포함하는 메모리 장치

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100202216A1 (en) * 2009-02-06 2010-08-12 Samsung Electronics Co., Ltd. Non-volatile memory device and system having reduced bit line bias time
KR20100090541A (ko) * 2009-02-06 2010-08-16 삼성전자주식회사 비트라인 바이어싱 타임을 단축하는 비휘발성 메모리 장치 및 이를 포함하는 메모리 시스템
KR20140013401A (ko) * 2012-07-23 2014-02-05 삼성전자주식회사 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR20170054634A (ko) * 2015-11-09 2017-05-18 삼성전자주식회사 불휘발성 메모리 장치 및 그것의 읽기 방법

Also Published As

Publication number Publication date
KR102443031B1 (ko) 2022-09-14
CN110175135B (zh) 2024-01-30
CN110175135A (zh) 2019-08-27
US10600453B2 (en) 2020-03-24
US20190259430A1 (en) 2019-08-22

Similar Documents

Publication Publication Date Title
KR101939234B1 (ko) 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR101984900B1 (ko) 메모리 장치 및 상기 메모리 장치의 독출 전압 결정 방법
KR102336659B1 (ko) 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
KR101605381B1 (ko) 비휘발성 메모리 장치, 이를 구비하는 비휘발성 메모리 시스템
KR101616099B1 (ko) 플래시 메모리 장치 및 그것의 프로그램 방법
CN110364208B (zh) 存储器装置
KR102443034B1 (ko) 메모리 장치
KR20140013401A (ko) 메모리 장치, 메모리 시스템 및 상기 메모리 장치의 독출 전압의 제어 방법
KR20190079305A (ko) 비휘발성 메모리 장치의 데이터 소거 방법 및 이를 수행하는 비휘발성 메모리 장치
TWI569274B (zh) 堆疊式記憶體陣列裝置之感測操作
KR20130123074A (ko) 비휘발성 메모리 장치 및 비휘발성 메모리 장치의 구동 방법
CN111951873B (zh) 用于校准存储器单元数据状态的感测的设备及方法
KR20140008098A (ko) 메모리 장치 및 상기 메모리 장치의 독출 방법
US7864590B2 (en) Non-volatile memory device and method of operating the same
JP4698605B2 (ja) 半導体装置および半導体装置の制御方法
CN111540390A (zh) 用于确定存储器单元的数据状态的设备和方法
KR102443031B1 (ko) 메모리 장치

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant