JP4050717B2 - 半導体装置 - Google Patents
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Description
図1に本発明を適用した4バンク構成のシンクロナスDRAMを示す。図中、CHIPは半導体メモリチップ、BANK0〜BANK3はメモリバンク、CKTは全バンクに共通な周辺回路、VDL0〜VDL3およびVDLSは外部電源VDDからメモリアレー用内部電源電圧VDL(第1内部電圧)を発生するための電圧リミッタ回路(又は降圧回路、より一般的には電源回路)、VCL4〜VCL6およびVCLSはVDDから周辺回路用内部電源電圧VCL(第2内部電圧)を発生するための電圧リミッタ回路である。電圧値の一例を示せば、VDD = 3.3 V、 VCL = 2.2 V、VDL = 1.8 Vである。即ち、外部電源電圧VDDから発生された、VDDよりも電圧の低い2種類の内部電圧VCLとVDLが内部回路ブロックに供給されている。VDLはVCLよりも低い電圧とされる。
のビット線プリチャージ回路PCなどが配置されている。センスアンプSAを駆動するための1対の信号線NCS、PCSがセンスアンプ駆動回路まで配線されている。信号線NCS、PCSの間にもビット線プリチャージ回路と同様なプリチャージ回路CSPCが設けられVDL/2が供給されている。センスアンプ駆動回路ISは、3個のMOSトランジスタMN1〜MN3から成る。
次に、本発明の第2の実施例について説明する。回路の配置は図1と同じであるからここでは省略し、図15に回路間の接続関係を示す。図4との相違点は、電圧リミッタ回路VDL0とVDL1とをまとめて、活性化信号LD0で制御していることである。VDL2とVDL3についても同様に、活性化信号LD2で制御している。
図18に本発明の第3の実施例を示す。図1との相違点はVDL用の電圧リミッタ回路VDL4が追加されていることである。この回路は、図19に示すように活性化信号LC4によって制御される。
図22に本発明の第4の実施例を示す。本実施例の特徴は、VCL用の電圧リミッタ回路にVDL用と同様の制御方式(実施例3)を適用したことである。VCL用の電圧リミッタ回路は、各バンクの近傍に1個ずつ(VCL0〜VCL3)配置され、中央にVCL4と待機時用のVCLSが配置されている。図4に各回路間の接続関係を示す。VDL用電圧リミッタ回路VDL0〜VDL4はそれぞれ、実施例3(図19)と同様に、活性化信号LD0、LD1、LD2、LD3、LC4によって制御される。VCL用電圧リミッタ回路VCL0〜VCL4はそれぞれ、活性化信号LC0、LC1、LC2、LC3、LC4によって制御される。
図26に本発明の第5の実施例を示す。実施例1との相違点は、入力バッファ用に専用の内部電源電圧VIIを発生していること、およびメモリアレー用内部電源電圧VDLと周辺回路用内部電源電圧VCLのレベルが等しいことである。電圧値の一例を示せば、VDD = 3.3 V、VCL = VDL = 1.8 V、VII = 2.5 Vである。入力バッファは入力信号の高レベルVIH、低レベルVILなどの規格を満足するため、電源電圧が安定であることが望ましい。そこで、専用電源を電圧リミッタ回路VII0〜VII2およびVIISによって発生している。前述のように入力バッファは周辺回路CKT内に配置されているので、VIIの配線がCKT内を通っている。
辺回路、VDL0〜VDL4……動作時用VDL電圧リミッタ回路、VDLS……待機時用VDL電
圧リミッタ回路、VCL0〜VCL6……動作時用VDD電圧リミッタ回路、VCLS……待機
時用VDD電圧リミッタ回路、CTL0……VDL電圧リミッタ制御回路、CTL1……VDD電
圧リミッタ制御回路、CTLM……主制御回路、RVG……基準電圧発生回路。
Claims (7)
- 複数の第1ワード線と複数の第1データ線の所定の交点に設けられた複数の第1メモリセルを具備する第1メモリアレーと、
前記複数の第1データ線に対応して設けられた複数の第1センスアンプと、
複数の第2ワード線と複数の第2データ線の所定の交点に設けられた複数の第2メモリセルを具備する第2メモリアレーと、
前記複数の第2データ線に対応して設けられた複数の第2センスアンプと、
第1電圧が入力され、第2電圧を出力する第1電圧発生回路と、
前記第1電圧が入力され、前記第2電圧を出力する第2電圧発生回路と、
第1配線層に形成され、前記複数の第1データ線方向に延在する複数の第1配線と、
第2配線層に形成され、前記複数の第1ワード線方向に延在する複数の第2配線とを具備し、
前記複数の第1と第2配線は、前記複数の第1と第2配線が互いに交差する点で接続され、
前記第2電圧は、前記複数の第1及び第2センスアンプに前記複数の第1と第2配線を介して供給され、
前記第1及び第2電圧発生回路の出力は、共通に接続され、
前記複数の第1ワード線のうち一つが選択され、前記複数の第1センスアンプに情報を保持する場合において、前記第1電圧発生回路が第1バンク活性化信号に応じてオン状態となり、前記複数の第1センスアンプに前記第1及び第2配線を介して前記第2電圧を供給し、
前記複数の第1ワード線のうち一つが選択され、前記複数の第1センスアンプに情報が保持されている状態で、前記複数の第2ワード線のうち一つが選択され、前記複数の第2センスアンプに情報を保持する場合において、前記第2電圧発生回路が第2バンク活性化信号に応じてオン状態となり、前記第2電圧発生回路がオン状態となった後の所定時間経過後、前記第2電圧発生回路がオフ状態となる前に前記第1電圧発生回路がオフ状態となり、前記第2電圧発生回路から前記複数の第1及び第2センスアンプに前記第2電圧を供給することを特徴とする半導体装置。 - 請求項1に記載の半導体装置において、
前記第1電圧は前記第2電圧より大きいことを特徴とする半導体装置。 - 請求項1乃至請求項2のいずれかに記載の半導体装置において、
前記第2配線層は前記複数の第1データ線が形成される配線層と前記第1配線層との間に形成され、
前記第1と第2配線はメタル配線であって、前記交差する点は前記第1と第2メモリアレー上にも形成されていることを特徴とする半導体装置。 - 請求項1乃至請求項3のいずれかに記載の半導体装置は、複数のメモリバンクを有する半導体チップであって、
前記複数のメモリバンクに共通の周辺回路と、
前記第1電圧が入力され、前記第1電圧より低い電圧を前記共通の周辺回路に出力する第3電圧発生回路とをさらに具備し、
前記複数の第1と第2メモリセルはダイナミックメモリセルであり、
前記第1と前記第2メモリアレーは前記複数のメモリバンクのうち、異なるバンクに形成されることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記第3電圧発生回路から出力される電圧は前記第2電圧よりも大きいことを特徴とする半導体装置。 - 請求項1乃至請求項5のいずれかに記載の半導体装置において、
前記第1と第2電圧発生回路は前記複数のメモリバンクのうちの、2つのメモリバンクに近接してそれぞれ設けられ、対応するバンク活性化信号に応じてそれぞれオン状態となることを特徴とする半導体装置。 - 請求項4に記載の半導体装置において、
前記複数のメモリバンクは、第1と第2と第3と第4メモリバンクであり、
前記共通の周辺回路は前記第1及び第2メモリバンクと、前記第3及び第4メモリバンクとの間の領域に形成され、
前記第3電圧発生回路から出力される電圧は、前記第1配線層に形成され、前記第1と第2データ線方向に延在する配線と前記第1と第2ワード線方向に延在する配線に供給されることを特徴とする半導体装置。
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