JP4439637B2

JP4439637B2 - 半導体装置

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Publication number: JP4439637B2
Application number: JP30989799A
Authority: JP
Inventors: 郁森; 伸一山田; 綾子北本; 悟齋藤; 正人松宮; 裕一鵜澤
Original assignee: Fujitsu Semiconductor Ltd
Current assignee: Fujitsu Semiconductor Ltd
Priority date: 1999-10-29
Filing date: 1999-10-29
Publication date: 2010-03-24
Anticipated expiration: 2019-10-29
Also published as: JP2001126484A

Description

【０００１】
【発明の属する技術分野】
本発明は、センスアンプを有する半導体装置に関し、特にセンスアンプの電源電圧を活性時の一定期間通常より高い電圧にすることで高速化するオーバードライブ方式のセンスアンプを有する半導体装置に関する。
【０００２】
【従来の技術】
センスアンプは、ＤＲＡＭやＳＲＡＭでデータの読み出しのために広く使用されている。図１は、ＤＲＡＭ（ダイナミック・ランダム・アクセス・メモリ）におけるセンスアンプとその周辺部の構成例を示す図である。
ＤＲＡＭにおいては、複数のワード線ＷＬ０、ＷＬ１と複数のビット線対ＢＬ、ＢＬＢが直交するように配置され、交点に対応してメモリセルＭＣ０、ＭＣ１が配置される。ビット線対ＢＬ、ＢＬＢは、トランジスタＧＴ１、ＧＴＢ１を介してプリチャージ回路１１及びセンスアンプ１２に接続される。また図示していないが、センスアンプ１２の右側のトランジスタＧＴ２、ＧＴＢ２を介して同様にメモリセルが配置されている。メモリセルＭＣ０、ＭＣ１は、それぞれトランジスタＣＴを介してビット線ＢＬ、ＢＬＢに接続される容量Ｃを有する。容量Ｃには記憶するデータに応じた電圧が保持される。例えば、メモリセルＭＣ０の容量Ｃに「高（Ｈ）」側の電圧を保持させる場合には、ビット線ＢＬを「Ｈ」、ＢＬＢを「低（Ｌ）」にした上で、ワード線ＷＬ０にパルスを印加してトランジスタＣＴを導通させ、容量Ｃを「Ｈ」に充電する。
【０００３】
この記憶データを読み出す場合には、まずビット線−センスアンプ接続制御回路２２がゲート信号ＢＴ１を活性にしたままＢＴ２を非活性にする。これに応じて、トランジスタＧＴ２、ＧＴＢ２が非導通となり、メモリセルＭＣ０、ＭＣ１を含むメモリセルアレイが選択される。更に、プリチャージ信号出力回路２３がプリチャージ信号ＰＲを非活性にし、プリチャージ動作を終了する。プリチャージ動作とは、プリチャージ回路１１が活性化し、ビット線ＢＬ、ＢＬＢをショートして同電位にすると共に、プリチャージレベル生成回路２５で生成されたプリチャージレベルＶＨ１／２を印加する。この時、プリチャージ信号ＰＲはセンスアンプ駆動回路（ドライバ）２４にも印加され、センスアンプ１２の電源ＶＰ、ＶＮにプリチャージレベルＶＨ１／２が供給される。
【０００４】
次に、ワード線ＷＬ０にパルスを印加してトランジスタＣＴを導通させると、容量Ｃが設定されたレベルに応じて、ビット線対ＢＬ、ＢＬＢ間に電位差が生じる。例えば、メモリセルＭＣ０の容量Ｃが「Ｈ」に充電されていれば、ビット線ＢＬが若干上昇する。この状態で、センスアンプ活性化信号出力回路２８からセンスアンプ駆動信号ＳＡＢ、ＳＡが出力され、これに応じてセンスアンプドライバ２４の出力が切り換わり、センスアンプ１２の電源ＶＰに高電位ＳＡＶが、ＶＮに低電位ＶＳＳが印加される。これにより、センスアンプは活性化され、ビット線対ＢＬ、ＢＬＢ間の電位差を増幅して、一方を高電位ＳＡＶに、他方を低電位ＶＳＳにする。ビット線対ＢＬ、ＢＬＢは図示していない次段のセンスアンプ又は出力回路に接続されており、メモリセルＭＣ０の容量Ｃが設定された電圧に応じたデータが出力されることになる。タイミング信号生成回路２１は、上記のような動作を行うためのタイミング信号ＰＲＴｉ及びＴＷＬｉを出力する。ここで、後述するように、ＤＲＡＭは複数のバンクで構成され、上記の回路は対応するバンクがアクセスされた時に活性化されるようになっており、ｉはバンクを示すものとする。
【０００５】
近年、半導体装置においては高速化が進められており、ＤＲＡＭにおいてもシンクロナスＤＲＡＭ（ＳＤＲＡＭ）などが実用化されており、それに応じてセンスアンプの高速化が要求されている。一方低消費電力化も要求されており、チップの周辺部とコア部の電源を別にしてコア部に周辺部より低電圧の電源を使用することがある。しかし、センスアンプを低電圧化するとセンスアンプの増幅速度が低下するという問題が生じる。上記のように、センスアンプは小さな電位差が生じたビット線対ＢＬ、ＢＬＢを、高電位ＳＡＶと低電位ＶＳＳに増幅するものであり、高速化するにはこの増幅動作の時間を短縮する必要がある。そこで、センスアンプ専用の電源をコア部用の電源とは別に設け、センスアンプの信号増幅開始期間のみ電源電圧としてコア部用の電源電圧よりも高い電圧を使用するオーバードライブ方式と呼ばれる駆動方法が使用される。図１に示すように、センスアンプ用電源切り換え制御回路２７はオーバードライブ信号ｏｄｓ、ｏｄｓｂを切り換え回路２６に出力し、切り換え回路２６はこれに応じて非オーバードライブ時にはＳＡＶとして第１の電圧ＶＨ１を出力し、オーバードライブ時にはＶＨ１より高い第２の電圧ＶＨ２を出力する。
【０００６】
図２は、外部電源電圧Ｖｃｃから第１の電圧ＶＨ１と第２の電圧ＶＨ２を発生する内部降圧電源の構成例を示す図である。ここで、ＶＨ１＜ＶＨ２である。この電源回路は、図示のように、Ｎチャンネルトランジスタにより外部電源電圧Ｖｃｃを降圧する回路であり、構成が簡単で面積が小さく、発振しないという特徴を有する。プッシュプル回路のような他の降圧回路が使用される場合もあるが、構成が簡単であるので図２のような回路を使用するのが一般的である。第２の電圧ＶＨ２は他の部分でも使用されるため、比較的大きな電源供給能力を有するが、第１の電圧ＶＨ１はセンスアンプ専用であり、通常電源供給能力は小さい。
【０００７】
図３は、オーバードライブ方式における各部の電圧変化を示すタイムチャートである。図示のように、センスアンプ（Ｓ／Ａ）を活性化する前にセンスアンプ用電源が第１の電圧ＶＨ１からより電圧の高い第２の電圧ＶＨ２に切り換えられる。そしてメモリセルに記憶されたデータに応じてビット線ＢＬ、ＢＬＢ間に電位差が生じた時点でＳＡ、ＳＡＢを受けるセンスアンプトランジスタがオンすることにより、センスアンプが活性化され、一方のビット線の電圧が上昇し、他方が減少する。ここで一方のビット線の電圧は最終的に第１の電圧ＶＨ１になることが必要であり、一方のビット線の電圧が第１の電圧ＶＨ１になる直前にセンスアンプの電源が第２の電圧ＶＨ２から第１の電圧ＶＨ１に切り換えられる。そして一方のビット線の電圧が第１の電圧ＶＨ１になり、他方のビット線の電圧が低レベルＶｓｓに近い値になる。読み出しが終了した後は、ビット線ＢＬ、ＢＬＢをショートすることにより、プリチャージレベルになる。
【０００８】
【発明が解決しようとする課題】
上記のようなオーバードライブ方式を適用した場合に、第２の電圧ＶＨ２から第１の電圧ＶＨ１に切り換える期間が長かったり、駆動能力が大き過ぎると一方のビット線の電圧が第１の電圧ＶＨ１より高くなる。一方のビット線の電圧がＶＨ１より高くなった後、このビット線は図２の（１）に示すようなＶＨ１の電圧の第１電源に接続されるが、この第１の電源の寄生容量はビット線の寄生容量より小さく、また他方のビット線から第１の電源に電荷が流れ込んできても、その電荷を更に放電する経路が存在しないので、一方のビット線の電圧は、所定の電圧ＶＨ１より高いレベルを維持する。次いで、このような状態でプリチャージを行うと、プリチャージレベルもＶＨ１／２よりも上昇する。例えば、一方のビット線の電圧が第１の電圧ＶＨ１よりΔＶ高いと、ビット線のショートによりプリチャージレベルはΔＶ／２上昇し得る。プリチャージレベルがこのように上昇するような条件で複数回のデータ読み出し動作により、オーバードライブが繰り返されると、プリチャージレベルの上昇量は累積して徐々に高くなる。
【０００９】
図１に示すように、プリチャージ回路１１にはプリチャージレベル生成回路２５で生成されたプリチャージレベルＶＨ１／２が供給される。しかし、プリチャージレベル生成回路２５は、レベル補償用に必要最低限の供給能力を有するように設計され、その供給配線も必要最低限の幅に設計されるため、上昇したビット線のプリチャージレベルをＶＨ１／２に戻すことはできない。特に、プリチャージレベル生成回路２５から離れた位置におけるプリチャージレベルが所定の電圧よりずれた場合、電圧低下のためプリチャージレベル生成回路２５近傍の値と同じレベルに制御するのが困難となる。また、ビット線のプリチャージレベルがある範囲以上に上昇してしまうと、プリチャージレベル生成回路２５による電圧の低下能力が、オーバードライブによるビット線のプリチャージレベルの上昇量に満たず、徐々に上昇する。プリチャージレベル生成回路２５の供給能力を増大させることも考えられるが、これは回路面積の増加を招くので好ましくない。
【００１０】
メモリセルへの「Ｈ」データ書込み電圧は、ワード線の電圧により上限が決められる。そのため、プリチャージレベルが上昇すると、読み出し時にビット線に生じる電位差が減少して、データを正常に読み出せなくなり、読み出したデータに誤りが生じたり、センスアンプでの増幅が終了するまでの時間が長くなるという問題が起きる。更に、このような問題はメモリセルに蓄積された電荷が減少すると生じやすくなるので、リフレッシュサイクルを短くする必要が生じるが、これはスタンバイ時の消費電流の大幅な増加につながる。
【００１１】
以上のような問題を生じさせないためには、ビット線のオーバードライブ時間を、場所依存、温度依存、製造プロセスのばらつきなどがあっても、ビット線の電圧が第１の電圧を越えることがないように、短く設定する必要がある。しかし、短く設定した場合、逆に第１の電圧の電源（第１電源）から不足分を供給する必要がある。しかし、上記のように、第１電源の供給能力は小さいのが現状であり、供給能力を大きくするにはトランジスタの供給能力及びそれを供給する配線幅を大きくする必要があり、これは面積の点で大きな欠点になる。また、センスアンプ用電源にプッシュプル回路を使用すれば、このような問題は生じないが、同様に面積の点で大きな欠点がある。
【００１２】
ＤＲＡＭなどの半導体装置は、メモリセルを複数のバンクに分けて構成しており、アクセスは各バンク毎に行われる。そして、低消費電力化を図るため、アクセスされたバンクのみを活性化することが行われる。そのため、ビット線のオーバードライブ時間も、１つのバンクがアクセスされ、他のバンクのセンスアンプは活性化されないものとして決定していた。しかし、リフレッシュ動作にはすべてのバンクを同時に並行してリフレッシュする全バンク同時リフレッシュモードがある。オーバードライブ方式の全バンク同時リフレッシュモードでは、全バンクのセンスアンプに一定期間第２の電圧を印加するが、この場合１つのバンクのセンスアンプのみが活性化される場合に比べて第２の電圧の電源（第２電源）から離れた位置での第２の電圧の電圧降下が大きく、一方のビット線の電圧が十分に上昇しないという問題が生じていた。
【００１３】
このような問題を解決するためにオーバードライブ時間を長くすることが考えられるが、これでは第２の電圧の電圧降下が小さい位置では、逆に上記のようなプリチャージレベルの上昇を招くことになる。また、１つのバンクのみの動作時にもオーバードライブ期間が過剰になり、同様にプリチャージレベルの上昇を招く。そのため、全バンク同時リフレッシュモードでは、オーバードライブ終了後プリチャージ動作までの時間を長くして第１電源から不足分を供給していた。しかし、第１電源による増幅は低速で、リフレッシュに要する時間が長くなるという問題があった。
【００１４】
本発明は、オーバードライブ方式で駆動するセンスアンプを有する半導体装置において、プリチャージレベルの上昇が発生しないようにすると共に、全バンク同時リフレッシュモードでもプリチャージレベルの上昇を生じることなく、ビット線の電圧を所定の電圧値まで十分に上昇できるようにすることを目的とする。
【００１５】
【課題を解決するための手段】
上記目的を実現するため、本発明の第１の態様のオーバードライブされるセンスアンプを有する半導体装置は、通常時にセンスアンプの電源に供給される第１電源の第１の電圧を検出して、参照電圧以上である時にはセンスアンプの活性化中に第１の電圧を引き下げる引き下げ回路を設ける。
【００１６】
すなわち、本発明の第１の態様の半導体装置は、センスアンプと、第１の電圧を発生する第１電源と、第１の電圧より高い第２の電圧を発生する第２電源と、センスアンプの電源線に、第１の電源又は第２の電源を接続する切り換え回路とを備える半導体装置において、電源線の電圧が参照電圧以上であるか検出する検出回路と、検出回路からの検出信号に応答して、電源線の電圧を引き下げる引き下げ回路とを備えることを特徴とする。
【００１７】
本発明の第１の態様によれば、ビット線のオーバードライブ過多により上昇する第１電源の第１の電圧が監視され、参照電圧以上である時には引き下げ回路により引き下げられるので、ビット線のプリチャージレベルは上昇しない。また、引き下げ回路による引き下げは、センスアンプの活性化中にのみ行われるので、消費電力が少ない。引き下げは、例えば、第２の電圧から第１の電圧に切り換わってから、すなわちオーバードライブが終了してから行う。なお、第１電源として、図２の（１）に示すような降圧回路を使用する場合には、発生する第１電圧が消費されないと電圧値が上昇して、同様の問題が生じるが、本発明はこのような場合にも効果的である。
【００１８】
前述のように、従来はビット線のプリチャージレベルが上昇して第１の電圧が上昇しないように、第２の電圧を供給するオーバードライブ期間を短くして、不足の上昇分を第１電源の第１の電圧により上昇させていた。そのため、動作時間が長くなると共に、第１電源の供給能力を大きくする必要があったが、本発明によれば、第１の電圧は上昇した場合には引き下げられるので、オーバードライブ期間を長くできるので動作時間が短くなり、第１電源の供給能力も必要最低限でよい。
【００１９】
また、オーバードライブ期間の最適値は、製造プロセスのばらつきなどにより変化するので、ある程度のマージンを持たせてその範囲内で任意に設定できるようにすることが望ましい。マージンを持たせるには、トランジスタのサイズを選択可能にしたり、ＣＲなどによる遅延時間が選択可能にする。製造プロセスが確定した場合には、マスクなどにより１つの値を選択されるようにすれば、工程は増加しない。
【００２０】
また、検出回路と引き下げ回路をチップ全体に分散して設け、近傍の第１電圧の供給線の電圧を検出して引き下げる場合には、検出回路の参照電圧を配線による電圧降下分を考慮して設定し、全体として所望の電圧になるようにすることが望ましい。
また、切り換え回路がチップ全体に分散して設けられる場合には、各切り換え回路でオーバードライブ期間を選択可能にして、全体として所望のオーバードライブが行われるようにすることが望ましい。
【００２１】
検出回路は、例えば、参照電圧と前記第１の電圧を入力とするカレントミラー回路を備える。
検出回路は、第１の電圧のレベル検出を、第２の電圧から第１の電圧に切り換えた時点からある一定期間行い、その間にレベル上昇が検出された時にはそのまま検出を行い、レベル上昇が検出されない時には検出を停止することが望ましい。これにより、検出回路の消費電力が低減できる。
【００２２】
切り換え回路を第１の電圧を供給する第１電源供給線及び第２の電圧を供給する第２電源供給線に沿って複数個設ける場合には、検出回路と引下げ回路は、第１電源の近傍の第１電源供給線に接続されることが望ましい。
なお、図１に示すように、プリチャージレベル生成回路２５が設けられている場合には、本発明による第１の電圧の引き下げが不十分でもある程度は引き下げられた後なので、プリチャージレベル生成回路２５の供給能力が不十分でも、所定のプリチャージレベルを維持することが可能である。
【００２３】
参照電圧を発生する参照電圧発生回路を、第１電源と同じ方式の同じプロセスで形成すれば、第１の電圧がプロセスのばらつきによりずれた場合でも、検出レベルも同じ方向にずれるので、プリチャージレベルのずれが生じにくくなる。更に、ヒューズ又はトリミングなどで第１の電圧を所望の値に調整する場合、検出レベルも同じように調整されるので、相対的なずれが小さくなる。
【００２４】
本発明の第２の態様の半導体装置は、複数のセンスアンプと、第１の電圧を発生する第１電源と、第１の電圧より高い第２の電圧を発生する第２電源と、オーバードライブ信号に応じて、センスアンプの電源線に第２の電源を接続し、引き続いて第１の電源に接続するように切り換える切り換え回路とを備える半導体装置において、複数のセンスアンプのうち活性化される個数に応じて、電源線を第２の電源に接続する期間を変化させるように、オーバードライブ信号の活性化期間を利用するオーバードライブ信号延長回路を備えることを特徴とする。
【００２５】
本発明の第２の態様によれば、複数のバンクを有するメモリに使用されるようなセンスアンプは、バンクがアクセスされる時に活性化され、その時に最適なオーバードライブが行われるようにオーバードライブ期間が設定されるが、活性化されるセンスアンプの個数に応じて、オーバードライブ信号の期間が延長されるので、全バンク同時リフレッシュモードでもビット線の電圧はプリチャージレベルまで十分に上昇する。なお、プリチャージレベルの上昇を防止するため、第１の態様の構成を組み合わせることが望ましい。
【００２６】
なお、第１の態様の構成を組み合わせる場合、活性化されるセンスアンプの個数に応じて、引き下げ期間などを変化させて第１の電圧の引き下げ量を変えることが望ましい。
【００２７】
【発明の実施の形態】
以下、本発明をＳＤＲＡＭに適用した実施例を説明するが、本発明はこれに限定されるものではなく、センスアンプを有する半導体装置であればどのようなものにも適用可能である。
図４は、本発明の実施例のＳＤＲＡＭ１００の全体構成を示す図である。図４に示すように、ＳＤＲＡＭ１００はＤＲＡＭコア１０１、制御信号発生回路１０２、モードレジスタ１０３、コラムアドレスカウンタ１０４、クロックバッファ１０５、コマンドデコーダ１０６、アドレスバッファ１０７、バンクセレクト１０８、Ｉ／Ｏデータバッファ１０９、電源回路１１０などからなる。
【００２８】
クロックバッファ１０５には、外部からクロック信号ＣＬＫ、クロックイネーブル信号ＣＫＥが入力され、コマンドデコーダ１０６には外部からチップセレクト信号／ＣＳ、ロウアドレスストローブ信号／ＲＡＳ、コラムアドレスストローブ信号／ＣＡＳ、ライトイネーブル信号／ＷＥが入力される。また、アドレスバッファ１０７及びバンクセレクト１０８には、外部からアドレス信号Ａｄｄが入力され、Ｉ／Ｏデータバッファ１０９には外部からデータ信号ＤＱＭが入力される。更に、入力データ信号ＤＱは、Ｉ／Ｏデータバッファ１０９から入力され、読み出された出力データ信号ＤＱは、Ｉ／Ｏデータバッファ１０９から外部に出力される。
【００２９】
コマンドデコーダ１０６、アドレスバッファ１０７、バンクセレクト１０８、Ｉ／Ｏデータバッファ１０９は、クロックバッファ１０５からのクロック信号ii同期して動作する。
ＤＲＡＭコア１０１は、複数のバンク０、１、…からなり、各バンクはメモリセルアレイとセンスアンプ回路及び本発明の引き下げ回路を有する。バンク０、１、…には、制御信号発生回路１０２からバンク活性化信号ｂｒｓ０ｚ、ｂｒｓ１ｚ、…、センスアンプ活性化信号ｔｗｌが入力する。バンク活性化信号ｂｒｓ０ｚ、ｂｒｓ１ｚ、…は、対応するバンクを活性化する。
【００３０】
バンクセレクト１０８がバンク０を示している時は、制御信号発生回路１０２は、バンクアドレスと／ＲＡＳ信号から発生するバンク活性化信号ｂｒｓ０ｚを出力する。この制御信号発生回路１０２から活性化したバンクに入力するバンク活性化信号ｂｒｓ０ｚ、ｂｒｓ１ｚ、…は、アドレスバッファ１０７において取り込んだロウアドレスに対応するワード線を選択する。そして、選択されたワード線に係るセンスアンプが活性化される。一方、コラムアドレスカウンタ１０４から与えられるコラムアドレスに対応するビット線とデータＩ／Ｏ線は、接続される。ビット線とデータＩ／Ｏ線が接続されることで、Ｉ／Ｏデータバッファ１０９とメモリセル間でデータの授受が行われる。
【００３１】
以上は、一般的なＳＤＲＡＭであり、ここではこれ以上の詳しい説明は省略する。次に、本発明の第１実施例のＳＤＲＡＭにおけるセンスアンプの電源について説明する。
図５は、第１実施例のＳＤＲＡＭのレイアウトを示し、特にセンスアンプの電源に関係する要素を示している。図示のように、第１実施例のＳＤＲＡＭは４バンク構成としているが、これに限定されるものではない。右側から順にバンク０、バンク１、バンク２及びバンク３が配列されており、各バンクは中央で、上下２つの部分に分割されている。各バンク内は複数のブロックに分けられ、各ブロックでは複数のワード線と複数のビット線対が直交するように配置され、それらの交点に対応してメモリセルが配置されている。また、各ビット線対毎にセンスアンプが設けられている。例えば、６４ＭビットのＳＤＲＡＭの場合、４バンク構成で、各バンクは２５６ブロックを有し、各ブロックには６４ｋ個のメモリセルが配置されている。各ブロックには、２５６本のワード線と２５６本のビット線、すなわち１２８組のビット線対が設けられている。従って、各ブロックには１２８個のセンスアンプがあり、１バンクには３２ｋ個のセンスアンプが設けられている。図１のセンスアンプドライバ２４は、十数個のセンスアンプに対して１個設けられている。
【００３２】
各バンクの一方の側には、図１に示すようなバンク内のセンスアンプに供給する電圧を切り換える切り換え回路２６が設けられている。各切り換え回路２６には、第１電源供給線３３により第１の電圧ＶＨ１が供給され、第２電源供給線３４により第２の電圧ＶＨ２が供給される。第１の電圧ＶＨ１及び第２の電圧ＶＨ２は、図示していない第１及び第２電源で発生され、第１及び第２電源供給線３３、３４に供給される。当然のことながら、回路や配線も設けられているが、本発明には直接関係しないので、省略してある。
【００３３】
各バンク用の切り換え回路２６の中央部には、第１の電圧が参照電圧以上に上昇した時に引き下げる引き下げ回路３１−０〜３１−３が設けられている。更に、チップの中心部には参照電圧を発生する参照電圧発生回路３２が設けられており、中央部に設けた参照電圧供給線３５により引き下げ回路３１−０〜３１−３に供給される。チップの中央部には、更に第１電源供給線３３が設けられている。なお、図５では、バンク１とバンク２の第１電源供給線３３及び第２電源供給線３４を別々に供給しているが、バンク１とバンク２で共用し、切り換え回路２６のみをバンク独自に使用することも可能である。
【００３４】
図６は、引き下げ回路３１−０〜３１−３の構成とそれに関係する部分を示す図である。図示のように、各切り換え回路２６にはセンスアンプ（Ｓ／Ａ）ドライバ２４が接続され、更に各Ｓ／Ａドライバ２４には複数のセンスアンプ（Ｓ／Ａ）１２が接続されている。なお、ここでは各切り換え回路２６に接続されているＳ／Ａドライバ２４は１個のみを示しているが、実際には多数のＳ／Ａドライバ２４が接続されている。引き下げ回路３１−０〜３１−３と切り換え回路２６には第１電源供給線３３により第１の電圧ＶＨ１が供給される。
【００３５】
図示のように、各引き下げ回路３１−０〜３１−３は、検出器３５と、検出器活性化回路３６と、引き下げトランジスタ回路３７を有する。図４の制御信号発生回路１０４に設けられたバンク別タイミング生成回路４１から、各引き下げ回路３１−０〜３１−３に、オーバードライブ信号ｏｄｓ−０〜ｏｄｓ−３と、センスアンプ活性化信号ｔｗｌ−０〜ｔｗｌ−３が供給される。この２つの信号とも、対応するバンクが活性化される時にアクティブになる。また、参照電圧生成回路３２からは、各引き下げ回路３１−０〜３１−３に、参照電圧Ｖｒｅｆが供給される。
【００３６】
図７は、各引き下げ回路３１−０〜３１−３の具体的な回路構成を示す回路図である。検出器３５は、検出器活性化回路３６の出力する検出器活性化信号ｅｎが「Ｈ」の期間活性化され、第１の電圧ＶＨ１を参照電圧Ｖｒｅｆと比較し、ＶＨ１が高い時に検出信号ｄｔｄを「Ｈ」にする。図示のように、検出器３５はカレントミラー回路を有する。検出器活性化回路３６は、オーバードライブ信号ｏｄｓとセンスアンプ活性化信号ｔｗｌから検出器活性化信号ｅｎを発生する。なお、検出器活性化回路３６は、図示のように容量Ｃと抵抗Ｒによる信号遅延回路とバイパス回路の組が多数直列に接続されており、どの部分をバイパスさせるか選択することにより、後述する検出器活性化のタイマー信号ｔｍを「Ｈ」にする期間が設定できるようになっている。引き下げトランジスタ回路３７は、第１の電圧ＶＨ１が供給される第１電源供給線３３とグランドＶｓｓの間に接続された複数のＮチャンネルトランジスタを有する。オーバードライブ信号ｏｄｓの相補信号ｂｏｄｓと検出信号ｄｔｄが共に「Ｈ」の時にＮチャンネルトランジスタが導通し、第１電源供給線３３の電圧、すなわち第１の電圧ＶＨ１を引き下げる。なお、動作させるＮチャンネルトランジスタを変化させることにより、引き下げ能力が決定される。
【００３７】
図８は、参照電圧発生回路３２の回路構成を示す図である。図示のように、外部電源電圧ＶｃｃとＶｓｓの間にＮチャンネルトランジスタと抵抗とそのバイパス回路を直列に多数接続した回路であり、どの部分をバイパスさせるか選択することにより、所望の参照電圧Ｖｒｅｆが得られる。
図９は、第１実施例の引き下げ回路の動作を示すタイムチャートである。アクセスするバンク信号がアクティブになるのに応答して、オーバードライブ信号ｏｄｓが立ち上がる。これに応じて、切り換え回路２６がＳ／Ａ１２に第２の電圧ＶＨ２を供給するように切り換わる。ここでは、オーバードライブ信号ｏｄｓが立ち上がった後、バンク毎に決定される／ＲＡＳ系のタイミング信号でセンスアンプ活性化信号ｔｗｌが立ち上がり、これに応じて検出器活性化信号ｅｎも立ち上がり、検出器３５が活性化する。検出器の活性化タイミングは、オーバードライブが終了するまでの間であれば特に制限はないが、検出器による消費電流の低減のため、バンクが非活性化の時には活性化しないことが望ましい。なお、検出器３５はカレントミラー回路を使用しており、貫通電流が流れるので消費電流が大きく、このような制御が効果的である。
【００３８】
検出器３５が立ち上がる時には、第１の電圧ＶＨ１は通常の電圧であるが、検出可能状態に遷移するまでの間、検出信号ｄｔｄが一時的に立ち上がる。検出信号ｄｔｄは、ＶＨ１の方がＶｒｅｆより低ければｂで示したように立ち下がるが、ＶＨ１の方がＶｒｅｆより高い場合には図で点線でしめすように「Ｈ」の状態を維持する。検出信号ｄｔｄが「Ｈ」の状態でも、オーバードライブ信号ｏｄｓが「Ｈ」であるので、引き下げトランジスタ回路３７は動作せず、ＶＨ１の引き下げは行われない。オーバードライブ信号ｏｄｓが「一Ｌ」に変化するとオーバードライブが終了し、切り換え回路２６がＳ／Ａ１２に第１の電圧ＶＨ１を供給するように切り換わり、ビット線とＳ／Ａの電源、すなわち一方のビット線が第１電源が接続される。前述のように、オーバードライブが過剰に行われると、一方のビット線の電位はＶＨ１以上に上昇しており、第１電源供給線３３の電圧が上昇する。従来は、この後第１電源を使用しないためそのレベルは上昇したままであり、プリチャージ時にビット線ショートによりプリチャージレベルが上昇してしまう。しかし、本実施例では、そのような場合には、検出信号ｄｔｄが「Ｈ」になり、引き下げトランジスタ回路３７が導通して、ＶＨ１を引き下げ始める。ＶＨ１がＶｒｅｆより低ければ、検出信号ｄｔｄが「Ｌ」であり、引き下げは行われない。また、途中で検出信号ｄｔｄが「Ｌ」に変化した場合も引き下げを終了する。引き下げ動作は、プリチャージが行われる前に終了し、それに応じて検出器３５も動作を停止する。
【００３９】
ここで、オーバードライブが終了してからある一定期間が経過してもレベル上昇が検出されない時には、検出器の消費電流削減のために、検出器３５を非活性状態にすることが望ましい。図示していないオーバードライブの終了からカウントを開始するタイマーによりこの期間を計時する。図９のｔｍはこのためのタイマーの出力を示す。ｔｍが「Ｈ」の間に検出信号ｄｔｄが「Ｈ」にならない場合には、検出器活性化信号ｅｎを「Ｌ」にするような回路を付加する。
【００４０】
以上、第１実施例について説明したが、切り換え回路２６はチップの全域に分布しており、それに応じて第１電源供給線３３には電圧降下が発生する。そこで、あらかじめ電圧降下の分布を調べ、回路全体で第１の電圧ＶＨ１が平均的に所定のレベルまで引き下げられるように、引き下げ期間を延長することが望ましい。この延長は、例えば、参照電圧Ｖｒｅｆのレベルの設定を変更したり、検出信号ｄｔｄの延長することで行う。
【００４１】
また、第１実施例では、引き下げ動作が終了すると検出器３５も動作を停止したが、引き下げ動作が終了した後、回路全体の電圧に分布ができ、電源配線の時定数が経過して回路全体の電圧分布が小さくなるまで検出を続けた方がよい場合には、引き下げ動作が終了した後も検出器３５を活性化状態に維持することが望ましい。
【００４２】
更に、検出が始まって、オーバードライブが終了するまでの間に、第１の電源電圧が所定のレベルより高いと検出されてその時点からＶＨ１の引き下げを行う場合には、オーバードライブの後で引き下げの負荷が増加するので、引き下げトランジスタ回路の能力を前後で切り換えられるような回路にすることが考えられる。しかしながら、第１実施例のように、引き下げを開始するのをオーバードライブが終了した時点からに設定すれば、引き下げる負荷をビット線を含む状態に限って引き下げるようにトランジスタの能力を設計できるので、上記のような回路を設ける必要がなく、面積的には有利である。しかし、このためには、オーバードライブが終了したかの判定用の信号が必要であり、その回路を追加する面積的なトレードオフとなる。
【００４３】
また、第１実施例では、参照電圧ＶｒｅｆをＶＨ１のレベルと同じか少し高めに設定するが、引き下げる経路での電圧降下が大きく、引き下げ期間の延長時間が長くなる場合には、ＶｒｅｆをＶＨ１より低めに設定してもよい。この場合には、検出信号ｄｔｄがかならず「Ｈ」なり、一度引き下げを行ってＶＨ１がＶｒｅｆより低くなったことを検出してから引き下げを終了する。
【００４４】
以上の説明で、参照電圧を図８に示すような第１電源と同じ方式で、独自に生成することは、電源電圧が所定の電圧から製造プロセスのばらつきなどでずれた場合、Ｖｒｅｆも同じ方向にずれ、更にそこから電源電圧をヒューズ・トリミングなどで所定の電圧になるように調節する場合、Ｖｒｅｆも同じように調節され、相対的なずれを生じにくくなるため、好ましい。
【００４５】
図１０は、本発明の第２実施例のＳＤＲＡＭのレイアウトを示し、図５に示した第１実施例のレイアウトに対応する図である。図１０において、参照番号３５−０〜３５−３は、図６の検出器３５と検出器活性化回路３６を含む部分で、５１は引き下げトランジスタ回路３７の部分である。言い換えれば、第１実施例において、引き下げ回路３１から引き下げトランジスタ回路３７を分離し、多数の引き下げトランジスタ回路５１を切り換え回路２６の近くに設けたものである。他の部分は第１実施例と同じである。
【００４６】
図５に示したレイアウトで、各バンクにアクセスする場合には、各バンクのセンスアンプが活性化され、対応するバンクの引き下げ回路のみが活性化される。ＳＤＲＡＭの場合、全バンク同時リフレッシュ動作があり、この場合にはすべてのバンクのセンスアンプが活性化され、それに応じてすべての引き下げ回路が活性化される。すなわち、活性化されるセンスアンプの個数が大幅に変化する。全バンク同時リフレッシュ動作の場合には、１バンク動作時に比べて、第２電源供給線３４のチップ端での電圧降下が大きく、１バンク動作に対して設定されたオーバードライブ期間では不十分である可能性がある。第３実施例では、動作モードに応じて同時に動作するセンスアンプの個数を変化させる。
【００４７】
図１１は、第３実施例のセンスアンプ用電源切り換え制御回路の構成を示す図であり、他は第１実施例と同じである。切り換え信号発生回路７１は、例えば、図１に示した回路２７に相当し、図６のバンク別タイミング生成回路４１内に設けられる。その内部では、オーバードライブ信号の元になる信号ＯＤＳが生成されるが、それをモード信号に応じて延長した上で、オーバードライブ信号ｏｄｓ、ｏｄｓｂを生成する。オーバードライブ信号の元になる信号は、切り換え信号発生回路７１で従来と同様に生成される。
【００４８】
図１２は、延長回路６２の回路構成を示す図であり、リフレッシュ信号が「Ｈ」の場合には信号ＯＤＳを延長した上でオーバードライブ信号ｏｄｓ、ｏｄｓｂを生成、リフレッシュ信号が「Ｌ」の場合には従来と同様に信号ＯＤＳからそのままオーバードライブ信号ｏｄｓ、ｏｄｓｂを生成する。この場合も、遅延回路の遅延長を調整可能にし、延長する期間を選択できるようにする。
【００４９】
なお、オーバードライブ期間を延長すると、プリチャージレベルが上昇する可能性があるが、第３実施例では第１実施例と同様に引き下げ回路が設けられており、たとえオーバードライブ期間が長すぎてプリチャージレベルが上昇しても問題を生じない。一度に動作するＳ／Ａの個数が変化して、オーバードライブ終了時のビット線のオーバードライブし過ぎ量が変化する場合、そのパターンに応じて引き下げ回路の引き下げ量を調節したり、あるいは引き下げ回路を停止するように設定することにより、各動作パターンで最適な引き下げ量とすることができる。
【００５０】
【発明の効果】
上述したように、本発明によれば、オーバードライブ方式のセンスアンプにおいて、オーバードライブ期間を場所依存・温度依存・プロセスばらつきなどにより所定の期間より不足することを防止するため、マージンを持たせ長めの期間とした場合でも、「Ｈ」側に増幅されるビット線のレベルをプリチャージまでに所定の電圧に戻すことにより、プリチャージ時のビット線ショートによるプリチャージレベルの上昇を抑制できる。これにより、プリチャージレベルが上昇してしまう場合と比較して、次回にメモリセルの「Ｈ」側データを読み出した時のビット線間の電位差が大きくなり、読み出しマージンは増加し、読み出し速度は向上し、ひいてはリフレッシュサイクルタイムを延長することが可能になる。また、プリチャージレベル生成電源のサイズ並びにプリチャージレベル供給配線の幅を、レベル維持のための最小源の幅に押さえることができる。
【００５１】
別の見地からは、本発明を使用せず、オーバードライブ期間を場所依存・温度依存・プロセスばらつきなどによっても過剰にならないように設定して、不足分を第１電源より供給する方式と比較して、第１電源のサイズ及び供給配線の幅を小さく押さえることができ、面積縮小に有効である。
【図面の簡単な説明】
【図１】ＤＲＡＭにおけるセンスアンプとその周辺回路部の構成を示す図である。
【図２】センスアンプに供給される第１及び第２の電圧を発生する内部降圧回路の例を示す図である。
【図３】オーバードライブ過多によるプリチャージレベルの上昇を説明するタイムチャートである。
【図４】本発明の実施例のＳＤＲＡＭの全体構成を示す図である。
【図５】第１実施例のＳＤＲＡＭのレイアウトを示す図である。
【図６】第１実施例の引き下げ回路の構成を示す図である。
【図７】第１実施例の引き下げ回路の回路図である。
【図８】参照電圧生成回路の回路図である。
【図９】第１実施例にける引き下げ動作を示すタイムチャートである。
【図１０】本発明の第２実施例のＳＤＲＡＭのレイアウトを示す図である。
【図１１】本発明の第３実施例におけるセンスアンプ用電源切り換え制御回路の構成を示す図である。
【図１２】第３実施例におけるモード別延長回路の回路図である。
【符号の説明】
１１…プリチャージ回路
１２…センスアンプ
２４…センスアンプ駆動回路（ドライバ）
２５…プリチャージレベル生成回路
２６…切り換え回路
２７…センスアンプ用電源切り換え制御回路
３１−０〜３１−３…引き下げ回路
３２…参照電圧生成回路
３３…第１電圧供給線
３４…第２電圧供給線
３５…検出器
３６…検出器活性化回路
３７…引き下げトランジスタ回路

Claims

センスアンプと、
第１の電圧を第１電源供給線に供給する第１電源と、
前記第１の電圧より高い第２の電圧を第２電源供給線に供給する第２電源と、
前記センスアンプの電源線に、前記第１電源供給線又は前記第２電源供給線を接続する切り換え回路とを備える半導体装置において、
前記第１電源供給線の電圧が、前記第１の電圧と同じか高い参照電圧以上であるか検出する検出回路と、
前記検出回路からの検出信号に応答して、前記第１電源供給線の電圧を引き下げる引き下げ回路とを備え、
前記切り換え回路が前記第２電源供給線から前記第１電源供給線に接続を切り換えた後、一定期間経過しても前記第１電源供給線の電圧が前記参照電圧以上であることを検出しない場合には、前記検出回路は非活性化され、
前記第１電源供給線の電圧が前記参照電圧以下になったときに前記検出回路は非活性化され、前記引き下げ回路は前記引き下げを終了することを特徴とする半導体装置。
請求項１に記載の半導体装置であって、
前記検出回路は、参照電圧と前記第１電源供給線の電圧を入力とするカレントミラー回路を備える半導体装置。
請求項１に記載の半導体装置であって、
前記切り換え回路は、前記第１電源供給線及び前記第２電源供給線に沿って複数個設けられており、
前記検出回路と前記引下げ回路は、前記第１電源の近傍の前記第１電源供給線に接続される半導体装置。
請求項１に記載の半導体装置であって、
前記参照電圧を発生する参照電圧発生回路は、前記第１電源を構成する回路と同じプロセスで形成される回路である半導体装置。
請求項１から４のいずれか１項に記載の半導体装置であって、
前記引き下げは、前記切り換え回路が前記第２電源供給線から前記第１電源供給線に接続を切り換えた後に行われる半導体装置。