KR20030080667A - 반도체 메모리 소자의 비트라인 분리 제어신호 발생회로 - Google Patents

반도체 메모리 소자의 비트라인 분리 제어신호 발생회로 Download PDF

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Abstract

본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 분리 제어신호 발생회로에 관한 것이며, 불필요한 비트라인 분리 동작에 따른 tDPL 특성 열화를 방지하고, 불필요한 전류 소모를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다. 본 발명은 읽기 동작에 있어서는 동작에 있어서는 기존의 방식을 유지하면서 쓰기 동작시에는 비트라인 분리신호의 활성화 동작을 제거함으로써 tDPL 특성을 개선하고 불필요한 전류 소모를 줄일 수 있다.

Description

반도체 메모리 소자의 비트라인 분리 제어신호 발생회로{Bit line isolation control signal generator in semiconductor device}
본 발명은 반도체 메모리에 관한 것으로, 특히 반도체 메모리 소자의 비트라인 분리 제어신호 발생회로에 관한 것이다.
일반적으로, DRAM과 같은 반도체 메모리 소자는 비트라인과 감지증폭기를 선택적으로 분리하는 스킴을 사용하고 있다. 즉, 액티브 동작 수행시 전하 공유(charge sharing)를 한 후 비트라인 분리신호를 제어하는 방식으로 비트라인 감지증폭기와 비트라인 로딩을 분리함으로써 감지 속도를 향상시키며 tRCD(ras to cas delay) 특성을 개선하고 있다.
도 1은 일반적인 DRAM의 비트라인 감지증폭기 및 주변부의 회로도이다.
도 1에는 하나의 트랜지스터와 하나의 캐패시터로 구성된 단위셀(110)과, 비트라인의 전위를 감지 및 증폭하기 위한 비트라인 감지증폭기(100) 등이 도시되어 있다.
먼저, 읽기 동작을 살펴본다.
액티브 명령이 인가되면 일정 지연 후에 워드라인(WL)이 활성화되고 셀(110)에 저장되어 있는 데이터는 셀 전하량과 비트라인 로드(L)와의 전하 공유 동작에 의하여 비트라인 쌍(bit, bitb)을 비트라인 감지증폭기(100)가 감지할 수 있을 정도로 벌리게 되고, 이때 감지증폭기 인에이블 신호에 의해 활성화되는 비트라인 감지증폭기(100)의 풀업/풀다운 전압(rto/sb)에 의하여 sa/sab 노드가코어전압(Vcore) 레벨로 벌어지게 된다. sa/sab 노드가 코어전압(Vcore) 레벨로 벌어졌거나 또는 일정 정도 이상 벌어진 사왕에서 yi 펄스가 트랜지스터를 턴온시켜 sa/sab 노드의 데이터를 데이터 입/출력 버스(sio/siob)에 전달하게 된다.
이때, 상기와 같은 읽기 동작 과정 중에 전하 공유가 일어난 후 풀업/풀다운 전압(rto/sb)을 활성화시키는 과정에서 비트라인 분리신호(bis_up)를 로우 펄스로 만들어 비트라인 감지증폭기(100)가 비트라인 로드(L)를 보지 않게 하고, 그로 인하여 빠른 감지가 가능하여 상대적으로 yi 펄스를 빨리 띄워 비트라인 감지증폭기(100)의 데이터를 데이터 입/출력 버스(sio/siob)에 빠르게 전달시킴으로써 tRCD를 개선할 수 있었다.
다음으로, 쓰기 동작을 살펴본다.
쓰기 동작은 데이터 입/출력 버스(sio/siob)의 데이터를 단위셀(110)에 전달하는 것이다. 보편적으로 DRAM의 데이터 입/출력 버스(sio/siob)는 구동력이 커서 yi를 펄스 형태로 사용한다. 쓰는 데이터가 데이터 입/출력 버스(sio/siob)의 반대 데이터라도 이를 뒤집고 비트라인 로드(L)를 다 본후 메모리 셀(110)에 쓰기 동작을 수행하게 되는데, 이 경우에도 비트라인 분리신호(bis-up)가 읽기 동작시와 마찬가지로 로우 레벨로 펄싱하여 쓰기 동작을 막게 되면, 비트라인 분리신호(bis-up)의 펄스 폭 만큼 쓰기 데이터가 비트라인 감지증폭기(100)에 저장된 후 비트라인 분리신호(bis-up)가 다시 하이 레벨로 올라간 후부터 메모리 셀(110)에 쓰기 동작을 수행하게 되어, 그 펄스 폭 만큼 쓰기 시간의 지연이 발생할 수밖에 없게 된다.
미설명 도면 부호 blequ는 상부셀블럭 비트라인 이퀄라이즈 신호, bleqd는 하부셀블럭 비트라인 이퀄라이즈 신호, bl_pcg는 비트라인 프리차지 신호, vblp는 비트라인 프리차지 전압을 각각 나타낸 것이다.
도 2는 일반적인 비트라인 분리신호 생성 회로의 구성도로서, 상부셀블럭 비트라인 분리신호(bis_up)를 생성하기 위한 블럭(20)과, 하부셀블럭 비트라인 분리신호(bis_down)를 생성하기 위한 블럭(21)을 각각 예시하고 있다.
도 2를 참조하면, 우선 상부셀블럭 비트라인 분리신호(bis_up)를 생성하기 위한 블럭(20)은 상부셀블럭 선택신호(block_sel_up)와 비트라인 분리 제어신호(bis_ctrl)를 입력으로 하는 낸드게이트(NAND1)와, 인버터(INV1)를 통해 반전된 하위셀블럭 선택신호(block_sel_down)와 비트라인 분리 제어신호(bis_ctrl)를 입력으로 하는 낸드게이트(NAND2)와, 낸드게이트(NAND1)의 출력을 게이트 입력으로 하여 고전위전압(VPP)으로 출력단을 구동하는 PMOS 트랜지스터(M1)와, 낸드게이트(NAND2)의 출력을 게이트 입력으로 하여 접지전압(VSS)으로 출력단을 구동하는 NMOS 트랜지스터(M3)와, 프리차지 모드 비트라인 분리 제어신호(bis_pcg)를 게이트 입력으로 하여 전원전압(VDD)으로 출력단을 구동하기 위한 PMOS 트랜지스터(M2)로 구성된다.
프리차지 모드 비트라인 분리 제어신호(bis_pcg)는 프리차지 모드에서 비트라인 분리 신호(bis_up, bis_down)를 전원전압(VDD) 레벨로 제어하기 위한 신호로서, 각각 인버터(INV2, INV3)를 통해 반전된 상부셀블럭 선택신호(block_sel_up) 및 하위셀블럭 선택신호(block_sel_down)를 입력으로 하는 낸드게이트(NAND3)의 출력이다.
한편, 하부셀블럭 비트라인 분리신호(bis_down)를 생성하기 위한 블럭(21)은 전술한 상부셀블럭 비트라인 분리신호(bis_up)를 생성하기 위한 블럭(20)의 구성과 유사하며, 다만 상부셀블럭 선택신호(block_sel_up)와 하위셀블럭 선택신호(block_sel_down)의 입력단이 서로 반대인 점이 다르다.
상부셀블럭을 선택하기 위해서는 상부셀블럭 선택신호(block_sel_up)가 하이레벨이고, 하위셀블럭 선택신호(block_sel_down)는 로우 레벨이어야 하며, 하위셀블럭을 선택하고자 한다면 이와 반대이다. 이하에서는 상부셀블럭 선택을 중심으로 설명하기로 한다.
프리차지 모드에서 상부셀블럭 선택신호(block_sel_up)와 하위셀블럭 선택신호(block_sel_down)는 로우 레벨이므로 프리차지 모드 비트라인 분리 제어신호(bis_pcg)는 로우 레벨이 되어 비트라인 분리 신호(bis_up, bis_down)는 모두 VDD 레벨이다.
한편, 액티브 동작시 상위셀블럭을 선택하면 상위셀블럭 선택신호(block_sel_up)는 하이 레벨이고, 상위셀블럭 비트라인 선택신호(bis_up)는 VPP 레벨, 하위셀블럭 비트라인 선택신호(bis_down)는 VSS 레벨을 나타낸다. 동일 상황에서 비트라인 분리 제어신호(bis_ctrl)가 로우 펄스로 활성화되는 상황이라면 그 펄스 폭 만큼 상위셀블럭 비트라인 선택신호(bis_up)와 하위셀블럭 비트라인 선택신호(bis_down)는 모두 VSS 레벨을 가지게 되고, 다시 비트라인 분리 제어신호(bis_ctrl)가 하이 레벨로 올라가면 상위셀블럭 비트라인 선택신호(bis_up)는VPP 레벨, 하위셀블럭 비트라인 선택신호(bis_down)는 VSS 레벨을 가지게 된다.
도 3은 종래기술에 따른 비트라인 분리 제어신호(bis_ctrl) 생성 회로의 구성도이다.
도 3을 참조하면, 종래기술에 따른 비트라인 분리 제어신호(bis_ctrl) 생성 회로는, 감지증폭기 인에이블 신호(sense_en)를 입력으로 와는 인버터(INV5)와, 인버터(INV5)의 출력을 지연시키기 위한 펄스폭 결정부(30)와, 셀프 리프레시 신호(sref), 인버터(INV5)의 출력, 펄스폭 결정부(30)의 출력을 입력으로 하는 노아게이트(NOR1)와, 노아게이트(NOR1)의 출력을 입력으로 하는 인버터(INV9)로 구성된다. 펄스폭 결정부(30)는 세 개의 인버터(INV6, INV7, INV8)로 구성된다.
이처럼 종래에는 비트라인 분리 제어신호(bis_ctrl)가 읽기 동작과 쓰기 동작을 구분하는 기능이 없기 때문에 읽기 동작시 및 쓰기 동작시 모두 비트라인 분리 제어신호(bis_ctrl)가 활성화된다. 이 경우, 읽기 동작시에는 전술한 바와 같이 tRAS 특성을 개선하는 효과가 있으나, 쓰기 동작시에는 비트라인을 분리시키는 시간 만큼 데이터가 셀에 쓰여지는 시간이 지연되어 tDPL 특성을 나쁘게 할 뿐만아니라, 쓰기 동작은 tRAD 특성와 관계가 없는 동작 모드이고, 이러한 불필요한 동작을 위하여 고전위전압(VPP) 레벨을 사용하는 동작을 수행하므로 전류 소모 측면에서는 문제점이 있다.
본 발명은 상기와 같은 종래기술의 문제점을 해결하기 위하여 제안된 것으로, 불필요한 비트라인 분리 동작에 따른 tDPL 특성 열화를 방지하고, 불필요한 전류 소모를 줄일 수 있는 반도체 메모리 소자를 제공하는데 그 목적이 있다.
도 1은 일반적인 DRAM의 비트라인 감지증폭기 및 주변부의 회로도.
도 2는 일반적인 비트라인 분리신호 생성 회로의 구성도.
도 3은 종래기술에 따른 비트라인 분리 제어신호(bis_ctrl) 생성 회로의 구성도.
도 4는 본 발명의 일 실시예에 따른 비트라인 분리 제어신호 생성 회로의 구성도.
도 5는 상기 도 4에 따른 동작 파형도.
도 6은 상기 도 4의 회로를 적용한 DRAM의 시뮬레이션 결과를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
40 : 동작 모드 반영부
41 : 펄스 생성부
42 : 펄스폭 결정부
상기의 기술적 과제를 달성하기 위한 본 발명의 일 측면에 따르면, 읽기 동작시에는 비트라인 감지증폭기와 비트라인을 일시적으로 분리시키고, 쓰기 동작시에는 상기 비트라인 감지증폭기와 상기 비트라인을 분리시키지 않는 것을 특징으로 하는 반도체 메모리 소자가 제공된다.
또한, 본 발명의 다른 측면에 따르면, 액티브 신호와 쓰기 스탠바이 신호에 응답하여 쓰기 동작과 읽기 동작을 구분하기 위한 동작 모드 반영부와, 상기 동작 모드 반영부의 출력에 제어 받아 입력된 비트라인 감지증폭기 인에이블 신호를 사용하여 비트라인 분리 제어신호를 출력하기 위한 펄스 생성부를 구비하는 반도체 메모리 소자가 제공된다.
본 발명은 읽기 동작에 있어서는 동작에 있어서는 기존의 방식을 유지하면서 쓰기 동작시에는 비트라인 분리신호의 활성화 동작을 제거함으로써 tDPL 특성을 개선하고 불필요한 전류 소모를 줄일 수 있다.
이하, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자가 본 발명을 보다 용이하게 실시할 수 있도록 하기 위하여 본 발명의 바람직한 실시예를 소개하기로 한다.
도 4는 본 발명의 일 실시예에 따른 비트라인 분리 제어신호 생성 회로의 구성도이다.
도 4를 참조하면, 본 실시예에 따른 비트라인 분리 제어신호 생성 회로는, 동작 모드 반영부(40)와, 그에 제어 받아 펄스를 생성하는 펄스 생성부(41)로 구성된다.
동작 모드 반영부(40)는, 셀프 리프레시 신호(sref)와 오토 리프레시 신호(arref)를 입력으로 하는 노아게이트(VOR2)와, 액티브 신호(active)와 쓰기 스탠바이 신호(wt_stby)를 게이트 입력으로 하는 낸드게이트(NAND6)와, 노아게이트(VOR2)의 출력을 입력으로 하는 인버터(INV10)와, 낸드게이트(NAND6)의 츨력을 입력으로 하는 인버터(INV11)와, 두 인버터(INV10, INV11)의 출력을 입력으로 하는 노아게이트(NOR3)를 구비한다.
펄스 생성부(41)는, 노아게이트(NOR3)의 출력과 감지증폭기 인에이블 신호(sense_en)를 입력으로 하는 낸드게이트(NAND7)와, 낸드게이트(NAND7)의 출력을 일정 시간동안 지연시키기 위한 펄스폭 결정부(42)와, 낸드게이트(NAND7)의 출력과 펄스폭 결정부(42)의 출력을 입력으로 하는 노아게이트(NOR4)와, 노아게이트(NOR4)의 출력을 입력으로 하는 인버터(INV14)를 구비한다.
즉, 본 발명에서는 액티브 모드 중 읽기 동작과 쓰기 동작을 구분할 수 있는 동작 모드 반영부(40)를 비트라인 분리 제어신호 생성 회로에 추가하였다.
이하, 본 실시예에 따른 비트라인 분리 제어신호 생성 회로의 동작을 설명한다.
우선, 오토 리프레시 신호(aref) 또는 셀프 리프레시 신호(sref)가 하이 레벨인 상황, 즉 리프레시 동작시에는 노드 node0은 로우 레벨을 유지하여 비트라인 분리 제어신호는 활성화되지 않는다. 이는 ICC5와 ICC6 상황에서는 읽기 또는 쓰기 동작을 하지 않기 때문에 tRCD는 논의 대상이 되지 않는데, 비트라인 분리 제어신호로 인한 불필요한 비트라인 분리 동작을 방지함으로써 불필요한 전류 소모를 줄인 것이다.
도 5의 (A)는 셀프 리프레시 모드에서의 동작 파형도이며, (B)는 오토 리프레시 모드에서의 동작 파형도로서, 리프레시 구간에서 비트라인 분리 제어신호(bis_ctrl)가 하이 레벨로 비활성화 된 상태를 유지함을 확인할 수 있다.
다시 도 4를 참조하면, 읽기 동작시에 쓰기 스탠바이 신호(wt_stby)가 로우 레벨인 상태이므로, 노드 node0은 하이 레벨로 설정되고, 이후 감지증폭기 인에이블(sense_en)가 하이 레벨로 들어 오면 비트라인 분리 제어신호(bis_ctrl)는 하이 레벨로 있다가 펄스폭 결정부(41)의 지연시간 만큼 로우 펄스를 발생시킨다.
쓰기 동작시에는 쓰기 스탠바이 신호(wt_stby)가 하이 레벨인 상태이므로, 노드 node0은 로우 레벨로 설정되고, 이후 감지증폭기 인에이블(sense_en)가 하이 레벨로 들어 오면 비트라인 분리 제어신호(bis_ctrl)는 펄싱하지 않게 된다.
도 5의 (C)는 읽기 동작 및 쓰기 동작시의 동작 파형도로서, 쓰기 동작시에는 비트라인 분리 제어신호(bis_ctrl)가 하이 레벨을 계속 유지하게 됨을 나타내고 있다.
도 6은 상기 도 4의 회로를 적용한 DRAM의 시뮬레이션 결과를 도시한 것으로, 본 발명에 따른 쓰기 동작시와 읽기 동작시의 차이점을 쉽게 확인할 수 있다.
이상에서 살펴본 바와 같이 본 발명을 적용하면, 읽기 동작 시의 감지 속도 향상에 따른 tRCD 개선 효과를 유지하면서, 쓰기 동작시에 발생하는 쓰기 시간의 지연으로 인한 tDPL 특성의 손해 요인을 제거하였으며, 셀프 리프레시 모드에서 뿐만아니라 오토 레프레시 모드에서도 비트라인이 분리되는 것을 방지함으로서 불필요한 전류 소모를 줄일 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 읽기 동작시의 tRCD 개선 효과를 유지하면서, 쓰기 동작시의 tDPL 특성 저하를 개선하는 효과가 있으며, 쓰기 동작 및 오토 레프레시 모드에서의 불필요한 전류 소모를 줄일 수 있는 효과가 있다.

Claims (5)

  1. 읽기 동작시에는 비트라인 감지증폭기와 비트라인을 일시적으로 분리시키고, 쓰기 동작시에는 상기 비트라인 감지증폭기와 상기 비트라인을 분리시키지 않는 것을 특징으로 하는 반도체 메모리 소자.
  2. 액티브 신호와 쓰기 스탠바이 신호에 응답하여 쓰기 동작과 읽기 동작을 구분하기 위한 동작 모드 반영부와,
    상기 동작 모드 반영부의 출력에 제어 받아 입력된 비트라인 감지증폭기 인에이블 신호를 사용하여 비트라인 분리 제어신호를 출력하기 위한 펄스 생성부를 구비하는 반도체 메모리 소자.
  3. 제2항에 있어서,
    상기 동작 모드 반영부는,
    상기 액티브 신호와 쓰기 스탠바이 신호를 논리곱하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  4. 제3항에 있어서,
    상기 동작 모드 반영부는,
    셀프 리프레시 신호와 오토 리프레시 신호를 논리합하기 위한 수단과,
    상기 논리곱하기 위한 수단과 상기 논리합하기 위한 수단의 출력을 부정논리합하기 위한 수단을 더 구비하는 것을 특징으로 하는 반도체 메모리 소자.
  5. 제4항에 있어서,
    상기 펄스 생성부는,
    상기 부정논리합하기 위한 수단의 출력과 상기 비트라인 감지증폭기 인에이블 신호를 부정논리곱하기 위한 수단;
    상기 부정논리곱하기 위한 수단의 출력을 일정시간 지연시키기 위한 펄스폭 결정 수단; 및
    상기 부정논리곱하기 위한 수단의 출력과 상기 펄스폭 결정 수단의 출력을 논리합하기 위한 수단을 구비하는 것을 특징으로 하는 반도체 메모리 소자.
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