JPH11273354A - アドレス転移検出回路 - Google Patents
アドレス転移検出回路Info
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- JPH11273354A JPH11273354A JP10323135A JP32313598A JPH11273354A JP H11273354 A JPH11273354 A JP H11273354A JP 10323135 A JP10323135 A JP 10323135A JP 32313598 A JP32313598 A JP 32313598A JP H11273354 A JPH11273354 A JP H11273354A
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- signal
- output signal
- transmission gate
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Abstract
(57)【要約】
【課題】 入力されるアドレスのパルス幅が正常の場合
より短い場合にも、十分なパルス幅を持ったアドレス転
移検出信号を発生させる。 【解決手段】 第１遅延手段（INV11,INV12,INV13,TG1
1,TG12,INV14 ）は、入力されるアドレスビットAIN が
低→高レベルに転移する際に、高レベル信号の出力を遅
延させ、高→低レベルに転移する際に、遅延無しに低レ
ベル信号を出力する。第２遅延手段（INV15,INV16,INV1
7,TG13,TG14 ）は、入力されるアドレスビットAIN が低
→高レベルに転移する際に、遅延無しに高レベル信号を
出力し、高→低レベルに転移する際に、低レベル信号の
出力を遅延させる。アンドゲート（NAND11,INV18）は、
第１及び第２遅延手段の出力信号を入力して、アドレス
転移検出信号ATD を生成する。フィードバック制御手段
（遅延部D ）は、アドレス転移検出信号ATD を入力し
て、所定の時間遅らせた後に出力し、高レベルであれば
第１遅延手段の遅延作用を解除し、低レベルであれば第
２遅延手段の遅延作用を解除する。
より短い場合にも、十分なパルス幅を持ったアドレス転
移検出信号を発生させる。 【解決手段】 第１遅延手段（INV11,INV12,INV13,TG1
1,TG12,INV14 ）は、入力されるアドレスビットAIN が
低→高レベルに転移する際に、高レベル信号の出力を遅
延させ、高→低レベルに転移する際に、遅延無しに低レ
ベル信号を出力する。第２遅延手段（INV15,INV16,INV1
7,TG13,TG14 ）は、入力されるアドレスビットAIN が低
→高レベルに転移する際に、遅延無しに高レベル信号を
出力し、高→低レベルに転移する際に、低レベル信号の
出力を遅延させる。アンドゲート（NAND11,INV18）は、
第１及び第２遅延手段の出力信号を入力して、アドレス
転移検出信号ATD を生成する。フィードバック制御手段
（遅延部D ）は、アドレス転移検出信号ATD を入力し
て、所定の時間遅らせた後に出力し、高レベルであれば
第１遅延手段の遅延作用を解除し、低レベルであれば第
２遅延手段の遅延作用を解除する。
Description
【０００１】
【発明の属する技術分野】本発明は、アドレス転移検出
回路に関するもので、特に、入力されるアドレスビット
のロジック転移を検出し、所定のパルス幅のアドレス転
移検出信号を発生させるアドレス転移検出回路に関す
る。
回路に関するもので、特に、入力されるアドレスビット
のロジック転移を検出し、所定のパルス幅のアドレス転
移検出信号を発生させるアドレス転移検出回路に関す
る。
【０００２】
【従来の技術】アドレス転移検出回路（ATD; Address T
ransition Detector）は、半導体メモリーに入力される
アドレスロジック転移が発生するとこれを検出し、所定
のパルス幅をもったアドレス転移検出信号（Address Tr
ansition Detection Signal ）を発生させるための回路
である。このアドレス転移検出信号がもった所定のパル
ス幅は、メモリーセルからデータをアクセスするに必要
な所定の動作サイクルを確保するためのものである。
ransition Detector）は、半導体メモリーに入力される
アドレスロジック転移が発生するとこれを検出し、所定
のパルス幅をもったアドレス転移検出信号（Address Tr
ansition Detection Signal ）を発生させるための回路
である。このアドレス転移検出信号がもった所定のパル
ス幅は、メモリーセルからデータをアクセスするに必要
な所定の動作サイクルを確保するためのものである。
【０００３】一例を挙げると、半導体メモリーのなかで
ダイナミックラム（DRAM）でのアドレス転移検出信号は
カラムアドレス経路で発生させるようにするのが一般的
である。スタチック・カラム・モードにおいては、カラ
ムアドレスの入力によってビットラインに載っているデ
ータが順次的に出力する。この場合、アドレス入力に動
機され、データの転送及び関連回路の活性化を制御する
信号（／ＣＡＳのような）が必要である。しかし、スタ
チック・カラム・モードにおいては、２番目のビット以
後から／ＣＡＳ信号が入力されないため、その代わりに
アドレス転移検出信号を発生させてデータアクセスに必
要な色々な制御信号を作り出す。特に、カラムアドレス
が入力されると（すなわち、カラムアドレスに転移が発
生すると）、これを検出してアドレス転移検出信号を作
り出し、このアドレス転移検出信号が活性化している間
に、データベースラインを予め一定のレベル（大概の場
合、２／ＶＣＣ）にフリーチャージしておくことによっ
て、データの転送速度を向上させることはもちろん、電
力消費をも減らすことができる。
ダイナミックラム（DRAM）でのアドレス転移検出信号は
カラムアドレス経路で発生させるようにするのが一般的
である。スタチック・カラム・モードにおいては、カラ
ムアドレスの入力によってビットラインに載っているデ
ータが順次的に出力する。この場合、アドレス入力に動
機され、データの転送及び関連回路の活性化を制御する
信号（／ＣＡＳのような）が必要である。しかし、スタ
チック・カラム・モードにおいては、２番目のビット以
後から／ＣＡＳ信号が入力されないため、その代わりに
アドレス転移検出信号を発生させてデータアクセスに必
要な色々な制御信号を作り出す。特に、カラムアドレス
が入力されると（すなわち、カラムアドレスに転移が発
生すると）、これを検出してアドレス転移検出信号を作
り出し、このアドレス転移検出信号が活性化している間
に、データベースラインを予め一定のレベル（大概の場
合、２／ＶＣＣ）にフリーチャージしておくことによっ
て、データの転送速度を向上させることはもちろん、電
力消費をも減らすことができる。
【０００４】図６は従来のアドレス転移検出回路を示し
た回路図である。図６のアドレス転移検出回路に入力さ
れるアドレスビット（AIN ）が低レベルから高レベルに
転移されると、インバーター（INV1）の出力信号である
ノード（N5）の信号は低レベルであり、インバーター
（INV2）の出力信号であるノード（N2）の信号は高レベ
ルである。このような２つのノード（N2）（N5）の信号
によってトランスミッションゲート（TG1 ）がターンオ
ンされ、もう１つのトランスミッションゲート（TG2 ）
がターンオフされる。
た回路図である。図６のアドレス転移検出回路に入力さ
れるアドレスビット（AIN ）が低レベルから高レベルに
転移されると、インバーター（INV1）の出力信号である
ノード（N5）の信号は低レベルであり、インバーター
（INV2）の出力信号であるノード（N2）の信号は高レベ
ルである。このような２つのノード（N2）（N5）の信号
によってトランスミッションゲート（TG1 ）がターンオ
ンされ、もう１つのトランスミッションゲート（TG2 ）
がターンオフされる。
【０００５】ノード（N2）の高レベル信号は、直接経路
と遅延経路（インバーターINV3,INV4 とキャパシターC
1,C2 からなる）の２つの経路を通してナンドゲート（N
AND1）に入力される。従って、ナンドゲート（NAND1 ）
の出力信号は、上述の遅延経路による遅延時間くらいの
高レベル区間（パルス幅）をもったパルス信号となり、
このパルス信号がターンオンされているトランスミッシ
ョンゲート（TG1 ）を通してアドレス転移検出信号（AT
D ）として出力される。
と遅延経路（インバーターINV3,INV4 とキャパシターC
1,C2 からなる）の２つの経路を通してナンドゲート（N
AND1）に入力される。従って、ナンドゲート（NAND1 ）
の出力信号は、上述の遅延経路による遅延時間くらいの
高レベル区間（パルス幅）をもったパルス信号となり、
このパルス信号がターンオンされているトランスミッシ
ョンゲート（TG1 ）を通してアドレス転移検出信号（AT
D ）として出力される。
【０００６】アドレスビット（AIN ）が高レベルから低
レベルに転移されると、ノード（N5）の信号は高レベル
であり、ノード（N2）の信号は低レベルである。従っ
て、トランスミッションゲート（TG1 ）がターンオフさ
れ、もう１つのトランスミッションゲート（TG2 ）がタ
ーンオンされる。ノード（N5）の高レベル信号は、直接
経路と遅延経路（インバーターINV5,INV6 とキャパシタ
ーC3,C4 からなる）の２つの経路を通してナンドゲート
（NAND2）に入力される。従って、ナンドゲート（NAND2
）の出力信号は、上述の遅延経路による遅延時間くら
いの高レベル区間（パルス幅）をもったパルス信号とな
り、このパルス信号がターンオンされているトランスミ
ッションゲート（TG2 ）を通してアドレス転移検出信号
（ATD ）として出力される。
レベルに転移されると、ノード（N5）の信号は高レベル
であり、ノード（N2）の信号は低レベルである。従っ
て、トランスミッションゲート（TG1 ）がターンオフさ
れ、もう１つのトランスミッションゲート（TG2 ）がタ
ーンオンされる。ノード（N5）の高レベル信号は、直接
経路と遅延経路（インバーターINV5,INV6 とキャパシタ
ーC3,C4 からなる）の２つの経路を通してナンドゲート
（NAND2）に入力される。従って、ナンドゲート（NAND2
）の出力信号は、上述の遅延経路による遅延時間くら
いの高レベル区間（パルス幅）をもったパルス信号とな
り、このパルス信号がターンオンされているトランスミ
ッションゲート（TG2 ）を通してアドレス転移検出信号
（ATD ）として出力される。
【０００７】このような、従来のアドレス転移検出回路
に正常なアドレスビットより小さいパルス幅のポジティ
ブショートパルス（positive short pulse）が入力され
ると、ノード（N5）の信号はネガティブショートパルス
（negative short pulse）となり、直接経路と遅延経路
（INV5,C3,INV6,C4 ）を通してナンドゲート（NAND1）
に入力される。
に正常なアドレスビットより小さいパルス幅のポジティ
ブショートパルス（positive short pulse）が入力され
ると、ノード（N5）の信号はネガティブショートパルス
（negative short pulse）となり、直接経路と遅延経路
（INV5,C3,INV6,C4 ）を通してナンドゲート（NAND1）
に入力される。
【０００８】しかし、このようなショートパルスがトラ
ンスミッションゲート（TG1 ）（TG2 ）をターンオン、
またはターンオフさせる時間が短すぎて、ナンドゲート
（NAND1 ）（NAND2 ）の出力信号をアドレス転移検出信
号（ATD ）として出力することができる時間を充分確保
することができない。また、ショートパルスのパルス幅
が遅延経路（インバーターとキャパシターからなる）が
もった遅延時間より短いと、ナンドゲート（NAND1 ）
（NAND2 ）の出力信号の論理値は信頼することができな
い。
ンスミッションゲート（TG1 ）（TG2 ）をターンオン、
またはターンオフさせる時間が短すぎて、ナンドゲート
（NAND1 ）（NAND2 ）の出力信号をアドレス転移検出信
号（ATD ）として出力することができる時間を充分確保
することができない。また、ショートパルスのパルス幅
が遅延経路（インバーターとキャパシターからなる）が
もった遅延時間より短いと、ナンドゲート（NAND1 ）
（NAND2 ）の出力信号の論理値は信頼することができな
い。
【０００９】
【発明が解決しようとする課題】従って、本発明は、正
常的な入力アドレスビットのパルスよりはるかに小さい
ショートパルスが入力されても、正常的なパルス幅のア
ドレス転移検出信号を発生させることができるアドレス
転移検出回路を提供することを目的とする。
常的な入力アドレスビットのパルスよりはるかに小さい
ショートパルスが入力されても、正常的なパルス幅のア
ドレス転移検出信号を発生させることができるアドレス
転移検出回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に、本発明によるアドレス転移検出回路は、アドレスビ
ットが入力され、前記アドレスビットが低レベルから高
レベルに転移する場合に活性化し、前記高レベルのアド
レスビットの出力を遅らせ、前記アドレスビットが高レ
ベルから低レベルに転移するとき非活性化し、時間の遅
延無しに前記低レベルのアドレスビットを出力し、その
出力動作が所定の制御信号によって断続される第１遅延
手段と；前記アドレスビットが入力され、前記アドレス
ビットが低レベルから高レベルに転移する場合に非活性
化し、時間の遅延無しに前記高レベルのアドレスビット
を出力し、前記アドレスビットが高レベルから低レベル
に転移するとき活性化し、前記低レベルのアドレスビッ
トの出力を遅らせ、その出力動作が所定の制御信号によ
って断続される第２遅延手段と；前記第１遅延手段で出
力する前記アドレスビットと前記第２遅延手段で出力す
る前記アドレスビットとが入力され、アドレス転移検出
信号を出力するアンドゲートと；前記アドレス転移検出
信号が入力され、前記アドレス転移検出信号が高レベル
であれば、これを所定の時間遅らせた後に出力して前記
第１遅延手段の遅延作用を解除し、前記アドレス転移検
出信号が低レベルであれば、これを所定の時間遅らせた
後に出力して前記第２遅延手段の遅延作用を解除するフ
ィードバック制御手段と；を含んで構成される。
に、本発明によるアドレス転移検出回路は、アドレスビ
ットが入力され、前記アドレスビットが低レベルから高
レベルに転移する場合に活性化し、前記高レベルのアド
レスビットの出力を遅らせ、前記アドレスビットが高レ
ベルから低レベルに転移するとき非活性化し、時間の遅
延無しに前記低レベルのアドレスビットを出力し、その
出力動作が所定の制御信号によって断続される第１遅延
手段と；前記アドレスビットが入力され、前記アドレス
ビットが低レベルから高レベルに転移する場合に非活性
化し、時間の遅延無しに前記高レベルのアドレスビット
を出力し、前記アドレスビットが高レベルから低レベル
に転移するとき活性化し、前記低レベルのアドレスビッ
トの出力を遅らせ、その出力動作が所定の制御信号によ
って断続される第２遅延手段と；前記第１遅延手段で出
力する前記アドレスビットと前記第２遅延手段で出力す
る前記アドレスビットとが入力され、アドレス転移検出
信号を出力するアンドゲートと；前記アドレス転移検出
信号が入力され、前記アドレス転移検出信号が高レベル
であれば、これを所定の時間遅らせた後に出力して前記
第１遅延手段の遅延作用を解除し、前記アドレス転移検
出信号が低レベルであれば、これを所定の時間遅らせた
後に出力して前記第２遅延手段の遅延作用を解除するフ
ィードバック制御手段と；を含んで構成される。
【００１１】
【発明の実施の形態】本発明の実施の形態をアドレス転
移検出回路を示した回路図である図１及びその動作特性
を示した波形図である図２〜図５を参照して説明する。
図１の回路図で、インバーター（INV11 ）は、プルアッ
プトランジスタであるＰＭＯＳトランジスタ（Q11 ）と
プルダウントランジスタであるＮＭＯＳトランジスタ
（Q12 ）が直列連結で構成される。ＰＭＯＳトランジス
タ（Q11 ）のソースには電源電圧（VDD ）が供給され、
ゲートにはアドレスビット（AIN ）が入力される。駆動
能力がＰＭＯＳトランジスタ（Q11 ）より相対的に極め
て小さく形成されているＮＭＯＳトランジスタ（Q12 ）
のドレインは、ＰＭＯＳトランジスタ（Q11 ）のドレイ
ンと相互連結されて、出力端（N10 ）を形成し、ソース
は接地される。
移検出回路を示した回路図である図１及びその動作特性
を示した波形図である図２〜図５を参照して説明する。
図１の回路図で、インバーター（INV11 ）は、プルアッ
プトランジスタであるＰＭＯＳトランジスタ（Q11 ）と
プルダウントランジスタであるＮＭＯＳトランジスタ
（Q12 ）が直列連結で構成される。ＰＭＯＳトランジス
タ（Q11 ）のソースには電源電圧（VDD ）が供給され、
ゲートにはアドレスビット（AIN ）が入力される。駆動
能力がＰＭＯＳトランジスタ（Q11 ）より相対的に極め
て小さく形成されているＮＭＯＳトランジスタ（Q12 ）
のドレインは、ＰＭＯＳトランジスタ（Q11 ）のドレイ
ンと相互連結されて、出力端（N10 ）を形成し、ソース
は接地される。
【００１２】このＮＭＯＳトランジスタ（Q12 ）のゲー
トには、アドレスビット（AIN ）ではないチップイネー
ブル信号（CE）が入力される。チップイネーブル信号
（CE）は、チップ選択信号であり、この信号が活性化す
ることによって、本発明によるアドレス転移検出回路も
やはり活性化する。ＮＭＯＳトランジスタ（Q12 ）の駆
動能力は、ＰＭＯＳトランジスタ（Q11 ）より小さいた
め、入力されるアドレスビット（AIN ）の転移方向によ
って、出力端（N10 ）の電圧レベルの変化する速度が変
わることになる。
トには、アドレスビット（AIN ）ではないチップイネー
ブル信号（CE）が入力される。チップイネーブル信号
（CE）は、チップ選択信号であり、この信号が活性化す
ることによって、本発明によるアドレス転移検出回路も
やはり活性化する。ＮＭＯＳトランジスタ（Q12 ）の駆
動能力は、ＰＭＯＳトランジスタ（Q11 ）より小さいた
め、入力されるアドレスビット（AIN ）の転移方向によ
って、出力端（N10 ）の電圧レベルの変化する速度が変
わることになる。
【００１３】すなわち、ＮＭＯＳトランジスタ（Q12 ）
がチップイネーブル信号（CE）によってすでにターンオ
ンされている状態で、低レベルのアドレスビット（AIN
）が入力されると、ＰＭＯＳトランジスタ（Q11 ）が
ターンオンされ、正常な速度（早い速度）のプルアップ
動作が行われる。逆に、高レベルのアドレスビット（AI
N ）が入力されると、ＰＭＯＳトランジスタ（Q11 ）は
ターンオフされ、すでにターンオンされているＮＭＯＳ
トランジスタ（Q12 ）によってプルダウン動作が行われ
る。
がチップイネーブル信号（CE）によってすでにターンオ
ンされている状態で、低レベルのアドレスビット（AIN
）が入力されると、ＰＭＯＳトランジスタ（Q11 ）が
ターンオンされ、正常な速度（早い速度）のプルアップ
動作が行われる。逆に、高レベルのアドレスビット（AI
N ）が入力されると、ＰＭＯＳトランジスタ（Q11 ）は
ターンオフされ、すでにターンオンされているＮＭＯＳ
トランジスタ（Q12 ）によってプルダウン動作が行われ
る。
【００１４】このとき、ＮＭＯＳトランジスタ（Q12 ）
によるプルダウン動作の進行速度は、プルアップ動作の
進行速度より著しく遅い。その理由は、すでに触れたよ
うに、ＮＭＯＳトランジスタ（Q12 ）がＰＭＯＳトラン
ジスタ（Q11 ）より相対的に極めて小さい駆動能力を持
っているためである。インバーター（INV11 ）の出力信
号は、並列連結された、もう２つのインバーター（INV1
2 ）（INV13 ）によって反転される。このなかで、イン
バーター（INV13 ）は、インバーター（INV12 ）より相
対的に低いロジック臨界電圧（VLT; Logic Threshold V
oltage）を持つ。
によるプルダウン動作の進行速度は、プルアップ動作の
進行速度より著しく遅い。その理由は、すでに触れたよ
うに、ＮＭＯＳトランジスタ（Q12 ）がＰＭＯＳトラン
ジスタ（Q11 ）より相対的に極めて小さい駆動能力を持
っているためである。インバーター（INV11 ）の出力信
号は、並列連結された、もう２つのインバーター（INV1
2 ）（INV13 ）によって反転される。このなかで、イン
バーター（INV13 ）は、インバーター（INV12 ）より相
対的に低いロジック臨界電圧（VLT; Logic Threshold V
oltage）を持つ。
【００１５】従って、インバーター（INV11 ）の出力信
号が高レベルから低レベルに転移する（プルダウン）場
合には、２つのインバーター（INV12 ）（INV13 ）は多
少の時差を置いて高レベルの信号を出力する。その理由
は、インバーター（INV13 ）のロジック臨界電圧がイン
バーター（INV12 ）のロジック臨界電圧より相対的に低
く、プルダウン動作によって下降するインバーター（IN
V11 ）の出力電圧が、２つのインバーター（INV12 ）
（INV13 ）それぞれのロジック臨界電圧に到達する時間
が異なるためである。
号が高レベルから低レベルに転移する（プルダウン）場
合には、２つのインバーター（INV12 ）（INV13 ）は多
少の時差を置いて高レベルの信号を出力する。その理由
は、インバーター（INV13 ）のロジック臨界電圧がイン
バーター（INV12 ）のロジック臨界電圧より相対的に低
く、プルダウン動作によって下降するインバーター（IN
V11 ）の出力電圧が、２つのインバーター（INV12 ）
（INV13 ）それぞれのロジック臨界電圧に到達する時間
が異なるためである。
【００１６】また、インバーター（INV11 ）のプルダウ
ン動作がたいへん遅く進行するために、その時差もまた
比較的に大きい。従って、インバーター（INV12 ）にお
いてまず高レベルの信号が出力し、インバーター（INV1
3 ）ではこれより遅く高レベルの信号が出力する。逆
に、インバーター（INV11 ）の出力信号が低レベルから
高レベルに転移する（プルアップ）場合には、２つのイ
ンバーター（INV12 ）（INV13 ）ではほとんど同時に低
レベルの出力信号を発生させる。その理由は、インバー
ター（INV11）のプルアップ動作がたいへん早い速度で
進行するために、出力端（N10 ）の電圧が、２つのイン
バーター（INV12 ）（INV13 ）のロジック臨界電圧にほ
とんど同時に到達するためである。
ン動作がたいへん遅く進行するために、その時差もまた
比較的に大きい。従って、インバーター（INV12 ）にお
いてまず高レベルの信号が出力し、インバーター（INV1
3 ）ではこれより遅く高レベルの信号が出力する。逆
に、インバーター（INV11 ）の出力信号が低レベルから
高レベルに転移する（プルアップ）場合には、２つのイ
ンバーター（INV12 ）（INV13 ）ではほとんど同時に低
レベルの出力信号を発生させる。その理由は、インバー
ター（INV11）のプルアップ動作がたいへん早い速度で
進行するために、出力端（N10 ）の電圧が、２つのイン
バーター（INV12 ）（INV13 ）のロジック臨界電圧にほ
とんど同時に到達するためである。
【００１７】２つのインバーター（INV12 ）（INV13 ）
の出力信号は、それぞれトランスミッションゲート（TG
11）（TG12）によって断続される。２つのインバーター
（INV12 ）（INV13 ）の出力信号は、いずれもインバー
ター（INV14 ）に入力されるが、その入力経路がトラン
スミッションゲート（TG11）（TG12）によって断続され
るのである。この２つのトランスミッションゲート（TG
11）（TG12）は、相補の制御信号によって制御されるた
めに、オン・オフ動作もまた相補で行われる。
の出力信号は、それぞれトランスミッションゲート（TG
11）（TG12）によって断続される。２つのインバーター
（INV12 ）（INV13 ）の出力信号は、いずれもインバー
ター（INV14 ）に入力されるが、その入力経路がトラン
スミッションゲート（TG11）（TG12）によって断続され
るのである。この２つのトランスミッションゲート（TG
11）（TG12）は、相補の制御信号によって制御されるた
めに、オン・オフ動作もまた相補で行われる。
【００１８】以上により、第１遅延手段が構成される。
すなわち、第１インバーター（INV11 ）、第２インバー
ター（INV12 ）、第３インバーター（INV13 ）、第１ス
イッチング手段である第１及び第２トランスミッション
ゲート（TG11）（TG12）及び第４インバーター（INV14
）により、第１遅延手段が構成される。
すなわち、第１インバーター（INV11 ）、第２インバー
ター（INV12 ）、第３インバーター（INV13 ）、第１ス
イッチング手段である第１及び第２トランスミッション
ゲート（TG11）（TG12）及び第４インバーター（INV14
）により、第１遅延手段が構成される。
【００１９】インバーター（INV15 ）は、プルアップト
ランジスタであるＰＭＯＳトランジスタ（Q13 ）とプル
ダウントランジスタであるＮＭＯＳトランジスタ（Q14
）が直列連結で構成される。駆動能力がＮＭＯＳトラ
ンジスタ（Q14 ）より相対的に小さいＰＭＯＳトランジ
スタ（Q13 ）のソースには電源電圧（VDD ）が供給さ
れ、ゲートにはチップイネーブル信号（CE）の相補信号
であるチップイネーブルバー信号（CEB ）が入力され、
ドレインはＮＭＯＳトランジスタ（Q14 ）のドレインに
繋がって出力端（N20 ）を形成する。ＮＭＯＳトランジ
スタ（Q14 ）のソースは接地され、ゲートにはアドレス
ビット（AIN ）が入力される。
ランジスタであるＰＭＯＳトランジスタ（Q13 ）とプル
ダウントランジスタであるＮＭＯＳトランジスタ（Q14
）が直列連結で構成される。駆動能力がＮＭＯＳトラ
ンジスタ（Q14 ）より相対的に小さいＰＭＯＳトランジ
スタ（Q13 ）のソースには電源電圧（VDD ）が供給さ
れ、ゲートにはチップイネーブル信号（CE）の相補信号
であるチップイネーブルバー信号（CEB ）が入力され、
ドレインはＮＭＯＳトランジスタ（Q14 ）のドレインに
繋がって出力端（N20 ）を形成する。ＮＭＯＳトランジ
スタ（Q14 ）のソースは接地され、ゲートにはアドレス
ビット（AIN ）が入力される。
【００２０】ＰＭＯＳトランジスタ（Q13 ）の駆動能力
は、ＮＭＯＳトランジスタ（Q14 ）より小さいため、入
力されるアドレスビット（AIN ）の転移方向によって、
出力端（N20 ）の電圧レベルの変化する速度が変わるこ
とになる。すなわち、ＰＭＯＳトランジスタ（Q13 ）が
チップイネーブルバー信号（CEB）によってすでにター
ンオンされている状態で、高レベルのアドレスビット
（AIN ）が入力されると、ＮＭＯＳトランジスタ（Q14
）がターンオンされ、正常な速度（早い速度）のプル
ダウン動作が行われる。
は、ＮＭＯＳトランジスタ（Q14 ）より小さいため、入
力されるアドレスビット（AIN ）の転移方向によって、
出力端（N20 ）の電圧レベルの変化する速度が変わるこ
とになる。すなわち、ＰＭＯＳトランジスタ（Q13 ）が
チップイネーブルバー信号（CEB）によってすでにター
ンオンされている状態で、高レベルのアドレスビット
（AIN ）が入力されると、ＮＭＯＳトランジスタ（Q14
）がターンオンされ、正常な速度（早い速度）のプル
ダウン動作が行われる。
【００２１】逆に、低レベルのアドレスビット（AIN ）
が入力されると、ＮＭＯＳトランジスタ（Q14 ）はター
ンオフされ、すでにターンオンされているＰＭＯＳトラ
ンジスタ（Q13 ）によってプルアップ動作が行われる。
このとき、ＰＭＯＳトランジスタ（Q13 ）によるプルア
ップ動作の進行速度は、プルダウン動作の進行速度より
著しく遅い。その理由は、すでに触れたように、ＰＭＯ
Ｓトランジスタ（Q13 ）がＮＭＯＳトランジスタ（Q14
）より相対的に極めて小さい駆動能力を持っているた
めである。
が入力されると、ＮＭＯＳトランジスタ（Q14 ）はター
ンオフされ、すでにターンオンされているＰＭＯＳトラ
ンジスタ（Q13 ）によってプルアップ動作が行われる。
このとき、ＰＭＯＳトランジスタ（Q13 ）によるプルア
ップ動作の進行速度は、プルダウン動作の進行速度より
著しく遅い。その理由は、すでに触れたように、ＰＭＯ
Ｓトランジスタ（Q13 ）がＮＭＯＳトランジスタ（Q14
）より相対的に極めて小さい駆動能力を持っているた
めである。
【００２２】インバーター（INV15 ）の出力信号は、並
列連結された、もう２つのインバーター（INV16 ）（IN
V17 ）によって反転される。このなかで、インバーター
（INV17 ）は、インバーター（INV16 ）より相対的に高
いロジック臨界電圧（VLT ）を持つ。従って、インバー
ター（INV15 ）の出力信号が高レベルから低レベルに転
移する（プルダウン）場合には、２つのインバーター
（INV16 ）（INV17 ）ではほとんど同時に高レベルの出
力信号を発生させる。その理由は、インバーター（INV1
5 ）のプルダウン動作がたいへん早い速度で進行するた
めに、出力端（N20 ）の電圧が、２つのインバーター
（INV16 ）（INV17 ）のロジック臨界電圧にほとんど同
時に到達するためである。
列連結された、もう２つのインバーター（INV16 ）（IN
V17 ）によって反転される。このなかで、インバーター
（INV17 ）は、インバーター（INV16 ）より相対的に高
いロジック臨界電圧（VLT ）を持つ。従って、インバー
ター（INV15 ）の出力信号が高レベルから低レベルに転
移する（プルダウン）場合には、２つのインバーター
（INV16 ）（INV17 ）ではほとんど同時に高レベルの出
力信号を発生させる。その理由は、インバーター（INV1
5 ）のプルダウン動作がたいへん早い速度で進行するた
めに、出力端（N20 ）の電圧が、２つのインバーター
（INV16 ）（INV17 ）のロジック臨界電圧にほとんど同
時に到達するためである。
【００２３】逆に、インバーター（INV15 ）の出力信号
が低レベルから高レベルに転移する（プルアップ）場合
には、２つのインバーター（INV16 ）（INV17 ）は多少
の時差を置いて低レベルの信号を出力する。その理由
は、プルアップ動作によって上昇するインバーター（IN
V15 ）の出力電圧が２つのインバーター（INV16 ）（IN
V17 ）それぞれのロジック臨界電圧に到達する時間が異
なるためである。
が低レベルから高レベルに転移する（プルアップ）場合
には、２つのインバーター（INV16 ）（INV17 ）は多少
の時差を置いて低レベルの信号を出力する。その理由
は、プルアップ動作によって上昇するインバーター（IN
V15 ）の出力電圧が２つのインバーター（INV16 ）（IN
V17 ）それぞれのロジック臨界電圧に到達する時間が異
なるためである。
【００２４】また、インバーター（INV15 ）のプルアッ
プ動作がたいへん遅く進行するために、その時差もまた
比較的に大きい。従って、インバーター（INV16 ）にお
いてまず低レベルの信号が出力し、インバーター（INV1
7 ）ではこれより遅く低レベルの信号が出力する。２つ
のインバーター（INV16 ）（INV17 ）の出力信号は、そ
れぞれトランスミッションゲート（TG13）（TG14）によ
って断続される。この２つのトランスミッションゲート
（TG13）（TG14）は、相補の制御信号によって制御され
るために、オン・オフ動作もまた相補で行われる。
プ動作がたいへん遅く進行するために、その時差もまた
比較的に大きい。従って、インバーター（INV16 ）にお
いてまず低レベルの信号が出力し、インバーター（INV1
7 ）ではこれより遅く低レベルの信号が出力する。２つ
のインバーター（INV16 ）（INV17 ）の出力信号は、そ
れぞれトランスミッションゲート（TG13）（TG14）によ
って断続される。この２つのトランスミッションゲート
（TG13）（TG14）は、相補の制御信号によって制御され
るために、オン・オフ動作もまた相補で行われる。
【００２５】以上により、第２遅延手段が構成される。
すなわち、第５インバーター（INV15 ）、第６インバー
ター（INV16 ）、第７インバーター（INV17 ）、第２ス
イッチング手段である第３トランスミッションゲート
（TG13）及び第４トランスミッションゲート（TG14）に
より、第２遅延手段が構成される。
すなわち、第５インバーター（INV15 ）、第６インバー
ター（INV16 ）、第７インバーター（INV17 ）、第２ス
イッチング手段である第３トランスミッションゲート
（TG13）及び第４トランスミッションゲート（TG14）に
より、第２遅延手段が構成される。
【００２６】ナンドゲート（NAND11）には、インバータ
ー（INV14 ）の出力信号とトランスミッションゲート
（TG13）の出力信号（または、トランスミッションゲー
トTG14の出力信号）が入力される。このナンドゲート
（NAND11）の出力信号は、インバーター（INV18 ）によ
って反転され、アドレス転移検出信号（ATD ）として出
力される。結果的にナンドゲート（NAND11）とインバー
ター（INV18 ）が１つのアンドゲートを構成する。
ー（INV14 ）の出力信号とトランスミッションゲート
（TG13）の出力信号（または、トランスミッションゲー
トTG14の出力信号）が入力される。このナンドゲート
（NAND11）の出力信号は、インバーター（INV18 ）によ
って反転され、アドレス転移検出信号（ATD ）として出
力される。結果的にナンドゲート（NAND11）とインバー
ター（INV18 ）が１つのアンドゲートを構成する。
【００２７】遅延部（D ）は、アドレス転移検出信号
（ATD ）を入力として受け、これを所定の時間遅らせた
後に出力し、４つのトランスミッションゲート（TG11）
（TG12）（TG13）（TG14）のオン・オフ動作を制御する
フィードバック制御手段である。遅延部（D ）の出力信
号（すなわち、遅れたアドレス転移検出信号ATD ）は、
上述の４つのトランスミッションゲート（TG11）（TG1
2）（TG13）（TG14）の制御信号として直接伝達される
か、インバーター（INV19 ）によって反転され伝達され
る。
（ATD ）を入力として受け、これを所定の時間遅らせた
後に出力し、４つのトランスミッションゲート（TG11）
（TG12）（TG13）（TG14）のオン・オフ動作を制御する
フィードバック制御手段である。遅延部（D ）の出力信
号（すなわち、遅れたアドレス転移検出信号ATD ）は、
上述の４つのトランスミッションゲート（TG11）（TG1
2）（TG13）（TG14）の制御信号として直接伝達される
か、インバーター（INV19 ）によって反転され伝達され
る。
【００２８】遅延部（D ）の出力信号が高レベルであれ
ば、トランスミッションゲート（TG11）（TG13）がター
ンオンされ、逆に遅延部（D ）の出力信号が低レベルで
あれば、他のトランスミッションゲート（TG12）（TG1
4）がターンオンされる。図２と図３は、本発明による
アドレス転移検出回路に正常なパルス幅を持ったアドレ
スビットが入力されるときの動作特性を示したタイミン
グダイアグラムである。特に、図２はアドレスビットが
低レベルから高レベルに転移する際のタイミングダイア
グラムであり、図３はアドレスビットが低レベルから高
レベルに転移する際のタイミングダイアグラムである。
ば、トランスミッションゲート（TG11）（TG13）がター
ンオンされ、逆に遅延部（D ）の出力信号が低レベルで
あれば、他のトランスミッションゲート（TG12）（TG1
4）がターンオンされる。図２と図３は、本発明による
アドレス転移検出回路に正常なパルス幅を持ったアドレ
スビットが入力されるときの動作特性を示したタイミン
グダイアグラムである。特に、図２はアドレスビットが
低レベルから高レベルに転移する際のタイミングダイア
グラムであり、図３はアドレスビットが低レベルから高
レベルに転移する際のタイミングダイアグラムである。
【００２９】チップイネーブル信号（CE）が高レベルで
活性化している初期状態では、インバーター（INV11 ）
のＮＭＯＳトランジスタ（Q12 ）と、インバーター（IN
V15）のＰＭＯＳトランジスタ（Q13 ）は、共にターン
オンされている。この状態で、アドレスビット（AIN ）
が低レベルから高レベルに転移すると、インバーター
（INV11 ）のＰＭＯＳトランジスタ（Q11 ）はターンオ
フされ、インバーター（INV15 ）のＮＭＯＳトランジス
タ（Q14 ）はターンオンされる。
活性化している初期状態では、インバーター（INV11 ）
のＮＭＯＳトランジスタ（Q12 ）と、インバーター（IN
V15）のＰＭＯＳトランジスタ（Q13 ）は、共にターン
オンされている。この状態で、アドレスビット（AIN ）
が低レベルから高レベルに転移すると、インバーター
（INV11 ）のＰＭＯＳトランジスタ（Q11 ）はターンオ
フされ、インバーター（INV15 ）のＮＭＯＳトランジス
タ（Q14 ）はターンオンされる。
【００３０】まず、インバーター（INV11 ）において
は、ＰＭＯＳトランジスタ（Q14 ）がターンオフされる
につれて、すでにターンオンされているＮＭＯＳトラン
ジスタ（Q12 ）によるプルダウン動作が遅い速度で進行
する。それ故に、インバーター（INV12 ）では、直ちに
高レベルの信号を出力するが、もう１つのインバーター
（INV13 ）では、まだ高レベルの信号を出力しない。
は、ＰＭＯＳトランジスタ（Q14 ）がターンオフされる
につれて、すでにターンオンされているＮＭＯＳトラン
ジスタ（Q12 ）によるプルダウン動作が遅い速度で進行
する。それ故に、インバーター（INV12 ）では、直ちに
高レベルの信号を出力するが、もう１つのインバーター
（INV13 ）では、まだ高レベルの信号を出力しない。
【００３１】この際、アドレス転移検出信号（ATD ）は
低レベルの初期値を持つために、遅延部（D ）の出力信
号は低レベルである。従って、トランスミッションゲー
ト（TG11）はターンオフされており、他のトランスミッ
ションゲート（TG12）はターンオンされている。インバ
ーター（INV12 ）の高レベルの出力信号はまだトランス
ミッションゲート（TG11）を通らなかった状態であり、
インバーター（INV13）の出力信号はまだ低レベルであ
るために、インバータ（INV14 ）の出力信号もやはり初
期値の高レベルがそのまま維持される。このような一連
の動作による入出力信号の波形を図２の（１）〜（６）
に示した。
低レベルの初期値を持つために、遅延部（D ）の出力信
号は低レベルである。従って、トランスミッションゲー
ト（TG11）はターンオフされており、他のトランスミッ
ションゲート（TG12）はターンオンされている。インバ
ーター（INV12 ）の高レベルの出力信号はまだトランス
ミッションゲート（TG11）を通らなかった状態であり、
インバーター（INV13）の出力信号はまだ低レベルであ
るために、インバータ（INV14 ）の出力信号もやはり初
期値の高レベルがそのまま維持される。このような一連
の動作による入出力信号の波形を図２の（１）〜（６）
に示した。
【００３２】インバーター（INV15 ）においては、ＰＭ
ＯＳトランジスタ（Q13 ）がすでにターンオンされてい
るが、駆動能力が相対的により大きいＮＭＯＳトランジ
スタ（Q14 ）がターンオンされるに伴ってプルダウン動
作がたいへん早い速度で行われる。従って、２つのイン
バーター（INV16 ）（INV17 ）ではほとんど同時に高レ
ベルの出力信号が出力される。
ＯＳトランジスタ（Q13 ）がすでにターンオンされてい
るが、駆動能力が相対的により大きいＮＭＯＳトランジ
スタ（Q14 ）がターンオンされるに伴ってプルダウン動
作がたいへん早い速度で行われる。従って、２つのイン
バーター（INV16 ）（INV17 ）ではほとんど同時に高レ
ベルの出力信号が出力される。
【００３３】この際、トランスミッションゲート（TG1
4）がターンオンされているため、インバーター（INV17
）の高レベルの出力信号がナンドゲート（NAND11）に
入力される。ナンドゲート（NAND11）の２つの入力がい
ずれも高レベルであるため、その出力信号は低レベルと
なる。ナンドゲート（NAND11）の低レベルの出力信号
は、インバーター（INV18 ）によって高レベルに反転さ
れ出力するが、このインバーター（INV18 ）の高レベル
の出力信号がアドレス転移検出信号（ATD ）である。
4）がターンオンされているため、インバーター（INV17
）の高レベルの出力信号がナンドゲート（NAND11）に
入力される。ナンドゲート（NAND11）の２つの入力がい
ずれも高レベルであるため、その出力信号は低レベルと
なる。ナンドゲート（NAND11）の低レベルの出力信号
は、インバーター（INV18 ）によって高レベルに反転さ
れ出力するが、このインバーター（INV18 ）の高レベル
の出力信号がアドレス転移検出信号（ATD ）である。
【００３４】この高レベルのアドレス転移検出信号（AT
D ）が、遅延部（D ）によって所定の時間（tD）遅れた
後に出力されると、ターンオフされている２つのトラン
スミッションゲート（TG11）（TG13）がターンオンされ
る。インバーター（INV12 ）の出力信号が高レベルであ
るため、インバーター（INV14 ）においては低レベルの
信号を出力し、ナンドゲート（NAND11）の出力信号を高
レベルに変える。従って、インバーター（INV18 ）から
出力するアドレス転移検出信号（ATD ）は再び低レベル
に復帰する。このような一連の動作に伴う入出力信号の
波形を図２の（５）〜（12）に示した。
D ）が、遅延部（D ）によって所定の時間（tD）遅れた
後に出力されると、ターンオフされている２つのトラン
スミッションゲート（TG11）（TG13）がターンオンされ
る。インバーター（INV12 ）の出力信号が高レベルであ
るため、インバーター（INV14 ）においては低レベルの
信号を出力し、ナンドゲート（NAND11）の出力信号を高
レベルに変える。従って、インバーター（INV18 ）から
出力するアドレス転移検出信号（ATD ）は再び低レベル
に復帰する。このような一連の動作に伴う入出力信号の
波形を図２の（５）〜（12）に示した。
【００３５】これとは逆に、アドレスビット（AIN ）が
高レベルから低レベルに転移すると、インバーター（IN
V11 ）のＰＭＯＳトランジスタ（Q11 ）はターンオンさ
れ、インバーター（INV15 ）のＮＭＯＳトランジスタ
（Q14 ）はターンオフされる。インバーター（INV11 ）
においては、ＮＭＯＳトランジスタ（Q12 ）がすでにタ
ーンオンされているが、駆動能力が相対的により大きい
ＰＭＯＳトランジスタ（Q11 ）がターンオンされるにつ
れて、プルアップ動作が早い速度で行われる。このため
に、２つのインバーター（INV12 ）（INV13 ）ではほと
んど同時に低レベルの信号が出力される。
高レベルから低レベルに転移すると、インバーター（IN
V11 ）のＰＭＯＳトランジスタ（Q11 ）はターンオンさ
れ、インバーター（INV15 ）のＮＭＯＳトランジスタ
（Q14 ）はターンオフされる。インバーター（INV11 ）
においては、ＮＭＯＳトランジスタ（Q12 ）がすでにタ
ーンオンされているが、駆動能力が相対的により大きい
ＰＭＯＳトランジスタ（Q11 ）がターンオンされるにつ
れて、プルアップ動作が早い速度で行われる。このため
に、２つのインバーター（INV12 ）（INV13 ）ではほと
んど同時に低レベルの信号が出力される。
【００３６】この際、トランスミッションゲート（TG1
2）が低レベルのアドレス転移検出信号（ATD ）によっ
てターンオンされているため、インバーター（INV13 ）
の低レベルの出力信号がナンドゲート（NAND11）に入力
される。このような一連の動作に伴う入出力信号の波形
を図３の（１）〜（６）に示した。インバーター（INV1
5 ）においては、ＮＭＯＳトランジスタ（Q14 ）がター
ンオフされるにつれて、すでにターンオンされているＰ
ＭＯＳトランジスタ（Q13）によってプルアップ動作が
たいへん遅く進行する。このために、インバーター（IN
V16 ）では、直ちに低レベルの信号を出力するが、もう
１つのインバーター（INV17 ）では、まだ低レベルの信
号を出力しない。
2）が低レベルのアドレス転移検出信号（ATD ）によっ
てターンオンされているため、インバーター（INV13 ）
の低レベルの出力信号がナンドゲート（NAND11）に入力
される。このような一連の動作に伴う入出力信号の波形
を図３の（１）〜（６）に示した。インバーター（INV1
5 ）においては、ＮＭＯＳトランジスタ（Q14 ）がター
ンオフされるにつれて、すでにターンオンされているＰ
ＭＯＳトランジスタ（Q13）によってプルアップ動作が
たいへん遅く進行する。このために、インバーター（IN
V16 ）では、直ちに低レベルの信号を出力するが、もう
１つのインバーター（INV17 ）では、まだ低レベルの信
号を出力しない。
【００３７】この際、トランスミッションゲート（TG1
3）がターンオフされており、トランスミッションゲー
ト（TG14）はターンオンされている。しかし、インバー
ター（INV17 ）の出力信号がまだ高レベルであるため、
ナンドゲート（NAND11）のもう１つの入力信号もまた高
レベルである。ナンドゲート（NAND11）の２つの入力
が、いずれも高レベルであるため、インバーター（INV1
8 ）のアドレス転移検出信号（ATD ）もまた高レベルと
なる。この高レベルのアドレス転移検出信号（ATD ）が
遅延部（D ）によって所定の時間（tD）遅延された後に
出力されると、ターンオフされていた２つのトランスミ
ッションゲート（TG11）（TG13）がターンオンされる。
3）がターンオフされており、トランスミッションゲー
ト（TG14）はターンオンされている。しかし、インバー
ター（INV17 ）の出力信号がまだ高レベルであるため、
ナンドゲート（NAND11）のもう１つの入力信号もまた高
レベルである。ナンドゲート（NAND11）の２つの入力
が、いずれも高レベルであるため、インバーター（INV1
8 ）のアドレス転移検出信号（ATD ）もまた高レベルと
なる。この高レベルのアドレス転移検出信号（ATD ）が
遅延部（D ）によって所定の時間（tD）遅延された後に
出力されると、ターンオフされていた２つのトランスミ
ッションゲート（TG11）（TG13）がターンオンされる。
【００３８】インバーター（INV16 ）の出力信号が低レ
ベルであるためにトランスミッションゲート（TG13）が
ターンオンされると、ナンドゲート（NAND11）の出力信
号が高レベルに変わる。従って、インバーター（INV18
）において出力するアドレス転移検出信号（ATD ）は
再び低レベルに復帰する。このような一連の動作に伴う
信号の波形を図３の（７）〜（12）に示した。
ベルであるためにトランスミッションゲート（TG13）が
ターンオンされると、ナンドゲート（NAND11）の出力信
号が高レベルに変わる。従って、インバーター（INV18
）において出力するアドレス転移検出信号（ATD ）は
再び低レベルに復帰する。このような一連の動作に伴う
信号の波形を図３の（７）〜（12）に示した。
【００３９】以上の動作説明からわかるように、本発明
によるアドレス転移検出回路に入力されるアドレスビッ
ト（AIN ）が、高レベルまたは低レベルに転移すると、
遅延部（D ）に設定されている遅延時間（tD）くらいの
パルス幅をもったアドレス転移検出信号（ATD ）が発生
するのである。従って、本発明によるアドレス転移検出
回路は、十分なパルス幅を持てないショートパルス形態
のアドレスビットが入力されても、正常なパルス幅をも
ったアドレス転移検出信号を発生させる。
によるアドレス転移検出回路に入力されるアドレスビッ
ト（AIN ）が、高レベルまたは低レベルに転移すると、
遅延部（D ）に設定されている遅延時間（tD）くらいの
パルス幅をもったアドレス転移検出信号（ATD ）が発生
するのである。従って、本発明によるアドレス転移検出
回路は、十分なパルス幅を持てないショートパルス形態
のアドレスビットが入力されても、正常なパルス幅をも
ったアドレス転移検出信号を発生させる。
【００４０】図４と図５は、本発明によるアドレス転移
検出回路にショートパルス形態のアドレスビットが入力
されるときの動作特性を示したタイミングダイアグラム
である。特に、図４はポジティブショートパルスが入力
される際のタイミングダイアグラムであり、図５はネガ
ティブショートパルスが入力される際のタイミングダイ
アグラムである。
検出回路にショートパルス形態のアドレスビットが入力
されるときの動作特性を示したタイミングダイアグラム
である。特に、図４はポジティブショートパルスが入力
される際のタイミングダイアグラムであり、図５はネガ
ティブショートパルスが入力される際のタイミングダイ
アグラムである。
【００４１】チップイネーブル信号（CE）が高レベルで
活性化している初期状態では、インバーター（INV11 ）
において、ＮＭＯＳトランジスタ（Q12 ）とＰＭＯＳト
ランジスタ（Q11 ）がいずれもターンオンされている。
この状態で、ポジティブショートパルス形態のアドレス
ビット（AIN ）が入力され、ＰＭＯＳトランジスタ（Q1
1 ）が瞬間的にターンオフされても、ＮＭＯＳトランジ
スタ（Q12 ）の駆動能力が相対的にたいへん小さいため
に、出力端（N10 ）をプルダウンさせない。従って、イ
ンバーター（INV11 ）では高レベルの信号が出力し続
け、後段の２つのインバーター（INV12 ）（INV13 ）の
出力信号もまた低レベルの初期状態を維持し続ける。
活性化している初期状態では、インバーター（INV11 ）
において、ＮＭＯＳトランジスタ（Q12 ）とＰＭＯＳト
ランジスタ（Q11 ）がいずれもターンオンされている。
この状態で、ポジティブショートパルス形態のアドレス
ビット（AIN ）が入力され、ＰＭＯＳトランジスタ（Q1
1 ）が瞬間的にターンオフされても、ＮＭＯＳトランジ
スタ（Q12 ）の駆動能力が相対的にたいへん小さいため
に、出力端（N10 ）をプルダウンさせない。従って、イ
ンバーター（INV11 ）では高レベルの信号が出力し続
け、後段の２つのインバーター（INV12 ）（INV13 ）の
出力信号もまた低レベルの初期状態を維持し続ける。
【００４２】この際、トランスミッションゲート（TG1
3）がターンオンされているため、インバーター（INV13
）の低レベルの出力信号はインバーター（INV14 ）に
よって高レベルに反転され、ナンドゲート（NAND11）に
入力される。このような一連の動作に伴う信号の波形を
図４の（１）〜（６）に示した。インバーター（INV15
）においては、ＰＭＯＳトランジスタ（Q13 ）が低レ
ベルのチップイネーブルバー信号（CEB ）によってター
ンオンされており、ＮＭＯＳトランジスタ（Q14 ）は低
レベルのアドレスビット（AIN ）によってターンオフさ
れているために、高レベルの信号を出力している状態で
ある。
3）がターンオンされているため、インバーター（INV13
）の低レベルの出力信号はインバーター（INV14 ）に
よって高レベルに反転され、ナンドゲート（NAND11）に
入力される。このような一連の動作に伴う信号の波形を
図４の（１）〜（６）に示した。インバーター（INV15
）においては、ＰＭＯＳトランジスタ（Q13 ）が低レ
ベルのチップイネーブルバー信号（CEB ）によってター
ンオンされており、ＮＭＯＳトランジスタ（Q14 ）は低
レベルのアドレスビット（AIN ）によってターンオフさ
れているために、高レベルの信号を出力している状態で
ある。
【００４３】この状態で、ポジティブショートパルス形
態のアドレスビット（AIN ）が入力されると、ＮＭＯＳ
トランジスタ（Q14 ）が短い時間の間ターンオンされる
が、ＮＭＯＳトランジスタ（Q14 ）の駆動能力がＰＭＯ
Ｓトランジスタ（Q13 ）より相対的にたいへん大きいた
め、出力端（N20 ）が早い速度でプルダウンすることが
できる。従って、後段の２つのインバーター（INV16 ）
（INV17 ）の出力信号はほとんど同時に高レベルとな
る。
態のアドレスビット（AIN ）が入力されると、ＮＭＯＳ
トランジスタ（Q14 ）が短い時間の間ターンオンされる
が、ＮＭＯＳトランジスタ（Q14 ）の駆動能力がＰＭＯ
Ｓトランジスタ（Q13 ）より相対的にたいへん大きいた
め、出力端（N20 ）が早い速度でプルダウンすることが
できる。従って、後段の２つのインバーター（INV16 ）
（INV17 ）の出力信号はほとんど同時に高レベルとな
る。
【００４４】この際、トランスミッションゲート（TG1
4）がターンオンされているため、インバーター（INV17
）の高レベルの出力信号が直ちにナンドゲート（NAND1
1）に入力される。ナンドゲート（NAND11）の２つの入
力がいずれも高レベルであるため、その出力信号は低レ
ベルとなる。従って、ナンドゲート（NAND11）の出力信
号であるアドレス転移検出信号（ATD ）もまた高レベル
となる。
4）がターンオンされているため、インバーター（INV17
）の高レベルの出力信号が直ちにナンドゲート（NAND1
1）に入力される。ナンドゲート（NAND11）の２つの入
力がいずれも高レベルであるため、その出力信号は低レ
ベルとなる。従って、ナンドゲート（NAND11）の出力信
号であるアドレス転移検出信号（ATD ）もまた高レベル
となる。
【００４５】この高レベルのアドレス転移検出信号（AT
D ）が、遅延部（D ）によって所定の時間（tD）遅れた
後に出力されると、ターンオフされていた２つのトラン
スミッションゲート（TG11）（TG13）がターンオンされ
る。この間に、インバーター（INV15 ）のプルアップト
ランジスタであるＰＭＯＳトランジスタ（Q13 ）によっ
て出力端（N20 ）が高レベルでプルアップされるため
に、トランスミッションゲート（TG13）がターンオンさ
れる時点ではインバーター（INV16 ）の出力信号が低レ
ベルとなる。インバーター（INV16 ）の低レベルの出力
信号は、ターンオンされたトランスミッションゲート
（TG13）を通してナンドゲート（NAND11）に入力され、
ナンドゲート（NAND11）の出力信号を高レベルに変え
る。従って、インバーター（INV18 ）から出力するアド
レス転移検出信号（ATD ）は再び低レベルに復帰する。
このような一連の動作に伴う信号の波形を図４の（７）
〜（12）に示した。
D ）が、遅延部（D ）によって所定の時間（tD）遅れた
後に出力されると、ターンオフされていた２つのトラン
スミッションゲート（TG11）（TG13）がターンオンされ
る。この間に、インバーター（INV15 ）のプルアップト
ランジスタであるＰＭＯＳトランジスタ（Q13 ）によっ
て出力端（N20 ）が高レベルでプルアップされるため
に、トランスミッションゲート（TG13）がターンオンさ
れる時点ではインバーター（INV16 ）の出力信号が低レ
ベルとなる。インバーター（INV16 ）の低レベルの出力
信号は、ターンオンされたトランスミッションゲート
（TG13）を通してナンドゲート（NAND11）に入力され、
ナンドゲート（NAND11）の出力信号を高レベルに変え
る。従って、インバーター（INV18 ）から出力するアド
レス転移検出信号（ATD ）は再び低レベルに復帰する。
このような一連の動作に伴う信号の波形を図４の（７）
〜（12）に示した。
【００４６】これとは逆に、ネガティブショートパルス
形態のアドレスビット（AIN ）が入力されると、インバ
ーター（INV11 ）においては、ＰＭＯＳトランジスタ
（Q11）が比較的に短い時間の間ターンオンされる。こ
の際、インバーター（INV11 ）の出力端（N10 ）はター
ンオンされているＮＭＯＳトランジスタ（Q12 ）によっ
て低レベルにプルダウンされている。しかし、ＰＭＯＳ
トランジスタ（Q11 ）の駆動能力がＮＭＯＳトランジス
タ（Q12 ）より相対的にたいへん大きいため、出力端
（N10 ）をプルアップさせるに充分である。従って、２
つのインバーター（INV12 ）（INV13 ）ではほとんど同
時に低レベルの信号を出力する。このとき、トランスミ
ッションゲート（TG12）がターンオンされており、イン
バーター（INV13 ）の低レベルの出力信号がインバータ
ー（INV14 ）によって高レベルに反転された後、ナンド
ゲート（NAND11）に入力される。
形態のアドレスビット（AIN ）が入力されると、インバ
ーター（INV11 ）においては、ＰＭＯＳトランジスタ
（Q11）が比較的に短い時間の間ターンオンされる。こ
の際、インバーター（INV11 ）の出力端（N10 ）はター
ンオンされているＮＭＯＳトランジスタ（Q12 ）によっ
て低レベルにプルダウンされている。しかし、ＰＭＯＳ
トランジスタ（Q11 ）の駆動能力がＮＭＯＳトランジス
タ（Q12 ）より相対的にたいへん大きいため、出力端
（N10 ）をプルアップさせるに充分である。従って、２
つのインバーター（INV12 ）（INV13 ）ではほとんど同
時に低レベルの信号を出力する。このとき、トランスミ
ッションゲート（TG12）がターンオンされており、イン
バーター（INV13 ）の低レベルの出力信号がインバータ
ー（INV14 ）によって高レベルに反転された後、ナンド
ゲート（NAND11）に入力される。
【００４７】インバーター（INV15 ）においては、ＰＭ
ＯＳトランジスタ（Q13 ）とＮＭＯＳトランジスタ（Q1
4 ）が共にターンオンされている状態であるが、ＮＭＯ
Ｓトランジスタ（Q14 ）の駆動能力が相対的にたいへん
大きいために出力端（N20 ）は低レベルでプルダウンさ
れている。この状態で、ネガティブショートパルス形態
のアドレスビット（AIN ）が入力されると、ＮＭＯＳト
ランジスタ（Q14 ）が瞬間的にターンオフされる。しか
し、駆動能力が相対的にたいへん大きいＮＭＯＳトラン
ジスタ（Q14 ）が短い時間の間ターンオフされているた
めに、ＰＭＯＳトランジスタ（Q14 ）が出力端（N20 ）
をプルアップさせるには充分ではない。従って、インバ
ーター（INV15 ）の出力信号は引き続き低レベルを維持
する。後段の２つのインバーター（INV16 ）（INV17 ）
の出力信号もまた引き続き高レベルに維持される。この
とき、トランスミッションゲート（TG14）がターンオン
されているために、インバーター（INV17 ）の高レベル
の出力信号は直ちにナンドゲート（NAND11）に入力され
る。
ＯＳトランジスタ（Q13 ）とＮＭＯＳトランジスタ（Q1
4 ）が共にターンオンされている状態であるが、ＮＭＯ
Ｓトランジスタ（Q14 ）の駆動能力が相対的にたいへん
大きいために出力端（N20 ）は低レベルでプルダウンさ
れている。この状態で、ネガティブショートパルス形態
のアドレスビット（AIN ）が入力されると、ＮＭＯＳト
ランジスタ（Q14 ）が瞬間的にターンオフされる。しか
し、駆動能力が相対的にたいへん大きいＮＭＯＳトラン
ジスタ（Q14 ）が短い時間の間ターンオフされているた
めに、ＰＭＯＳトランジスタ（Q14 ）が出力端（N20 ）
をプルアップさせるには充分ではない。従って、インバ
ーター（INV15 ）の出力信号は引き続き低レベルを維持
する。後段の２つのインバーター（INV16 ）（INV17 ）
の出力信号もまた引き続き高レベルに維持される。この
とき、トランスミッションゲート（TG14）がターンオン
されているために、インバーター（INV17 ）の高レベル
の出力信号は直ちにナンドゲート（NAND11）に入力され
る。
【００４８】ナンドゲート（NAND11）の２つの入力がい
ずれも高レベルであるため、インバーター（INV18 ）の
出力信号であるアドレス転移検出信号（ATD ）もまた高
レベルとなる。この高レベルのアドレス転移検出信号
（ATD ）が、遅延部（D ）によって所定の時間（tD）遅
れた後に出力されると、ターンオフされていた２つのト
ランスミッションゲート（TG11）（TG13）がターンオン
される。この間に、インバーター（INV11 ）のプルダウ
ントランジスタであるＮＭＯＳトランジスタ（Q12 ）に
よって出力端（N10 ）が低レベルでプルダウンされる。
従って、トランスミッションゲート（TG11）がターンオ
ンされる時点でインバーター（INV12 ）の出力信号が高
レベルとなる。インバーター（INV12 ）の高レベルの出
力信号は、ターンオンされたトランスミッションゲート
（TG11）を通してインバーター（INV14 ）に入力され
る。従って、インバーター（INV14 ）からは低レベルの
信号が出力されてナンドゲート（NAND11）に入力され
る。低レベルの信号が入力されたナンドゲート（NAND1
1）からは高レベルの信号が出力し、結果的にインバー
ター（INV18）の出力信号であるアドレス転移検出信号
（ATD ）は再び低レベルに復帰する。このような一連の
動作に伴う信号の波形を図５の（１）〜（12）に示し
た。
ずれも高レベルであるため、インバーター（INV18 ）の
出力信号であるアドレス転移検出信号（ATD ）もまた高
レベルとなる。この高レベルのアドレス転移検出信号
（ATD ）が、遅延部（D ）によって所定の時間（tD）遅
れた後に出力されると、ターンオフされていた２つのト
ランスミッションゲート（TG11）（TG13）がターンオン
される。この間に、インバーター（INV11 ）のプルダウ
ントランジスタであるＮＭＯＳトランジスタ（Q12 ）に
よって出力端（N10 ）が低レベルでプルダウンされる。
従って、トランスミッションゲート（TG11）がターンオ
ンされる時点でインバーター（INV12 ）の出力信号が高
レベルとなる。インバーター（INV12 ）の高レベルの出
力信号は、ターンオンされたトランスミッションゲート
（TG11）を通してインバーター（INV14 ）に入力され
る。従って、インバーター（INV14 ）からは低レベルの
信号が出力されてナンドゲート（NAND11）に入力され
る。低レベルの信号が入力されたナンドゲート（NAND1
1）からは高レベルの信号が出力し、結果的にインバー
ター（INV18）の出力信号であるアドレス転移検出信号
（ATD ）は再び低レベルに復帰する。このような一連の
動作に伴う信号の波形を図５の（１）〜（12）に示し
た。
【００４９】
【発明の効果】本発明は、入力されるアドレスビットの
パルス幅が正常なものより極めて短い場合にも、十分な
パルス幅をもったアドレス転移検出信号を発生させる
が、これを請求項１ないし請求項１２を通して具現し
た。特に、請求項２と請求項６の発明は、入力されるア
ドレスの転移方向によって相補の出力信号を発生させ
る。請求項３ないし請求項５の発明は、ショートパルス
が入力された際、これに伴う第１の遅延手段の出力信号
の変化を防ぎ、請求項７ないし請求項９の発明は、ショ
ートパルスが入力された際、これに伴う第２遅延手段の
出力信号の変化を防ぐ。請求項１０ないし請求項１２の
発明は、第１遅延手段と第２遅延手段を通して出力する
信号の入力を受け、アドレス転移検出信号を発生させ、
またそのパルス幅を十分に確保するようにする。
パルス幅が正常なものより極めて短い場合にも、十分な
パルス幅をもったアドレス転移検出信号を発生させる
が、これを請求項１ないし請求項１２を通して具現し
た。特に、請求項２と請求項６の発明は、入力されるア
ドレスの転移方向によって相補の出力信号を発生させ
る。請求項３ないし請求項５の発明は、ショートパルス
が入力された際、これに伴う第１の遅延手段の出力信号
の変化を防ぎ、請求項７ないし請求項９の発明は、ショ
ートパルスが入力された際、これに伴う第２遅延手段の
出力信号の変化を防ぐ。請求項１０ないし請求項１２の
発明は、第１遅延手段と第２遅延手段を通して出力する
信号の入力を受け、アドレス転移検出信号を発生させ、
またそのパルス幅を十分に確保するようにする。
【図１】 本発明によるアドレス転移検出回路を示した
回路図
回路図
【図２】 図１のアドレス転移検出回路に低レベルから
高レベルに転移するアドレスが入力される際の動作特性
を表わした波形図
高レベルに転移するアドレスが入力される際の動作特性
を表わした波形図
【図３】 図１のアドレス転移検出回路に高レベルから
低レベルに転移するアドレスが入力される際の動作特性
を表わした波形図
低レベルに転移するアドレスが入力される際の動作特性
を表わした波形図
【図４】 図１のアドレス転移検出回路に高レベルのシ
ョートパルス信号が入力される際の動作特性を表わした
波形図
ョートパルス信号が入力される際の動作特性を表わした
波形図
【図５】 図１のアドレス転移検出回路に低レベルのシ
ョートパルス信号が入力される際の動作特性を表わした
波形図
ョートパルス信号が入力される際の動作特性を表わした
波形図
【図６】 従来のアドレス転移検出回路を示した回路図
ＩＮＶ１１〜ＩＮＶ１９：インバーター Ｑ１１，Ｑ１３ ：ＰＭＯＳトランジスタ Ｑ１２，Ｑ１４ ：ＮＭＯＳトランジスタ ＴＧ１１〜ＴＧ１４ ：トランスミッションゲート ＮＡＮＤ１１ ：ナンドゲート
Claims (12)
- 【請求項１】アドレスビットが入力され、前記アドレス
ビットが低レベルから高レベルに転移する場合に活性化
し、前記高レベルのアドレスビットの出力を遅らせ、前
記アドレスビットが高レベルから低レベルに転移すると
き非活性化し、時間の遅延無しに前記低レベルのアドレ
スビットを出力し、その出力動作が所定の制御信号によ
って断続される第１遅延手段と；前記アドレスビットが
入力され、前記アドレスビットが低レベルから高レベル
に転移する場合に非活性化し、時間の遅延無しに前記高
レベルのアドレスビットを出力し、前記アドレスビット
が高レベルから低レベルに転移するとき活性化し、前記
低レベルのアドレスビットの出力を遅らせ、その出力動
作が所定の制御信号によって断続される第２遅延手段
と；前記第１遅延手段で出力する前記アドレスビットと
前記第２遅延手段で出力する前記アドレスビットとが入
力され、アドレス転移検出信号を出力するアンドゲート
と；前記アドレス転移検出信号が入力され、前記アドレ
ス転移検出信号が高レベルであれば、これを所定の時間
遅らせた後に出力して前記第１遅延手段の遅延作用を解
除し、前記アドレス転移検出信号が低レベルであれば、
これを所定の時間遅らせた後に出力して前記第２遅延手
段の遅延作用を解除するフィードバック制御手段と；を
含んで構成されるアドレス転移検出回路。 - 【請求項２】請求項１記載のアドレス転移検出回路にお
いて、 前記第１遅延手段は、 初期値で低レベルの出力信号を発生させ、プルダウン動
作がプルアップ動作より遅く進行する第１インバーター
（INV11 ）と；前記第１インバーターの出力信号を反転
させて出力する第２インバーター（INV12 ）と；前記第
１インバーターの出力信号を反転させ、反転された信号
を前記第２インバーターより遅く出力する第３インバー
ター（INV13 ）と；所定の制御信号によって制御され、
前記第２インバーターの出力信号と前記第３インバータ
ーの出力信号とを選択的に反転させて出力する第１スイ
ッチング手段（TG11,TG12,INV14 ）と；を含んで成るこ
とを特徴とするアドレス転移検出回路。 - 【請求項３】請求項２記載のアドレス転移検出回路にお
いて、 前記第１インバーター（INV11 ）は、 前記アドレスビットによって制御され、出力端をプルア
ップさせる第１プルアップトランジスタ（Q11 ）と；駆
動能力が前記第１プルアップトランジスタより小さく、
初期化信号によって制御され、出力端をプルダウンさせ
る第１プルダウントランジスタ（Q12 ）と；を含んで成
ることを特徴とするアドレス転移検出回路。 - 【請求項４】請求項２記載のアドレス転移検出回路にお
いて、 前記第３インバーター（INV13 ）は、前記第２インバー
ター（INV12 ）より低いロジック臨界電圧を持つことを
特徴とするアドレス転移検出回路。 - 【請求項５】請求項２記載のアドレス転移検出回路にお
いて、 前記第１スイッチング手段は、 前記第２インバーターの出力信号が入力され、前記制御
信号によってオン・オフされる第１トランスミッション
ゲート（TG11）と；前記第３インバーターの出力信号が
入力され、前記第１トランスミッションゲートと相補的
にオン・オフされる第２トランスミッションゲート（TG
12）と；前記第１トランスミッションゲートと前記第２
トランスミッションゲートの出力信号を反転させ、前記
アンドゲートへ出力する第４インバーター（INV14 ）
と；を含んで成ることを特徴とするアドレス転移検出回
路。 - 【請求項６】請求項１記載のアドレス転移検出回路にお
いて、 前記第２遅延手段は、 初期値で高レベルの出力信号を発生させ、プルアップ動
作がプルダウン動作より遅く進行する第５インバーター
（INV15 ）と；前記第５インバーターの出力信号を反転
させて出力する第６インバーター（INV16 ）と；前記第
５インバーターの出力信号を反転させ、反転された信号
を前記第６インバーターより遅く出力する第７インバー
ター（INV17 ）と；所定の制御信号によって制御され、
前記第６インバーターの出力信号と前記第７インバータ
ーの出力信号とを選択的に出力する第２スイッチング手
段（TG13,TG14 ）と；を含んで成ることを特徴とするア
ドレス転移検出回路。 - 【請求項７】請求項６記載のアドレス転移検出回路にお
いて、 前記第５インバーター（INV15 ）は、 前記アドレスビットによって制御され、出力端をプルダ
ウンさせる第２プルダウントランジスタ（Q14 ）と；駆
動能力が前記第２プルダウントランジスタより小さく、
初期化信号の反転された信号によって制御され、出力端
をプルアップさせる第２プルアップトランジスタ（Q13
）と；を含んで成ることを特徴とするアドレス転移検
出回路。 - 【請求項８】請求項６記載のアドレス転移検出回路にお
いて、 前記第７インバーター（INV17 ）は、前記第６インバー
ター（INV16 ）より高いロジック臨界電圧を持つことを
特徴とするアドレス転移検出回路。 - 【請求項９】請求項６記載のアドレス転移検出回路にお
いて、 前記第２スイッチング手段は、 前記第６インバーターの出力信号が入力され、前記制御
信号によってオン・オフされる第３トランスミッション
ゲート（TG13）と；前記第７インバーターの出力信号が
入力され、前記第３トランスミッションゲートと相補的
にオン・オフされる第４トランスミッションゲート（TG
14）と；を含んで成ることを特徴とするアドレス転移検
出回路。 - 【請求項１０】請求項１記載のアドレス転移検出回路に
おいて、 前記第１遅延手段は、 初期値で低レベルの出力信号を発生させ、プルダウン動
作がプルアップ動作より遅く進行する第１インバーター
（INV11 ）と；前記第１インバーターの出力信号を反転
させて出力する第２インバーター（INV12 ）と；前記第
１インバーターの出力信号を反転させ、反転された信号
を前記第２インバーターより遅く出力する第３インバー
ター（INV13 ）と；前記第２インバーターの出力信号が
入力され、前記制御信号によってオン・オフされる第１
トランスミッションゲート（TG11）と；前記第３インバ
ーターの出力信号が入力され、前記第１トランスミッシ
ョンゲートと相補的にオン・オフされる第２トランスミ
ッションゲート（TG12）と；前記第１トランスミッショ
ンゲートと前記第２トランスミッションゲートの出力信
号を反転させ、前記アンドゲートへ出力する第４インバ
ーター（INV14 ）と；を含んで成り、 前記第２遅延手段は、 初期値で高レベルの出力信号を発生させ、プルアップ動
作がプルダウン動作より遅く進行する第５インバーター
（INV15 ）と；前記第５インバーターの出力信号を反転
させて出力する第６インバーター（INV16 ）と；前記第
５インバーターの出力信号を反転させ、反転された信号
を前記第６インバーターより遅く出力する第７インバー
ター（INV17 ）と；前記第６インバーターの出力信号が
入力され、前記制御信号によってオン・オフされる第３
トランスミッションゲート（TG13）と；前記第７インバ
ーターの出力信号が入力され、前記第３トランスミッシ
ョンゲートと相補的にオン・オフされる第４トランスミ
ッションゲート（TG14）と；を含んで成り、 前記第１トランスミッションゲート（TG11）と前記第３
トランスミッションゲート（TG13）は、前記制御信号が
高レベルであるとき、同時にターンオンされることを特
徴とするアドレス転移検出回路。 - 【請求項１１】請求項１記載のアドレス転移検出回路に
おいて、 前記第１遅延手段は、 初期値で低レベルの出力信号を発生させ、プルダウン動
作がプルアップ動作より遅く進行する第１インバーター
（INV11 ）と；前記第１インバーターの出力信号を反転
させて出力する第２インバーター（INV12 ）と；前記第
１インバーターの出力信号を反転させ、反転された信号
を前記第２インバーターより遅く出力する第３インバー
ター（INV13 ）と；前記第２インバーターの出力信号が
入力され、前記制御信号によってオン・オフされる第１
トランスミッションゲート（TG11）と；前記第３インバ
ーターの出力信号が入力され、前記第１トランスミッシ
ョンゲートと相補的にオン・オフされる第２トランスミ
ッションゲート（TG12）と；前記第１トランスミッショ
ンゲートと前記第２トランスミッションゲートの出力信
号を反転させ、前記アンドゲートへ出力する第４インバ
ーター（INV14 ）と；を含んで成り、 前記第２遅延手段は、 初期値で高レベルの出力信号を発生させ、プルアップ動
作がプルダウン動作より遅く進行する第５インバーター
（INV15 ）と；前記第５インバーターの出力信号を反転
させて出力する第６インバーター（INV16 ）と；前記第
５インバーターの出力信号を反転させ、反転された信号
を前記第６インバーターより遅く出力する第７インバー
ター（INV17 ）と；前記第６インバーターの出力信号が
入力され、前記制御信号によってオン・オフされる第３
トランスミッションゲート（TG13）と；前記第７インバ
ーターの出力信号が入力され、前記第３トランスミッシ
ョンゲートと相補的にオン・オフされる第４トランスミ
ッションゲート（TG14）と；を含んで成り、 前記第２トランスミッションゲート（TG12）と前記第４
トランスミッションゲート（TG14）は、前記制御信号が
低レベルであるとき、同時にターンオンされることを特
徴とするアドレス転移検出回路。 - 【請求項１２】請求項１記載のアドレス転移検出回路に
おいて、 前記第１遅延手段は、 初期値で低レベルの出力信号を発生させ、プルダウン動
作がプルアップ動作より遅く進行する第１インバーター
（INV11 ）と；前記第１インバーターの出力信号を反転
させて出力する第２インバーター（INV12 ）と；前記第
１インバーターの出力信号を反転させ、反転された信号
を前記第２インバーターより遅く出力する第３インバー
ター（INV13 ）と；前記第２インバーターの出力信号が
入力され、前記制御信号によってオン・オフされる第１
トランスミッションゲート（TG11）と；前記第３インバ
ーターの出力信号が入力され、前記第１トランスミッシ
ョンゲートと相補的にオン・オフされる第２トランスミ
ッションゲート（TG12）と；前記第１トランスミッショ
ンゲートと前記第２トランスミッションゲートの出力信
号を反転させ、前記アンドゲートへ出力する第４インバ
ーター（INV14 ）と；を含んで成り、 前記第２遅延手段は、 初期値で高レベルの出力信号を発生させ、プルアップ動
作がプルダウン動作より遅く進行する第５インバーター
（INV15 ）と；前記第５インバーターの出力信号を反転
させて出力する第６インバーター（INV16 ）と；前記第
５インバーターの出力信号を反転させ、反転された信号
を前記第６インバーターより遅く出力する第７インバー
ター（INV17 ）と；前記第６インバーターの出力信号が
入力され、前記制御信号によってオン・オフされる第３
トランスミッションゲート（TG13）と；前記第７インバ
ーターの出力信号が入力され、前記第３トランスミッシ
ョンゲートと相補的にオン・オフされる第４トランスミ
ッションゲート（TG14）と；を含んで成り、 前記フィードバック制御手段は、遅延部（D ）により、
前記アドレス転移検出信号を入力として受け、これを所
定の時間遅らせた後、このアドレス転移検出信号及びこ
れを第９インバーター（INV19 ）によって反転させた信
号を出力し、前記第１ないし第４トランスミッションゲ
ート（TG11〜TG14）をオン・オフさせることを特徴とす
るアドレス転移検出回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR5906/1998 | 1998-02-25 | ||
| KR1019980005906A KR100278988B1 (ko) | 1998-02-25 | 1998-02-25 | 어드레스 천이 검출회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273354A true JPH11273354A (ja) | 1999-10-08 |
| JP3220857B2 JP3220857B2 (ja) | 2001-10-22 |
Family
ID=19533701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32313598A Expired - Fee Related JP3220857B2 (ja) | 1998-02-25 | 1998-11-13 | アドレス転移検出回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6021089A (ja) |
| JP (1) | JP3220857B2 (ja) |
| KR (1) | KR100278988B1 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6998892B1 (en) * | 2002-02-13 | 2006-02-14 | Rambus Inc. | Method and apparatus for accommodating delay variations among multiple signals |
| ITMI20022314A1 (it) * | 2002-10-31 | 2004-05-01 | Simicroelectronics S R L | Circuito di rilevamento di una transazione logica con |
| US7266039B2 (en) * | 2005-07-08 | 2007-09-04 | Winbond Electronics Corp. | Circuitry and method for adjusting signal length |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344890A (ja) * | 1989-07-12 | 1991-02-26 | Toshiba Corp | 半導体記憶装置のデータ出力制御回路 |
| JP2991479B2 (ja) * | 1990-11-16 | 1999-12-20 | 富士通株式会社 | 半導体集積回路及び半導体記憶装置 |
| US5696463A (en) * | 1993-11-02 | 1997-12-09 | Hyundai Electronics Industries Co., Ltd. | Address transition detecting circuit which generates constant pulse width signal |
| KR0136668B1 (ko) * | 1995-02-16 | 1998-05-15 | 문정환 | 메모리의 펄스 발생회로 |
| US5606269A (en) * | 1995-10-26 | 1997-02-25 | International Business Machines Corporation | Non-delay based address transition detector (ATD) |
| KR0167300B1 (ko) * | 1995-12-21 | 1999-02-01 | 문정환 | 메모리의 어드레스 천이 검출회로 |
-
1998
- 1998-02-25 KR KR1019980005906A patent/KR100278988B1/ko not_active IP Right Cessation
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|---|---|
| KR19990070830A (ko) | 1999-09-15 |
| JP3220857B2 (ja) | 2001-10-22 |
| KR100278988B1 (ko) | 2001-02-01 |
| US6021089A (en) | 2000-02-01 |
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