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Die vorliegende Erfindung betrifft eine
Speicherausgabe(Zwischen-)Speicherschaltung, die folgendes aufweist: eine
(Zwischen-)Speichereinrichtung zum (Zwischen-)Speichern komplementärer
Ausgangssignale von einem Leseverstärker, eine Steuerschaltung, die aufgebaut ist,
um einen Rücksetzsteuer-Signalimpuls für jeden Speicherlesezyklus zu erzeugen,
und eine (Zwischen-)Speicherrücksetzschaltung, die auf jeden Rücksetzsteuer-
Signalimpuls antwortet, um die (Zwischen-)Speichereinrichtung rückzusetzen.
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Eine herkömmliche Halbleiterspeichervorrichtung verwendet eine
Speicherzellenanordnung mit Speicherzellen, die jeweils Daten darin speichern, und zugehörige
periphere Schaltungen. In den peripheren Schaltungen gibt es eine
Ausgangsdaten-(Zwischen-)Speicherschaltung zum (Zwischen-)Speichern des logischen
Pegels eines Datensignals in Antwort auf ein (Zwischen-)Speicherzeitgabe-
Steuersignal und basierend auf Daten, die in einer der Speicherzellen gespeichert
sind, und zum Steuern einer Datenausgabeschaltung in Antwort auf ein
Ausgabezeitgabe-Steuersignal, um ein Signal mit dem geeigneten logischen Pegel in jedem
Auslesezyklus auszugeben, der durch ein externes Steuersignal definiert ist, wie
beispielsweise RAS-(Reihenadressenhinweis-) und CAS-
(Spaltenadressenhinweis-)Signale. Die (Zwischen-)Speicher- und
Ausgabezeitgabe-Steuersignale, die an die Daten-(Zwischen-)Speicherschaltung angelegt
werden, können jeweils in einer vorgeschrieben begrenzten Periode durch den
herkömmlichen Steuersignalgenerator erzeugt werden, der aus einer herkömmlichen
Kombination logischer Schaltungen besteht, in Antwort auf das externe
Steuersignal.
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"Random-Acess Memory Output Latch Reset Circuit", IBM Technical Disclosure
Bulletin, Bd. 31, Nr. 10, März 1989 offenbart eine rücksetzbare
Speicherausgabe(Zwischen-)Speicherschaltung. Bei der offenbarten Anordnung wird eine einzelne
(Zwischen-)Speicherschaltung dazu verwendet, beide der komplementären
Leseverstärker-Ausgangssignale(zwischen-)zuspeichern.
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US-A-4 797 573 offenbart eine Speicherausgangs-(Zwischen-)Speicherschaltung,
in der die (Zwischen-)Speicherausgabe nicht rückgesetzt wird, sondern zur
Signalerde nach unten gezogen wird.
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Es ist eine Aufgabe der vorliegenden Erfindung, eine Halbleiterspeichervorrichtung
zu schaffen, die eine verbesserte Daten-(Zwischen-)Speicherschaltung verwendet.
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Es ist ebenso eine Aufgabe der vorliegenden Erfindung, eine
Halbleiterspeichervorrichtung zu schaffen, die eine Daten-(Zwischen-)Speicherschaltung verwendet,
die die Ausleseoperation richtig durchführen kann, ungeachtet von Schwankungen
bei der Steuersignalerzeugungszeitgabe.
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Eine Speicherausgangs-(Zwischen-)Speicherschaltung gemäß der vorliegenden
Erfindung ist dadurch gekennzeichnet, daß die (Zwischen-)Speichereinrichtung
folgendes aufweist: einen ersten und einen zweiten (Zwischen-)Speicher zum
(Zwischen-)Speichern jeweiliger der komplementären Ausgangssignale, die
Ausgabe des ersten (Zwischen-)Speichers an eine erste Ausgabeeinrichtung angelegt
wird, die Ausgabe des zweiten (Zwischen-)Speichers an eine zweite
Ausgabeeinrichtung angelegt wird, die Steuerschaltung aufgebaut ist, um einen
Ausgabefreigabe-Signalimpuls für jeden Speicherlesezyklus zu erzeugen, die
Ausgabeeinrichtungen auf die Ausgabefreigabe-Signalimpulse antworten, um die Ausgaben der
(Zwischen-)Speicher durchzulassen, und jeder Rücksetzsteuer-Signalimpuls
zwischen zwei aufeinanderfolgenden Ausgabefreigabe-Signalimpulsen erzeugt wird.
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Vorzugsweise enthält die Steuerschaltung eine Verzögerungsschaltung zum
Erzeugen eines Impulses zu einer vorbestimmten Zeit nach dem Ende jedes
Ausgabefreigabe-Impulses, wobei der Rücksetzsteuer-Signalimpuls von dem Impuls
abgeleitetwird.
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Vorzugsweise enthält die (Zwischen-)Speichereinrichtung ein Übertragungsgatter
vor jedem der (Zwischen-)Speicher, und die Steuerschatung ist aufgebaut, um
einen Eingabesteuerimpuls während jedes Ausgabefreigabeimpulses zu erzeugen,
wobei die Übertragungsgatter auf die Eingabesteuerimpulse antworten, um die
komplementären Ausgangssignale zu den (Zwischen-)Speichern durchzulassen.
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Nun wird ein Ausführungsbeispiel der vorliegenden Erfindung anhand eines
Beispiels unter Bezugnahme auf die beigefügten Zeichnungen beschrieben, wobei:
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Fig. 1 ein Blockdiagramm der herkömmlichen Speicherzellenanordnung und
einiger zugehöriger peripherer Schaltungen ist;
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Fig. 2 ein Schaltungsdiagramm einer Daten-(Zwischen-)Speicherschaltung
gemäß dem bevorzugten Ausführungsbeispiel der vorliegenden
Erfindung ist;
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Fig. 3 ein Schaltungsdiagramm einer herkömmlichen
Datenausgabeschaltung ist, die durch die in Fig. 2 gezeigte Daten-(Zwischen-)Schaltung
gesteuert wird; und
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Fig. 4A-4I Zeitgabediagramme der Steuersignale und der Datensignale zum
Erklären der Ausleseoperation sind.
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In Fig. 1 sind eine Speicherzelenanordnung 101 und eine zugehörige periphere
Schaltung einer herkömmlichen Halbleiterspeichervorrichtung gezeigt. Die
Speicherzellenanordnung 101 verwendet eine Vielzahl von Speicherzellen, die jeweils
Daten darin speichern, wie beispielsweise Speicherzellen 101a und 101b, die in
Matrixform angeordnet sind. In jedem Lesezyklus, der durch die externen
Steuersignale definiert ist, wie beispielsweise RAS-(Reihenadressenhinweis-) und CAS-
(Spaltenadressenhinweis-)Signale, wobei eine der Speicherzellenanordnung 101
durch Reihen- und Spaltendecodierer 103 und 105 in Antwort auf externe
Adressensignale ausgewählt wird. Die ausgewählte Speicherzelle legt ein bestimmtes
elektrisches Potential gemäß den darin gespeicherten Daten an eine
Leseverstärkerschaltung 107 an. Die Leseverstärkerschaltung 107 vergleicht das angelegte
elektrische Potential von der ausgewählten Speicherzelle mit dem elektrischen
Referenzpotential und verstärkt die Differenz des elektrischen Potentials zwischen
dem angelegten und dem elektrischen Referenzpotential. Als Ergebnis des
Vergleichs gibt die Leseverstärkerschaltung 107 ein erstes Datensignal D mit entweder
einem hohen oder einem niedrigen elektrischen Potential und ein zweites
Datensignal mit dem Potential, das entgegengesetzt zu dem des ersten Datensignals
ist, aus. Die vorangehenden Schaltungen sind im Stand der Technik wohlbekannt
und sind beispielsweise in einem dynamischen RAM MSM514100 mit 4 Megabit
verwendet, der von OKI electric industry Co., Ltd. hergestellt wird und in MEMORY
DATA BOOK 1990/1991, Seiten 220-233, veröffentlicht im Februar 1990, erklärt. In
diesem dynamischen RAM ist das hohe elektrische Potential des ersten und des
zweiten Datensignals im wesentlichen eine Versorgungsspannung Vcc (5 V),
während das niedrige elektrische Potential im wesentlichen ein Erdpotential (0 V) ist.
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Und das elektrische Referenzpotential ist im wesentlichen die Hälfte des
Versorgungsspannungspegels.
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Es wird nachfolgend das Ausführungsbeispiel der vorliegenden Erfindung erklärt,
wobei zur Vereinfachung angenommen ist, daß gemäß den externen
Adressensignalen die Speicherzelle 101a, die Daten mit einem logischen EINS-Pegel
speichert, in einer ersten Auslese-Zeitperiode ausgewählt wird, und danach die
Speicherzelle 101b, die Daten mit einem logischen NULL-Pegel speichert, in einer
zweiten Auslese-Zeitperiode ausgewählt wird, die der ersten Auslese-Zeitperiode
folgt.
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Zu Beginn (Periode von T1 in Fig. 4I) der ersten Auslese-Zeitperiode gibt die
Leseverstärkerschaltung 107 ein erstes Datensignal D mit einem hohen elektrischen
Potential (Vcc) durch eine erste Dateneitung 108 und ein zweites Datensignal
mit einem niedrigen elektrischen Potential (Erdpotential) durch eine zweite
Datenleitung 109 aus, und zwar aufgrund der Speicherzelle 101a, die den logischen
EINS-Pegel speichert, wie es in Fig. 4E gezeigt ist.
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Eine Daten-(Zwischen-)Speicherschaltung 110, wie sie in Fig. 2 gezeigt ist, hat
einen ersten und einen zweiten Eingangsanschluß 111 und 113, die jeweils zum
Empfangen eines Paars der ersten und zweiten Datensignale D und durch die
jeweiligen ersten und zweiten Datenleitungen 108 und 109 vorgesehen sind. Die
Daten-(Zwischen-)Speicherschaltung empfängt auch ein erstes Daten-
(Zwischen-)Speichersignal LA1 an ihrem Anschluß 115, ein zweites Daten-
(Zwischen-)Speichersignal LA2 an ihrem Anschluß 117, und ein Aktivierungssignal
A an ihrem Anschluß 119. Das erste und das zweite Daten-
(Zwischen-)Speichersignal LA1 und LA2 und das Aktivierungssignal A können
durch einen herkömmlichen Steuersignalgenerator 120 erzeugt werden, der eine
herkömmliche Kombination von Logikschaltungen verwendet, in Antwort auf RAS-
und CAS-Signale. Das Aktivierungssignal A steuert die Ausgabe der Daten-
(Zwischen-)Speicherschaltung 110 und ist mit den RAS- oder CAS-Signalen
synchronisiert. Der logische Pegel des Aktivierungssignals A wird von einem niedrigen
(zweiten) logischen Pegel zu einem hohen (ersten) logischen Pegel geändert, und
dann vom hohen logischen Pegel zum niedrigen logischen Pegel geändert, und
zwar in jeder Auslese-Zeitperiode, wie es in Fig. 4A gezeigt ist. Das erste Daten-
(Zwischen-)Speichersignal LA1 kann als einzelner bzw. stabiler Impuls mit hohem
Pegel angesehen werden, der in jeder Auslese-Zeitperiode erzeugt wird, um die
Daten-(Zwischen-)Speicherschaltung 110 rückzusetzen, wie es in Fig. 4B gezeigt
ist. Das zweite Daten-(Zwischen-)Speichersignal LA2 kann als einzelner bzw.
stabiler Impuls mit niedrigem Pegel angesehen werden, der in jeder Auslese-
Zeitperiode erzeugt wird, um die Daten-(Zwischen-)Speicherschaltung mit der
Zeitgabe zum (Zwischen-)Speichern des ersten und des zweiten Datensignals D und
zu versorgen, nachdem die Daten-(Zwischen-)Speicherschaltung in Antwort auf
das erste Daten-(Zwischen-)Speichersignal LA1 rückgesetzt ist, wie es in Fig. 4C
gezeigt ist.
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Bei der Periode von T2 in der ersten Auslese-Zeitperiode, wie es in den Fig. 4B
und 4C gezeigt ist, empfängt eine NAND-Schaltung 121 das erste Daten-
(Zwischen-)Speichersignal LA1 mit dem hohen logischen Pegel geändert vom
niedrigen logischen Pegel an ihrem Eingangsanschluß und das zweite Daten-
(Zwischen-)Speichersignal LA2 mit dem hohen logischen Pegel an ihrem anderen
Eingangsanschluß, so daß die Ausgabe der NAND-Schaltung 121 vom hohen
logischen Pegel zum niedrigen logischen Pegel geändert wird. Daher wird eine
Ausgabe einer NAND-Schaltung 124, die die Ausgabe der NAND-Schaltung 121 an
einem ihrer Eingangsanschlüsse und ein Rücksetzsteuer-Signal mit dem hohen
logischen Pegel am anderen ihrer Eingangsanschlüsse empfängt, zum hohen
logischen Pegel geändert, und beide der MOS-Transistoren Q5 und Q6 vom negativen
Kanaltyp einer Rücksetzschaltung 130, die die Ausgabe der NAND-Schaltung 124
an ihrer Gate-Elektrode empfangen, werden in den EIN-Zustand versetzt. Folglich
wird, wie es in Fig. 4F gezeigt ist, ein Paar aus einer dritten und einer vierten
Datenleitung D1 und D2 auf dem niedrigen logischen Pegel (Erdungspegel)
wenigstens zu der Periode von T2 beibehalten, selbst wenn die dritte und die zweite
Datenleitung elektrische Ladungen darin gespeichert hatten, aufgrund eines
elektrischen Rauschens, das bei der vorherigen Periode erzeugt ist, und weiterhin
werden sowohl eine erste Flip-Flop-Schaltung 129, die aus zwei Inverterschaltungen
INV1 und INV2 besteht, als auch eine zweite Flip-Flop-Schaltung 131, die aus zwei
Invertern INV3 und INV4 besteht, jeweils rückgesetzt, um den niedrigen logischen
Pegel auszugeben.
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Bei der Periode von T3 wird, wie es in den Fig. 4B und 4C gezeigt ist, wenn das
erste Daten-(Zwischen-)Speichersignal LA1 auf dem hohen logischen Pegel
gehalten wird, und das zweite Daten-(Zwischen-)Speichersignal LA2 zum niedrigen
logischen Pegel geändert wird, MOS-Transistoren Q1, Q2, Q3 und Q4 in einen EIN-
Zustand zur gleichen Zeit versetzt, während die MOS-Transistoren Q5 und Q6 in
einen AUS-Zustand versetzt werden. Weil die Gate-Elektroden der MOS-
Transistoren Q1 und Q3 vom positiven Kanaltyp jeweils das zweite Daten-
(Zwischen-)Speichersignal LA2 durch zwei Inverter 133 und 135 empfangen,
empfangen die Gate-Elektroden der MOS-Transistoren Q2 und Q4 vom negativen
Kanaltyp jeweils das zweite Daten-(Zwischen-)Speichersignal LA2 durch den
Inverter 133, während die Gate-Elektroden der MOS-Transistoren Q5 und Q6 vom
negativen Kanaltyp in der Rücksetzschaltung 130 jeweils die Ausgangssignale mit
niedrigem Pegel von der NAND-Schaltung 124 in Antwort auf das zweite Daten-
(Zwischen-)Speichersignal LA2 empfangen. Gemäß der Tatsache, daß die MOS-
Transistoren Q1, Q2, Q3 und Q4 im EIN-Zustand sind, speichert die erste Flip-
Flop-Schaltung 129 den hohen logischen Pegel entsprechend dem hohen
elektrischen Potential des ersten Datensignals D (zwischen) und gibt ein drittes
Datensignal D1 mit dem hohen logischen Pegel zur dritten Datenleitung 125 aus, während
die zweite Flip-Flop-Schaltung 131 den niedrigen logischen Pegel entsprechend
dem niedrigen elektrischen Potential des zweiten Datensignals
(zwischen)speichert und ein viertes Datensignal mit dem niedrigen logischen
Pegel zur vierten Datenleitung 127 ausgibt, wie es in Fig. 4F gezeigt ist. Um den
logischen Pegel von jeweils der dritten und der vierten Datenleitung 125, 127
beizubehalten, hat die Rücksetzschaltung 130 weiterhin Transistoren Q7 und Q8 vom
negativen Kanaltyp. Der Transistor Q7 hat eine Source-Elektrode, die auf Erde
gelegt ist, eine Drain-Elektrode, die an die vierte Datenleitung 127 angeschlossen
ist, und eine Gate-Elektrode, die an die dritte Datenleitung 125 angeschlossen ist,
während der Transistor Q8 eine Source-Elektrode hat, die auf Erde gelegt ist, eine
Drain-Elektrode, die an die dritte Datenleitung 125 angeschlossen ist, und eine
Gate-Elektrode, die an die vierte Datenleitung 127 angeschlossen ist. Somit ist der
Transistor Q7 im EIN-Zustand, während der Transistor Q8 im AUS-Zustand ist, da
das dritte Datensignal D1 auf dem hohen logischen Pegel ist, und das vierte
Datensignal auf dem niedrigen logischen Pegel ist.
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In der Periode von T3 empfängt eine NAND-Schaltung 169 in Fig. 2 das dritte
Datensignal D1 mit dem hohen logischen Pegel an ihrem einen Anschluß, der an die
dritte Datenleitung 125 angeschlossen ist, und das Aktivierungssignal A mit dem
hohen logischen Pegel an ihrem anderen Anschluß, der an den Anschluß 119
angeschlossen ist, und gibt somit ein fünftes Datensignal D2 mit dem niedrigen
logischen Pegel zu einem Ausgangsanschluß 133 aus. Gleichzeitig empfängt eine
NAND-Schaltung 171 in Fig. 2 das vierte Datensignal mit dem niedrigen
logischen Pegel an ihrem einen Anschluß, der an die vierte Datenleitung 127
angeschlossen
ist und das Aktivierungssignal A mit dem hohen logischen Pegel an
ihrem anderen Anschluß, der an den Anschluß 119 angeschlossen ist und gibt somit
ein sechstes Datensignal D2 mit dem hohen logischen Pegel zu einem
Ausgangsanschluß 135 aus. Man kann sagen, daß die Daten-(Zwischen-)Speicherschaltung
110 von ihren jeweiligen Ausgangsanschlüssen 133 und 135 die jeweiligen fünften
und sechsten Datensignale D2 und mit dem entgegengesetzten logischen
Pegel zu den jeweiligen dritten und vierten Datensignalen D1 und ausgeben
kann, vorausgesetzt, daß das Aktivierungssignal A auf dem hohen logischen Pegel
ist. Im Fall, daß das Aktivierungssignal A auf dem niedrigen logischen Pegel ist,
gibt die Daten-(Zwischen-)Speicherschaltung 110 das fünfte und das sechste
Datensignal D2 und jeweils mit dem hohen logischen Pegel aus, ungeachtet des
logischen Pegels des dritten und vierten Datensignals D1 und . Daher geben,
wie es in Fig. 4G gezeigt ist, die NAND-Schaltungen 169 und 171 in der
Daten(Zwischen-)Speicherschaltung 110 jeweils das fünfte Datensignal D2 mit dem
niedrigen logischen Pegel und das sechste Datensignal mit dem hohen
logischen Pegel während der Periode von T3 und zu Beginn einer Periode von T4 aus,
d.h. bis das Aktivierungssignal A auf den niedrigen logischen Pegel geändert ist.
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Die Daten-(Zwischen-)Speicherschaltung 110 verwendet weiterhin eine
Verzögerungsschaltung 151. Die Verzögerungsschaltung 151 hat eine NAND-Schaltung
122, deren einer Anschluß an den Anschluß 119 über einen Inverter 153
angeschlossen ist, und deren anderer Anschluß an den Ausgangsanschluß des
Inverters 153 über drei Inverter 155, 157 und 159 angeschlossen ist. Die
Verzögerungsschaltung 151 erfaßt, daß das Aktiviewngssignal A vom hohen logischen Pegel
zum niedrigen logischen Pegel geändert worden ist und gibt in Antwort auf das
Ergebnis der Erfassung den einzelnen Impuls mit niedrigem Pegel, während einer
vorgeschriebenen Zeitperiode aus, die durch die Inverter eingestellt ist. Im
folgenden wird die Operation der Verzögerungsschaltung 122 erklärt:
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Zuerst gibt die NAND-Schaltung 122 das Signal mit hohem Pegel aus, und zwar
während das Aktivierungssignal mit dem hohen logischen Pegel erzeugt ist, da die
NAND-Schaltung 122 das vom Ausgangsanschluß des Inverters 153 ausgegebene
Signal mit niedrigem Pegel an ihrem einen Anschluß und das vom
Ausgangsanschluß des Inverters 155 ausgegebene Signal mit hohem Pegel empfängt. Als
zweites, zur Zeit, zu der das Aktivierungssignal vom hohen Pegel zum zweiten
Pegel geändert worden ist, da die NAND-Schaltung das Signal mit hohem Pegel vom
Ausgangsanschluß des Inverters 153 an ihrem einen Anschluß empfängt, und das
Signal mit niedrigem Pegel, das nach der vorgeschriebenen Zeitperiode vom
Signal mit hohem Pegel geändert ist, entsprechend der Verzögerungszeit aufgrund
der Inverter 155, 157 und 159, nachdem der Inverter 153 das Signal mit hohem
Pegel ausgibt, gibt die NAND-Schaltung 122 das Signal mit niedrigem Pegel
während der vorgeschriebenen Zeitperiode T5 aus, wie es in Fig. 4D gezeigt ist, und
gibt dann das Ausgangssignal mit hohem Pegel aus.
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In der Zeitperiode T5 gibt die NAND-Schaltung 124, da die NAND-Schaltung 124
das von der NAND-Schaltung 122 ausgegebene Signal mit niedrigem Pegel an
ihrem einen Anschluß empfängt, und das von der NAND-Schaltung 121
ausgegebene Signal mit hohem Pegel an ihrem anderen Anschluß empfängt, das Signal mit
hohem Pegel zum Gate der MOS-Transistoren Q5 und Q6 vom negativen Kanaltyp
in der Rücksetzschaltung 130 aus. Dadurch wird das zweite Paar aus der dritten
und der vierten Datenleitung 125 und 127 auf den niedrigen Pegel (Erdungspegel)
rückgesetzt, und das erste und das zweite Flip-Flop 129 und 131 werden auch
rückgesetzt, um jeweils das dritte und das vierte Datensignal D1 und
auszugeben, die jeweils den niedrigen logischen Pegel haben, wie es in Fig. 4F gezeigt ist.
So kann die Anzahl der Inverter 155, 157 und 159 in der Verzögerungsschaltung
151 veränderbar sein, solange die Anzahl der Inverter ungeradzahlig ist, und sollte
derart ausgewählt sein, daß während einer ausreichenden Zeitperiode das Signal
mit niedrigem Pegel zur NAND-Schaltung 124 geliefert wird, um beide Flip-Flop-
Schaltungen 129 und 131 rückzusetzen.
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In der Zeitperiode T6 nach T5 sind alle an die Daten-(Zwischen-)Speicherschaltung
110 angelegten Signale wieder in ihrem Anfangszustand der ersten Auslese-
Zeitperiode, wie es in den Fig. 4A-4G gezeigt ist. Dann wird die erste Auslese-
Zeitperiode beendet, und die zweite Auslese-Zeitperiode wird darauffolgend in
Antwort auf die externen Steuersignale begonnen.
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Zu Beginn (Periode von T7 in Fig. 4I) der zweiten Auslese-Zeitperiode, die der
ersten Auslese-Zeitperiode folgt, gibt die Leseverstärkerschaltung 107 ein erstes
Datensignal D mit einem niedrigen elektrischen Potential (Erdpotential) durch eine
erste Datenleitung 108 und ein zweites Datensignal D mit einem hohen
elektrischen Potential (Vcc) durch eine zweite Datenleitung 109 aus, weil die zweite
Speicherzelle 101b den logischen NULL-Pegel speichert.
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Eine Daten-(Zwischen-)Speicherschaltung 110 hat, wie es in Fig. 2 gezeigt ist,
einen ersten und einen zweiten Eingangsanschluß 111 und 113, jeweils zum
Empfangen eines Paars des ersten und des zweiten Datensignals D und durch
jeweils die erste und die zweite Datenleitung 108 und 109. Die Daten-
(Zwischen-)Speicherschaltung empfängt auch ein erstes Daten-
(Zwischen-)Speichersignal LA1 an ihrem Anschluß 115, ein zweites Daten-
(Zwischen-)Speichersignal LA2 an ihrem Anschluß 117, und ein Aktivierungssignal
A an ihrem Anschluß 119. Das erste und das zweite Daten-
(Zwischen-)Speichersignal LA1 und LA2 und das Aktivierungssignal A werden
durch einen herkömmlichen Steuersignalgenerator 120 in Antwort auf RAS- oder
CAS-Signale erzeugt. Das Aktivierungssignal A steuert die Ausgabe der Daten-
(Zwischen-)Speicherschaltung 110 und wird mit RAS- oder CAS-Signalen
synchronisiert. Das erste Daten-(Zwischen-)Speichersignal LA1 wird zum Rücksetzen
der Daten-(Zwischen-)Speicherschaltung 110 verwendet. Das zweite Daten-
(Zwischen-)Speichersignal 1A2 versorgt die Daten-(Zwischen-)Speicherschaltung
mit der Zeitgabe zum (Zwischen-)Speichern des ersten und des zweiten
Datensignals D und , nachdem die Daten-(Zwischen-)Speicherschaltung in Antwort auf
das erste Daten-(Zwischen-)Speichersignal LA1 rückgesetzt ist, wie es in den Fig.
4B und 4C gezeigt ist.
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Bei der Periode von T8 in der zweiten Auslese-Zeitperiode empfängt eine NAND-
Schaltung 121, wie es in den Fig. 4B und 4C gezeigt ist, das erste Daten-
(Zwischen-)Speichersignal LA1 mit dem hohen logischen Pegel geändert vom
niedrigen logischen Pegel an ihrem einen Eingangsanschluß und das zweite
Daten-(Zwischen-)Speichersignal LA2 mit dem hohen logischen Pegel an ihrem
anderen Eingangsanschluß, wodurch die Ausgabe der NAND-Schaltung 121 vom hohen
logischen Pegel zum niedrigen logischen Pegel geändert wird. Daher wird eine
Ausgabe einer NAND-Schaltung 124, die die Ausgabe der NAND-Schaltung 121
an ihrem einen Eingangsanschluß und ein Rücksetzsteuer-Signal mit dem hohen
logischen Pegel an ihrem anderen Eingangsanschluß empfängt, zum hohen
logischen Pegel geändert, und beide MOS-Transistoren Q5 und Q6 vom negativen
Kanaltyp einer Rücksetzschaltung 130, die die Ausgabe der NAND-Schaltung 124
an ihren Gate-Elektroden empfangen, werden in den EIN-Zustand versetzt.
Folglich wird, wie es in Fig. 4F gezeigt ist, ein Paar aus der dritten und der vierten
Datenleitung D1 und auf dem niedrigen logischen Pegel (Erdungspegel)
wenigstens in der Periode von T2 gehalten, selbst wenn die dritte und die zweite
Datenleitung elektrische Ladungen aufgrund von elektrischem Rauschen darin
gespeichert
hatten, das in der vorherigen Periode erzeugt wird, und weiterhin werden
beide von einer ersten Fiip-Flop-Schaltung 129, die aus zwei Inverterschaltungen
INV1 und INV2 besteht, und einer zweiten Flip-Flop-Schaltung 131, die aus zwei
Invertern INV3 und INV4 besteht, jeweils rückgesetzt, um den niedrigen logischen
Pegel auszugeben.
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Bei der Periode von T9 werden, wie es in den Fig. 4B und 4C gezeigt ist, wenn das
erste Daten-(Zwischen-)Speichersignal LA1 auf dem hohen logischen Pegel
gehalten wird und das zweite Daten-(Zwischen-)Speichersignal LA2 zum niedrigen
logischen Pegel geändert wird, MOS-Transistoren Q1, Q2, Q3 und Q4 gleichzeitig in
einen EIN-Zustand versetzt, während die MOS-Transistoren Q5 und Q6 in einen
AUS-Zustand versetzt werden. Gemäß der Tatsache, daß die MOS-Transistoren
Q1, Q2, Q3 und Q4 im EIN-Zustand sind, speichert die erste Flip-Flop-Schaltung
129 den niedrigen logischen Pegel entsprechend dem niedrigen elektrischen
Potential des ersten Datensignals D1 (zwischen) und gibt ein drittes Datensignal D1
mit dem niedrigen logischen Pegel zur dritten Datenleitung 125 aus, während die
zweite Flip-Flop-Schaltung 131 den hohen logischen Pegel entsprechend dem
hohen elektrischen Potential des zweiten Datensignals (zwischen-)speichert und
ein viertes Datensignal mit dem hohen logischen Pegel zur vierten
Datenleitung 127 ausgibt, wie es in Fig. 4F gezeigt ist. Zum Beibehalten des logischen
Pegels von jeweils der dritten und der vierten Datenleitung 125, 127 wird der
Transistor Q7 der Rücksetzschaltung 130 in den AUS-Zustand versetzt, während der
Transistor Q8 in den AUS-Zustand versetzt wird, da das dritte Datensignal D1 auf
dem niedrigen logischen Pegel ist und das vierte Datensignal auf dem hohen
logischen Pegel ist.
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In der Periode von T9 empfängt eine NAND-Schaltung 169 in Fig. 2 das dritte
Datensignal D1 mit dem niedrigen logischen Pegel an ihrem einen Anschluß, der an
die dritte Datenleitung 125 angeschlossen ist, und das Aktivierungssignal A mit
dem hohen logischen Pegel an ihrem anderen Anschluß, der an den Anschluß 119
angeschlossen ist, und gibt somit ein fünftes Datensignal D2 mit dem hohen
logischen Pegel zu einem Ausgangsanschluß 133 aus. Gleichzeitig empfängt eine
NAND-Schaltung 171 in Fig. 2 das vierte Datensignal mit dem hohen logischen
Pegel an ihrem einen Anschluß, der an die vierte Datenleitung 127 angeschlossen
ist, und das Aktivierungssignal A mit dem hohen logischen Pegel an ihrem anderen
Anschluß, der an den Anschluß 119 angeschlossen ist, und gibt somit ein sechstes
Datensignal mit dem niedrigen logischen Pegel zu einem Ausgangsanschluß
135 aus. wie es in Fig. 4G gezeigt ist, fahren die NAND-Schaltungen 169 und 171
in der Daten-(Zwischen-)Speicherschaltung 110 jeweils damit fort, das fünfte
Datensignal D2 mit dem hohen logischen Pegel und das sechste Datensignal mit
dem niedrigen logischen Pegel während der Periode von T9 und zu Beginn einer
Periode von T10 auszugeben, d.h. bis das Aktivierungssignal A auf den niedrigen
logischen Pegel geändert ist.
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In der Zeitperiode T11 gibt die NAND-Schaltung 122, da die NAND-Schaltung 124
das Signal mit niedrigem Pegel empfängt, das von der NAND-Schaltung 122
ausgegeben wird, gemäß der Erfassung, daß das Aktivierungssignal A vom hohen
zum niedrigen logischen Pegel geändert ist, und zwar mittels der
Verzögerungsschaltung 151, an ihrem einen Anschluß, und das von der NAND-Schaltung 121
ausgegebene Signal mit hohem Pegel an ihrem anderen Anschluß empfängt, das
Signal mit hohem Pegel zu den Gates der MOS-Transistoren Q5 und Q6 vom
negativen Kanaltyp in der Rücksetzschaltung 130 aus. Dadurch wird das zweite Paar
aus der dritten und der vierten Datenleitung 125 und 127 auf den niedrigen Pegel
(Erde) rückgesetzt, und das erste und das zweite Flip-Flop 129 und 131 werden
auch rückgesetzt, um jeweils das jeweilige dritte und vierte Datensignal D1 und
auszugeben, die jeweils niedrige logische Pegel haben, wie es in Fig. 4F gezeigt
ist. In der Zeitperiode T12 nach T11 gelangen alle an die Daten-
(Zwischen-)Speicherschaltung 110 angelegten Signale wieder in ihren
Anfangszustand der zweiten Auslese-Zeitperiode, wie es in den Fig. 4A-4G gezeigt ist.
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Nun wird nachfolgend eine Datenausgabe von einer in Fig. 3 gezeigten
herkömmlichen Datenausgabeschaltung 140 in Antwort auf das fünfte und das sechste
Datensignal D2 und in jedem Auslesezyklus erklärt.
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Die Datenausgabeschaltung 140, die in Fig. 3 gezeigt ist, empfängt das fünfte
Datensignal vom Ausgangsanschluß 133 an einem Anschluß 141 und das sechste
Datensignal D2 vom Ausgangsanschluß 135 an einem Anschluß 143. Im Fall, daß
sowohl das fünfte als auch sechste Datensignal D2, auf dem hohen logischen
Pegel sind, d.h. in den Perioden von T1, T2, T5, T5, T7, T8, T11 und T12, werden
beide MOS-Transistoren Q9 und Q10 vom negativen Kanaltyp in den AUS-Zustand
versetzt, und dann wird der Ausgangsanschluß 142 auf einen bestimmten
elektrischen Potentialpegel geklemmt, wie beispielsweise 1,32 Volt, mittels einer
herkömmlichen Klemmschaltung (nicht gezeigt), um ein Versetzen des
Ausgangsanschlusses 142 in den schwebenden Zustand.
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Im Fall, daß das fünfte Datensignal D2 auf dem niedrigen logischen Pegel ist, und
das sechste Datensignal auf dem hohen logischen Pegel ist, d.h. daß die erste
Speicherzelle 101a den logischen EINS-Pegel darin speichert, legt eine
herkömmliche Bootstrap-Schaltung 145 eine Super-(erhöhte)-Spannung (Vcc + Vth) an die
Gate-Elektrode des Transistors Q9 an, die höher als die
Versorgungsspannungsspannung Vcc ist. Daher gibt der Ausgangsanschluß 142 in den Perioden von T3
und T4, da der Transistor Q9 vollständig in den EIN-Zustand versetzt ist, um einen
maximalen Wert gleich der Versorgungsspannung Vcc an den Ausgangsanschluß
142 anzulegen, während der Transistor Q10, dessen Gate-Elektrode das sechste
Datensignal D2 durch einen Inverter 149 empfängt, in den AUS-Zustand versetzt
ist, das Signal mit hohem Pegel aus, das im wesentlichen gleich dem
Versorgungsspannungspegel Vcc in den Perioden T3 und T4 der ersten Auslese-
Zeitperiode ist, wie es in Fig. 4H gezeigt ist.
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Im Fall, daß das fünfte Datensignal D2 auf dem hohen logischen Pegel ist, und daß
das sechste Datensignal auf dem niedrigen logischen Pegel ist, d.h. daß die
zweite Speicherzelle 101b den logischen NULL-Pegel darin speichert, arbeitet eine
herkömmliche Erhöhungsschaltung 145 nicht und legt das Signal mit niedrigem
Pegel (Erdungspegel) an die Gate-Elektrode des Transistors Q9 an, um den
Transistor in den AUS-Zustand zu versetzen. Während der Transistor Q10, dessen
Gate-Elektrode das sechste Datensignal durch einen Inverter 149 empfängt, in
den EIN-Zustand versetzt wird, gibt der Ausgangsanschluß 142 das Signal mit
niedrigem Pegel aus, das im wesentlichen gleich dem Erdungspegel ist, in den
Perioden von T9 und T10 der zweiten Auslese-Zeitperiode, wie es in Fig. 4H gezeigt
ist.
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Es ist hierin zuvor die erste und die zweite Auslese-Zeitperiode im Auslesezyklus
des DRAM erklärt worden, aber bei einer anderen Auslese-Zeitperiode, die der
ersten oder der zweiten Ausseperiode folgt, können Daten, die in einer anderen
Speicherzelle gespeichert sind, aufeinanderfolgend oder intermittierend daraus
ausgelesen werden, und zwar gemäß einer ähnlichen Operation, wie sie oben
angegeben ist.
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wie es oben angegeben ist, werden gemäß der Erfindung, da sowohl die erste als
auch die zweite Fiip-Flop-Schaltung 129 und 131 rückgesetzt wird, um jeweils die
Signale mit logischem Anfangspegel auszugeben, wie beispielsweise die Signale
mit niedrigem logischen Pegel, mittels der Verzögerungsschaltung 151 und der
Rücksetzschaltung 130, bevor das Aktivierungssignal A vom niedrigen logischen
Pegel zum hohen logischen Pegel in der zweiten Auslese-Zeitperiode geändert
wird, und zwar vorzugsweise innerhalb des ersten Lesezyklus, die Ausgangsdaten,
die in der ersten Ausleseperiode ausgelesen werden, nie nochmals in der zweite
Ausleseperiode ausgelesen, und zwar ungeachtet dessen, ob das
Aktivierungssignal A in der zweiten Auslesezeit auf den hohen logischen Pegel geändert ist.
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Zum Erklären des Aspektes der vorliegenden Erfindung, bei dem angenommen ist,
daß keine Verzögerungsschaltung 151 in der Daten-(Zwischen-)Speicherschaltung
110 verwendet wird, geben die ersten und zweiten Flip-Flop-Schaltungen 129 und
131 jeweils das dritte und das vierte Datensignal D1 und aus, die in der ersten
Auslese-Zeitperiode (zwischen-)gespeichert sind, bis zur Periode von T8, wie es
durch eine gestrichelte Linie in Fig. 4F gezeigt ist. Somit werden gemäß der
Tatsache, daß das Aktivierungssignal A in der Periode von T7 der zweiten Zeitperiode
zum hohen logischen Pegel geändert ist, das fünfte Datensignal D2 mit dem
niedrigen logischen Pegel und das sechste Datensignal mit dem hohen logischen
Pegel unnötigerweise von der Daten-(Zwischen-)Speicherschaltung 110
ausgegeben, wie es durch eine gestrichelte Linie in Fig. 4G gezeigt ist, und folglich gibt die
Datenausgabeschatung 140 ein Signal mit hohem Pegel von ihrem
Ausgangsanschluß 142 aus, wie es durch eine gestrichelte Linie in Fig. 4H gezeigt ist, und zwar
in der Periode von T7. Die unnötigen Ausgaben von der Daten-
(Zwischen-)Speicherschaltung 110 führen zu einem unerwünschten Leistungs- und
Zeitverbrauch in bezug auf die Datenausgabeschaltung 140 und folglich zu einem
Spannungs- und Signalrauschen bei der Halbleiterspeichervorrichtung. Unter der
Annahme, daß die zweite Speicherzelle 101b den logischen EINS-Pegel darin
speichert, anstatt des logischen NULL-Pegels, könnte die Erhöhungsschaltung 145
keine ausreichende Superspannung bei der Periode von T9 und T10 erzeugen,
und folglich gibt der Ausgangsanschluß 142 das Signal mit hohem Pegel unter
dem Versorgungsspannungspegel Vcc während der Periode von T9 und T10 aus,
aufgrund des kurzen Intervalls (zwischen T7 und T9) der Operation der
Erhöhungsschaltung 145. Es gibt einen weiteren Weg, der ein anderer als die
Anwendung der vorliegenden Erfindung ist, um solche Nachteile zu vermeiden. Dieser
besteht im Steuern des Aktivierungssignals so, daß es innerhalb der Periode von
T8 zum hohen logischen Pegel geändert wird, aber es ist dabei erforderlich, das
Aktivierungssignal genau zu steuern. Gegensätzlich dazu muß die
Speichervorrichtung der vorliegenden Erfindung das Aktivierungssignal A nicht so steuern, daß es
innerhalb der Periode von T8 geändert wird, solange das Steuersignal A innerhalb
der Periode von T7 bis T8 auf den hohen logischen Pegel geändert wird, und kann
diesbezüglich auf einfache Weise aufgebaut werden.
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Während die Erfindung oben insbesondere unter Bezugnahme auf ein bevorzugtes
Ausführungsbeispiel davon gezeigt und beschrieben worden ist, wird von
Fachleuten auf dem Gebiet verstanden, daß verschiedene Änderungen in der Form und in
Einzelheiten durchgeführt werden können, ohne vom Schutzumfang der Erfindung
abzuweichen.
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Beispielsweise entspricht bei dem oben erörterten Ausführungsbeispiel der hohe
logische Pegel dem Versorgungsspannungspegel (Vcc = 5 V) und der niedrige
logische Pegel entspricht dem Erdpegel (Vss = 0 V), aber der hohe und der niedrige
logische Pegel können jeweils entsprechend anderen Spannungspegeln sein,
solange die Ausleseoperation effektiv durchgeführt werden kann.