TWI417883B - 具輔助閘之非揮發性半導體記憶裝置 - Google Patents

具輔助閘之非揮發性半導體記憶裝置 Download PDF

Info

Publication number
TWI417883B
TWI417883B TW095114527A TW95114527A TWI417883B TW I417883 B TWI417883 B TW I417883B TW 095114527 A TW095114527 A TW 095114527A TW 95114527 A TW95114527 A TW 95114527A TW I417883 B TWI417883 B TW I417883B
Authority
TW
Taiwan
Prior art keywords
bit line
sub
voltage
bit lines
line
Prior art date
Application number
TW095114527A
Other languages
English (en)
Other versions
TW200731263A (en
Inventor
Kono Takashi
Kunori Yuichi
Iga Hironori
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of TW200731263A publication Critical patent/TW200731263A/zh
Application granted granted Critical
Publication of TWI417883B publication Critical patent/TWI417883B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0491—Virtual ground arrays
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0408—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors
    • G11C16/0433—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells containing floating gate transistors comprising cells containing a single floating gate transistor and one or more separate select transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/24—Bit-line control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/26—Sensing or reading circuits; Data output circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Read Only Memory (AREA)

Description

具輔助閘之非揮發性半導體記憶裝置
本發明係有關於非揮發性半導體記憶裝置，且特別有關於浮閘與輔助閘交互配設的AG－AND型(輔助閘－及型)快閃記憶體。
近年來，隨著數位相機畫素增高而記憶卡容量增大等，對於資料儲存快閃記憶體的增大容量的規格要求非常強烈。已開發AG－AND型快閃記憶體作為上述資料儲存快閃記憶體的一種。AG－AND型快閃記憶體中，浮閘與輔助閘交互配設，且藉由施加電場至輔助閘而形成強反轉層作為下層，此反轉層係用作位元線(例如，H.Kurataetal.,2004 Symposium on VLSI Circuits Digest of Technical Papers,pp.72－73)。
第32圖係一方塊圖，顯示上述的AG－AND型快閃記憶體中的1組的主要部分。第32圖中，上述組具有記憶陣列MA、感應閂鎖器SL、以及X解碼器XD。記憶陣列MA包括N個字串ST0至ST(N－1)(而N為自然數)。配置通用位元線GBL，以橫切N個字串ST0至ST(N－1)。通用位元線GBL係全字串ST0至ST(N－1)所共用的上位的位元線，具有連接感應閂鎖器SL及記憶單元電晶體的功能。
感應閂鎖器SL，回應來自外部的位址信號與寫入資料，控制是否在通用位元線GBL上傳送必要的資訊以執行寫入至記憶單元電晶體，同時，感測對應來自外部的位址信號的記憶單元電晶體中通用位元線GBL上所讀出的資料以轉送資料至外部I/O。X解碼器XD回應外部供應的位址信號而選擇字元線WL。
各字串ST，如第33圖所示，包括複數(圖中256條)的字元線WL、對應各字元線WL設置的複數的記憶單元電晶體MC、以及複數的輔助閘電晶體AGT。各記憶單元電晶體MC具有控制閘與浮閘，並根據其臨界電壓的變化儲存資訊。各記憶單元電晶體MC的控制閘連接至對應的字元線WL。與字元線WL相交的方向上配置一列的複數(在此情況下為256個)的輔助閘電晶體AGT在與字元線WL相交的方向上具有1字串寬度的通道長度，其閘極的輔助閘AG也具有對應1字串的長度。各行中複數的記憶單元電晶體MC以每4個分群，而對應於此，輔助閘電晶體AGT也以每4個分群，且輔助閘AG也以每4個分群。即，各記憶單元電晶體群包括4個記憶單元電晶體MC0－MC3，各輔助閘電晶體群包括4個輔助閘電晶體AGT0－AGT3，而各輔助閘群包括4個輔助閘AG0－AG3。
對應4條的輔助閘AG所形成的各群，設置2條的通用位元線GBL。輔助閘AG0的下層經由N通道MOS電晶體Q0連接至通用位元線GBL<2*m>(而m為0以上的整數)。輔助閘AG2的下層經由N通道MOS電晶體Q2連接至通用位元線GBL<2*m＋1>。N通道MOS電晶體Q0、Q2的閘極都接收信號STS。
輔助閘AG1的下層經由N通道MOS電晶體Q1連接至共同汲極線CD。輔助閘AG3的下層經由N通道MOS電晶體Q3連接至共同汲極線CD。N通道MOS電晶體Q1、Q3的閘極共同接收信號STD。施加既定的電壓於輔助閘AG時，輔助閘AG的下方形成強反轉層而成為反轉層位元線BL。
其次，說明關於AG－AND型快閃記憶體的讀出動作。第34圖係顯示讀出動作時的各信號的電壓，而第35圖係顯示各信號的動作波形的時序圖。在此，假設讀出對應第1字元線WL0的各記憶單元電晶體群中的記憶單元電晶體MC2內儲存的資料。
為了讀出記憶單元電晶體MC2的資料至通用位元線GBL，提供輔助閘AG1、AG2既定的電壓(第34、35圖都是3.5V)，因而在輔助閘AG1、AG2下方形成反轉層位元線BL。藉此，對應記憶單元電晶體MC2的汲極的輔助閘AG2下方的反轉層位元線BL經由接收信號STS的電晶體Q2連接至奇數號的通用位元線GBL。另一方面，輔助閘AG1下方的反轉層位元線BL經由接收信號STD的電晶體Q1連接至共同汲極線CD，以用作記憶單元電晶體MC2的源極功能。
第35圖中，奇數號的通用位元線GBL預先充電至1.2V，作為信號STD從L準位至H準位的上昇緣觸發，因此記憶單元電晶體MC2的臨界電壓VTHC比字元線WL0的選擇電壓VRW低時，奇數號的通用位元線GBL的電荷經由記憶單元電晶體MC2放電至共同汲極線CD，奇數號的通用位元線GBL的電壓逐漸降低。
相反地，記憶單元電晶體MC2的臨界電壓VTHC比字元線WL0的選擇電壓VRW高時，記憶單元電晶體MC2不導通，因此奇數號的通用位元線GBL的電壓維持在1.2V。經過適當的時間，例如VRW>VTHC時，奇數號的通用位元線GBL的電壓擺動至0.6V的時間，第35圖中的信號SENSE變成H準位，並根據此時奇數號的通用位元線GBL的電壓，資料最後閂鎖在感應鎖閂器SL內的感應放大器內。
接著，說明關於上述AG－AND型快閃記憶體的寫入動作。2位元以上的資料對應1個記憶單元電晶體MC的多值記憶單元電晶體MC中，必須升高臨界電壓VTHC，使臨界電壓VTHC從最低消去狀態至複數的寫入狀態。此時，臨界電壓VTHC的移位量即注入浮閘FG的全電荷量根據寫入狀態而不同。因此，可以對應臨界電壓VTHC的移位量而運用不同的寫入動作。
第36圖係顯示習知的寫入動作時的目標字串ST內的各信號的電位關係圖，而第37圖係顯示各信號的動作波形的時序圖。假設各記憶單元電晶體群的記憶單元電晶體MC2為寫入目標。又，係以根據上述非專利文件所揭露的”通過單元寫入方式”為前提。
第36圖中，輔助閘AG2下方的反轉層位元線BL作為記憶單元電晶體MC2的汲極，而輔助閘AG0下方的反轉層位元線BL作為記憶單元電晶體MC2的源極。奇數號的通用位元線GBL經由電晶體Q2供給4.5V至源極側的反轉層位元線BL，而偶數號的通用位元線GBL經由電晶體Q0供給0V或約2V至源極側的反轉層位元線BL。上述源極側的反轉層位元線BL的電壓反映是否執行寫入至記憶單元電晶體MC2的資訊，並以儲存在感應閂鎖器SL的資料為依據。具體地，如果想要寫入時，源極側的反轉層位元線BL設定為0V，而如果想要阻止寫入時，源極側的反轉層位元線BL設定為約2V。藉此，根據供應至源極側的反轉層位元線BL的電壓，決定是否執行寫入至記憶單元電晶體MC的方式在以下稱作源極選擇寫入方式。
參考第37圖，施加於輔助閘AG1的電壓觸發開始寫入記憶單元電晶體MC2。此時，施加於輔助閘AG1的電壓約1V低，且形成於輔助閘AG1下方的反轉層係弱反轉狀態。如果源極側反轉層位元線BL為0V時，電流經由記憶單元電晶體MC1下方從奇數號側的通用位元線GBL流至偶數號側的通用位元線GBL，寫入目標的記憶單元電晶體MC2下方的通道與輔助閘AG1下方的弱反轉層之間的邊界附近產生電場集中，並在基板表面上產生由電場加速的高能量電子(熱電子)。施加於字元線WL的高電壓VWW所產生的縱方向的電場拉引上述熱電子而到達寫入目標記憶單元電晶體MC2的浮閘。此稱作源極側熱電子注入(SSI)。如果源極側反轉層位元線BL為2V時，由於提供輔助閘AG1的電壓VAG1為1V，輔助閘AG1被切斷，且記憶單元電晶體MC2內不流過寫入電流。又，第36圖中的電流路徑的箭頭係表示電子流動的方向。
又，由於奇數號側與偶數號側的通用位元線GBL都在寫入時成為浮動狀態，因此汲極側通用位元線GBL上儲存的電荷流入源極側通用位元線GBL，所以電荷在兩者間再分配直到輔助閘AG1切斷(電荷共用方式)。結果，藉由維持1次寫入的消耗電荷在一定量，改善了寫入控制性(記憶單元電晶體MC間的臨界電壓VTHC移位量的均一性)。
其次，說明上述AG－AND型快閃記憶體的其他寫入動作。第38圖係顯示習知其他寫入動作時的目標字串ST內各信號的電位關係圖，而第39圖係顯示各信號的動作波形的時序圖。寫入目標係假設為各記憶單元電晶體群的記憶單元電晶體MC2。
第38圖中，源極側及汲極側反轉層位元線BL與輔助閘AG的關係與第36圖相同，且在源極選擇寫入方式方面也相同。不過，供應至汲極側反轉層位元線BL的電壓不同於以下所述的”自行升壓”方式。參考第39圖動作波形，信號STS從”H”準位降至”L”準位後，輔助閘AG2的電壓從0V上昇至8V時，由於電容耦合，輔助閘AG2下方的反轉層位元線BL的電壓上昇。輔助閘AG2下方的反轉層位元線BL的最終電壓係由輔助閘AG2下方的閘極氧化膜電容與輔助閘AG2下方形成的強反轉層的空乏層電容的比決定，並上昇至例如4.5V。
輔助閘AG1的電壓上昇至1V時，開始寫入。由於信號STS維持”L”準位，源極側及汲極側反轉位元線BL係浮動狀態，以兩者內儲存的電荷再分配的電荷共用方式執行寫入。
如上所述，由源極側電壓決定是否寫入的源極選擇方式、再分配浮動狀態的源極/汲極內儲存的一定電荷而加強控制性的電荷共用方式、以及將輔助閘AG升壓以局部產生汲極電壓的自行升壓方式係併用作為寫入方式。特別是電荷共用方式中通用位元線GBL間的電荷共用方式與反轉層位元線BL間電荷共用方式，可以對應想要的VTHC移位量來選擇使用。
電荷共用方式的VTHC移位量係依據配線寄生電容內儲存的電荷量，且汲極電壓相同時，配線寄生電容0.8pF大的通用位元線GBL間的電荷共用方式比配線寄生電容0.2pF小的反轉層位元線BL間電荷共用方式可以期待較大的VTHC移位。另一方面，由於VTHC分佈的狹帶化，當執行超出位元的VTHC微調整時，反轉層位元線BL間電荷共用方式適用。又，執行寫入前的設定時間也是負荷輕的反轉層位元線BL自行升壓的反轉層位元線BL間電荷共用方式較短。運用上述特性，特別是分別寫入多值準位時的寫入時間可以達到最優化。
第38圖所示的寫入方式，由於併用自行升壓方式與反轉層位元線BL間電荷共用方式，在寫入控制性與設定時間方面極佳。但是，隨著記憶單元電晶體MC的微細化的進展，可能引起以下的問題點。
由於記憶單元電晶體MC的微細化，輔助閘AG的閘極寬度也縮小了。結果，在輔助閘AG下方形成的反轉層的空乏層電容的成分中，不取決於輔助閘AG的閘極寬度的邊緣成分(一種線成分)比例增加。因此，空乏層電容的表面成分與閘極電容都是依輔助閘AG的閘極寬度而成比例地變小，而含有邊緣成分的空乏層電容全體比閘極寬度的縮小率更緩地變小。因此，為了確保自行升壓後的汲極電壓與習知一樣的準位，輔助閘AG的電壓必須上升或是構成輔助閘AG的閘極氧化膜必須薄膜化。另一方面，電荷共用後汲極電壓降低(參考第39圖)，並且如果如上述使用比習知高的電壓於或是比習知薄的閘極氧化膜時，電荷共用後施加於輔助閘氧化膜的電場強度變高，因而產生了可靠性的問題。
為了避免上述的問題，雖然可以只以通用位元線GBL間電荷共用方式執行寫入，但是，如上述，通用位元線GBL與反轉層位元線BL的寄生電容分別為0.8pF、0.02pF的大差異，從VTHC位移量的控制性觀點看來，只藉由通用位元線GBL間電荷共用方式可能很難產生夠小的寫入後臨界電壓VTHC分佈。又，由於通用位元線GBL間電荷共用方式係以每寫入周期充電及放電負荷重的通用位元線GBL，寫入前的通用位元線GBL的充電時間變長，因而寫入時間變長，而有消耗功率增大的顧慮。
又，寫入時間內包括判定寫入後的VTHC位移量的超過與不足的確認動作。這是一種記憶單元電晶體MC的讀出動作，而如同習知，如果提供大的振幅給負荷重的通用位元線GBL而讀出時，會耗費時間。
因此，本發明的主要目的係提供比通用位元線GBL間電荷共用方式更佳的可靠性、並具有寫入控制性及寫入速度的低消耗功率的非揮發性半導體記憶裝置。
又，本發明的另一目的係提供讀出時間快的非揮發性半導體記憶裝置。
本發明的非揮發性半導體記憶裝置具有記憶陣列部，而記憶陣列部由複數的子區塊所構成，且各子區塊的結構包括：複數的字元線；複數的局部位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與局部位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊。記憶陣列部更具有設置給各子區塊的複數的主位元線、以及共同設置給複數的子區塊的複數的通用位元線。各主位元線可以選擇性地連接至對應的子區塊內的1局部位元線。各通用位元線可以選擇性地連接至對應的複數的主位元線中的1主位元線。又，設置電壓控制電路，獨立控制各主位元線的電壓，與而通用位元線的電壓分開。
因此，上述非揮發性半導體記憶裝置中，可以在各主位元線群的2條主位元線間執行電荷共用寫入。可以改善可靠性、寫入控制性、以及寫入速度，並達到降低消耗功率。
又，根據本發明的另一非揮發性半導體記憶裝置，具有記憶陣列部，而記憶陣列部由複數的子區塊所構成，且各子區塊的結構包括：複數的字元線；複數的局部位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與局部位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊。記憶陣列部更具有共同設置給複數的子區塊的複數的通用位元線。各通用位元線包括分別對應複數的子區塊的複數的分割通用位元線。各分割通用位元線可以選擇性地連接至延伸方向上鄰接的分割通用位元線，同時，可以選擇性地連接至對應的子區塊內的1局部位元線。又，設置電壓控制電路，用以獨立控制各分割通用位元線的電壓。
因此，上述非揮發性半導體記憶裝置中，在分割通用位元線之間可以執行電荷共用寫入，並達到改善可靠性、寫入控制性及寫入速度，以及降低消耗功率。又，與設置主位元線相比，可以減少配線層。
又，根據本發明的再另一非揮發性半導體記憶裝置，具有記憶陣列部，而記憶陣列部由複數的子區塊所構成，且各子區塊的結構包括：複數的字元線；複數的局部位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與局部位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊。記憶陣列部更具有設置給各子區塊的複數的主位元線、以及共同設置給複數的子區塊的複數通用位元線。各主位元線可以選擇性地連接至對應的子區塊內的1局部位元線。讀出時，各鄰接的2條通用位元線的一方選擇性地連接至對應的複數的主位元線中的1主位元線。又，從記憶單元讀出資料之前，各鄰接的2條通用位元線之一方預充電至第1電壓，而另一方通用位元線預充電至與第1電壓相異的第2電壓。更設置了讀出控制電路，當開始從記憶單元讀出且各鄰接的2條通用位元線之一方的電壓對應記憶單元資料而變化時，在一定時間後其電壓與另一方通用位元線上的第2電壓相比而讀出記憶單元資料。
因此，上述非揮發性半導體記憶裝置中，可以降低通用位元線的振幅電壓，並達到提高讀出速度。
又，根據本發明的再另一非揮發性半導體記憶裝置，具有記憶陣列部，而記憶陣列部由複數的子區塊所構成，且各子區塊的結構包括：複數的字元線；複數的局部位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與局部位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊。記憶陣列部更具有共同設置給各子區塊的複數的通用位元線。各通用位元線包括分別對應複數的子區塊的複數的分割通用位元線。各分割通用位元線可以選擇性地連接至延伸方向上鄰接的分割通用位元線，同時，可以選擇性地連接至對應的子區塊內的1局部位元線。讀出時，分割通用位元線間的所有連接裝置接通，各鄰接的2條通用位元線中的一方連接至選擇的子區塊內的1局部位元線，而從記憶單元讀出資料之前，各鄰接的2條通用位元線之一方預充電至第1電壓，另一方通用位元線預充電至與第1電壓相異的第2電壓。更設置了讀出控制電路，當開始從記憶單元讀出且各鄰接的2條通用位元線之一的電壓對應記憶單元資料而變化時，在一定時間後其電壓與另一方通用位元線上的第2電壓相比而讀出記憶單元資料。
因此，上述非揮發性半導體記憶裝置中，可以降低通用位元線的振幅電壓，並達到提高讀出速度。
又，根據本發明的再另一非揮發性半導體記憶裝置，具有記憶陣列部，而記憶陣列部由複數的字串所構成，且各字串的結構包括：複數的字元線；複數的局部位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與局部位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊。記憶陣列部更具有複數的通用位元線。各通用位元線由全部字串所共有，同時可以選擇性地連接至1字串內的1局部位元線。讀出時，從記憶單元讀出資料之前，各鄰接的2條通用位元線之一方預充電至第1電壓，另一方通用位元線預充電至與第1電壓相異的第2電壓。更設置了讀出控制電路，當開始從記憶單元讀出且各鄰接的2條通用位元線之一方的電壓對應記憶單元資料而變化時，在一定時間後其電壓與另一方通用位元線上的第2電壓相比而讀出記憶單元資料。
因此，上述非揮發性半導體記憶裝置中，可以降低通用位元線的振幅電壓，並達到提高讀出速度。
各鄰接的2通用位元線最好以既定位置繞轉以抑制來自其他通用位元線的耦合雜訊。藉此，可以達到提高抗雜訊能力。
如上所述，根據本發明，分割記憶單元為複數的子區塊，且各子區塊中準備的新的位元線用於在寫入時供給汲極電壓，藉此，可以期待寫入前的預充電時間縮短，藉由最優化提供於寫入的電荷而改善臨界值控制性，提高寫入速度，以及低消耗功率。
又，藉由使全體記憶單元陣列所共有的位元線(最上位階層，或是互相連接的上述位元線)可以比習知振幅小的互補化，以及繞轉位元線以改善抗雜訊能力，可以提高從記憶單元電晶體讀出的動作速度。
 [第一實施例]
第1圖，係顯示根據本發明第一實施例的AG－AND型快閃記憶體的主要部分圖。第1圖中，AG－AND型快閃記憶體中，半導體基板的表面上記憶單元電晶體MC的浮閘FG與輔助閘電晶體AGT的輔助閘AG在字元線WL的延伸方向交互配置。浮閘FG儲存的電荷決定記憶單元電晶體MC的臨界值VTHC。字元線WL兼作記憶單元電晶體MC的控制閘CG。
在與字元線WL相交的方向上配置的輔助閘電晶體AGT群用作位元線BL與元件分離兩種功能。也就是說，如果提供給輔助閘AG的電壓是足夠的值，輔助閘AG的下方形成強反轉層，上述強反轉層作為位元線，連接記憶單元電晶體MC的源極或汲極至上位階層的通用位元線GBL。相反地，當提供0V或負電壓時給輔助閘AG時，輔助閘AG下方的反轉層消失，且輔助閘電晶體AGT群用作字元線WL延伸方向的元件分離功能。輔助閘電晶體AGT群如上所述地用作位元線與元件分離的兩功能，藉此位元線間距也縮小至2F(而F為記憶單元電晶體MC內的最小單位尺寸)，係對記憶單元電晶體MC高積體化的有利構造。又，寫入時源極側輔助閘AG下方轉變為弱反轉狀態，因此寫入目標的記憶單元電晶體MC下方的通道的邊界產生高電場，藉此執行通道熱電子的有效注入，有助於提高寫入速度。
第2圖係顯示AG－AND型快閃記憶體的全體結構的方塊圖。第2圖中，上述AG－AND型快閃記憶體，為了提高寫入速度，具有複數(圖中4個)的組BA0~BA3。組BA0~BA3分別包括：記憶陣列MA，用以儲存資料；X解碼器XD，根據行位址信號以指定記憶陣列MA的行位址；Y解碼器YD，根據列位址信號以指定記憶陣列MA的列位址；Y閘YG，用以執行與記憶陣列MA間的資料收送；資料暫存器DR，用以暫時保持資料；以及感應閂鎖器SL，用以檢測、放大和保持資料。
讀出/程式/消去控制電路2，根據經由控制信號緩衝器1提供的控制信號/CE、/RE、/WE、…，控制AG－AND型快閃記憶體全體，行位址信號經由多工器3、頁位址緩衝器4提供至組BA0~BA3內的各X解碼器XD。列位址計數器5內所產生的列位址信號提供至組BA0~BA3內的各Y解碼器YD。
寫入資料信號，經由多工器3、資料輸入緩衝器6及輸入資料控制電路7，提供至組BA0~BA3內的各Y閘YG，更經由資料暫存器DR及感應閂鎖器SL，寫入至記憶陣列MA的指定位址。從記憶陣列MA的指定位址讀出的資料信號，經由感應閂鎖器SL、資料暫存器DR、Y閘YG、資料輸出緩衝器8、以及多工器3，輸出至外部。
第3圖係顯示記憶陣列MA結構的方塊圖，係第32圖的比較圖。第3圖的記憶陣列MA與第32圖的記憶陣列MA的相異點係記憶陣列MA分割為複數(第3圖中4個)的子區塊SB0~SB3，並設置全字串ST0~ST(N－1)間共有的通用位元線GBL，再加上子區塊SB內複數的字串ST所共有的主位元線MBL，以及子區塊SB0及SB1、SB2及SB3的各邊界上配置具有選擇性連接通用位元線GBL與主位元線MBL功能的GBL－MBL連接區域CA。
第4圖係顯示第3圖所示的字串ST的結構的電路圖，係第33圖的比較圖。第4圖的字串ST與第33圖的字串ST的相異點係以主位元線MBL置換通用位元線GBL。也就是說，比習知增加1個位元線階層的結構，最上位的通用位元線GBL變成習知的1/2數量。對於增加1階層，物理上係對應追加1層的配線層。
第5A、5B圖係顯示第3圖所示的GBL－MBL連接區域CA的結構的電路方塊圖。第5A、5B圖中，子區塊SB0與SB1之間的GBL－MBL連接區域CA分割為分別對應子區塊SB0、SB1的2個子連接區域SCA0、SCA1，而子區塊SB2與SB3之間的GBL－MBL連接區域CA分割為分別對應子區塊SB2、SB3的2個子連接區域SCA2、SCA3。
子連接區域SCA中有2項功能。第1項功能，如文字所示，係選擇性連接通用位元線GBL至2主位元線MBL中之一，並由閘極接收信號TRMx<y>的N通道MOS電晶體10~13執行(而x為子區塊SB的號碼，y為0到3的任一整數)。即，電晶體10在通用位元線GBL<m>與主位元線MBLx<2*m>之間連接，且其閘極接收信號TRMx<0>。電晶體11在通用位元線GBL<m>與主位元線MBLx<2*m＋1>之間連接，且其閘極接收信號TRMx<1>。信號TRMx<0>或TRMx<1>轉變為”H”準位時，電晶體10或11導通，而通用位元線GBL<m>連接至主位元線MBLx<2*m>或MBLx<2*m＋1>。
電晶體12在通用位元線GBL<m＋1>與主位元線MBLx<2*m＋2>之間連接，且其閘極接收信號TRMx<2>。電晶體13在通用位元線GBL<m＋1>與主位元線MBLx<2*m＋3>之間連接，且其閘極接收信號TRMx<3>。信號TRMx<2>或TRMx<3>轉變為”H”準位時，電晶體12或13導通，而通用位元線GBL<m＋1>連接至主位元線MBLx<2*m＋2>或MBLx<2*m＋3>。
子連接區域SCA的第2項功能係預充電功能，提供適當的電壓至電晶體10~13所切離的主位元線，並由閘極接收信號RPCMx<z>且源極接收信號FRPCMx<z>的N通道MOS電晶體14~17所執行(而z為0或1)。
即，電晶體14、15的閘極接收信號RPCMx<0>，其源極接收信號FRPCMx<0>，而其汲極分別連接至主位元線MBLx<2*m>、MBLx<2*m＋2>。電晶體16、17的閘極接收信號RPCMx<1>，其源極接收信號FRPCMx<1>，而其汲極分別連接至主位元線MBLx<2*m＋1>、MBLx<2*m＋3>。當信號RPCMx<0>或RPCMx<1>轉變為”H”準位時，電晶體14、15或電晶體16、17導通，而提供信號FRPCMx<0>或FRPCMx<1>的電壓至主位元線MBLx<2*m>、MBLx<2*m＋2>或MBLx<2*m＋1>、MBLx<2*m＋3>。
感應閂鎖器SL包括對應各通用位元線GBL設置的感應閂鎖器單位電路SLU。感應閂鎖器單位電路SLU，如第6圖所示，包括N通道MOS電晶體20~30以及P通道MOS電晶體31、32。
在讀出動作時，信號STR轉變為”H”準位，對應的通用位元線GBL<m>的電壓供應至電晶體29的閘極。在此，當信號SENSE轉變成”H”準位時，電晶體29對應通用位元線GBL<m>的電壓而導通或斷開，並由電晶體25~28、31、32所構成的次段交叉耦合型感應放大器放大結果。
寫入動作時，當想要執行寫入至記憶單元電晶體MC時，感應放大器的一輸出入節點SLS轉變為”H”準位，同時，另一輸出入節點SLR轉變為”L”準位，而當不想執行寫入至記憶單元電晶體MC時，一輸出入節點SLS轉變為”L”準位，同時，另一輸出入節點SLR轉變為”H”準位，輸出入節點SLS、SLR之間的電壓閂鎖在感應放大器內。
在此，提高記憶單元電晶體MC的臨界電壓VTHC以寫入至記憶單元電晶體MC，也就是說，寫入後施加適當的電壓至對應的字元線WL以讀出記憶單元電晶體MC的資料時，成為電流不流過記憶單元電晶體MC(通用位元線GBL不放電)的狀態。
信號TR在”L”準位的狀態下，信號PC、FPC、STR都轉變為”H”準位時，對應感應放大器內保持的狀態，通用位元線GBL<m>選擇性地預充電。具體而言，輸出入節點SLR為”H”準位時，通用位元線GBL<m>充電至只比信號PC的電壓低電晶體22的臨界電壓的電壓(約2V)，輸出入節點SLR為”L”準位時，通用位元線GBL<m>保持在重設的初期狀態(＝GND)。之後，信號TR變成”H”準位(與信號PC的”H”準位的電壓相同)，由感應放大器保持通用位元線的狀態。
其次，說明上述AG－AND型快閃記憶體的寫入動作。第7圖顯示開始寫入至記憶單元電晶體MC2時的各信號狀態圖。字串ST內部的狀態與第36圖相同。組BA、子區塊SB、字串ST、通用位元線GBL、主位元線MBL、記憶單元MC、字元線WL的選擇係根據位址信號由第2圖的X解碼器XD執行。源極側反轉層位元線BL的電壓，與習知相同，係由感應閂鎖器SL經由通用位元線GBL<m>、GBL<m＋1>所供應。對應寫入目標的記憶單元電晶體MC2的信號TRM<0>、TRM<2>變成”H”電位，選擇性地連接對應通用位元線GBL的2條主位元線MBL中的任一條至通用位元線GBL。第7圖係顯示通用位元線GBL<m>、GBL<m＋1>分別連接至主位元線MBL<2*m>、MBL<2*m＋2>，而主位元線MBL<2*m>、MBL<2*m＋2>分別充電至2V、0V的狀態。
另一方面，汲極側的反轉層位元線BL的電壓(4.5V)，經由在閘極接收信號RPCM的電晶體，由信號FRPCM的節點供給。第7圖中，汲極側的反轉層位元線BL的電壓，經由在閘極接收信號RPCM<1>的電晶體16、17，由信號FRPCM<1>的節點供給。此時，只有主位元線MBL(0.2pF)，長度只有通用位元線GBL(電容0.8pF)的1/4，充電至4.5V，因此消耗功率變小。又，輔助閘AG0、AG2分別設定為4.5V及8V，輔助閘AG0、AG2的下層形成反轉層位元線BL。又，字元線WL0從－2V上升至寫入電壓VWW。
作為寫入方式，提供適當的電壓後變成浮動狀態的主位元線MBL間保持定電荷，且在電荷共用寫入中，信號TRM<0>、TRM<2>的轉變係4.5V→0V，且信號RPCM<1>的轉變係8V→0V，藉此源極側主位元線MBL<2*m>，MBL<2*m＋2>以及汲極側主位元線MBL<2*m＋1>，MBL<2*m＋3>轉變成浮動狀態(1)，接著輔助閘AG1的電壓上升至1V而開始寫入(2)。由於主位元線MBL的配線長為通用位元線GBL的配線長的1/4，因此與第36圖的通用位元線GBL間的電荷共用方式相比，變成以較少的電荷寫入，改善了每一次寫入的VTHC位移量的控制性。
又，讀出動作係以如下的順序執行。參考第8圖，採用讀出記憶單元電晶體MC2的資料時的情況。首先，讀出記憶單元電晶體MC2的全體的一半的資料至偶數號側通用位元線GBL<m>，只有信號TRM<1>設定為4V，因此電晶體11導通，且通用位元線GBL<m>與主位元線MBL<2*m＋1>連接並充電至1.2V。又，通用位元線GBL<m＋1>設為0V以用作屏蔽線。又，輔助閘AG1、AG2都設為3.5V，而在輔助閘AG1、AG2的下層形成反轉層位元線BL。又，字元線WL0從－2V上升至讀出電壓VRW。又，通用位元線GBL的預充電及電位固定係由第6圖的電晶體20執行。
之後，信號STD上升至3V，因此電晶體Q1和Q3導通。因此，對應字元線WL0的讀出電壓VRW與記憶單元電晶體MC2的臨界電壓VTHC的大小關係，通用位元線GBL<m>的電壓改變，且上述電壓變化由感應閂鎖器SL感測。之後，通用位元線GBL<m>的電壓以及主位元線MBL<2*m>、MBL<2*m＋1>的電壓重置，且以相同的方法讀出後半的記憶單元電晶體MC2的資料至奇數號側通用位元線GBL<m＋1>。以此方式，1頁分2次讀出，藉此通用位元線GBL的一半變成可以用作屏蔽，並擴大了讀出資料的雜訊幅度。
如上所述，第一實施例中，由於具有階層位元線結構，其中分割記憶陣列MA為複數的子區塊SB，分配對應各子區塊SB的新主位元線MBL，以及主位元線MBL經由切換器選擇性地連接至上位階層的通用位元線GBL，可以以低消耗功率執行資料寫入至快閃記憶體，以及以高精密度控制臨界電壓VTHC。
[第二實施例]
第一實施例的讀出動作中，從記憶陣列MA讀出的資料，前後半分開，並執行連續的動作。在此方式中，雖然可以避免通用位元線GBL間的耦合雜訊問題，但產生讀出率變成一半的問題。
在此，以本第二實施例說明可以更快速讀出的讀出方法。第9－13圖中顯示具體的順序。又，第9－13圖中，假設存取各記憶單元電晶體群的記憶單元電晶體MC2。
第9圖係顯示本第二實施例的讀出方法的第1階段。通用位元線GBL預充電至比第6圖的電晶體29的臨界電壓(也就是感應閂鎖器SL的邏輯臨界電壓VTHL)0.65V稍微低的0.6V。藉由預先設定信號RPCM<1>至4V以及信號FRPCM<1>至1.3V，預充電主位元線MBL<2*m＋1>、MBL<2*m＋3>至1.3V。在此階段，全部的信號TRM設定為”L”準位，因而全部的主位元線MBL與對應的通用位元線GBL分離。輔助閘AG1、AG2設定為3.5V，因此在輔助閘AG1、AG2的下層形成反轉層位元線BL。於是，字元線WL0從－2V上升至選擇電壓VRW，同時，信號STD上升至”H”準位，藉此，根據記憶單元電晶體MC2的臨界電壓VTHC，主位元線MBL放電。
在此應注意的是，不同於第一實施例，在同一行位址選擇的記憶單元電晶體MC2(＝1頁)中係執行一次讀出資料至主位元線MBL。主位元線MBL的數量係讀出資料數的2倍，而每隔一條載有資料。也就是說，其餘的主位元線MBL可以固定在適當的電壓，因此具有屏蔽效果(第9圖中信號RPCM<0>設為”H”準位，而主位元線MBL<2*m>、MBL<2*m＋2>固定在接地電壓GND)。繼續讀出直到連接至具有比字元線WL0的電壓VRW低的臨界電壓VTHC的記憶單元電晶體MC2之主位元線MBL的電壓變成0.5V。
第10圖係顯示本第二實施例中的讀出方法的第2階段。經過連接至VRW>VTHC的記憶單元電晶體MC之主位元線MBL擺動至5V的時間後，信號STD變成”L”準位，而記憶單元電晶體MC為斷開。同時，信號STS也設定為”L”準位，且主位元線MBL和記憶單元電晶體MC互相分離。結果，讀出資料保持在主位元線MBL上。
第11圖係顯示本第二實施例中的讀出方法的第3階段。第3階段中，在主位元線MBL上讀出的1頁資料轉送至通用位元線GBL上，且由感應閂鎖器SL感測及閂鎖住。首先，為了全部讀出半頁資料至通用位元線GBL<m>，設定信號TRM<1>至”H”準位，並連接至對應的主位元線MBL<2*m＋1>與通用位元線GBL<m>。此時，通用位元線GBL<m>上的讀出電壓係由信號TRM<1>即將變成”H”準位之前儲存在主位元線MBL<2*m＋1>與通用位元線GBL<m>內的電荷再分配來決定。
當主位元線MBL<2*m＋1>與通用位元線GBL<m>的寄生電容分別為Cmbl及Cgbl時，主位元線MBL<2*m＋1>與通用位元線GBL<m>的電壓在TRM<1>即將變成”H”準位之前分別為Vmbl及Vgbl，且TRM<1>變成”H”準位而主位元線MBL<2*m＋1>與通用位元線GBL<m>間執行電荷再分配後，兩者的電壓為Vread，而以下公式(1)成立。
Cmbl*Vmbl＋Cgbl*Vgbl＝(Cmbl＋Cgbl)*Vread………(1)
改變公式(1)而導出以下公式(2)。
Vread＝(Cmbl*Vmbl＋Cgbl*Vgbl)/(Cmbl＋Cgbl)………(2)
第11圖的範例中，Cmbl＝0.2pF、Cgbl＝0.5pF、Vgbl＝0.6V，因此如果VRW>VTHC時，Vmbl＝0.5V，Vread＝(0.2 pF *0.5V＋0.5 pF *0.6V)/(0.2 pF＋0.5pF)＝0.57V。又，如果VRW<VTHC時，Vmbl＝1.3V，Vread＝(0.2 pF *1.3V＋0.5 pF *0.6V)/(0.2 pF＋0.5pF)＝0.8V。在此，由於感應閂鎖器SL的邏輯臨界電壓VTHC為0.65V，因此當VRW>VTHC時，VTHL>Vread，相反地，如果VRW<VTHC時，VTHL<Vread。也就是說，在感應閂鎖器SL內可以識別兩者。
第12圖係顯示本第二實施例中的讀出方法的第4階段。為了讀出1頁的前半之後繼續讀出後半，必須重置前半的讀出狀態一次。因此，信號TRM<1>轉變為”L”準位，而對應的主位元線MBL<2*m＋1>與通用位元線GBL<m>分離，同時，清除殘存的讀出資料，且用作讀出後半的屏蔽功能而用於讀出前半的通用位元線GBL<m>係固定在0.6V。
第13圖係顯示本第二實施例中的讀出方法的第5階段。在此，為了讀出1頁的後半，信號TRM<1>轉變為”L”準位，而對應的主位元線MBL<2*m＋3>與通用位元線GBL<m＋1>連接。以下，讀出的概念與參考第12圖的說明相同。
其次，驗證目前為止所說明的”集體讀出1頁至主位元線MBL→電荷再分配轉送至前半資料的通用位元線GBL→重置通用位元線GBL→電荷再分配轉送至後半資料的通用位元線GBL”的讀出方式比起第一實施例有多快速。如果VRW>VTHC時的記憶單元電晶體MC的單元電流為Icell，且忽略通用位元線GBL的重置時間，第一實施例的方式的讀出時間Tread1以下式(3)表示。
Tread1≒2*Cgbl*(Vgbl－VTHL)/Icell＝2*0.8pF*(1.2V－0.65V)/Icell＝0.88pC/Icell………(3)
另一方面，當主位元線MBL與通用位元線GBL間的電荷轉送時間為Tchs時，本第二實施例中的讀出時間Tread2可以以下列公式(4)表示。
Tread2≒Cmbl*(Vmbl－Vread)/Icell＋2*Tchs＝0.2pF*(1.3V－0.5V)/Icell＋2*Tchs＝0.16pC/Icell＋2*Tchs………(4)
主位元線MBL與通用位元線GBL係電阻值不很高的金屬配線，電荷轉送以最高100ns的狀況完成。當Icell為0.1 μ A的狀況時，與Tread2的最終式中的第1項相比，第2項可以忽略。因此，Tread2以下式(5)表示。
Tread2≒0.16pF/Icell………(5)
當比較公式(3)及(5)時，明顯地第二實施例的讀出方式壓倒性的快得多(增加5倍以上的速度)。又，當考慮到讀出動作時的消耗功率時，習知中通用位元線GBL的擺動雖然消耗功率很大，本第二實施例中，由於位元線MBL同程度擺動，可以大幅降低消耗功率。
如上所述，第二實施例中，具有記憶陣列MA分割成複數的子區塊SB，分配對應各子區塊SB的新的主位元線MBL，以及主位元線MBL經由切換器選擇性地連接至上位階層的通用位元線GBL的階層位元線結構的快閃記憶體中，資料讀出時從記憶單元電晶體MC所讀出的資訊一次保持在主位元線MBL內，並經由電荷再分配，選擇性地轉送至對應的通用位元線GBL，藉此可以達成高速且低消耗功率的讀出動作。
[第三實施例]
如果更發展第一實施例及第二實施例中所示的階層位元線結構時，可以使用各記憶陣列MA作為複數的獨立擬似組。
第14圖係方塊圖，顯示根據第三實施例的AG－AND型快閃記憶體的記憶陣列MA的結構。雖然通用位元線GBL、主位元線MBL、及GBL－MBL連接區域CA與第一實施例的第3圖相同，但相異處為子區塊SB0、SB1分配至組BA#0，而子區塊SB2、SB3分配至組BA#1。
通用位元線GBL與主位元線MBL的連接關係如第15A、15B圖所示。基本上與第一實施例的第5A、5B圖為相同的結構，但對應之後說明的多組寫入，加入資料閂鎖器DL至各感應閂鎖器單元電路SLU。又，字串ST的結構與第4圖相同。
以下說明第14、15圖的結構中的多組動作。首先，說明多組讀出動作。第16A~16C圖中的多組讀出動作時的GBL－MBL連接區域CA的狀態以第17圖的動作波形表示。在此，存取組BA#0內的子區塊SB1與組BA#1內的子區塊SB3，並假設讀出各子區塊SB內的外部位址所指示的字串ST的記憶單元電晶體MC2。又，為了簡化符號，說明m＝0的基本單位。
假設第16A~16C圖所示的資料圖案係集體讀出至主位元線MBL。在此，”集體”係指同時以2個組BA#0、BA#1從記憶單元電晶體MC讀出至主位元線MBL，而比較第一實施例與第二實施例，係指以組數並列讀出的資料數(頁數)變多。此動作只有主位元線MBL對各子區塊SB獨立配置才有可能。
其次，以第17圖說明主位元線MBL上共同讀出的資料由組BA#0、BA#1間共有的通用位元線GBL及至感應閂鎖器單位電路SLU讀出的順序。首先，信號TRM<1>轉變為”H”準位，且組BA#0的子區塊SB1內的頁前半部的資料讀出至通用位元線GBL<0>。讀出方法與第二實施例相同，係藉由主位元線MBL與通用位元線GBL之間的電荷再分配。
回應感應閂鎖器SL內的感測動作完成，信號TRM1<1>變成”L”準位，通用位元線GBL<0>重置一次(圖中未顯示，係以感應閂鎖器SL內的信號RPC轉變為”H”準位，且信號FRPC的節點變成0.6V來實行)。接著，信號TRM1<3>變成”H”準位，組BA#0的子區塊SB1的頁後半部的資料讀出至通用位元線GBL<1>。同樣地，依序TRM3<1>變成”H”準位，信號TRM3<3>變成”H”準位，並且也讀出組BA#1的子區塊SB3的頁前後半的資料。
其次，驗證上述多組讀出的效果。比較從第二實施例中的2個子區塊SB讀出資料的情況，雖然第17圖所示的電荷再分配轉送時間係兩者相同，第三實施例中成為目標的2子區塊SB的總共2頁的資料同時並列讀出至主位元線MBL，因此速度快。也就是說，根據第二實施例的Tread2的數學式(4)，縮短了0.16pC/Icell的時間。
其次，說明有關多組寫入動作。第18A~18C中多組寫入動作時的GBL－MBL連接區域CA的狀態以第19圖的動作波形表示。在此，存取組BA#0內的子區塊SB1與組BA#1內的子區塊SB3，並且假設寫入各子區塊SB內的外部位址所指示的字串ST的記憶單元電晶體MC2。又，又，為了簡化符號，說明m＝0的基本單位。
首先，由於從組BA#0內的子區塊SB1開始寫入，因此信號DTR0變成”H”準位，且寫入光罩資料(是否寫入)從對應的資料閂鎖器DL轉送至感應閂鎖器單位電路SLU。因此，感應閂鎖器單位電路SLU提供0V至對應寫入目標的記憶單元電晶體MC2的通用位元線GBL，而提供2V至對應不想寫入的記憶單元電晶體MC2的通用位元線GBL。在第18A－18C圖的情況中，通用位元線GBL<0>、GBL<1>內載入資訊。當信號TRM1<0>、TRM1<2>變成”H”準位時，通用位元線GBL<0>、GBL<1>上的寫入資料，經由對應的主位元線MBL1<0>、MBL1<2>，送至字串ST內的源極側反轉層位元線BL。其次，信號RPCM1<1>變成”H”準位，並且寫入汲極電壓從信號ERPCM1<1>的節點經由主位元線MBL1<1>、MBL1<3>送至字串ST內的汲極側反轉層位元線BL。之後，當輔助閘極AG1變成”H”準位時，開始寫入。
寫入至組BA#1的子區塊SB3，不需要等組BA#0的子區塊SB1的寫入動作完成。如第19圖所示，在寫入光罩資料轉送至組BA#0的子區塊SB1結束的時間點，也就是說，信號TRM1<0>、TRM1<2>變成準位”L”時，信號DTR1會轉變為”H”準位，所以感應閂鎖器單元電路SLU內的寫入光罩資料對應組BA#1的子區塊SB3而更新，並從感應閂鎖器單元電路SLU送至通用位元線GBL。之後，反覆與組BA#0的子區塊SB1相同的順序，而開始寫入至組BA#1的子區塊SB3。
其次，驗證上述多組寫入的效果。習知範例的第36圖及第37圖所示的寫入方式中，由於通用位元線GBL上載有寫入汲極電壓，直到1字串ST的寫入結束(至少到輔助閘AG1下降)後才能開始下一寫入。相對地，第三實施例的多組寫入中，第19圖的To1所示的期間內不同的子區塊SB內的字串ST中的寫入動作係並行的。因此，如果是執行2頁寫入時，縮短了To1部分的寫入時間。又，與完全獨立的2組結構相較，雖然縮短時間的效果小，但由於組之間共用感應閂鎖器SL，削減晶片面積的效果很大。
如上所述，第三實施例中，具有階層位元線結構的快閃記憶體中，其中分割記憶陣列MA成複數的子區塊SB，分配對應各子區塊SB的新的主位元線MBL，以及主位元線MBL經由切換器選擇性地連接至上位階層的通用位元線GBL，而藉由同時存取複數的子區塊SB的擬似的多組動作，對應各子區塊SB的動作可以並列執行，並且與習知的記憶陣列結構相比，可以實現高速的讀出/寫入動作。
[第四實施例]
第一~三實施例所示的階層位元線結構，與習知結構相較，具有可以輕易實現快速且低消耗功率的動作的優點。另一方面，由於追加了新的位元線階層的主位元線MBL，位元線中變成必須增加1層配線層。考慮到必須增加新的步驟，而可能增加了晶片成本。因此，在第四實施例中說明不需要增加新的配線層而可以享受相同優點的結構。
第20圖係一方塊圖，顯示根據本發明第四實施例的AG－AND型快閃記憶體的記憶陣列MA的結構。第20圖中，記憶陣列MA由複數的子區塊SB構成，各子區塊SB中配置複數的字串ST所共有的分割通用位元線DGBL。分割通用位元線DGBL，經由配置於子區塊SB邊界的DGBL連接區域CA，與鄰接子區塊SB內的分割通用位元線DGBL互相連接。因此，當在所有子區塊SB內的分割通用位元線DGBL經由DGBL連接區域CA互相連接時，係用作對應習知通用位元線GBL的一條配線。換句話說，分割通用位元線DGBL係由分割習知通用位元線DGBL而得，且在這些分割點上有DGBL連接區域CA，因此，不需要增加配線層。
第21圖係顯示第20圖所示的字串ST的結構。與習知範例的第33圖比較，只是置換通用位元線GBL為分割通用位元線DGBL。又，以下圖中未顯示，並未變更習知範例中讀出/寫入動作時的字串內的各信號狀態。
第22A、22B係電路方塊圖，顯示第20圖所示的DGBL連接區域CA的結構。雖然結構與第一實施例的第5圖類似，但第5圖中的最小單位為4條主位元線MBL，也就是8條反轉層位元線BL，而第22A、22B圖中最小單位為2條分割通用位元線DGBL，也就是4條反轉層位元線BL。因此，信號TRM從4條減至2條，使接收信號TRM的電晶體的配置面積可以變小。
更詳細的說明係DGBL連接區域CA中有2個功能。第1功能，如字面上的意義，係連接鄰接的2個子區塊SB的分割通用位元線DGBL，並由閘極接收信號TRMx<y>的N通道MOS電晶體10、13來實現(但，x為子區塊SB的號碼，y為0或1)。即，電晶體10連接分割通用位元線DGBLx<m>與DGBL(x＋1)<m>之間，其閘極接收信號TRMx<0>。電晶體13連接分割通用位元線DGBLx<m＋1>與DGBL(x＋1)<m＋1>之間，其閘極接收信號TRMx<1>。當信號TRMx<0>或TRMx<1>轉變為”H”準位時，電晶體10或13導通，且連接分割通用位元線DGBLx<m>與DGBLx<m＋1>或分割通用位元線DGBLx<m＋1>與DGBL(x＋1)<m＋1>。
DGBL連接區域CA的第2功能係預充電功能，用以提供適當的電壓至電晶體10、13所切離的分割通用位元線DGBL。而由在閘極接收信號RPCMx<z>、在源極接收信號FRPCMx<z>的N通道MOS電晶體14、17所實現(但，z為0或1)。
即，電晶體14的閘極接收信號RPCMx<0>，其源極接收信號FRPCMx<0>，而其汲極連接至分割通用位元線DGBL(x＋1)<m>。電晶體17的閘極接收信號RPCMx<1>，其源極接收信號FRPCMx<1>，而其汲極連接至分割通用位元線DGBL(x＋1)<m＋1>。信號RPCMx<0>或RPCMx<1>轉變成”H”準位時，電晶體14或電晶體17導通，且提供信號FRPCMx<0>或FRPCMx<1>的電壓至分割通用位元線DGBL(x＋1)<m>或DGBL(x＋1)<m＋1>。又，第22圖中，對每1個分割通用位元線DGBL設置1個預充電電晶體(例如14)，但也可以對每1個分割通用位元線DGBL設置複數個預充電電晶體。
感應閂鎖器SL包括對應各2條分割通用位元線DGBLx<m>、DGBLx<m＋1>而設置的感應閂鎖器單位電路SLU。第23圖係顯示第22A、22B所示的感應閂鎖器單位電路SLU的結構電路圖。第23圖的感應閂鎖器單位電路SLU與第6圖的感應閂鎖器單位電路SLU的相異點為，對應通用位元線GBL<m>而設置的N通道MOS電晶體20、21置換為對應分割通用位元線DGBL<m>而設置的N通道MOS電晶體41、42以及對應分割通用位元線DGBL<m＋1>而設置的N通道MOS電晶體43、44。
其次，利用第24圖說明關於上述AG－AND型快閃記憶體的讀出動作。在此，假設存取子區塊SB3內的適當的字串ST的記憶單元電晶體MC2。因此，分割通用位元線DGBL3<m>用作屏蔽功能，且分割通用位元線DGBL3<m＋1>在汲極側。全部DGBL連接區域CA的信號TRMz<0>及TRMz<1>(z＝0、1、2、3)轉變成”H”準位，且4條分割通用位元線DGBL全部互相連接，相當於習知的通用位元線GBL。變成屏蔽的分割通用位元線DGBL的各DGBL連接區域CA中，信號RPCMz<0>變成”H”準位，且信號ERPCMz<0>的節點轉變成接地電壓GND並固定在0V。另一方面，汲極側的分割通用位元線DGBL由感應閂鎖器單位電路SLU預充電至1.2V，之後，信號STD轉變成”H”準位，讀出記憶單元電晶體的資料。
又，上述AG－AND型快閃記憶體中，可以執行第16A－16C圖及第17圖中所示的多組動作。即，只有信號TRM2<1>從第24圖的狀態轉變成準位”L”，因此分割通用位元線DGBL0<M＋1>、DGBL1<M＋1>與分割通用位元線DGBL2<M＋1>、DGBL3<M＋1>互相分離，首先，子區塊SB1內的記憶單元電晶體MC的資料讀出至分割通用位元線DGBL0<M＋1>、DGBL1<M＋1>上，以由感應閂鎖器電路檢出和放大。其次，信號TRM2<1>轉變成準位”H”，因此分割通用位元線DGBL0<m＋1>~DGBL3<m＋1>預充電至1.2V，之後，子區塊SB3內的記憶單元電晶體MC的資料讀出至分割通用位元線DGBL0<m＋1>~DGBL3<m＋1>上，以由感應閂鎖器電路檢出和放大。上述多組動作中，分割通用位元線的連接單元對應選擇子區塊而變化以達成快速的讀出。也就是說，讀出子區域SB1時的分割通用位元線的負荷大約讀出子區域SB3時的1/2，以及讀出時間也大約1/2，因此可以期待比習知結構中同樣的多組動作更快速的動作。
其次，利用第25圖說明上述AG－AND型快閃型記憶體的寫入動作。在此，假設存取子區塊SB3內的適當的字串ST的記憶單元電晶體MC2。在此情況下，分割通用位元線DGBL3<m>在源極側，而分割通用位元線DGBL3<m＋1>在汲極側。由於寫入光罩資料從感應閂鎖器單位電路SLU載入源極側的分割通用位元線DGBL，全部的DGBL連接區域CA中，信號TRMz<0>變成”H”準位。另一方面，汲極側的分割通用位元線DGBL中，由於只充電分割通用位元線DGBL3，信號TRM3<1>轉變為”L”而與其他DGBL3<m＋1>分開獨立。之後，源極側的分割通用位元線DGBL決定為DGBL3<m>，使信號TRM3<0>從6V變成0V，因而執行電荷共用寫入。
又，上述AG－AND閘型快閃型記憶體中，也可以執行第18A~18C圖及第19圖所示的多組寫入。即，信號TRM2<0>、TRM2<1>、TRM1<1>從第25圖的狀態變成”L”準位，以分離分割通用位元線DGBL0<m＋1>~DGBL3<m＋1>，同時，只連接分割通用位元線DGBL0<m>、DGBL1<m>至感應閂鎖器單位電路SLU。其次，對應是否執行資料寫入，提供0V或2V至分割通用位元線DGBL0<m>、DGBL1<m>後，信號TRM1<0>轉變為”L”準位，因此分割通用位元線DGBL0<m>與DGBL1<m>分離。其次，信號RPCM1<1>只在既定時間上升至8V，同時，信號FRPCM1<1>轉變為4.5V而分割通用位元線DGBL1<m＋1>充電至4.5V，之後，分割通用位元線DGBL1<m>與DGBL1<m＋1>之間執行電荷共用寫入。又，上述的多組寫入中，執行對子區塊SB1之外還有子區塊SB2的同時寫入。
如上所述，第四實施例中，記憶陣列MA分割為複數的子區塊SB，分配對應各子區塊SB的新的分割通用位元線DGBL，以及具有其中分割通用位元線DGBL經由切換器選擇性地連接至鄰接的子區塊SB的分割通用位元線DGBL之位元線結構，因此可以不增加配線階層而達成比習知更高的寫入控制性以及更低的消耗功率。又，經由適合的切換控制，可以對應擬似的多組動作。
[第五實施例]
習知與第一~三實施例的通用位元線GBL以及第四實施例的分割通用位元線DGBL係用作讀出時單端點的資料匯流排。因此，為了控制成為資料匯流排的通用位元線GBL之間或分割通用位元線DGBL之間的耦合雜訊，變成屏蔽且固定在0V的通用位元線GBL或分割通用位元線DGBL在通用位元線GBL間或分割通用位元線DGBL間走線。也就是說，為了讀出1頁的資料至感應閂鎖器SL，使用數量為資料的位元數的2倍的配線。又，參考第23圖所示的感應閂鎖器單位電路SLU，資料匯流排的電壓進入電晶體29的閘極。也就是說，資料匯流排的電壓係擺動至約電晶體29的臨界電壓，變成較大的振幅的讀出電壓。這由讀出時間的觀點來看是不利的。
於是，第五實施例中，為了讀出1個記憶單元電晶體MC的資料，使用2條通用位元線GBL或分割通用位元線DGBL的互補匯流排，藉此讀出不取決於電晶體29的臨界電壓的小振幅電壓。
第26圖係顯示根據本發明第五實施例的AG－AND型快閃記憶體的感應閂鎖器單位電路SLU的結構電路圖，係與第23圖對比的圖。分割通用位元線DGBL改成通用位元線GBL的話，仍可以適用於習知範例與第一~三實施例。與第23圖的電路相較，沒有接收分割通用位元線DGBL的電壓的電晶體29、以及與電晶體29串聯的電晶體30，也沒有用以設定交叉耦合型感應放大器的輸出入節點的初期值的電晶體25、28。
另一方面，取代電晶體42、44，為了切換由成對的分割通用位元線DGBL與交叉耦合型感應放大器的2輸出入節點SLS、SLR間的對應，追加信號STR_E<0>、STR_E<1>、STR_O<0>、STR_O<1>所控制的用以切換路徑的N通道MOS電晶體45~48。這是因為讀出時偶數號側的分割通用位元線DGBL與奇數號側的分割通用位元線DGBL中的任一成為汲極，感應閂鎖器單位電路SLU的輸出電壓變成相同極性，以及因為寫入時偶數號側的分割通用位元線DGBL與奇數號側的分割通用位元線DGBL中的任一成為源極，可以從感應閂鎖器單位電路SLU轉送寫入光罩資料。又，追加用以控制感應放大器的N通道MOS電晶體49。N通道MOS電晶體49的閘極接收信號AMP，其汲極接收信號SLN，且其源極連接至N通道MOS電晶體26、27的汲極。
接著，說明關於第26圖的感應閂鎖器單位電路SLU中的讀出動作。第27圖顯示分割通用位元線DGBL在預充電時的狀態。習知係充電汲極側的分割通用位元線DGBL至1.2V。以直流提供0V至其餘的分割通用位元線DGBL以作為屏蔽。不過，第27圖中，分別提供電壓VRD1、VRD2至信號RPC<0>、RPC<1>的節點，同時，提供適當的電源電壓VDD至FRPC<0>、FRPC<1>的節點，藉此，在汲極側的偶數號側分割通用位元線DGBL(從記憶單元電晶體MC轉送讀出資料側)充電至VRD1－Vth，且與偶數號側分割通用位元線DGBL成對的奇數號側分割通用位元線DGBL充電至成為基準電壓的VRD2－Vth。
VRD1與VRD2間的關係為VRD1>VRD2，並設定兩者的差以確保電晶體26、27、31、32所形成的感應放大器的感應度有充分的幅度。路徑切換電晶體45~48以適當的組合接通/斷開，且在第27圖的情況下，偶數號側分割通用位元線DGBL<m>連接至節點SLR，而奇數號側分割通用位元線DGBL<m＋1>連接至節點SLS。也就是說，預設節點SLR至VRD1－Vth，及預設節點SLS至VRD2－Vth。電晶體49接通，感應放大器的電源全變成VRD2－Vth，使感應放大器變成非活性狀態。
其次，第28圖顯示的狀態係讀出目標的字串ST中信號STD變成”H”準位後，分割通用位元線DGBL根據記憶單元電晶體MC2的臨界電壓放電。此時，信號RPC<0>的節點變為0V且電晶體41斷開，而信號AMP變為0V且電晶體49斷開。假設VRW>VTHC，偶數號側分割通用位元線DGBL<m>的電壓逐漸下降，在一定時間之後降至Vdsch。Vdsch增加至滿足條件Vdsch<VDR2－Vth以及兩者之差VRD2－Vth－Vdsch對感應放大器的感應度夠大的時間成為分割通用位元線DGBL的放電時間。
最後，第29圖中顯示感測時的狀態。分割通用位元線DGBL充分擺動以滿足上述條件後，信號STR_E<0>、STR_E<1>、STR_O<0>、STR_O<1>全部變成”L”準位，電晶體45~48斷開，而分割通用位元線DGBL<m>、DGBL<m＋1>與感應放大器切離。此時，節點SLR為Vdsch，節點SLS為VDR2－Vth，而當信號SLP、VSA、AMP遷移至VDD且信號SLN遷移至0V時，此電位差由感應放大器放大。
習知範例中，通用位元線GBL的振幅電壓係0.55V。不過，藉由注意到構成交叉耦合型感應放大器的感應度的電晶體26、27、31、32的尺寸選擇及配置，可以在0.1V以下，所以如果設定為VRD1－VRD2＝Vdsch－(VDR2－Vth)＝0.15V的話，可以讀出0.3V的放大電壓。也就是說，只要習知約一半的振幅電壓，就可達到讀出時間的快速化。
但是，隨著讀出的互補化，對於通用位元線GBL之間或分割通用位元線DGBL之間的耦合雜訊的新對策變得有必要。特別是，載有基準電壓VRD2－Vth的通用位元線GBL暫時由電晶體固定電壓，且接收的雜訊依讀出至鄰接的其他通用位元線GBL的資料圖案而改變。在此，應用互補化於習知及第一~三實施例時，可以採用第30圖所示的繞轉通用位元線GBL。
即，鄰接的2條通用位元線GBL<2*m>與GBL<2*m＋1>在記憶陣列MA的長度MAT的1/2的位置繞轉。通用位元線GBL<2*m＋2>與GBL<2*m＋3>在記憶陣列MA的長度MAT的1/4的位置繞轉，且在記憶陣列MA的長度MAT的3/4的位置再次繞轉。通用位元線GBL<2*m＋4>與GBL<2*m＋5>在記憶陣列MA的長度MAT的1/2的位置繞轉。通用位元線GBL<2*m＋6>與GBL<2*m＋7>在記憶陣列MA的長度MAT的1/4的位置繞轉，且在記憶陣列MA的長度MAT的3/4的位置再次繞轉。以下相同。結果，成對的通用位元線GBL接收周圍等量的雜訊，於是根據兩者的電位差，有效地抵消了雜訊。
又，讀出的互補化應用於第四實施例時，如第31A~31C圖所示，藉由在DGB L連接區域CA繞轉分割通用位元線DGBL，抑制了面積增加。第31A~31C圖中係例示構成鄰接的4條通用位元線GBL<2*m>~GBL<2*m＋3>的16條分割通用位元線DGBLx<y>。在此，x指子區塊SB的號碼，y指通用位元線的號碼。分割通用位元線DGBL0<2*m>~DGBL3<2*m>所構成的通用位元線GBL<2*m>與分割通用位元線DGBL0<2*m＋1>~DGBL3<2*m＋1>所構成的通用位元線GBL<2*m>，在子區塊SB0和SB1之間以及子區塊SB2和SB3之間的2個DGBL連接區域CA繞轉。
又，分割通用位元線DGBL0<2*m＋2>~DGBL3<2*m＋2>所構成的通用位元線GBL<2*m＋2>與分割通用位元線DGBL0<2*m＋3>~DGBL3<2*m＋3>所構成的通用位元線GBL<2*m＋3>，在子區塊SB1和SB2之間的DGBL連接區域CA繞轉。
如上所述，本第五實施例中，快閃記憶體中的單端點型的位元線結構可以不增加配線數而互補化，且通用位元線GBL的振幅電壓在讀出時維持在很小，藉此，從記憶單元電晶體MC至感應閂鎖器SL的資料讀出可以快速增加。又，可以展開至第四實施例的分割通用位元線DGBL結構，此時使繞轉區域與DGBL連接區域CA一致也可以抑制面積增加。
又，以上的第一~五實施例中，雖然使用具有浮閘的記憶單元電晶體MC，也可以使用不具有浮閘的MONOS型記憶單元電晶體。
又，以上的第一~五實施例中，字串ST內的位元線BL全體由輔助閘AG下方的反轉層所構成，但結構並不限於此。例如，可以只有位元線的一部分由輔助閘AG下方的反轉層所構成，也可以全體位元線由擴散層構成。
雖然已詳細說明並圖示本發明，但應了解上述僅用於例示，並非用於限定本發明，本發明的精神與範圍係由所附的申請專利範圍所限定。
經由理解相關的附加圖面而詳細說明本發明，可以了解本發明的上述及其他目的特徵、形態以及優點。
10－13．．．電晶體
2．．．讀出/程式/消去控制電路
20－30．．．N通道MOS電晶體
3．．．多工器
31－32．．．P通道MOS電晶體
4．．．頁位址緩衝器
41、42．．．N通道MOS電晶體
43、44．．．N通道MOS電晶體
45－48．．．路徑切換電晶體
5．．．列位址計數器
6．．．資料輸入緩衝器
7．．．輸入資料控制電路
8．．．資料輸出緩衝器
AG．．．輔助閘
AGT．．．輔助閘電晶體
BA#0、BA#1．．．組
BA．．．組
BL．．．反轉層位元線
CA．．．連接區域
CD．．．共同汲極線
CG．．．控制閘
DGBL．．．分割通用位元線
DR．．．資料暫存器
FG．．．浮閘
FRPCMx<z>．．．信號
GBL．．．通用位元線
GND．．．接地電壓
MA．．．記憶陣列
MAT．．．記憶陣列MA的長度
MBL．．．主位元線
MBLx<2*m>、MBLx<2*m＋1>．．．主位元線
MC．．．記憶單元電晶體
MC2．．．記憶單元電晶體
Q1．．．N通道MOS電晶體
Q3．．．N通道MOS電晶體
RPCMx<z>．．．信號
SB．．．子區塊
SB0－SB3．．．子區塊
SCA0、SCA1．．．子連接區域
SCA2、SCA3．．．子連接區域
SENSE．．．信號
SL．．．感應閂鎖器
SLR．．．輸出入節點
SLS．．．輸出入節點
SLU．．．感應閂鎖器單位電路
ST．．．字串
STD．．．信號
STR．．．信號
STS．．．信號
TR．．．信號
TRMx<y>．．．信號
VRD1、VRD2．．．電壓
VRW．．．讀出電壓
VTHL．．．邏輯臨界值電壓
VWW．．．寫入電壓
WL．．．字元線
WL0．．．字元線
XD．．．X解碼器
YD．．．Y解碼器
YG．．．Y閘
第1圖係顯示根據本發明第一實施例的AG－AND型快閃記憶體的記憶單元電晶體及輔助閘的結構圖。
第2圖係方塊圖，顯示使用第1圖示的記憶電晶體及輔助閘的AG－AND快閃型記憶體的全體結構。
第3圖係顯示第2圖所示的組的主要部分的方塊圖。
第4圖係顯示第3圖所示的字串的結構的電路圖。
第5A、5B圖係電路方塊圖，顯示第3圖所示的GBL－MBL連接區域的結構。
第6圖係顯示第5A、5B圖所示的感應閂鎖器單位電路的結構的電路圖。
第7圖係顯示第1~6圖所示的AG－AND型快閃記憶體的寫入動作的電路圖。
第8圖係顯示第1~6圖所示的AG－AND型快閃記憶體的讀出動作的電路圖。
第9圖係顯示根據本發明第二實施例的AG－AND型快閃記憶體的讀出動作的電路圖。
第10圖係顯示第9圖所示的AG－AND型快閃記憶體的讀出動作的其他電路圖。
第11圖係顯示第9圖所示的AG－AND型快閃記憶體的讀出動作的又其他電路圖。
第12圖係顯示第9圖所示的AG－AND型快閃記憶體的讀出動作的又其他電路圖。
第13圖係顯示第9圖所示的AG－AND型快閃記憶體的讀出動作的又其他電路圖。
第14圖係顯示根據本發明第三實施例的AG－AND型快閃記憶體組的主要部分的方塊圖。
第15A、15B圖係電路方塊圖，顯示第14圖所示的GBL－MBL連接區域的結構。
第16A~16C圖係電路方塊圖，顯示第14圖及第15A、15B圖所示的AG－AND型快閃記憶體的讀出動作。
第17圖係時序圖，顯示第14圖及第15A、15B圖所示的AG－AND型快閃記憶體的讀出動作。
第18A~18C圖係電路方塊圖，顯示第14圖及第15A、15B圖所示的AG－AND型快閃記憶體的寫入動作。
第19圖係時序圖，顯示第14圖及第15A、15B圖所示的AG－AND型快閃記憶體的寫入動作。
第20圖係顯示根據本發明第四實施例的AG－AND型快閃記憶體組的主要部分的方塊圖。
第21圖係顯示第20圖所示的字串的結構的電路圖。
第22A、22B圖係電路方塊圖，顯示第20圖所示的GBL－MBL連接區域的結構。
第23圖係顯示第22A、22B圖所示的感應閂鎖器單位電路的結構的電路圖。
第24圖係顯示第20~23圖所示的AG－AND型快閃記憶體的讀出動作的電路圖。
第25圖係顯示第20~23圖所示的AG－AND型快閃記憶體的寫入動作的電路圖。
第26圖顯示根據本發明第五實施例的AG－AND型快閃記憶體的感應閂鎖器單位電路的結構。
第27圖係顯示第26圖所示的AG－AND型快閃記憶體的讀出動作的電路圖。
第28圖係顯示第26圖所示的AG－AND型快閃記憶體的讀出動作的其他電路圖。
第29圖係顯示第26圖所示的AG－AND型快閃記憶體的讀出動作的又其他電路圖。
第30圖係顯示本發明的第五實施例的變形例的方塊圖。
第31A~31C圖係顯示本發明的第五實施例的其他變形例的方塊圖。
第32圖係顯示習知的AG－AND型快閃記憶體組的主要部分的方塊圖。
第33圖係顯示第32圖所示的字串的結構的電路圖。
第34圖係顯示第32圖及第33圖所示的AG－AND型快閃記憶體的讀出動作的電路圖。
第35圖係顯示第32圖及第33圖所示的AG－AND型快閃記憶體的讀出動作的時序圖。
第36圖係顯示第32圖及第33圖所示的AG－AND型快閃記憶體的寫入動作的電路圖。
第37圖係顯示第32圖及第33圖所示的AG－AND型快閃記憶體的寫入動作的時序圖。
第38圖係顯示第32圖及第33圖所示的AG－AND型快閃記憶體的其他寫入動作的電路圖
第39圖係顯示第32圖及第33圖所示的AG－AND型快閃記憶體的其他寫入動作的時序圖。
AG0~AG3．．．輔助閘
AGT0~AGT3．．．輔助閘電晶體
BL．．．反轉層位元線
MC0~MC3．．．記憶單元電晶體
Q0~Q3．．．N通道MOS電晶體
MBL．．．主位元線
GBL．．．通用位元線
VWW．．．寫入電壓
WL．．．字元線
STD、STS、TRM、FRPCM、RPCM．．．信號

Claims (30)

  1. 一種非揮發性半導體記憶裝置，包括：一記憶陣列部；上述記憶陣列部由複數的子區塊構成；上述各子區塊的結構，包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；上述記憶陣列部更具有：複數條主位元線，設置於各子區塊；以及複數條通用位元線，由上述複數的子區塊共用而設置；上述各主位元線可以選擇性地連接至對應的子區塊內的1條區域位元線；上述各通用位元線可以選擇性地連接至對應的複數條主位元線中的1條主位元線；以及設置一電壓控制電路，用以獨立控制各主位元線的電壓，而與通用位元線的電壓無關。
  2. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，選擇的子區塊內的全部主位元線中，一部分的主位元線連接至通用位元線，而其餘的主位元線的電壓由上述電壓控制電路控制。
  3. 如申請專利範圍第2項所述的非揮發性半導體記憶裝置，其中，寫入時，選擇的子區塊內的全部主位元線分別選擇性地連接至對應的區域位元線；以及 第1群主位元線分別連接至通用位元線，並傳達上述記憶陣列部外部提供的寫入選擇資訊至對應的區域位元線，以及第2群主位元線分別傳達上述電壓控制電路提供的電壓至對應的區域位元線。
  4. 如申請專利範圍第2項所述的非揮發性半導體記憶裝置，其中，在讀出時，選擇的子區塊內的第1群主位元線分別選擇性地連接至對應的區域位元線，並接收對應記憶單元內儲存的資訊的讀出電壓；以及上述的主位元線分割為複數的子群，且以子群依序連接至通用位元線，藉此，傳達上述讀出電壓至上述記憶陣列部的外部，而第2群主位元線固定在上述電壓控制電路所供給的電壓。
  5. 如申請專利範圍第4項所述的非揮發性半導體記憶裝置，其中，選擇性連接至區域位元線的一選擇的子區塊內的第1群主位元線以及與其選擇性連接的通用位元線，在一記憶單元內儲存的資訊讀出前，預充電至互不相同的電壓；以及記憶單元內儲存的資訊經由區域位元線1次讀出至與其選擇性連接的上述第1群主位元線。
  6. 如申請專利範圍第5項所述的非揮發性半導體記憶裝置，其中，讀出時選擇性連接至區域位元線的一選擇的子區塊內的第1群主位元線的預充電，在未連接至與其對應的通用位元線的狀態下，由上述電壓控制電路執行。
  7. 如申請專利範圍第2項所述的非揮發性半導體記憶 裝置，其中，上述記憶陣列部各分割為1或2個以上的子區塊所構成的複數的組；上述複數的組共用複數條通用位元線；以及依序選擇上述複數的組中的任意組，且與各組內的選擇的子區塊內的一部分的主位元線同步依序連接/不連接至上述複數條通用位元線。
  8. 如申請專利範圍第7項所述的非揮發性半導體記憶裝置，其中，寫入時，在連接至通用位元線期間，經由通用位元線，提供寫入資訊至選擇的各組內的一部分的主位元線；提供上述寫入資訊的寫入電路連接至通用位元線；以及上述寫入電路中設置有提供寫入資訊給各組的資料保持電路。
  9. 如申請專利範圍第7項所述的非揮發性半導體記憶裝置，其中，讀出時，選擇的各組內的一部分的主位元線從記憶單元同時載送讀出資料，並依序與通用位元線連接而傳送至連接至通用位元線的讀出電路。
  10. 如申請專利範圍第9項所述的非揮發性半導體記憶裝置，其中，在讀出時，從記憶單元讀出資料的主位元線與通用位元線之間的預充電準位不同。
  11. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，各子區塊更具有一輔助閘電晶體，配置於與上述複數的字元線相交的方向上，並具有與區域位元線 大約相同的一通道長度；提供一適當的電壓至上述輔助閘電晶體的閘極，而在閘極下方形成的反轉層用作區域位元線的一部分或全部。
  12. 如申請專利範圍第11項所述的非揮發性半導體記憶裝置，其中，寫入時，提供一既定的電壓至寫入目標的記憶單元的源極側鄰接的一輔助閘，以在上述輔助閘下方成一弱反轉層，而上述弱反轉層端產生的通道熱電子注入上述記憶單元的浮閘。
  13. 如申請專利範圍第12項所述的非揮發性半導體記憶裝置，其中，利用區域位元線電容或主位元線電容或通用位元線電容所決定的固定電荷以執行寫入至記憶單元。
  14. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，1條通用位元線可以選擇性連接至2條主位元線；以及1條主位元線可以連接至1條區域位元線。
  15. 如申請專利範圍第1項所述的非揮發性半導體記憶裝置，其中，各子區塊由複數的字串所構成；上述各字串的結構係：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置並根據臨界電壓的變化而儲存資訊；以及上述各主位元線由對應的子區塊內的全部字串所共用，而且可以選擇性地連接至1字串內的1條區域位元線。
  16. 一種非揮發性半導體記憶裝置，包括：一記憶陣列 部；上述記憶陣列部由複數的子區塊構成；上述各子區塊的結構，包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；上述記憶陣列部更具有：複數條通用位元線，由上述複數的子區塊所共用而設置；上述各通用位元線包括分別對應上述複數的子區塊的複數的分割通用位元線；上述各分割通用位元線可以選擇性地連接至其延伸方向上鄰接的分割通用位元線，並且可以選擇性地連接至對應的子區塊內的1條區域位元線；以及設置一電壓控制電路，用以獨立控制各分割通用位元線的電壓。
  17. 如申請專利範圍第16項所述的非揮發性半導體記憶裝置，其中，寫入時，選擇的子區塊內的全部的分割通用位元線選擇性地連接至對應的區域位元線；以及第1群分割通用位元線選擇性地連接至對應其延伸方向上的非選擇子區塊的分割通用位元線，以傳送上述記憶陣列部的外部所提供的寫入擇擇資訊至上述區域位元線，同時，上述電壓控制電路選擇性地提供至第2群分割通用位元線的電壓也傳達至對應的通用位元線。
  18. 如申請專利範圍第16項所述的非揮發性半導體記 憶裝置，其中，讀出時，選擇的子區塊內的第1群分割通用位元線選擇性地連接至對應的區域位元線，並載送對應記憶單元內儲存的資訊的讀出電壓；上述第1群分割通用位元線連接至對應其延伸方向上的非選擇子區塊的分割通用位元線，以傳達上述讀出電壓至上述記憶陣列部的外部；以及第2群分割通用位元線固定在上述電壓控制電路所供給的電壓。
  19. 如申請專利範圍第16項所述的非揮發性半導體記憶裝置，其中，記憶陣列部分割為分別由1或2個以上的子區塊所構成的複數的組；上述複數的組共用以子區塊單位所分割的分割通用位元線所構成的複數條通用位元線；依序選擇上述複數的組中的任意組，且各組內選擇的子區塊內的一部分的分割通用位線選擇性地連接至其延伸方向上的非選擇子區塊內的分割通用位元線，並且，上述電壓控制電路與組選擇同步依序供給既定電壓至選擇的子區塊內的其餘的分割通用位元線。
  20. 如申請專利範圍第19項所述的非揮發性半導體記憶裝置，其中，寫入時，選擇的各組內的選擇的子區塊內的一部分的分割通用位元線選擇性地連接至在既定期間其延伸方向上的非選擇子區塊內的分割通用位元線，並有寫入資訊供應；連接供給上述寫入資訊的電路至包括上述一部分的分 割通用位元線的通用位元線；以及設置資料保持電路，用以供給選擇的每組的寫入資訊至上述電路。
  21. 如申請專利範圍第19項所述的非揮發性半導體記憶裝置，其中，讀出時，從最靠近連接至通用位元線的讀出電路的組開始依序選擇；讀出資料從選擇的組內的對應記憶單元送至讀出電路；以及選擇的組內的分割通用位元線與離上述讀出電路最遠側的非選擇子區塊內的對應通用位元線切離。
  22. 如申請專利範圍第16項所述的非揮發性半導體記憶裝置，其中，各子區塊由複數的字串構成；上述各字串的結構包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與局部位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；以及上述各主位元線由對應的子區塊內的全部字串所共用，並且可以選擇性連接至一字串內的一條區域位元線。
  23. 一種非揮發性半導體記憶裝置，包括：一記憶陣列部；上述記憶陣列部由複數的子區塊構成；上述各子區塊的結構，包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨 界電壓的變化而儲存資訊；上述記憶陣列部更具有：複數條主位元線，設置於各子區塊；以及複數條通用位元線，由上述複數的子區塊共用而設置；上述各主位元線可以選擇性地連接至對應的子區塊內的1條區域位元線；讀出時，各鄰接的2條通用位元線的一條選擇性地連接至對應的複數條主位元線中的一條主位元線；從記憶單元讀出資料之前，各鄰接的2條通用位元線之一條預充電至第1電壓，而另一條通用位元線預充電至與第1電壓相異的第2電壓；更設置了讀出控制電路，當開始從記憶單元讀出且各鄰接的2條通用位元線之一條的電壓對應記憶單元資料而變化時，在一定時間後其電壓與另一條通用位元線上的第2電壓相比而讀出記憶單元資料。
  24. 如申請專利範圍第23項所述的非揮發性半導體記憶裝置，其中，各鄰接的2條通用位元線以既定位置繞轉。
  25. 如申請專利範圍第23項所述的非揮發性半導體記憶裝置，其中，各子區塊由複數的字串構成；上述各字串的結構包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；以及上述各主位元線由對應的子區塊內的全部字串所共 用，並且可以選擇性連接至一字串內的一區域位元線。
  26. 一種非揮發性半導體記憶裝置，包括：一記憶陣列部；上述記憶陣列部由複數的子區塊構成；上述各子區塊的結構包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；上述記憶陣列部更具有：複數的通用位元線，由上述複數的子區塊所共用而設置；上述各通用位元線包括分別對應上述複數的子區塊的複數的分割通用位元線；上述各分割通用位元線可以選擇性地連接至其延伸方向上鄰接的分割通用位元線，並且可以選擇性地連接至對應的子區塊內的1條區域位元線；以及讀出時，分割通用位元線間的全部連接裝置導通，各鄰接的2條通用位元線的一條與選擇的子區塊內的1條區域位元線連接，而從記憶單元讀出資料之前，上述各鄰接的2條通用位元線之一條預充電至第1電壓，而另一條通用位元線預充電至與第1電壓相異的第2電壓；更設置了讀出控制電路，當開始從記憶單元讀出且各鄰接的2條通用位元線之一條的電壓對應記憶單元資料而變化時，在一定時間後其電壓與另一條通用位元線上的第2電壓相比而讀出記憶單元資料。
  27. 如申請專利範圍第26項所述的非揮發性半導體記憶裝置，其中，各鄰接的2條通用位元線在上述複數的子區塊間以既定位置繞轉。
  28. 如申請專利範圍第26項所述的非揮發性半導體記憶裝置，其中，各子區塊由複數的字串所構成；上述各字串的結構包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；上述各主位元線由對應的子區塊內的全部字串所共用，並且可以選擇性連接至一字串內的一條區域位元線。
  29. 一種非揮發性半導體記憶裝置，包括：一記憶陣列部；上述記憶陣列部由複數的字串構成；上述各字串的結構包括：複數條字元線；複數條區域位元線，在與字元線相交的方向上延伸；以及記憶單元，對應字元線與區域位元線的各交點而配置，並根據臨界電壓的變化而儲存資訊；上述記憶陣列部更具有：複數條通用位元線；上述各通用位元線由全部的字串所共用，並且可以選擇性連接至一字串內的一條區域位元線；讀出時，從記憶單元讀出資料之前，上述各鄰接的2條通用位元線之一條預充電至第1電壓，而另一條通用位元線預充電至與第1電壓相異的第2電壓；以及 更設置了讀出控制電路，當開始從記憶單元讀出且各鄰接的2條通用位元線之一條的電壓對應記憶單元資料而變化時，在一定時間後其電壓與另一條通用位元線上的第2電壓相比而讀出記憶單元資料。
  30. 如申請專利範圍第29項所述的非揮發性半導體記憶裝置，其中，各鄰接的2條通用位元線在上述複數的子區塊間以既定位置繞轉。
TW095114527A 2005-04-28 2006-04-24 具輔助閘之非揮發性半導體記憶裝置 TWI417883B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005130939A JP4836487B2 (ja) 2005-04-28 2005-04-28 不揮発性半導体記憶装置

Publications (2)

Publication Number Publication Date
TW200731263A TW200731263A (en) 2007-08-16
TWI417883B true TWI417883B (zh) 2013-12-01

Family

ID=37476583

Family Applications (1)

Application Number Title Priority Date Filing Date
TW095114527A TWI417883B (zh) 2005-04-28 2006-04-24 具輔助閘之非揮發性半導體記憶裝置

Country Status (3)

Country Link
US (3) US7433230B2 (zh)
JP (1) JP4836487B2 (zh)
TW (1) TWI417883B (zh)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7633828B2 (en) * 2006-07-31 2009-12-15 Sandisk 3D Llc Hierarchical bit line bias bus for block selectable memory array
US7463536B2 (en) 2006-07-31 2008-12-09 Sandisk 3D Llc Memory array incorporating two data busses for memory array block selection
US7596050B2 (en) * 2006-07-31 2009-09-29 Sandisk 3D Llc Method for using a hierarchical bit line bias bus for block selectable memory array
US7570523B2 (en) 2006-07-31 2009-08-04 Sandisk 3D Llc Method for using two data busses for memory array block selection
US7688612B2 (en) * 2007-04-13 2010-03-30 Aplus Flash Technology, Inc. Bit line structure for a multilevel, dual-sided nonvolatile memory cell array
US8097504B2 (en) * 2007-06-26 2012-01-17 Sandisk Technologies Inc. Method for forming dual bit line metal layers for non-volatile memory
US8368137B2 (en) * 2007-06-26 2013-02-05 Sandisk Technologies Inc. Dual bit line metal layers for non-volatile memory
US7535742B2 (en) * 2007-08-15 2009-05-19 Macronix International Co., Ltd. Biasing and shielding circuit for source side sensing memory
JP2009076188A (ja) * 2007-08-24 2009-04-09 Renesas Technology Corp 不揮発性半導体記憶装置
US8320191B2 (en) 2007-08-30 2012-11-27 Infineon Technologies Ag Memory cell arrangement, method for controlling a memory cell, memory array and electronic device
US7826267B2 (en) * 2008-05-23 2010-11-02 Silicon Storage Technology, Inc. Method and apparatus for reading and programming a non-volatile memory cell in a virtual ground array
US8914589B2 (en) * 2008-09-22 2014-12-16 Infineon Technologies Ag Multi-port DRAM architecture for accessing different memory partitions
US8495310B2 (en) * 2008-09-22 2013-07-23 Qimonda Ag Method and system including plural memory controllers and a memory access control bus for accessing a memory device
US8004899B2 (en) * 2009-03-05 2011-08-23 Macronix International Co., Ltd. Memory array and method of operating a memory
JP5343916B2 (ja) 2010-04-16 2013-11-13 富士通セミコンダクター株式会社 半導体メモリ
US8427874B2 (en) * 2010-04-30 2013-04-23 SanDisk Technologies, Inc. Non-volatile memory and method with even/odd combined block decoding
US9153302B2 (en) * 2012-01-31 2015-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Memory and method of operating the same
US8659937B2 (en) 2012-02-08 2014-02-25 International Business Machines Corporation Implementing low power write disabled local evaluation for SRAM
KR102173431B1 (ko) * 2014-05-02 2020-11-03 삼성전자주식회사 동작 전류가 감소된 메모리 장치
GB201603590D0 (en) 2016-03-01 2016-04-13 Surecore Ltd Memory unit
KR102336659B1 (ko) * 2017-09-05 2021-12-07 삼성전자 주식회사 데이터 신뢰성을 향상시키기 위한 메모리 동작을 수행하는 메모리 장치, 이를 포함하는 메모리 시스템 및 메모리 장치의 동작 방법
US11232841B2 (en) 2017-09-05 2022-01-25 Samsung Electronics Co., Ltd. Methods of operating memory devices based on sub-block positions and related memory system
US10459871B2 (en) * 2017-09-13 2019-10-29 Micron Technology, Inc. Switching reduction bus using data bit inversion with shield lines
JP6454800B2 (ja) * 2018-02-07 2019-01-16 ルネサスエレクトロニクス株式会社 半導体装置
US11894065B2 (en) * 2022-01-05 2024-02-06 Macronix International Co., Ltd. Three-dimensional memory device

Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449201B1 (en) * 1986-02-21 2002-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having a hierarchical bit line architecture
US20030133325A1 (en) * 2002-01-11 2003-07-17 Stmicroelectronics S.R.L. Architecture for a flash-EEPROM simultaneously readable in other sectors while erasing and/or programming one or more sectors
US6643182B2 (en) * 2000-04-06 2003-11-04 Hitachi, Ltd. Semiconductor device
US20040095808A1 (en) * 2001-01-12 2004-05-20 Hideaki Kurata Nonvolatile semiconductor storage device
US6768663B2 (en) * 1998-09-28 2004-07-27 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and hierarchical bit line scheme
US6781879B2 (en) * 2001-09-05 2004-08-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory with a page mode
US20040233709A1 (en) * 2003-05-22 2004-11-25 Kenji Tsuchida MRAM having memory cell array in which cross-point memory cells are arranged by hierarchical bit line scheme and data read method thereof

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2507164B2 (ja) * 1990-10-04 1996-06-12 三菱電機株式会社 半導体記憶装置
JP3672946B2 (ja) * 1993-11-30 2005-07-20 株式会社ルネサステクノロジ 半導体記憶装置
JPH0973776A (ja) * 1995-09-07 1997-03-18 Mitsubishi Electric Corp 同期型半導体記憶装置
US5748545A (en) * 1997-04-03 1998-05-05 Aplus Integrated Circuits, Inc. Memory device with on-chip manufacturing and memory cell defect detection capability
JP3983858B2 (ja) * 1997-09-18 2007-09-26 富士通株式会社 半導体記憶装置
JPH11162174A (ja) * 1997-11-25 1999-06-18 Mitsubishi Electric Corp 同期型半導体記憶装置
JPH11260054A (ja) * 1998-01-08 1999-09-24 Mitsubishi Electric Corp ダイナミック型半導体記憶装置
JP2000067595A (ja) * 1998-06-09 2000-03-03 Mitsubishi Electric Corp 半導体記憶装置
JP3786521B2 (ja) * 1998-07-01 2006-06-14 株式会社日立製作所 半導体集積回路及びデータ処理システム
JP2000049307A (ja) * 1998-07-29 2000-02-18 Mitsubishi Electric Corp 半導体記憶装置
JP4260247B2 (ja) * 1998-09-02 2009-04-30 富士通マイクロエレクトロニクス株式会社 半導体記憶装置
JP3304899B2 (ja) * 1998-11-20 2002-07-22 日本電気株式会社 半導体記憶装置
JP2000243086A (ja) * 1998-12-24 2000-09-08 Mitsubishi Electric Corp 半導体記憶装置
US6002633A (en) * 1999-01-04 1999-12-14 International Business Machines Corporation Performance optimizing compiler for building a compiled SRAM
JP2000200489A (ja) * 1999-01-07 2000-07-18 Mitsubishi Electric Corp 半導体記憶装置
US6157584A (en) * 1999-05-20 2000-12-05 Advanced Micro Devices, Inc. Redundancy circuit and method for semiconductor memory
JP4058219B2 (ja) 1999-09-17 2008-03-05 株式会社ルネサステクノロジ 半導体集積回路
JP2001094069A (ja) * 1999-09-21 2001-04-06 Mitsubishi Electric Corp 半導体記憶装置
JP3920550B2 (ja) * 1999-09-27 2007-05-30 株式会社東芝 不揮発性半導体記憶装置
JP2001176275A (ja) * 1999-12-14 2001-06-29 Sony Corp 不揮発性半導体記憶装置およびその読み出し方法
WO2001057875A1 (fr) * 2000-02-04 2001-08-09 Hitachi, Ltd. Dispositif semi-conducteur
EP1310963B1 (en) * 2000-06-29 2006-12-27 Fujitsu Limited Semiconductor memory device
JP4684394B2 (ja) * 2000-07-05 2011-05-18 エルピーダメモリ株式会社 半導体集積回路装置
JP2002093160A (ja) * 2000-09-18 2002-03-29 Mitsubishi Electric Corp 半導体記憶装置
JP2003077282A (ja) * 2001-08-31 2003-03-14 Fujitsu Ltd 不揮発性半導体記憶装置
JP2005346755A (ja) * 2004-05-31 2005-12-15 Sharp Corp 半導体記憶装置

Patent Citations (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6449201B1 (en) * 1986-02-21 2002-09-10 Matsushita Electric Industrial Co., Ltd. Semiconductor memory device having a hierarchical bit line architecture
US6768663B2 (en) * 1998-09-28 2004-07-27 Texas Instruments Incorporated Semiconductor device array having dense memory cell array and hierarchical bit line scheme
US6643182B2 (en) * 2000-04-06 2003-11-04 Hitachi, Ltd. Semiconductor device
US20040095808A1 (en) * 2001-01-12 2004-05-20 Hideaki Kurata Nonvolatile semiconductor storage device
US6781879B2 (en) * 2001-09-05 2004-08-24 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory with a page mode
US20030133325A1 (en) * 2002-01-11 2003-07-17 Stmicroelectronics S.R.L. Architecture for a flash-EEPROM simultaneously readable in other sectors while erasing and/or programming one or more sectors
US20040233709A1 (en) * 2003-05-22 2004-11-25 Kenji Tsuchida MRAM having memory cell array in which cross-point memory cells are arranged by hierarchical bit line scheme and data read method thereof

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Kurata, H. et al.: "Self-Boosted Charge Injection for 90-nm-Node 4-Gb Multilevel AG-And Flash Memories Programmable at 16MB/s," 2004 Symposium on VLSI Circuits, Digest of Technical Papers, 17-19 June 2004. *

Also Published As

Publication number Publication date
JP4836487B2 (ja) 2011-12-14
US7692966B2 (en) 2010-04-06
US20080285348A1 (en) 2008-11-20
US7433230B2 (en) 2008-10-07
JP2006309870A (ja) 2006-11-09
US20060280022A1 (en) 2006-12-14
US7952926B2 (en) 2011-05-31
US20100142279A1 (en) 2010-06-10
TW200731263A (en) 2007-08-16

Similar Documents

Publication Publication Date Title
TWI417883B (zh) 具輔助閘之非揮發性半導體記憶裝置
JP4410188B2 (ja) 半導体記憶装置のデータ書き込み方法
US8305813B2 (en) Nonvolatile memory device and method of operating the same
KR100826653B1 (ko) 낸드 플래시 메모리소자의 소거검증 방법
US8923055B2 (en) Semiconductor device and method of operating the same
KR100865552B1 (ko) 플래시 메모리소자의 프로그램 검증방법 및 프로그램 방법
JP2009134856A (ja) 不揮発性メモリ素子のプログラム検証方法
JP2004014043A (ja) 不揮発性半導体メモリ
US9135968B2 (en) Method of operating a semiconductor memory device
US7193911B2 (en) Page buffer for preventing program fail in check board program of non-volatile memory device
US7515476B2 (en) Non-volatile memory device and data read method and program verify method of non-volatile memory device
KR100816148B1 (ko) 플래시 메모리 소자 및 이의 독출 방법
KR100729351B1 (ko) 낸드 플래시 메모리 장치 및 그것의 프로그램 방법
JP5028007B2 (ja) 不揮発性記憶装置およびその書込み方法
US7782676B2 (en) Method of operating a nonvolatile memory device
KR20060070734A (ko) 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법
JP2006107546A (ja) 不揮発性半導体記憶装置及びその動作方法
JP4012144B2 (ja) 半導体記憶装置
JP2006134558A (ja) 不揮発性半導体記憶装置及びその動作方法
KR20120043514A (ko) 메모리 장치 및 그의 동작 방법
KR20080039107A (ko) 페이지 버퍼를 구비한 낸드 플래시 메모리 소자 및 그의데이터 독출방법
KR100705222B1 (ko) 불휘발성 메모리 장치 및 그것의 소거 검증 방법
KR100769803B1 (ko) 면적이 감소된 비휘발성 메모리 장치의 페이지 버퍼 및그것을 이용하여 비트라인을 프리챠지시키는 방법
KR100881520B1 (ko) 불휘발성 메모리 장치와 불휘발성 메모리 장치의 데이터 독출 방법 및 프로그램 검증 방법
KR100783999B1 (ko) 불휘발성 메모리 장치의 독출 방법

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees