JPH10125063A - Ｓｄｒａｍ装置およびその方法 - Google Patents
Ｓｄｒａｍ装置およびその方法Info
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- JPH10125063A JPH10125063A JP9258878A JP25887897A JPH10125063A JP H10125063 A JPH10125063 A JP H10125063A JP 9258878 A JP9258878 A JP 9258878A JP 25887897 A JP25887897 A JP 25887897A JP H10125063 A JPH10125063 A JP H10125063A
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
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Abstract
(57)【要約】
【課題】 クロック信号に同期してデータバーストを送
信および受信する同期式ダイナミックランダムアクセス
メモリ装置（ＳＤＲＡＭ）を提供する。 【解決手段】 同期式ＤＲＡＭメモリ装置は、基板３０
０の長さに亘って配置されたメモリセルアレイ３０２−
３３２の４個のバンクＢ０，Ｂ１，Ｂ２，およびＢ３を
有する。各々の受信された番地によって、列番地発生器
が１つのデータワード中の各データビットに対して４個
のデータビットを選択する。データシーケンス回路がそ
の選ばれた４個のデータビットを、選ばれたタイミング
をとった順序で、あるいはインターリーブ順に、基板上
のデータビットボンディングパッド３３４，３３６へ運
ぶ。
信および受信する同期式ダイナミックランダムアクセス
メモリ装置（ＳＤＲＡＭ）を提供する。 【解決手段】 同期式ＤＲＡＭメモリ装置は、基板３０
０の長さに亘って配置されたメモリセルアレイ３０２−
３３２の４個のバンクＢ０，Ｂ１，Ｂ２，およびＢ３を
有する。各々の受信された番地によって、列番地発生器
が１つのデータワード中の各データビットに対して４個
のデータビットを選択する。データシーケンス回路がそ
の選ばれた４個のデータビットを、選ばれたタイミング
をとった順序で、あるいはインターリーブ順に、基板上
のデータビットボンディングパッド３３４，３３６へ運
ぶ。
Description
【０００１】
【発明の属する技術分野】本発明は一般には半導体集積
回路メモリ装置に関するものであって、更に詳細にはク
ロック信号に同期してデータバーストを送信および受信
するそのような同期式ダイナミックランダムアクセスメ
モリ装置（ＳＤＲＡＭ）に関する。
回路メモリ装置に関するものであって、更に詳細にはク
ロック信号に同期してデータバーストを送信および受信
するそのような同期式ダイナミックランダムアクセスメ
モリ装置（ＳＤＲＡＭ）に関する。
【０００２】
【従来の技術】ＤＲＡＭはデスクトップ型やその他のコ
ンピュータ、およびメモリ装置を必要とするその他の電
子機器に使用されている。ＤＲＡＭを使用する一般的な
理由には、１個の半導体チップ上に最も高密度のメモリ
セルを供給できること、記憶データビット当たりのコス
トが比較的低いこと、そしてそのコストの割に比較的高
速であること、が含まれる。技術の進歩によって、ＤＲ
ＡＭメモリ装置の各世代毎にチップ上のメモリセルの数
は４倍の割合で増大してきた。１００メガヘルツ以上で
動作するより最近のマイクロプロセッサを用いることに
よって、そのマイクロプロセッサへデータおよび命令を
供給するためにより高速なＤＲＡＭが必要とされてき
た。
ンピュータ、およびメモリ装置を必要とするその他の電
子機器に使用されている。ＤＲＡＭを使用する一般的な
理由には、１個の半導体チップ上に最も高密度のメモリ
セルを供給できること、記憶データビット当たりのコス
トが比較的低いこと、そしてそのコストの割に比較的高
速であること、が含まれる。技術の進歩によって、ＤＲ
ＡＭメモリ装置の各世代毎にチップ上のメモリセルの数
は４倍の割合で増大してきた。１００メガヘルツ以上で
動作するより最近のマイクロプロセッサを用いることに
よって、そのマイクロプロセッサへデータおよび命令を
供給するためにより高速なＤＲＡＭが必要とされてき
た。
【０００３】このようなより大きな記憶容量とより高い
速度に対する要求に応えるために、データ、番地、およ
び制御信号の転送をクロック信号に同期させて行うＤＲ
ＡＭが開発された。より大きな記憶容量およびより高い
速度に対するこれらの要求はまた、構成回路の設計およ
びＤＲＡＭメモリ装置の製造のためのプロセスにおいて
新たな困難を生むことにもなっている。
速度に対する要求に応えるために、データ、番地、およ
び制御信号の転送をクロック信号に同期させて行うＤＲ
ＡＭが開発された。より大きな記憶容量およびより高い
速度に対するこれらの要求はまた、構成回路の設計およ
びＤＲＡＭメモリ装置の製造のためのプロセスにおいて
新たな困難を生むことにもなっている。
【０００４】
【発明の解決しようとする課題】従来のＤＲＡＭメモリ
セルにおいては、半導体基板上のボンディングパッドは
１つの場所に設けられ、記憶容量分のデータ信号は基板
上のその他の広い空間で発生するようになっていた。基
板上には、ボンディングパッドと記憶場所との間でデー
タを運ぶために比較的長いデータラインが設けられてい
た。このことがデータラインの大きな寄生容量につなが
り、それがより大きな駆動回路を必要とすることにつな
がっていた。この寄生容量と、その結果としてこの装置
を駆動するために必要とされる電力が大きくなることが
原因となって、１００メガヘルツあるいはそれよりも高
速で動作する経済的な装置の実現を妨げてきた。
セルにおいては、半導体基板上のボンディングパッドは
１つの場所に設けられ、記憶容量分のデータ信号は基板
上のその他の広い空間で発生するようになっていた。基
板上には、ボンディングパッドと記憶場所との間でデー
タを運ぶために比較的長いデータラインが設けられてい
た。このことがデータラインの大きな寄生容量につなが
り、それがより大きな駆動回路を必要とすることにつな
がっていた。この寄生容量と、その結果としてこの装置
を駆動するために必要とされる電力が大きくなることが
原因となって、１００メガヘルツあるいはそれよりも高
速で動作する経済的な装置の実現を妨げてきた。
【０００５】同期式ＤＲＡＭとの間でのデータの読み出
しおよび書き込みはまた、２つの異なるモード、すなわ
ちシリアルおよびインターリーブのうちのいずれかにお
いて行われる必要がある。シリアルモードでは、データ
はそれのシリアル番地と同じ順序で生成される。インタ
ーリーブモードでは、データはシリアル以外の、適切に
定義された一定の順序で生成される。同期式ＤＲＡＭ装
置は、パイプラインアーキテクチャあるいは先取りアー
キテクチャのいずれかの方式によって実現することがで
きる。いずれの場合でも、シリアルおよびインターリー
ブの両データモードで動作できるような配慮が必要であ
る。
しおよび書き込みはまた、２つの異なるモード、すなわ
ちシリアルおよびインターリーブのうちのいずれかにお
いて行われる必要がある。シリアルモードでは、データ
はそれのシリアル番地と同じ順序で生成される。インタ
ーリーブモードでは、データはシリアル以外の、適切に
定義された一定の順序で生成される。同期式ＤＲＡＭ装
置は、パイプラインアーキテクチャあるいは先取りアー
キテクチャのいずれかの方式によって実現することがで
きる。いずれの場合でも、シリアルおよびインターリー
ブの両データモードで動作できるような配慮が必要であ
る。
【０００６】
【課題を解決するための手段】本発明の特許請求すると
ころに従えば、メモリ装置は４ビット先取りアーキテク
チャの形に構築され配置される。メモリ装置上の回路
は、バースト長および、モードすなわちシリアルかイン
ターリーブか、を変更するための列スイッチ番地の生成
およびアレイ配置を提供する。
ころに従えば、メモリ装置は４ビット先取りアーキテク
チャの形に構築され配置される。メモリ装置上の回路
は、バースト長および、モードすなわちシリアルかイン
ターリーブか、を変更するための列スイッチ番地の生成
およびアレイ配置を提供する。
【０００７】本メモリ装置は、装置との間でデータ信号
を送受信するための複数のデータビットボンディングパ
ッドを基板上に含んでおり、そこでは各データビット信
号に対して１個のデータビットボンディングパッドがあ
って、本装置は一時に複数のデータビット信号を転送す
ることができるようになっている。ワードライン番地発
生器は、各行番地について一群の行番地信号を受信し
て、選ばれたワードライン信号を生成する。列選択信号
発生器は、各列番地について一群の列番地信号を受信し
て、列選択信号を生成する。メモリセルのアレイはワー
ドラインとビットラインとの交点の配置されている。複
数のメモリセルが、選ばれたワードライン信号を受信し
て、記憶されたデータ信号をビットラインへつなぐ。
を送受信するための複数のデータビットボンディングパ
ッドを基板上に含んでおり、そこでは各データビット信
号に対して１個のデータビットボンディングパッドがあ
って、本装置は一時に複数のデータビット信号を転送す
ることができるようになっている。ワードライン番地発
生器は、各行番地について一群の行番地信号を受信し
て、選ばれたワードライン信号を生成する。列選択信号
発生器は、各列番地について一群の列番地信号を受信し
て、列選択信号を生成する。メモリセルのアレイはワー
ドラインとビットラインとの交点の配置されている。複
数のメモリセルが、選ばれたワードライン信号を受信し
て、記憶されたデータ信号をビットラインへつなぐ。
【０００８】センスアンプはビットラインからデータ信
号を受信して、そのデータ信号を増幅する。センスアン
プ選択回路は列選択信号を受信して、各データビットボ
ンディングパッド毎に、増幅されたデータ信号のうちの
一定の数、例えば４個をセンスアンプからサブＩ／Ｏラ
インへ運ぶ。中間アンプはサブＩ／Ｏラインから中間Ｉ
／Ｏラインへデータ信号を運ぶ。各データビットボンデ
ィングパッド当たりに一定の数の中間Ｉ／Ｏラインがあ
る。メインアンプは中間Ｉ／Ｏラインからデータ信号を
受信して、そのデータ信号をグローバルＩ／Ｏラインへ
運ぶ。各データビットボンディングパッド当たりに一定
の数のメインアンプがある。データ回路はグローバルＩ
／Ｏラインから各々のデータビットボンディングパッド
へデータ信号を運ぶ。
号を受信して、そのデータ信号を増幅する。センスアン
プ選択回路は列選択信号を受信して、各データビットボ
ンディングパッド毎に、増幅されたデータ信号のうちの
一定の数、例えば４個をセンスアンプからサブＩ／Ｏラ
インへ運ぶ。中間アンプはサブＩ／Ｏラインから中間Ｉ
／Ｏラインへデータ信号を運ぶ。各データビットボンデ
ィングパッド当たりに一定の数の中間Ｉ／Ｏラインがあ
る。メインアンプは中間Ｉ／Ｏラインからデータ信号を
受信して、そのデータ信号をグローバルＩ／Ｏラインへ
運ぶ。各データビットボンディングパッド当たりに一定
の数のメインアンプがある。データ回路はグローバルＩ
／Ｏラインから各々のデータビットボンディングパッド
へデータ信号を運ぶ。
【０００９】メモリ装置上で、データビットボンディン
グパッドとメモリ記憶セルとの間でデータビット信号を
転送するプロセスは、そのメモリ装置へ供給される一群
の行番地信号に応答して、複数のメモリセルに記憶され
たデータビット信号をビットラインへつなぐことを含ん
でいる。このプロセスには更に、メモリ装置へ供給され
る一群の列番地信号に応答して、ビットライン上の一定
の数のデータビット信号をメモリ装置上のＩ／Ｏライン
へ運ぶことが含まれている。更に、このプロセスには、
一定の数のデータビット信号をタイミングをとった順序
に従って１つのデータビットボンディングパッドへ運ぶ
ことが含まれている。
グパッドとメモリ記憶セルとの間でデータビット信号を
転送するプロセスは、そのメモリ装置へ供給される一群
の行番地信号に応答して、複数のメモリセルに記憶され
たデータビット信号をビットラインへつなぐことを含ん
でいる。このプロセスには更に、メモリ装置へ供給され
る一群の列番地信号に応答して、ビットライン上の一定
の数のデータビット信号をメモリ装置上のＩ／Ｏライン
へ運ぶことが含まれている。更に、このプロセスには、
一定の数のデータビット信号をタイミングをとった順序
に従って１つのデータビットボンディングパッドへ運ぶ
ことが含まれている。
【００１０】更に、本メモリ装置は行番地信号および列
番地信号を受信するようになっており、更に半導体基板
上に形成されたメモリセルのアレイを含んでいる。メモ
リセルは各アレイ中のワードラインとビットラインとの
交点に設けられていて、複数のアレイがアレイ列を構成
して互いに平行に並べられ、更に隣接する列が対をなす
ように配置されている。アレイの各列毎にＹ選択発生器
回路が設けられている。各Ｙ選択発生器回路は、それの
対応するアレイ列を横切って延びるＹ選択リードを有し
ており、受信された列番地信号の組毎にＹ選択リード上
へ一定の数のＹ選択信号を生成するようになっている。
アレイの各列対に沿って４本のメインＩ／Ｏラインが延
びており、それらはアレイの各列対を越えて延びてい
る。アレイの各列の両側にそれぞれ１本のメインＩ／Ｏ
ラインがあって、各対の中央にあるアレイ間には２個の
メインＩ／Ｏラインがある。メインＩ／Ｏラインは各ア
レイから延びたデータラインへつながっており、アレイ
との間でデータ信号のやり取りを行う。
番地信号を受信するようになっており、更に半導体基板
上に形成されたメモリセルのアレイを含んでいる。メモ
リセルは各アレイ中のワードラインとビットラインとの
交点に設けられていて、複数のアレイがアレイ列を構成
して互いに平行に並べられ、更に隣接する列が対をなす
ように配置されている。アレイの各列毎にＹ選択発生器
回路が設けられている。各Ｙ選択発生器回路は、それの
対応するアレイ列を横切って延びるＹ選択リードを有し
ており、受信された列番地信号の組毎にＹ選択リード上
へ一定の数のＹ選択信号を生成するようになっている。
アレイの各列対に沿って４本のメインＩ／Ｏラインが延
びており、それらはアレイの各列対を越えて延びてい
る。アレイの各列の両側にそれぞれ１本のメインＩ／Ｏ
ラインがあって、各対の中央にあるアレイ間には２個の
メインＩ／Ｏラインがある。メインＩ／Ｏラインは各ア
レイから延びたデータラインへつながっており、アレイ
との間でデータ信号のやり取りを行う。
【００１１】ボンディングパッドが半導体基板上に設け
られている。メモリ装置によって送受信されるデータの
１つのワードの各ビットに対して１個のボンディングパ
ッドがある。データ回路はメインＩ／Ｏラインをデータ
ボンディングパッドへつなぐ。データ回路は、４個の列
対になったメインＩ／Ｏラインの各々を１個のボンディ
ングパッドへつないでいる。
られている。メモリ装置によって送受信されるデータの
１つのワードの各ビットに対して１個のボンディングパ
ッドがある。データ回路はメインＩ／Ｏラインをデータ
ボンディングパッドへつなぐ。データ回路は、４個の列
対になったメインＩ／Ｏラインの各々を１個のボンディ
ングパッドへつないでいる。
【００１２】開示された実施例において、アレイの列の
各対は、２個のアレイ幅で８個のアレイ高に配置された
複数のアレイを含んでいる。Ｙ選択発生器回路は列の各
対の一端に配置されている。各列対の上を１２８本のＹ
選択リードが延びている。
各対は、２個のアレイ幅で８個のアレイ高に配置された
複数のアレイを含んでいる。Ｙ選択発生器回路は列の各
対の一端に配置されている。各列対の上を１２８本のＹ
選択リードが延びている。
【００１３】
【発明の実施の形態】図１において、メモリ装置１００
はパッケージ１０２に封入された半導体集積回路を含ん
でいる。金属の導電性リード１０４がパッケージ１０２
の端部１０６および１０８から延びている。これらのリ
ード１０４は、収容された半導体集積回路またはチップ
との間で電気信号および電力を運ぶ。点印１１０は個別
リード１１２と１１４との間のパッケージ１０２端部１
０８に沿って存在する付加的な複数リードを示してい
る。リードの数およびそれらの配置はチップ上のデータ
の構成および配置と、工業規格とによって決められる。
チップを封止するパッケージ１０２の素材は、好ましい
何らかの樹脂材であろう。凹み１１６は方向付けのため
に、メモリ装置の上下を定義するために使用することが
できる。
はパッケージ１０２に封入された半導体集積回路を含ん
でいる。金属の導電性リード１０４がパッケージ１０２
の端部１０６および１０８から延びている。これらのリ
ード１０４は、収容された半導体集積回路またはチップ
との間で電気信号および電力を運ぶ。点印１１０は個別
リード１１２と１１４との間のパッケージ１０２端部１
０８に沿って存在する付加的な複数リードを示してい
る。リードの数およびそれらの配置はチップ上のデータ
の構成および配置と、工業規格とによって決められる。
チップを封止するパッケージ１０２の素材は、好ましい
何らかの樹脂材であろう。凹み１１６は方向付けのため
に、メモリ装置の上下を定義するために使用することが
できる。
【００１４】図２では、メモリ装置１００は、データ信
号を記憶するためのメモリセルの４個のアレイバンクＢ
０，Ｂ１，Ｂ２，およびＢ３を提供している。データ信
号は、バンクと、リード２０２、ＤＱバッファ２０４、
および３２本の個々のリードライン２０６で表される内
部リード上の３２本のデータリードＤＱ０−ＤＱ３１と
の間で転送される。この配置において、３２個のデータ
信号はリード２０６上を並列的に同時に運ばれる。
号を記憶するためのメモリセルの４個のアレイバンクＢ
０，Ｂ１，Ｂ２，およびＢ３を提供している。データ信
号は、バンクと、リード２０２、ＤＱバッファ２０４、
および３２本の個々のリードライン２０６で表される内
部リード上の３２本のデータリードＤＱ０−ＤＱ３１と
の間で転送される。この配置において、３２個のデータ
信号はリード２０６上を並列的に同時に運ばれる。
【００１５】４つのバンク中に記憶されたデータ信号
は、２つのクロック信号、いくつかの制御信号、および
時間多重化された行および列番地信号によってアクセス
される。リード２０８上のクロック信号ＣＬＫおよびリ
ード２１０上のクロック許可信号ＣＫＥは、ＡＮＤブロ
ック２１２を通り、リード２１４を通って制御ブロック
２１６へ達する。リード２１８上の能動的低レベルチッ
プ選択信号ＣＳ＿が制御ブロック２１６へつながってい
る。４本のリード２２０上のＤＱＭ０−ＤＱＭ３出力許
可バイト信号もまた制御ブロック２１６へつながってい
る。信号ＲＡＳ＿、ＣＡＳ＿、およびＷ＿が、制御ブロ
ック２１６へつながるリード２２２、２２４、および２
２６上へそれぞれ現れる。これも制御ブロック２１６へ
つながるリード２２８上には、１４個の番地信号Ａ０−
Ａ１１、ＢＡ０、およびＢＡ１が現れる。モードレジス
タ２３０もまた制御ブロック２１６へつながっている。
制御ブロック２１６はリード２３２を介してアレイバン
クＢ０，Ｂ１，Ｂ２，およびＢ３中のデータ信号へアク
セスする。
は、２つのクロック信号、いくつかの制御信号、および
時間多重化された行および列番地信号によってアクセス
される。リード２０８上のクロック信号ＣＬＫおよびリ
ード２１０上のクロック許可信号ＣＫＥは、ＡＮＤブロ
ック２１２を通り、リード２１４を通って制御ブロック
２１６へ達する。リード２１８上の能動的低レベルチッ
プ選択信号ＣＳ＿が制御ブロック２１６へつながってい
る。４本のリード２２０上のＤＱＭ０−ＤＱＭ３出力許
可バイト信号もまた制御ブロック２１６へつながってい
る。信号ＲＡＳ＿、ＣＡＳ＿、およびＷ＿が、制御ブロ
ック２１６へつながるリード２２２、２２４、および２
２６上へそれぞれ現れる。これも制御ブロック２１６へ
つながるリード２２８上には、１４個の番地信号Ａ０−
Ａ１１、ＢＡ０、およびＢＡ１が現れる。モードレジス
タ２３０もまた制御ブロック２１６へつながっている。
制御ブロック２１６はリード２３２を介してアレイバン
クＢ０，Ｂ１，Ｂ２，およびＢ３中のデータ信号へアク
セスする。
【００１６】このように、メモリ装置１００は、２，０
９７，１５２ワードで、各ワード当たり３２ビットのデ
ータを有するように構成された同期式ダイナミックラン
ダムアクセスメモリである。メモリ装置１００の総容量
は２６８，４３５，４５６ビットで、一般に２５６メガ
ビットＳＤＲＡＭ装置とよばれ、同期式ＤＲＡＭのＪＥ
ＤＥＣ規格と互換である。
９７，１５２ワードで、各ワード当たり３２ビットのデ
ータを有するように構成された同期式ダイナミックラン
ダムアクセスメモリである。メモリ装置１００の総容量
は２６８，４３５，４５６ビットで、一般に２５６メガ
ビットＳＤＲＡＭ装置とよばれ、同期式ＤＲＡＭのＪＥ
ＤＥＣ規格と互換である。
【００１７】図３において、パッケージ１０２に収容さ
れたメモリ装置１００の半導体集積回路３００は、４×
４の配列になった、１６個のメモリセルアレイ３０２−
３３２を含んでいる。バンクＢ０，Ｂ１，Ｂ２，および
Ｂ３は、半導体集積回路３００の長さ方向に延びてい
る。こうして、バンク０はアレイ３０２，３０４，３０
６，および３０８を含む。バンク１はアレイ３１０，３
１２，３１４，および３１６を含む。バンク２はアレイ
３１８，３２０，３２２，および３２４を含み、バンク
３はアレイ３２６，３２６，３３０，および３３２を含
んでいる。チップ３００の幅に拡がったこれらアレイ
は、左側と右側の場所を表す記号、ＬＬ，ＬＲ，ＲＬ，
およびＲＲを用いて１／４区分として定義される。こう
すれば、１個のアレイ３０２であれば、バンクＢ０の１
／４区分ＬＬとして指定できる。
れたメモリ装置１００の半導体集積回路３００は、４×
４の配列になった、１６個のメモリセルアレイ３０２−
３３２を含んでいる。バンクＢ０，Ｂ１，Ｂ２，および
Ｂ３は、半導体集積回路３００の長さ方向に延びてい
る。こうして、バンク０はアレイ３０２，３０４，３０
６，および３０８を含む。バンク１はアレイ３１０，３
１２，３１４，および３１６を含む。バンク２はアレイ
３１８，３２０，３２２，および３２４を含み、バンク
３はアレイ３２６，３２６，３３０，および３３２を含
んでいる。チップ３００の幅に拡がったこれらアレイ
は、左側と右側の場所を表す記号、ＬＬ，ＬＲ，ＲＬ，
およびＲＲを用いて１／４区分として定義される。こう
すれば、１個のアレイ３０２であれば、バンクＢ０の１
／４区分ＬＬとして指定できる。
【００１８】チップ３００はまた、チップの中心軸に沿
って延びる箱３３４および３３６によって表されるボン
ディングパッドを含んでいる。リード１０４がこれらの
ボンディングパッドへボンディングワイヤを介してつな
がっており、それらワイヤはチップへ電力を供給し、ま
たチップとの間でやり取りする電気信号を運ぶためのも
のである。チップ３００の両端には３個のボンディング
パッドしか示していないが、必要とされる信号を運び、
付加的な試験地点を提供するように、チップ上に付加的
なボンディングパッドが設けられる。これらの付加的な
ボンディングパッドはボンディングパッド３３４、３３
６から延びる点印で表されている。
って延びる箱３３４および３３６によって表されるボン
ディングパッドを含んでいる。リード１０４がこれらの
ボンディングパッドへボンディングワイヤを介してつな
がっており、それらワイヤはチップへ電力を供給し、ま
たチップとの間でやり取りする電気信号を運ぶためのも
のである。チップ３００の両端には３個のボンディング
パッドしか示していないが、必要とされる信号を運び、
付加的な試験地点を提供するように、チップ上に付加的
なボンディングパッドが設けられる。これらの付加的な
ボンディングパッドはボンディングパッド３３４、３３
６から延びる点印で表されている。
【００１９】チップ３００の中心軸に沿って延びる中央
領域には必要に応じて周辺回路３３８が設けられる。メ
モリセルのアレイ３０２−３３２の間には、列デコード
回路３４０のような列デコード回路が、バンクＢ０とＢ
１の間、およびバンクＢ２とＢ３の間にチップの長さ方
向に沿って拡がっている。チップ幅に拡がって、行デコ
ーダ回路３４２が１／４区分ＬＬとＬＲの間、および１
／４区分ＲＬとＲＲとの間に拡がっている。
領域には必要に応じて周辺回路３３８が設けられる。メ
モリセルのアレイ３０２−３３２の間には、列デコード
回路３４０のような列デコード回路が、バンクＢ０とＢ
１の間、およびバンクＢ２とＢ３の間にチップの長さ方
向に沿って拡がっている。チップ幅に拡がって、行デコ
ーダ回路３４２が１／４区分ＬＬとＬＲの間、および１
／４区分ＲＬとＲＲとの間に拡がっている。
【００２０】周辺回路はまた、チップ３００の任意の場
所に設けることができる。例えば、データ回路３４０お
よび３４２は、ボンディングパッドとメモリセルアレイ
との間でデータ信号を電気的に運ぶものであるが、物理
的にもボンディングパッドとメモリセルアレイとの間に
存在している。
所に設けることができる。例えば、データ回路３４０お
よび３４２は、ボンディングパッドとメモリセルアレイ
との間でデータ信号を電気的に運ぶものであるが、物理
的にもボンディングパッドとメモリセルアレイとの間に
存在している。
【００２１】バンク番地ＢＡ０およびＢＡ１は、４個の
バンクＢ０，Ｂ１，Ｂ２，およびＢ３のうちから１つを
選ぶために使用される。これらの２つのバンク番地信号
は行および列の番地信号と一緒にＳＤＲＡＭへ供給され
る。
バンクＢ０，Ｂ１，Ｂ２，およびＢ３のうちから１つを
選ぶために使用される。これらの２つのバンク番地信号
は行および列の番地信号と一緒にＳＤＲＡＭへ供給され
る。
【００２２】図４において、アレイ３０２は８個のメモ
リセルＭＡＴまたはマトリックス、ＭＡＴ０−ＭＡＴ７
を含んでいる。各アレイ３０２−３３２は同じように配
置されているので、１つのアレイ３０２について説明す
ることはすべてのアレイ３０２−３３２に当てはまる。
アレイ３０２は、図３に示されたのと同じ方向に配置さ
れたＭＡＴ、ＭＡＴ０−ＭＡＴ７を有する。行またはワ
ードラインは矢印４００で示された方向に延びており、
また矢印４０２で示された方向に配置されている列また
はビットラインを有している。すべてのＭＡＴ、ＭＡＴ
０−ＭＡＴ７は同じように配置されているので、ＭＡＴ
０ ４０４についての記述はアレイ３０２中の他のすべ
てのアレイについて、またチップ３００上の他のアレイ
についても当てはまる。
リセルＭＡＴまたはマトリックス、ＭＡＴ０−ＭＡＴ７
を含んでいる。各アレイ３０２−３３２は同じように配
置されているので、１つのアレイ３０２について説明す
ることはすべてのアレイ３０２−３３２に当てはまる。
アレイ３０２は、図３に示されたのと同じ方向に配置さ
れたＭＡＴ、ＭＡＴ０−ＭＡＴ７を有する。行またはワ
ードラインは矢印４００で示された方向に延びており、
また矢印４０２で示された方向に配置されている列また
はビットラインを有している。すべてのＭＡＴ、ＭＡＴ
０−ＭＡＴ７は同じように配置されているので、ＭＡＴ
０ ４０４についての記述はアレイ３０２中の他のすべ
てのアレイについて、またチップ３００上の他のアレイ
についても当てはまる。
【００２３】行番地Ａ１１，Ａ１０，およびＡ９がデコ
ードされて、図４のＭＡＴを選択する行因子信号が作り
出される。
ードされて、図４のＭＡＴを選択する行因子信号が作り
出される。
【００２４】図５では、ＭＡＴ０ ４０４は８個のサブ
アレイ、サブＭＡＴ０−サブＭＡＴ７を含み、領域５０
０には８個の冗長サブワードラインが含まれている。サ
ブアレイ サブＭＡＴ０−サブＭＡＴ７はＭＡＴ ４０
４と同様な方向に配置されており、ワードラインはそれ
らの長さ方向に走っている。ＭＡＴ ４０４は５１２本
のサブワードラインを含み、それらはサブアレイ サブ
ＭＡＴ０−サブＭＡＴ７の間で均等に分割されていて、
領域５００には付加的な８本の冗長サブワードラインが
含まれている。冗長サブワードラインは、アレイ、サブ
アレイ、およびサブサブアレイの中に必要なだけ分布さ
せることができる。領域５００は、この実施例で使用さ
れた冗長ワードラインに関する場所を示している。サブ
ＭＡＴ０ ５０２の説明は、チップ３００上のその他の
すべてのサブＭＡＴに当てはまる。
アレイ、サブＭＡＴ０−サブＭＡＴ７を含み、領域５０
０には８個の冗長サブワードラインが含まれている。サ
ブアレイ サブＭＡＴ０−サブＭＡＴ７はＭＡＴ ４０
４と同様な方向に配置されており、ワードラインはそれ
らの長さ方向に走っている。ＭＡＴ ４０４は５１２本
のサブワードラインを含み、それらはサブアレイ サブ
ＭＡＴ０−サブＭＡＴ７の間で均等に分割されていて、
領域５００には付加的な８本の冗長サブワードラインが
含まれている。冗長サブワードラインは、アレイ、サブ
アレイ、およびサブサブアレイの中に必要なだけ分布さ
せることができる。領域５００は、この実施例で使用さ
れた冗長ワードラインに関する場所を示している。サブ
ＭＡＴ０ ５０２の説明は、チップ３００上のその他の
すべてのサブＭＡＴに当てはまる。
【００２５】行番地信号Ａ８，Ａ７，およびＡ６が用い
られて、図５のサブＭＡＴを選択するための行因子信号
が生成される。
られて、図５のサブＭＡＴを選択するための行因子信号
が生成される。
【００２６】図６では、サブＭＡＴ０ ５０２はＲＭＷ
ＬＢ０−ＲＭＷＬＢ７として指定される８個のサブサブ
アレイまたは行メインワードラインブロックを含む。サ
ブサブアレイの各々、例えばＲＭＷＬＢ０ ６０２は８
個のサブワードラインを含んでいる。この場合も、サブ
サブアレイの１個６０２の説明は、チップ３００上のサ
ブサブアレイすべてに当てはまる。
ＬＢ０−ＲＭＷＬＢ７として指定される８個のサブサブ
アレイまたは行メインワードラインブロックを含む。サ
ブサブアレイの各々、例えばＲＭＷＬＢ０ ６０２は８
個のサブワードラインを含んでいる。この場合も、サブ
サブアレイの１個６０２の説明は、チップ３００上のサ
ブサブアレイすべてに当てはまる。
【００２７】行番地信号Ａ５，Ａ４，およびＡ３が用い
られて、図６のサブサブアレイ、または行メインワード
ラインブロックを選択するための行因子信号が生成され
る。
られて、図６のサブサブアレイ、または行メインワード
ラインブロックを選択するための行因子信号が生成され
る。
【００２８】図７で、サブサブアレイ６０２は、各領域
の長さに亘って延びる４本のサブワードラインを備えた
２個のサブワードラインデコーダ選択領域７００および
７０２を含んでいる。行番地信号Ａ２が用いられて、サ
ブワードラインデコーダ選択領域を選択するための行因
子信号が生成される。
の長さに亘って延びる４本のサブワードラインを備えた
２個のサブワードラインデコーダ選択領域７００および
７０２を含んでいる。行番地信号Ａ２が用いられて、サ
ブワードラインデコーダ選択領域を選択するための行因
子信号が生成される。
【００２９】図８で、サブワードラインデコーダ選択領
域７００は４個のサブワードライン番号０，１，２，お
よび３を含んでいる。行番地信号Ａ１およびＡ０が用い
られて、４本のサブワードラインのうちで選択を行うた
めの行因子信号が生成される。
域７００は４個のサブワードライン番号０，１，２，お
よび３を含んでいる。行番地信号Ａ１およびＡ０が用い
られて、４本のサブワードラインのうちで選択を行うた
めの行因子信号が生成される。
【００３０】図４〜図８の図面は、このように、基板３
００上の行またはワードラインの本実施例の特別な配置
を示している。
００上の行またはワードラインの本実施例の特別な配置
を示している。
【００３１】図９では、メモリ装置１００の理想化した
表現によって、ＪＥＤＥＣ規格に従ったそれらの略称に
よって指定され番号を振られたすべてのリード１０４を
備えたパッケージ１０２が示されている。例えば、リー
ドまたはピン１はＶＤＤへつながっており、一方、リー
ドまたはピン８８はＶＳＳへつながっている。次の表１
は、それらの信号のこれら略称に対応する般名称を与え
るものである。
表現によって、ＪＥＤＥＣ規格に従ったそれらの略称に
よって指定され番号を振られたすべてのリード１０４を
備えたパッケージ１０２が示されている。例えば、リー
ドまたはピン１はＶＤＤへつながっており、一方、リー
ドまたはピン８８はＶＳＳへつながっている。次の表１
は、それらの信号のこれら略称に対応する般名称を与え
るものである。
【００３２】
【表１】表１ 略称 一般名称 Ａ０−Ａ１１ 番地入力 Ａ０−Ａ１１ 行番地 Ａ０−Ａ８ 列番地 Ａ１０／ＡＰ 自動予備充電選択 ＢＡ０，ＢＡ１ バンク選択 ＣＡＳ＿ 列番地ストローブ ＣＫＥ クロック許可 ＣＬＫ システムクロック ＣＳ＿ チップ選択 ＤＱ０−ＤＱ３１ ＳＤＲＡＭデータ入力／出力 ＤＱＭ０−ＤＱＭ３ データ／出力許可バイト０−３ ＮＣ 外部接続なし ＲＡＳ＿ 行番地ストローブ ＶＤＤ 電力供給（一般には、３．３Ｖ） ＶＤＤＱ 電力供給出力ドライバ（一般には、３．３Ｖ） ＶＲＥＦ ＨＳＴＬ／ＳＳＴＬ基準電圧 ＶＳＳ アース ＶＳＳＱ 出力ドライバ用アース Ｗ＿ 書き込み許可
【００３３】図１０では、チップ３００は、バンクＢ０
中の１／４区分ＬＬの左半分にある区分１００２，１０
０４，１００６，および１００８のように、それぞれの
列またはビットライン区分に沿って分割されたバンクＢ
０，Ｂ１，Ｂ２，およびＢ３を有している。バンクＢ
０，Ｂ１，Ｂ２，およびＢ３の１／４区分ＬＬ，ＬＲ，
ＲＬ，およびＲＲの左半分および右半分は、メモリセル
のすべてのアレイ中のそのようなビットライン区分に沿
って同様な区分に分割されている。バンクＢ０のアレイ
ＬＬ中の表示ＤＱ０，ＤＱ１５，ＤＱ１，ＤＱ１４，Ｄ
Ｑ２，ＤＱ１３，ＤＱ３，およびＤＱ１２は、単にチッ
プ３００上のアレイ中のそれらのデータビットが記憶さ
れている相対的な位置を一般的に示しているだけであ
る。
中の１／４区分ＬＬの左半分にある区分１００２，１０
０４，１００６，および１００８のように、それぞれの
列またはビットライン区分に沿って分割されたバンクＢ
０，Ｂ１，Ｂ２，およびＢ３を有している。バンクＢ
０，Ｂ１，Ｂ２，およびＢ３の１／４区分ＬＬ，ＬＲ，
ＲＬ，およびＲＲの左半分および右半分は、メモリセル
のすべてのアレイ中のそのようなビットライン区分に沿
って同様な区分に分割されている。バンクＢ０のアレイ
ＬＬ中の表示ＤＱ０，ＤＱ１５，ＤＱ１，ＤＱ１４，Ｄ
Ｑ２，ＤＱ１３，ＤＱ３，およびＤＱ１２は、単にチッ
プ３００上のアレイ中のそれらのデータビットが記憶さ
れている相対的な位置を一般的に示しているだけであ
る。
【００３４】バンクＢ１中では、バンクＢ０の長さ分に
拡がった強調領域１０１０が、一群の行番地信号の受信
に応答して同時に駆動される個々のワードラインのすべ
てを表している。このように、１つの番地がバンクＢ１
中のアレイ１０１７，１０１８，１０２０，１０２２，
１０２４，１０２６，１０２８，および１０３０のすべ
ての中の同じ対応するワードラインを駆動する。同様
に、１つの行番地がバンク０，２，または３中のすべて
の対応するワードラインを駆動するであろう。
拡がった強調領域１０１０が、一群の行番地信号の受信
に応答して同時に駆動される個々のワードラインのすべ
てを表している。このように、１つの番地がバンクＢ１
中のアレイ１０１７，１０１８，１０２０，１０２２，
１０２４，１０２６，１０２８，および１０３０のすべ
ての中の同じ対応するワードラインを駆動する。同様
に、１つの行番地がバンク０，２，または３中のすべて
の対応するワードラインを駆動するであろう。
【００３５】チップ３００の中央を横切る領域１０１２
は、データビットＤＱ０−ＤＱ１５に対するボンディン
グパッド３３４を表している。領域１０１４は、データ
ビットＤＱ１６−ＤＱ３１に対するボンディングパッド
３３６を表している。領域１０１６は、番地信号、クロ
ック信号、および制御信号に対するボンディングパッド
を表している。領域１０１２，１０１４，および１０１
６は、データ、番地、クロック、および制御信号のため
のボンディングパッドの理想化された表現を説明のため
に提供している。次の表２は、ボンディングパッドの番
号を、それらが運ぶ信号の略称およびそれらがつながる
リード１０４と関連付けるものである。
は、データビットＤＱ０−ＤＱ１５に対するボンディン
グパッド３３４を表している。領域１０１４は、データ
ビットＤＱ１６−ＤＱ３１に対するボンディングパッド
３３６を表している。領域１０１６は、番地信号、クロ
ック信号、および制御信号に対するボンディングパッド
を表している。領域１０１２，１０１４，および１０１
６は、データ、番地、クロック、および制御信号のため
のボンディングパッドの理想化された表現を説明のため
に提供している。次の表２は、ボンディングパッドの番
号を、それらが運ぶ信号の略称およびそれらがつながる
リード１０４と関連付けるものである。
【００３６】
【表２】表２
【００３７】
【表３】
【００３８】
【表４】
【００３９】図１０に示された重要なことは、各データ
ワードからのデータビットがバンクＢ０，Ｂ１，Ｂ２，
およびＢ３の各々の中の同じ相対位置に記憶されるとい
うことである。こうして、各ビットＤＱ０，ＤＱ１５，
ＤＱ１，およびＤＱ１４はバンクＢ０，Ｂ１，Ｂ２，お
よびＢ３の各々の中の１／４区分ＬＬの左半分に記憶さ
れる。同様に、データビットＤＱ２２，ＤＱ２５，ＤＱ
２３，およびＤＱ２４は、バンクＢ０，Ｂ１，Ｂ２，お
よびＢ３の１／４区分ＲＲの右半分に記憶される。デー
タビットＤＱ０が区分１００２のみに記憶されるのでは
なく、データビットＤＱ１５が区分１００４のみに記憶
されるのではなく、データビットＤＱ１が区分１００６
のみに記憶されるのではなく、そしてデータビットＤＱ
１４が区分１００８のみに記憶されるのではないことに
注目されたい。これらのデータビットの正確な記憶場所
について次に説明する。１／４区分ＬＬの右半分１０１
８にはデータビットＤＱ２，ＤＱ１３，ＤＱ３，および
ＤＱ１２が含まれる。１／４区分ＬＲの左半分１０２０
にはデータビットＤＱ４，ＤＱ１１，ＤＱ５，およびＤ
Ｑ１０が含まれる。１／４区分ＬＲの右半分１０２２に
はデータビットＤＱ６，ＤＱ９，ＤＱ７，およびＤＱ８
が含まれる。１／４区分ＲＬの左半分１０２４にはデー
タビットＤＱ１６，ＤＱ３１，ＤＱ１７，およびＤＱ３
０が含まれる。１／４区分ＲＬの右半分１０２６にはデ
ータビットＤＱ１８，ＤＱ２９，ＤＱ１９，およびＤＱ
２８が含まれる。１／４区分ＲＲの左半分１０２８には
データビットＤＱ２０，ＤＱ２７，ＤＱ２１，およびＤ
Ｑ２６が含まれる。１／４区分ＲＲの右半分１０３０に
はデータビットＤＱ２２，ＤＱ２５，ＤＱ２３，および
ＤＱ２４が含まれる。
ワードからのデータビットがバンクＢ０，Ｂ１，Ｂ２，
およびＢ３の各々の中の同じ相対位置に記憶されるとい
うことである。こうして、各ビットＤＱ０，ＤＱ１５，
ＤＱ１，およびＤＱ１４はバンクＢ０，Ｂ１，Ｂ２，お
よびＢ３の各々の中の１／４区分ＬＬの左半分に記憶さ
れる。同様に、データビットＤＱ２２，ＤＱ２５，ＤＱ
２３，およびＤＱ２４は、バンクＢ０，Ｂ１，Ｂ２，お
よびＢ３の１／４区分ＲＲの右半分に記憶される。デー
タビットＤＱ０が区分１００２のみに記憶されるのでは
なく、データビットＤＱ１５が区分１００４のみに記憶
されるのではなく、データビットＤＱ１が区分１００６
のみに記憶されるのではなく、そしてデータビットＤＱ
１４が区分１００８のみに記憶されるのではないことに
注目されたい。これらのデータビットの正確な記憶場所
について次に説明する。１／４区分ＬＬの右半分１０１
８にはデータビットＤＱ２，ＤＱ１３，ＤＱ３，および
ＤＱ１２が含まれる。１／４区分ＬＲの左半分１０２０
にはデータビットＤＱ４，ＤＱ１１，ＤＱ５，およびＤ
Ｑ１０が含まれる。１／４区分ＬＲの右半分１０２２に
はデータビットＤＱ６，ＤＱ９，ＤＱ７，およびＤＱ８
が含まれる。１／４区分ＲＬの左半分１０２４にはデー
タビットＤＱ１６，ＤＱ３１，ＤＱ１７，およびＤＱ３
０が含まれる。１／４区分ＲＬの右半分１０２６にはデ
ータビットＤＱ１８，ＤＱ２９，ＤＱ１９，およびＤＱ
２８が含まれる。１／４区分ＲＲの左半分１０２８には
データビットＤＱ２０，ＤＱ２７，ＤＱ２１，およびＤ
Ｑ２６が含まれる。１／４区分ＲＲの右半分１０３０に
はデータビットＤＱ２２，ＤＱ２５，ＤＱ２３，および
ＤＱ２４が含まれる。
【００４０】図１１では、バンクＢ０，Ｂ１，Ｂ２，お
よびＢ３中の１／４区分ＬＬ，ＬＲ，ＲＬ，およびＲＲ
の各々が、８個のデータビット出力リードＤＱｘを提供
している。ここで、”ｘ”は文字ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，およびｈを取る。これらの文字を付けたデータ
出力リードは、番号を付けたデータビットに対するそれ
ぞれのボンディングパッドへつながる。例えば、１／４
区分ＬＬでは、データリードａはボンディングパッドビ
ット番号０へつながり、データリードｂはビット番号１
５に対するボンディングパッドへつながり、データリー
ドｃはビット番号１に対するボンディングパッドへつな
がり、データリードｄはビット番号１４に対するボンデ
ィングパッドへつながり、データリードｅはビット番号
２に対するボンディングパッドへつながり、データリー
ドｆはビット番号１３に対するボンディングパッドへつ
ながり、データリードｇはビット番号３に対するボンデ
ィングパッドへつながり、そしてデータリードｈはビッ
ト番号１２に対するボンディングパッドへつながってい
る。同様に、その他の１／４区分についても、文字のつ
いたデータリードはデータビット番号の残りに対するボ
ンディングパッドへつながっている。１／４区分からの
文字のついたデータリードのこの接続は、それぞれのビ
ット番号に対するボンディングパッドに対して本質的に
整合していることに注意されたい。この整合性は、デー
タリードがメモリセルアレイからボンディングパッドへ
延びる長さまたは距離を本質的に減少させる。このよう
に、任意の１つのボンディングパッドへ受信されるデー
タ信号は、一般的にチップ３００の幅に拡がるアレイ中
へそのボンディングパッドから記憶される。データ信号
は、チップの長さ方向には最小距離だけを走行する。
よびＢ３中の１／４区分ＬＬ，ＬＲ，ＲＬ，およびＲＲ
の各々が、８個のデータビット出力リードＤＱｘを提供
している。ここで、”ｘ”は文字ａ，ｂ，ｃ，ｄ，ｅ，
ｆ，ｇ，およびｈを取る。これらの文字を付けたデータ
出力リードは、番号を付けたデータビットに対するそれ
ぞれのボンディングパッドへつながる。例えば、１／４
区分ＬＬでは、データリードａはボンディングパッドビ
ット番号０へつながり、データリードｂはビット番号１
５に対するボンディングパッドへつながり、データリー
ドｃはビット番号１に対するボンディングパッドへつな
がり、データリードｄはビット番号１４に対するボンデ
ィングパッドへつながり、データリードｅはビット番号
２に対するボンディングパッドへつながり、データリー
ドｆはビット番号１３に対するボンディングパッドへつ
ながり、データリードｇはビット番号３に対するボンデ
ィングパッドへつながり、そしてデータリードｈはビッ
ト番号１２に対するボンディングパッドへつながってい
る。同様に、その他の１／４区分についても、文字のつ
いたデータリードはデータビット番号の残りに対するボ
ンディングパッドへつながっている。１／４区分からの
文字のついたデータリードのこの接続は、それぞれのビ
ット番号に対するボンディングパッドに対して本質的に
整合していることに注意されたい。この整合性は、デー
タリードがメモリセルアレイからボンディングパッドへ
延びる長さまたは距離を本質的に減少させる。このよう
に、任意の１つのボンディングパッドへ受信されるデー
タ信号は、一般的にチップ３００の幅に拡がるアレイ中
へそのボンディングパッドから記憶される。データ信号
は、チップの長さ方向には最小距離だけを走行する。
【００４１】より形式的な表現では、基板上のボンディ
ングパッドはチップ３００の長さに沿って延びて、装置
との間でやり取りされるデータ信号を運び、ボンディン
グパッドは一定の順序でデータ信号を運ぶ。メモリセル
のアレイはチップ３００上に形成され、メモリセルのグ
ループまたは区分をなして基板の幅方向に拡がってい
る。メモリセルの各グループは、一群のボンディングパ
ッドによって運ばれるデータ信号を記憶するようになっ
ており、メモリセルの複数のグループが、ボンディング
パッドがデータ信号を運ぶ順序と本質的に同じ決まった
順序で基板上に配置されている。
ングパッドはチップ３００の長さに沿って延びて、装置
との間でやり取りされるデータ信号を運び、ボンディン
グパッドは一定の順序でデータ信号を運ぶ。メモリセル
のアレイはチップ３００上に形成され、メモリセルのグ
ループまたは区分をなして基板の幅方向に拡がってい
る。メモリセルの各グループは、一群のボンディングパ
ッドによって運ばれるデータ信号を記憶するようになっ
ており、メモリセルの複数のグループが、ボンディング
パッドがデータ信号を運ぶ順序と本質的に同じ決まった
順序で基板上に配置されている。
【００４２】図１２において、バンクＢ０中の１／４区
分ＬＬはアレイ１２０１のようなメモリセルアレイを１
２８個、８行で１６列の配列の形に配置されて含んでい
る。メインワードデコーダＭＷＤがアレイの８行の右側
に沿って設けられており、他方、列デコーダ１２０２の
ような１６個の列デコーダがそれぞれのアレイ列の底部
に設けられている。サブワードデコーダ１２０４のよう
なサブワードデコーダＳＷＤがアレイの列間に設けられ
て、矢印１２０６の方向へワードラインデコード信号を
発生させる。ビットラインはアレイの各々を横切って矢
印１２０８の方向へ走行している。
分ＬＬはアレイ１２０１のようなメモリセルアレイを１
２８個、８行で１６列の配列の形に配置されて含んでい
る。メインワードデコーダＭＷＤがアレイの８行の右側
に沿って設けられており、他方、列デコーダ１２０２の
ような１６個の列デコーダがそれぞれのアレイ列の底部
に設けられている。サブワードデコーダ１２０４のよう
なサブワードデコーダＳＷＤがアレイの列間に設けられ
て、矢印１２０６の方向へワードラインデコード信号を
発生させる。ビットラインはアレイの各々を横切って矢
印１２０８の方向へ走行している。
【００４３】列１２１０のようなアレイ列は、列対１２
１２，１２１４，１２１６，１２１８，１２２０，１２
２２，１２２４，および１２２６のように対をなして配
置されている。対１２１２，１２１４，１２１６，およ
び１２１８は１／４区分ＬＬの左半分を含み、他方、対
１２２０，１２２２，１２２４，および１２２６は１／
４区分ＬＬの右半分を含んでいる。列対の各々は図１１
に示された文字付きのデータビット４個に対応するデー
タビットを記憶する。列対１２１２，１２１４，１２１
６，および１２１８はそれぞれデータビットａ，ｂ，
ｃ，およびｄに対するデータ信号を記憶する。列対１２
２０，１２２２，１２２４，および１２２６の各々はデ
ータビットｅ，ｆ，ｇ，およびｈに対するデータ信号を
記憶する。
１２，１２１４，１２１６，１２１８，１２２０，１２
２２，１２２４，および１２２６のように対をなして配
置されている。対１２１２，１２１４，１２１６，およ
び１２１８は１／４区分ＬＬの左半分を含み、他方、対
１２２０，１２２２，１２２４，および１２２６は１／
４区分ＬＬの右半分を含んでいる。列対の各々は図１１
に示された文字付きのデータビット４個に対応するデー
タビットを記憶する。列対１２１２，１２１４，１２１
６，および１２１８はそれぞれデータビットａ，ｂ，
ｃ，およびｄに対するデータ信号を記憶する。列対１２
２０，１２２２，１２２４，および１２２６の各々はデ
ータビットｅ，ｆ，ｇ，およびｈに対するデータ信号を
記憶する。
【００４４】列対１２１２のような各列対に対して、メ
インＩ／Ｏライン１２３０，１２３２，１２３４，およ
び１２３６のような４本のメインＩ／Ｏラインがアレイ
列に沿って延びており、列デコーダ回路の下から出てい
る。これらのメインＩ／Ｏラインはメイン増幅器１２４
０へつながっている。アレイの各列対について、メイン
Ｉ／Ｏラインはそれぞれの文字付きのデータビットに対
するメイン増幅器へつながっている。このように、列対
１２１２に関しては、メインＩ／Ｏライン１２３０がメ
イン増幅器ＭＡ０−ａへつながり、メインＩ／Ｏライン
１２３２がメイン増幅器ＭＡ０−ｂへつながり、メイン
Ｉ／Ｏライン１２３４がメイン増幅器ＭＡ０−ｃへつな
がり、そしてメインＩ／Ｏライン１２３６がメイン増幅
器ＭＡ０−ｄへつながっている。
インＩ／Ｏライン１２３０，１２３２，１２３４，およ
び１２３６のような４本のメインＩ／Ｏラインがアレイ
列に沿って延びており、列デコーダ回路の下から出てい
る。これらのメインＩ／Ｏラインはメイン増幅器１２４
０へつながっている。アレイの各列対について、メイン
Ｉ／Ｏラインはそれぞれの文字付きのデータビットに対
するメイン増幅器へつながっている。このように、列対
１２１２に関しては、メインＩ／Ｏライン１２３０がメ
イン増幅器ＭＡ０−ａへつながり、メインＩ／Ｏライン
１２３２がメイン増幅器ＭＡ０−ｂへつながり、メイン
Ｉ／Ｏライン１２３４がメイン増幅器ＭＡ０−ｃへつな
がり、そしてメインＩ／Ｏライン１２３６がメイン増幅
器ＭＡ０−ｄへつながっている。
【００４５】列対１２１４に関しては、第１のメインＩ
／Ｏラインがメイン増幅器ＭＡ１−ａへつながり、第２
のメインＩ／Ｏラインがメイン増幅器ＭＡ１−ｂへつな
がり、第３のメインＩ／Ｏラインがメイン増幅器ＭＡ１
−ｃへつながり、そして第４のメインＩ／Ｏラインがメ
イン増幅器ＭＡ１−ｄへつながっている。同様に、列対
１２１６から延びる第４のメインＩ／Ｏラインはメイン
増幅器ＭＡ２−ａ〜ＭＡ２−ｄへつながり、また列対１
２１８から延びる第４のメインＩ／Ｏラインはメイン増
幅器ＭＡ３−ａ〜ＭＡ３−ｄへつながっている。
／Ｏラインがメイン増幅器ＭＡ１−ａへつながり、第２
のメインＩ／Ｏラインがメイン増幅器ＭＡ１−ｂへつな
がり、第３のメインＩ／Ｏラインがメイン増幅器ＭＡ１
−ｃへつながり、そして第４のメインＩ／Ｏラインがメ
イン増幅器ＭＡ１−ｄへつながっている。同様に、列対
１２１６から延びる第４のメインＩ／Ｏラインはメイン
増幅器ＭＡ２−ａ〜ＭＡ２−ｄへつながり、また列対１
２１８から延びる第４のメインＩ／Ｏラインはメイン増
幅器ＭＡ３−ａ〜ＭＡ３−ｄへつながっている。
【００４６】列１２２０〜１２２６からそれぞれの対応
するメイン増幅器へ延びるメインＩ／Ｏラインに関して
も同様な接続が行われる。
するメイン増幅器へ延びるメインＩ／Ｏラインに関して
も同様な接続が行われる。
【００４７】列対１２１２，１２１４，１２１６，およ
び１２１８に対するメイン増幅器の出力はデータシーケ
ンサ１２４２へつながっている。列対１２２０，１２２
２，１２２４，および１２２６に対するメイン増幅器の
出力はデータシーケンサ１２４４へつながっている。デ
ータシーケンサ１２４２の出力は４本のデータビットラ
インＤＱａ，ＤＱｂ，ＤＱｃ，およびＤＱｄを含む。デ
ータシーケンサ１２４４の出力は４本のデータビットラ
インＤＱｅ，ＤＱｆ，ＤＱｇ，およびＤＱｈを含む。
び１２１８に対するメイン増幅器の出力はデータシーケ
ンサ１２４２へつながっている。列対１２２０，１２２
２，１２２４，および１２２６に対するメイン増幅器の
出力はデータシーケンサ１２４４へつながっている。デ
ータシーケンサ１２４２の出力は４本のデータビットラ
インＤＱａ，ＤＱｂ，ＤＱｃ，およびＤＱｄを含む。デ
ータシーケンサ１２４４の出力は４本のデータビットラ
インＤＱｅ，ＤＱｆ，ＤＱｇ，およびＤＱｈを含む。
【００４８】データシーケンサ１２４２および１２４４
は、図３のデータ回路３４０または３４２の一部を含ん
でいる。データシーケンサ１２４２および１２４４内の
接続ラインは、メイン増幅器から４本の対応するデータ
ビットラインのうちの１本へのデータ信号の選択を機能
的に表現している。このことについては、以下の図面で
より完全に説明する。
は、図３のデータ回路３４０または３４２の一部を含ん
でいる。データシーケンサ１２４２および１２４４内の
接続ラインは、メイン増幅器から４本の対応するデータ
ビットラインのうちの１本へのデータ信号の選択を機能
的に表現している。このことについては、以下の図面で
より完全に説明する。
【００４９】図１２は、バンクＢ０の１／４区分ＬＬ中
の列対に沿って延びるメインＩ／Ｏラインを示してい
る。図１２に示されたメインＩ／Ｏラインはまた、バン
クＢ１の１／４区分ＬＬ中の列対に沿って、データ回路
３４０に近いメイン増幅器にまで延びており、そのデー
タ回路３４０はチップ３００上のボンディングパッド近
くに位置している。付加的な同様のメインＩ／Ｏライン
が、バンクＢ０およびＢ１のすべての１／４区分中のす
べての列対に沿って、付加的なメイン増幅器まで延びて
いる。同様に、付加的なメインＩ／Ｏラインが、バンク
Ｂ２およびＢ３中のメモリアレイの列対に沿って延びて
いる。
の列対に沿って延びるメインＩ／Ｏラインを示してい
る。図１２に示されたメインＩ／Ｏラインはまた、バン
クＢ１の１／４区分ＬＬ中の列対に沿って、データ回路
３４０に近いメイン増幅器にまで延びており、そのデー
タ回路３４０はチップ３００上のボンディングパッド近
くに位置している。付加的な同様のメインＩ／Ｏライン
が、バンクＢ０およびＢ１のすべての１／４区分中のす
べての列対に沿って、付加的なメイン増幅器まで延びて
いる。同様に、付加的なメインＩ／Ｏラインが、バンク
Ｂ２およびＢ３中のメモリアレイの列対に沿って延びて
いる。
【００５０】領域１２５０において、図１２は、各列対
について、４本のメインＩ／Ｏラインによって運ばれる
文字付きデータビットを機能的に表わしている。すなわ
ち、列対１２１２，１２１４，１２１６，および１２１
８中の最も左のメインＩ／Ｏラインは、メイン増幅器Ｍ
Ａ０−ａ，ＭＡ１−ａ，ＭＡ２−ａ，およびＭＡ３−ａ
を通ってリードＤＱａ上に現れるデータビットを運んで
いる。列対１２１２，１２１４，１２１６，および１２
１８中の最も右のメインＩ／Ｏラインは、メイン増幅器
ＭＡ０−ｄ，ＭＡ１−ｄ，ＭＡ２−ｄ，およびＭＡ３−
ｄを通ってリードＤＱｄ上に現れるデータビットを運ん
でいる。同様に、中央の２つのメインＩ／Ｏラインは、
それぞれリードＤＱｂおよびＤＱｃ上に現れるデータビ
ットを運んでいる。
について、４本のメインＩ／Ｏラインによって運ばれる
文字付きデータビットを機能的に表わしている。すなわ
ち、列対１２１２，１２１４，１２１６，および１２１
８中の最も左のメインＩ／Ｏラインは、メイン増幅器Ｍ
Ａ０−ａ，ＭＡ１−ａ，ＭＡ２−ａ，およびＭＡ３−ａ
を通ってリードＤＱａ上に現れるデータビットを運んで
いる。列対１２１２，１２１４，１２１６，および１２
１８中の最も右のメインＩ／Ｏラインは、メイン増幅器
ＭＡ０−ｄ，ＭＡ１−ｄ，ＭＡ２−ｄ，およびＭＡ３−
ｄを通ってリードＤＱｄ上に現れるデータビットを運ん
でいる。同様に、中央の２つのメインＩ／Ｏラインは、
それぞれリードＤＱｂおよびＤＱｃ上に現れるデータビ
ットを運んでいる。
【００５１】列対１２２０，１２２２，１２２４，およ
び１２２６中の最も左のメインＩ／Ｏラインは、それら
に対応するメイン増幅器を通ってリードＤＱｅ上に現れ
るデータビットを運んでいる。列対１２２０，１２２
２，１２２４，および１２２６中の最も右のメインＩ／
Ｏラインは、それらに対応するメイン増幅器を通ってリ
ードＤＱｈ上に現れるデータビットを運んでいる。同様
に、中央の２つのメインＩ／Ｏラインはそれぞれリード
ＤＱｆおよびＤＱｇ上に現れるデータビットを運んでい
る。
び１２２６中の最も左のメインＩ／Ｏラインは、それら
に対応するメイン増幅器を通ってリードＤＱｅ上に現れ
るデータビットを運んでいる。列対１２２０，１２２
２，１２２４，および１２２６中の最も右のメインＩ／
Ｏラインは、それらに対応するメイン増幅器を通ってリ
ードＤＱｈ上に現れるデータビットを運んでいる。同様
に、中央の２つのメインＩ／Ｏラインはそれぞれリード
ＤＱｆおよびＤＱｇ上に現れるデータビットを運んでい
る。
【００５２】この構成および配置は、各々のデータライ
ンＤＱａ−ＤＱｈについて、一時に４データビットの先
取り列選択アクセスを提供する。データシーケンサ１２
４２および１２４４は、それらの出力へデータビットの
順序立った供給を行う。こうして、チップ３００に対し
て与えられる各列番地およびそれに対応して生成される
１組のワードライン信号に対して、４データビットの先
取りが行われる。
ンＤＱａ−ＤＱｈについて、一時に４データビットの先
取り列選択アクセスを提供する。データシーケンサ１２
４２および１２４４は、それらの出力へデータビットの
順序立った供給を行う。こうして、チップ３００に対し
て与えられる各列番地およびそれに対応して生成される
１組のワードライン信号に対して、４データビットの先
取りが行われる。
【００５３】１２０２や１２５２のような、列対に対す
る列デコーダは、その列対中のメモリセルアレイを横切
って延びたＹ選択ライン１２５４で代表される１本の能
動的Ｙ選択ラインを作り出す。センス増幅器がメモリセ
ルアレイ間のセンスアンプ領域１２５６中に設けられて
いる。
る列デコーダは、その列対中のメモリセルアレイを横切
って延びたＹ選択ライン１２５４で代表される１本の能
動的Ｙ選択ラインを作り出す。センス増幅器がメモリセ
ルアレイ間のセンスアンプ領域１２５６中に設けられて
いる。
【００５４】この４ビット先取り方式で以て、メモリ装
置１００は各番地に対して８ビットバーストによって８
ビットデータを供給することができる。８ビットバース
トは、２つのメモリサイクルを含む。各メモリサイクル
は、各データＩ／Ｏビットに対して４ビットデータの取
り出しを含んでおり、各メモリサイクルは４クロックサ
イクルで発生する。４ビットのバーストは４クロックサ
イクルのうちの１つのメモリサイクルで発生する。２ビ
ットのバーストは４データビットにアクセスする１つの
メモリサイクルで発生するが、データ出力のために２つ
のクロックサイクルしか使用しない。１ビット出力は１
つのメモリサイクルと１つのクロックサイクルとを含
む。
置１００は各番地に対して８ビットバーストによって８
ビットデータを供給することができる。８ビットバース
トは、２つのメモリサイクルを含む。各メモリサイクル
は、各データＩ／Ｏビットに対して４ビットデータの取
り出しを含んでおり、各メモリサイクルは４クロックサ
イクルで発生する。４ビットのバーストは４クロックサ
イクルのうちの１つのメモリサイクルで発生する。２ビ
ットのバーストは４データビットにアクセスする１つの
メモリサイクルで発生するが、データ出力のために２つ
のクロックサイクルしか使用しない。１ビット出力は１
つのメモリサイクルと１つのクロックサイクルとを含
む。
【００５５】図１３で、列対１２１２はメモリセルアレ
イ１２１０および１３００を含み、それぞれワードライ
ンとビットラインとの交点に位置するメモリセルを含ん
でいる。アレイ１２１０は、４本のビットライン１３０
２のようなビットラインを含み、それらは２本ずつ交互
に並んで配置されている。２本のビットラインはセンス
アンプアレイ１３０４、ここではセンスアンプ１３０５
から延びており、また、２本のビットラインはセンスア
ンプアレイ１３０６、ここではセンスアンプ１３０７か
ら上方へ延びている。センスアンプアレイ１３０４およ
び１３０６の各々およびその他のセンスアンプアレイ
は、センスアンプ１３０５および１３０７のようなセン
スアンプを１２８個含んでおり、それらは交互に共用さ
れたセンスアンプ構成に配置されている。センスアンプ
アレイ１３０８および１３１０はアレイ１３００を横切
って延びる同様のビットラインにつながっている。
イ１２１０および１３００を含み、それぞれワードライ
ンとビットラインとの交点に位置するメモリセルを含ん
でいる。アレイ１２１０は、４本のビットライン１３０
２のようなビットラインを含み、それらは２本ずつ交互
に並んで配置されている。２本のビットラインはセンス
アンプアレイ１３０４、ここではセンスアンプ１３０５
から延びており、また、２本のビットラインはセンスア
ンプアレイ１３０６、ここではセンスアンプ１３０７か
ら上方へ延びている。センスアンプアレイ１３０４およ
び１３０６の各々およびその他のセンスアンプアレイ
は、センスアンプ１３０５および１３０７のようなセン
スアンプを１２８個含んでおり、それらは交互に共用さ
れたセンスアンプ構成に配置されている。センスアンプ
アレイ１３０８および１３１０はアレイ１３００を横切
って延びる同様のビットラインにつながっている。
【００５６】アレイ１３００において、４本のサブワー
ドライン１３１２がインターリーブ配置でアレイを横切
っている。サブデコーダアレイ１３１４から２本のサブ
ワードラインが延びており、サブデコーダアレイ１３１
６から他の２本のワードラインが延びている。サブデコ
ーダアレイ１３１４および１３１６は２５６個のサブデ
コーダを含み、それらはサブワードライン上へ能動的選
択信号を作り出す。同様に、サブデコーダアレイ１３１
６および１３１８は、アレイ１２１０を横切って延びる
サブワードライン上へ能動的選択信号を作り出す。
ドライン１３１２がインターリーブ配置でアレイを横切
っている。サブデコーダアレイ１３１４から２本のサブ
ワードラインが延びており、サブデコーダアレイ１３１
６から他の２本のワードラインが延びている。サブデコ
ーダアレイ１３１４および１３１６は２５６個のサブデ
コーダを含み、それらはサブワードライン上へ能動的選
択信号を作り出す。同様に、サブデコーダアレイ１３１
６および１３１８は、アレイ１２１０を横切って延びる
サブワードライン上へ能動的選択信号を作り出す。
【００５７】列デコーダ回路１２５２および１３２０
は、６４個のＹ選択回路ｙｓｅｌ１０−ｙｓｅｌ１２７
中に各々６５個のＹ選択信号を発生させ、また１個の冗
長Ｙ選択回路ｒｙｓｅｌ０を生成する。Ｙ選択信号は、
Ｙ選択ライン１２５４のようなライン上に発生する。そ
れらのラインはそれぞれアレイ１２１０および１３００
を横切って延びており、更にメモリセルのアレイの列全
体を横切って延び続けている。列番地信号Ａ８〜Ａ０を
用いて能動的Ｙ選択信号ｙｓｅｌ０−ｙｓｅｌ１２７が
生成される。列デコーダ回路１２５２および１３２０か
ら作り出されるＹ選択信号のうち、一時には１つだけが
能動的である。
は、６４個のＹ選択回路ｙｓｅｌ１０−ｙｓｅｌ１２７
中に各々６５個のＹ選択信号を発生させ、また１個の冗
長Ｙ選択回路ｒｙｓｅｌ０を生成する。Ｙ選択信号は、
Ｙ選択ライン１２５４のようなライン上に発生する。そ
れらのラインはそれぞれアレイ１２１０および１３００
を横切って延びており、更にメモリセルのアレイの列全
体を横切って延び続けている。列番地信号Ａ８〜Ａ０を
用いて能動的Ｙ選択信号ｙｓｅｌ０−ｙｓｅｌ１２７が
生成される。列デコーダ回路１２５２および１３２０か
ら作り出されるＹ選択信号のうち、一時には１つだけが
能動的である。
【００５８】列デコーダ回路１２５２および１３２０
は、チップ３００へ外部から供給される列番地信号から
デコードされる、図示されていない列因子信号を受信す
る。Ｙ選択回路は対になっており、列因子信号は列選択
回路へ供給されて２つの引き続くメモリサイクルにおけ
るメモリ装置の動作を容易にする。１つの受信された列
番地が初期の列因子信号の組へデコードされる。列因子
信号は第１のメモリサイクルにおいて、対になったＹ選
択回路の１つを選択し、単に列因子信号を反転させるこ
とによって対になったＹ選択回路の他方を選択する。こ
の配置は、２つの引き続くメモリサイクルの各々におい
て、データの４ビットをアクセスすることによって８ビ
ットバーストでメモリ装置からデータを読み出すことを
容易にする。
は、チップ３００へ外部から供給される列番地信号から
デコードされる、図示されていない列因子信号を受信す
る。Ｙ選択回路は対になっており、列因子信号は列選択
回路へ供給されて２つの引き続くメモリサイクルにおけ
るメモリ装置の動作を容易にする。１つの受信された列
番地が初期の列因子信号の組へデコードされる。列因子
信号は第１のメモリサイクルにおいて、対になったＹ選
択回路の１つを選択し、単に列因子信号を反転させるこ
とによって対になったＹ選択回路の他方を選択する。こ
の配置は、２つの引き続くメモリサイクルの各々におい
て、データの４ビットをアクセスすることによって８ビ
ットバーストでメモリ装置からデータを読み出すことを
容易にする。
【００５９】例えば、列番地は通常は列因子信号へデコ
ードされて、それによって第１のメモリサイクルにおい
てＹ選択回路ｙｓｅｌ０が選ばれる。第２のメモリサイ
クルでは、列因子信号は反転されて、Ｙ選択回路ｙｓｅ
ｌ１を選択する。１，２，または４ビットデータのバー
スト長に対しては、番地指定されたデータへアクセスす
るために１つのメモリサイクルしか必要でなく、そのた
め第２のメモリサイクルは発生しない。
ードされて、それによって第１のメモリサイクルにおい
てＹ選択回路ｙｓｅｌ０が選ばれる。第２のメモリサイ
クルでは、列因子信号は反転されて、Ｙ選択回路ｙｓｅ
ｌ１を選択する。１，２，または４ビットデータのバー
スト長に対しては、番地指定されたデータへアクセスす
るために１つのメモリサイクルしか必要でなく、そのた
め第２のメモリサイクルは発生しない。
【００６０】列デコーダ１２５２から延びる各Ｙ選択信
号ラインはアレイ１２１０から４個のデータ信号を選択
する。列デコーダ１３２０から延びる各Ｙ選択信号ライ
ンはアレイ１３００から４個のデータ信号を選択する。
この選択はセンスアンプアレイ中のセンス増幅器中に位
置する回路を通して発生する。センスアンプアレイ１３
０４，１３０６，１３０８，および１３１０中のセンス
アンプからデコードされる４個のデータ信号はサブＩ／
ＯラインＳＩＯ（０），ＳＩＯ（１），ＳＩＯ（２），
およびＳＩＯ（３）上に現れる。サブＩ／ＯラインＳＩ
Ｏ（０）上に現れるデータ信号は中間増幅器１３２４へ
つながっている。同様に、サブＩ／ＯラインＳＩＯ
（１）は中間増幅器１３２６へつながっている。サブＩ
／ＯラインＳＩＯ（２）は中間増幅器１３２８へつなが
り、サブＩ／ＯラインＳＩＯ（３）は中間増幅器１３３
０へつながっている。これらのサブＩ／Ｏラインは、一
般にワードライン１３１２に平行な方向にセンス増幅器
アレイ１３０４，１３０６，１３０８，および１３１０
の上を通過している。
号ラインはアレイ１２１０から４個のデータ信号を選択
する。列デコーダ１３２０から延びる各Ｙ選択信号ライ
ンはアレイ１３００から４個のデータ信号を選択する。
この選択はセンスアンプアレイ中のセンス増幅器中に位
置する回路を通して発生する。センスアンプアレイ１３
０４，１３０６，１３０８，および１３１０中のセンス
アンプからデコードされる４個のデータ信号はサブＩ／
ＯラインＳＩＯ（０），ＳＩＯ（１），ＳＩＯ（２），
およびＳＩＯ（３）上に現れる。サブＩ／ＯラインＳＩ
Ｏ（０）上に現れるデータ信号は中間増幅器１３２４へ
つながっている。同様に、サブＩ／ＯラインＳＩＯ
（１）は中間増幅器１３２６へつながっている。サブＩ
／ＯラインＳＩＯ（２）は中間増幅器１３２８へつなが
り、サブＩ／ＯラインＳＩＯ（３）は中間増幅器１３３
０へつながっている。これらのサブＩ／Ｏラインは、一
般にワードライン１３１２に平行な方向にセンス増幅器
アレイ１３０４，１３０６，１３０８，および１３１０
の上を通過している。
【００６１】中間増幅器１３２４はサブＩ／ＯラインＳ
ＩＯ（０）をメインＩ／ＯラインＭＩＯ（０）１２３０
へつないでいる。中間増幅器１３２６はサブＩ／Ｏライ
ンＳＩＯ（１）をメインＩ／ＯラインＭＩＯ（１）１２
３２へつないでいる。中間増幅器１３２８はサブＩ／Ｏ
ラインＳＩＯ（２）をメインＩ／ＯラインＭＩＯ（２）
１２３４へつないでいる。中間増幅器１３３０はサブＩ
／ＯラインＳＩＯ（３）をメインＩ／ＯラインＭＩＯ
（３）１２３６へつないでいる。更に、アレイ１３００
の右側の別のアレイ（図示されていない）から、別のサ
ブＩ／Ｏライン１３３２が別の中間増幅器１３３４へつ
ながっている。中間増幅器１３３４は次に、次のアレイ
列対のためのメインＩ／ＯラインＭＩＯ（０）１３３６
へつながっている。
ＩＯ（０）をメインＩ／ＯラインＭＩＯ（０）１２３０
へつないでいる。中間増幅器１３２６はサブＩ／Ｏライ
ンＳＩＯ（１）をメインＩ／ＯラインＭＩＯ（１）１２
３２へつないでいる。中間増幅器１３２８はサブＩ／Ｏ
ラインＳＩＯ（２）をメインＩ／ＯラインＭＩＯ（２）
１２３４へつないでいる。中間増幅器１３３０はサブＩ
／ＯラインＳＩＯ（３）をメインＩ／ＯラインＭＩＯ
（３）１２３６へつないでいる。更に、アレイ１３００
の右側の別のアレイ（図示されていない）から、別のサ
ブＩ／Ｏライン１３３２が別の中間増幅器１３３４へつ
ながっている。中間増幅器１３３４は次に、次のアレイ
列対のためのメインＩ／ＯラインＭＩＯ（０）１３３６
へつながっている。
【００６２】メモリセルの２つのアレイ１２１０および
１３００は、図１２に示されたように、メモリセルアレ
イの列対１２１２中の底部の２つのアレイを含んでい
る。各列には８個のアレイが存在する。アレイ１３４０
はアレイ１２１０の上にあって、ビットライン１３４２
がそのアレイ中に延びている。アレイ１３４４はアレイ
１３００の上に位置している。メモリセルアレイ間の各
列中に、センス増幅器を覆って別のサブＩ／Ｏラインが
設けられている。４本のメインＩ／Ｏラインが、バンク
Ｂ０中の列対の長さに亘って延びており、またバンクＢ
１中の対応する列対の長さに亘って延びて、これら２つ
のバンク中のこれら２つの列対中のすべてのサブＩ／Ｏ
ラインへつながっている。この配置は短いサブＩ／Ｏラ
インおよびメインＩ／Ｏラインを提供し、これらのライ
ンに付随する寄生容量を減らす。
１３００は、図１２に示されたように、メモリセルアレ
イの列対１２１２中の底部の２つのアレイを含んでい
る。各列には８個のアレイが存在する。アレイ１３４０
はアレイ１２１０の上にあって、ビットライン１３４２
がそのアレイ中に延びている。アレイ１３４４はアレイ
１３００の上に位置している。メモリセルアレイ間の各
列中に、センス増幅器を覆って別のサブＩ／Ｏラインが
設けられている。４本のメインＩ／Ｏラインが、バンク
Ｂ０中の列対の長さに亘って延びており、またバンクＢ
１中の対応する列対の長さに亘って延びて、これら２つ
のバンク中のこれら２つの列対中のすべてのサブＩ／Ｏ
ラインへつながっている。この配置は短いサブＩ／Ｏラ
インおよびメインＩ／Ｏラインを提供し、これらのライ
ンに付随する寄生容量を減らす。
【００６３】列対１２１２の配置もチップ３００上のそ
の他すべての列対と同じであり、１つについて説明すれ
ばすべてに当てはまる。図１２に示されたように、メイ
ンＩ／Ｏラインは文字を付けたデータビットａ，ｂ，
ｃ，およびｄに対するデータ信号を運ぶ。メインＩ／Ｏ
ラインＭＩＯ（０）１２３０はデータビットａに対する
データ信号を運ぶ。メインＩ／ＯラインＭＩＯ（１）１
２３２はデータビットｂに対するデータ信号を運ぶ。メ
インラインＭＩＯ（２）１２３４はデータビットｃに対
するデータ信号を運び、メインＩ／ＯラインＭＩＯ
（３）１２３６はデータビットｄに対するデータ信号を
運ぶ。このように、データビットａ，ｂ，ｃ，およびｄ
は順序通りにアレイの列対中に記憶される。
の他すべての列対と同じであり、１つについて説明すれ
ばすべてに当てはまる。図１２に示されたように、メイ
ンＩ／Ｏラインは文字を付けたデータビットａ，ｂ，
ｃ，およびｄに対するデータ信号を運ぶ。メインＩ／Ｏ
ラインＭＩＯ（０）１２３０はデータビットａに対する
データ信号を運ぶ。メインＩ／ＯラインＭＩＯ（１）１
２３２はデータビットｂに対するデータ信号を運ぶ。メ
インラインＭＩＯ（２）１２３４はデータビットｃに対
するデータ信号を運び、メインＩ／ＯラインＭＩＯ
（３）１２３６はデータビットｄに対するデータ信号を
運ぶ。このように、データビットａ，ｂ，ｃ，およびｄ
は順序通りにアレイの列対中に記憶される。
【００６４】図１４で、センス増幅器１４００はチップ
３００上で使用されるセンス増幅器回路の１つを含んで
いる。メモリセル１４０２はビットラインダウンＢＬＤ
１４０４へつながっている。メモリセル１４０６はビッ
トラインバーダウンＢＬＢＤ１４０８へつながってい
る。同様に、メモリセル１４１０はビットラインアップ
ＢＬＵ１４１２へ、そしてメモリセル１４１４はビット
ラインバーアップＢＬＢＵ１４１６へつながっている。
ライン１４１８上の信号ＳＨＲＤは、ビットラインダウ
ンＢＬＤ１４０４およびビットラインバーダウンＢＬＢ
Ｄ１４０８を一対のパストランジスタ１４２４を介して
それぞれ対応するサブビットライン１４２０および１４
２２へつないでいる。同様に、リード１４２６上の信号
ＳＨＲＵは、ビットラインアップＢＬＵ１４１２および
ビットラインバーアップＢＬＢＵ１４１６を一対のパス
トランジスタ１４２８を介してサブビットライン１４２
０および１４２２へつないでいる。
３００上で使用されるセンス増幅器回路の１つを含んで
いる。メモリセル１４０２はビットラインダウンＢＬＤ
１４０４へつながっている。メモリセル１４０６はビッ
トラインバーダウンＢＬＢＤ１４０８へつながってい
る。同様に、メモリセル１４１０はビットラインアップ
ＢＬＵ１４１２へ、そしてメモリセル１４１４はビット
ラインバーアップＢＬＢＵ１４１６へつながっている。
ライン１４１８上の信号ＳＨＲＤは、ビットラインダウ
ンＢＬＤ１４０４およびビットラインバーダウンＢＬＢ
Ｄ１４０８を一対のパストランジスタ１４２４を介して
それぞれ対応するサブビットライン１４２０および１４
２２へつないでいる。同様に、リード１４２６上の信号
ＳＨＲＵは、ビットラインアップＢＬＵ１４１２および
ビットラインバーアップＢＬＢＵ１４１６を一対のパス
トランジスタ１４２８を介してサブビットライン１４２
０および１４２２へつないでいる。
【００６５】等化回路１４３０が、リード１４３２上の
信号ＶＢＬＲおよびリード１４３４上の信号ＳＢＬＥＱ
と一緒にサブビットラインＳＢＬ１４２０とサブビット
ラインバーＳＢＬＢ１４２２との間につながれていて、
必要なときに、この２つのサブビットライン上の電圧を
等化するようになっている。交差接続されたＰチャンネ
ルトランジスタ１４３６および１４３８と、Ｎチャンネ
ルトランジスタ１４４０および１４４２とで構成される
センス増幅器が、サブビットラインＳＢＬ１４２０とサ
ブビットラインバーＳＢＬＢ１４２２とへつながってい
る。２つのＰチャンネルトランジスタ１４３６および１
４３８はまた、リード１４４４上の信号ＳＤＰおよびリ
ード１４４６上のＶＤＤＡへもつながっている。２つの
Ｎチャンネルトランジスタ１４４０および１４４２はリ
ード１４４８上の信号ＳＤＮへつながっている。
信号ＶＢＬＲおよびリード１４３４上の信号ＳＢＬＥＱ
と一緒にサブビットラインＳＢＬ１４２０とサブビット
ラインバーＳＢＬＢ１４２２との間につながれていて、
必要なときに、この２つのサブビットライン上の電圧を
等化するようになっている。交差接続されたＰチャンネ
ルトランジスタ１４３６および１４３８と、Ｎチャンネ
ルトランジスタ１４４０および１４４２とで構成される
センス増幅器が、サブビットラインＳＢＬ１４２０とサ
ブビットラインバーＳＢＬＢ１４２２とへつながってい
る。２つのＰチャンネルトランジスタ１４３６および１
４３８はまた、リード１４４４上の信号ＳＤＰおよびリ
ード１４４６上のＶＤＤＡへもつながっている。２つの
Ｎチャンネルトランジスタ１４４０および１４４２はリ
ード１４４８上の信号ＳＤＮへつながっている。
【００６６】サブビットラインＳＢＬ１４２０はトラン
ジスタ１４５２を介してサブＩ／Ｏライン１４５０へつ
ながり、サブビットラインバーＳＢＬＢ１４２２はトラ
ンジスタ１４５６を介してサブＩ／ＯラインバーＳＩＯ
Ｂ１４５４へつながっている。リード１４５８上の列Ｙ
選択信号ＣＹＳは、ビットラインのサブＩ／Ｏラインへ
の接続を制御する。
ジスタ１４５２を介してサブＩ／Ｏライン１４５０へつ
ながり、サブビットラインバーＳＢＬＢ１４２２はトラ
ンジスタ１４５６を介してサブＩ／ＯラインバーＳＩＯ
Ｂ１４５４へつながっている。リード１４５８上の列Ｙ
選択信号ＣＹＳは、ビットラインのサブＩ／Ｏラインへ
の接続を制御する。
【００６７】図１５では、メイン増幅器１５００が、サ
ブＩ／Ｏライン１４５０および１４５４をメインＩ／Ｏ
ライン１５０２および１５０４へ接続またはつないでい
る。リード１５０６上のサブビットライン等化信号ＳＢ
ＬＥＱは等化回路１５０８がサブＩ／Ｏライン１４５０
および１４５４上の電圧を等化するのを制御する。リー
ド１５１０上のＩ／Ｏ等化バー信号ＩＯＥＱＢは、サブ
Ｉ／Ｏライン１４５０と１４５４との間につながれたＩ
／Ｏ等化回路１５１２を制御する。
ブＩ／Ｏライン１４５０および１４５４をメインＩ／Ｏ
ライン１５０２および１５０４へ接続またはつないでい
る。リード１５０６上のサブビットライン等化信号ＳＢ
ＬＥＱは等化回路１５０８がサブＩ／Ｏライン１４５０
および１４５４上の電圧を等化するのを制御する。リー
ド１５１０上のＩ／Ｏ等化バー信号ＩＯＥＱＢは、サブ
Ｉ／Ｏライン１４５０と１４５４との間につながれたＩ
／Ｏ等化回路１５１２を制御する。
【００６８】リード１５１４上のＩ／Ｏ読み出し許可信
号ＩＯＲＥはトランジスタの対１５１６および１５１８
を制御する。トランジスタの対１５１６および１５１８
は、サブＩ／ＯラインＳＩＯ１４５０および１４５４上
の論理レベルをリード１５２０および１５２２を介して
メインＩ／Ｏライン１５０２および１５０４へつなぐ。
リード１５２４上のＩ／Ｏ書き込み許可信号ＩＯＷＥ
は、メモリセルへのデータ書き込み時に、パストランジ
スタ１５２６と１５２８の対がメインＩ／Ｏライン１５
０２および１５０４から直接にサブＩ／Ｏライン１４５
０および１４５４を駆動するのを制御する。メモリセル
からメインＩ／Ｏラインへのデータの読み出しはトラン
ジスタ対１５１６および１５１８を通して行われる。
号ＩＯＲＥはトランジスタの対１５１６および１５１８
を制御する。トランジスタの対１５１６および１５１８
は、サブＩ／ＯラインＳＩＯ１４５０および１４５４上
の論理レベルをリード１５２０および１５２２を介して
メインＩ／Ｏライン１５０２および１５０４へつなぐ。
リード１５２４上のＩ／Ｏ書き込み許可信号ＩＯＷＥ
は、メモリセルへのデータ書き込み時に、パストランジ
スタ１５２６と１５２８の対がメインＩ／Ｏライン１５
０２および１５０４から直接にサブＩ／Ｏライン１４５
０および１４５４を駆動するのを制御する。メモリセル
からメインＩ／Ｏラインへのデータの読み出しはトラン
ジスタ対１５１６および１５１８を通して行われる。
【００６９】図１６では、メイン増幅器１６００がメイ
ンＩ／Ｏライン１５０２および１５０４をグローバルＩ
／Ｏライン１６０２へ電気的につないでいる。メモリセ
ルからデータを読み出す場合、一般に、４個のデータイ
ンバータパス回路１６０４、パストランジスタ１６０
６、メインセンス増幅器１６０８、およびデータ出力回
路１６１０を通ってグローバルＩ／Ｏライン１６０２へ
とつながるデータ経路が形成される。グローバルＩ／Ｏ
ライン１６０２からメインＩ／Ｏライン１５０２および
１５０４へデータを書き込む場合は、一般に、書き込み
回路１６１２からデータインバータパス回路１６０４へ
つながるデータ経路が形成される。
ンＩ／Ｏライン１５０２および１５０４をグローバルＩ
／Ｏライン１６０２へ電気的につないでいる。メモリセ
ルからデータを読み出す場合、一般に、４個のデータイ
ンバータパス回路１６０４、パストランジスタ１６０
６、メインセンス増幅器１６０８、およびデータ出力回
路１６１０を通ってグローバルＩ／Ｏライン１６０２へ
とつながるデータ経路が形成される。グローバルＩ／Ｏ
ライン１６０２からメインＩ／Ｏライン１５０２および
１５０４へデータを書き込む場合は、一般に、書き込み
回路１６１２からデータインバータパス回路１６０４へ
つながるデータ経路が形成される。
【００７０】電圧等化回路１６１４はそれぞれメインＩ
／ＯラインＭＩＯおよびＭＩＯＢ、１５０２および１５
０４上の電圧を等化する。このことはリード１６１８上
のＩ／Ｏメインアンプ読み出し許可信号ＩＯ＿ＭＡＲＥ
と一緒に発生する。データインバータパス回路１６０４
は、一般にリード１６２０上の信号ＩＣ＿ＴＤ＿ＩＮＶ
ＲＴによって制御される。メインＩ／Ｏライン１５０２
および１５０４を内部ビットライン１６２２および１６
２４へつないでいるパストランジスタ対１６０６は、リ
ード１６１８上のＩ／Ｏメインアンプ読み出し許可信号
ＩＯ＿ＭＡＲＥを通して制御される。メインセンス増幅
器回路１６０８は、リード１６２６上のＩ／Ｏメインア
ンプ許可信号ＩＯ＿ＭＡＥを通して制御される。メイン
センス増幅器１６０８は、内部ビットライン１６２２お
よび１６２４へつながっており、それぞれの電圧を感知
して、ラッチする。
／ＯラインＭＩＯおよびＭＩＯＢ、１５０２および１５
０４上の電圧を等化する。このことはリード１６１８上
のＩ／Ｏメインアンプ読み出し許可信号ＩＯ＿ＭＡＲＥ
と一緒に発生する。データインバータパス回路１６０４
は、一般にリード１６２０上の信号ＩＣ＿ＴＤ＿ＩＮＶ
ＲＴによって制御される。メインＩ／Ｏライン１５０２
および１５０４を内部ビットライン１６２２および１６
２４へつないでいるパストランジスタ対１６０６は、リ
ード１６１８上のＩ／Ｏメインアンプ読み出し許可信号
ＩＯ＿ＭＡＲＥを通して制御される。メインセンス増幅
器回路１６０８は、リード１６２６上のＩ／Ｏメインア
ンプ許可信号ＩＯ＿ＭＡＥを通して制御される。メイン
センス増幅器１６０８は、内部ビットライン１６２２お
よび１６２４へつながっており、それぞれの電圧を感知
して、ラッチする。
【００７１】出力回路１６１０はリード１６２８上のＩ
／Ｏアンプ出力許可信号ＩＯ＿ＭＡＯＥによって制御さ
れる。内部ビットライン１６２２と１６２４との間の等
化回路１６３０は、リード１６３２上のＩ／Ｏメイン増
幅器等化信号ＩＯ＿ＭＡＥＱによって制御される。書き
込み回路１６１２は、一般にリード１６３４上のＩ／Ｏ
メイン増幅器書き込み許可信号ＩＯ＿ＭＡＷＥを通して
制御される。書き込み回路１６１２はまた、リード１６
３６上の信号ＩＣ＿ＤＩＭによっても制御される。
／Ｏアンプ出力許可信号ＩＯ＿ＭＡＯＥによって制御さ
れる。内部ビットライン１６２２と１６２４との間の等
化回路１６３０は、リード１６３２上のＩ／Ｏメイン増
幅器等化信号ＩＯ＿ＭＡＥＱによって制御される。書き
込み回路１６１２は、一般にリード１６３４上のＩ／Ｏ
メイン増幅器書き込み許可信号ＩＯ＿ＭＡＷＥを通して
制御される。書き込み回路１６１２はまた、リード１６
３６上の信号ＩＣ＿ＤＩＭによっても制御される。
【００７２】図１７および１８で、図示された回路は、
ＤＱｘボンディングパッド１７００とメイン増幅器１２
４０との間での、シーケンスに従った、あるいは１，
２，４，または８ビットデータのバーストでの１つのデ
ータの転送を実行する。チップ３００上には各データビ
ット当たりに１つのＤＱｘが存在する、ここでｘは０か
ら３１までの数である。データは、メインＩ／Ｏアンプ
１２４０とＤＱｘボンディングパッド１７００との間
を、データシーケンサ１７０２含むデータ回路１７０
１、並列データ入力レジスタ１７０４、およびシリアル
データレジスタ１７０６を通して送られる。データ回路
１７０１は図３に示されたデータ回路３４２および３４
０を含んでいる。これらのデータ回路１７０１は図１２
のシーケンサ１２４２および１２４４に示された機能的
表現の実際の実施例を与えている。
ＤＱｘボンディングパッド１７００とメイン増幅器１２
４０との間での、シーケンスに従った、あるいは１，
２，４，または８ビットデータのバーストでの１つのデ
ータの転送を実行する。チップ３００上には各データビ
ット当たりに１つのＤＱｘが存在する、ここでｘは０か
ら３１までの数である。データは、メインＩ／Ｏアンプ
１２４０とＤＱｘボンディングパッド１７００との間
を、データシーケンサ１７０２含むデータ回路１７０
１、並列データ入力レジスタ１７０４、およびシリアル
データレジスタ１７０６を通して送られる。データ回路
１７０１は図３に示されたデータ回路３４２および３４
０を含んでいる。これらのデータ回路１７０１は図１２
のシーケンサ１２４２および１２４４に示された機能的
表現の実際の実施例を与えている。
【００７３】メモリセルアレイからデータを読み出す場
合、チップ３００の動作に対してデータシーケンサ１７
０２およびシリアルデータレジスタ１７０６が寄与す
る。メモリセルアレイへデータを書き込む場合、チップ
３００の動作に対して、シリアルデータレジスタ１７０
６、並列データ入力レジスタ１７０４、およびデータシ
ーケンサ１７０２が寄与する。メインアンプＭＡ０，Ｍ
Ａ１，ＭＡ２，およびＭＡ３は、図１２に示された文字
を付けた１つのデータビットに対するメインアンプと同
じである。
合、チップ３００の動作に対してデータシーケンサ１７
０２およびシリアルデータレジスタ１７０６が寄与す
る。メモリセルアレイへデータを書き込む場合、チップ
３００の動作に対して、シリアルデータレジスタ１７０
６、並列データ入力レジスタ１７０４、およびデータシ
ーケンサ１７０２が寄与する。メインアンプＭＡ０，Ｍ
Ａ１，ＭＡ２，およびＭＡ３は、図１２に示された文字
を付けた１つのデータビットに対するメインアンプと同
じである。
【００７４】メモリセルからデータを読み出す場合、メ
イン増幅器１２４０ ＭＡ０，ＭＡ１，ＭＡ２，および
ＭＡ３は、それぞれデータ経路グローバルＩ／Ｏライン
ＧＩＯ（０）−ＧＩＯ（３），１７１０−１７１６上へ
データ信号を生成する。各グローバルＩ／Ｏラインは、
例えばそれぞれパストランジスタ１７１７，１７１８，
１７１９，および１７２０のようなパストランジスタ対
の片側へつながっている。パストランジスタ対１７１７
−１７２０は組１７２１にグループ化されており、パス
トランジスタ対の、１７２１，１７２２，１７２３，お
よび１７２４の４組ができている。パストランジスタ対
の反対側にはシリアルデータレジスタ１７０６へのデー
タ信号がつながっている。
イン増幅器１２４０ ＭＡ０，ＭＡ１，ＭＡ２，および
ＭＡ３は、それぞれデータ経路グローバルＩ／Ｏライン
ＧＩＯ（０）−ＧＩＯ（３），１７１０−１７１６上へ
データ信号を生成する。各グローバルＩ／Ｏラインは、
例えばそれぞれパストランジスタ１７１７，１７１８，
１７１９，および１７２０のようなパストランジスタ対
の片側へつながっている。パストランジスタ対１７１７
−１７２０は組１７２１にグループ化されており、パス
トランジスタ対の、１７２１，１７２２，１７２３，お
よび１７２４の４組ができている。パストランジスタ対
の反対側にはシリアルデータレジスタ１７０６へのデー
タ信号がつながっている。
【００７５】パストランジスタ対の組１７２１，１７２
２，１７２３，および１７２４は、リード１７２５上の
Ｉ／Ｏ制御データシーケンサ信号ＩＣ＿ＤＳＱＣＲ
（０）−（５）によって制御される。パストランジスタ
の選ばれた対をオープンすることによって、リード１７
２５上のＩ／Ｏ制御データシーケンサ信号は、データ信
号がグローバルＩ／Ｏラインからシリアルデータレジス
タへ通過する並列順序を決定する。これによって、メイ
ンＩ／Ｏ増幅器からのデータ信号が、シリアルモードか
インターリーブモードかのいずれかの所望の順序に配置
される。Ｉ／Ｏ制御データシーケンサ信号は、後に述べ
るモード制御および番地制御信号に応答してチップ３０
０の別の場所で生成される。列番地信号Ａ１およびＡ０
を使用して、メイン増幅器からデータを選択するための
選択信号が作られる。
２，１７２３，および１７２４は、リード１７２５上の
Ｉ／Ｏ制御データシーケンサ信号ＩＣ＿ＤＳＱＣＲ
（０）−（５）によって制御される。パストランジスタ
の選ばれた対をオープンすることによって、リード１７
２５上のＩ／Ｏ制御データシーケンサ信号は、データ信
号がグローバルＩ／Ｏラインからシリアルデータレジス
タへ通過する並列順序を決定する。これによって、メイ
ンＩ／Ｏ増幅器からのデータ信号が、シリアルモードか
インターリーブモードかのいずれかの所望の順序に配置
される。Ｉ／Ｏ制御データシーケンサ信号は、後に述べ
るモード制御および番地制御信号に応答してチップ３０
０の別の場所で生成される。列番地信号Ａ１およびＡ０
を使用して、メイン増幅器からデータを選択するための
選択信号が作られる。
【００７６】パストランジスタ１７１７のようなパスト
ランジスタは、それぞれ並列につながれたＮチャンネル
トランジスタとＰチャンネルトランジスタとを含んでい
る。並列につながれたトランジスタ対に対する制御信号
が図１７に示されており、そこにはＮチャンネルトラン
ジスタのゲートへのリードしか示されていない。反転さ
れた制御信号もまたＰチャンネルトランジスタのゲート
へ与えられるのであるが、図面を簡略化して説明を分か
り易くするため図示されていない。
ランジスタは、それぞれ並列につながれたＮチャンネル
トランジスタとＰチャンネルトランジスタとを含んでい
る。並列につながれたトランジスタ対に対する制御信号
が図１７に示されており、そこにはＮチャンネルトラン
ジスタのゲートへのリードしか示されていない。反転さ
れた制御信号もまたＰチャンネルトランジスタのゲート
へ与えられるのであるが、図面を簡略化して説明を分か
り易くするため図示されていない。
【００７７】パストランジスタの組１７２１，１７２
２，１７２３，および１７２４を通過した後で、データ
信号はそれぞれリード１７２６，１７２８，１７３０，
および１７３２を伝わって、パストランジスタ１７３４
のようなパストランジスタの対へ到達する。パストラン
ジスタの対１７３４は、Ｉ／Ｏ制御非同期式連動読み出
し信号ＩＣ＿ＡＧＲＤによって制御される。
２，１７２３，および１７２４を通過した後で、データ
信号はそれぞれリード１７２６，１７２８，１７３０，
および１７３２を伝わって、パストランジスタ１７３４
のようなパストランジスタの対へ到達する。パストラン
ジスタの対１７３４は、Ｉ／Ｏ制御非同期式連動読み出
し信号ＩＣ＿ＡＧＲＤによって制御される。
【００７８】シリアルデータレジスタ１７０６におい
て、４個のデータラッチ１７３６，１７３８，１７４
０，および１７４２が、それぞれパストランジスタの対
１７３４等のパストランジスタ対から出力を受信して、
受信したデータ信号をラッチする。ラッチ１７３６は、
インバータ１７４６の出力からインバータ１７４４の入
力への戻り接続を提供するように、遅延したパストラン
ジスタ対１７４８と直列につながれた一対のインバータ
１７４４および１７４６を含んでいる。
て、４個のデータラッチ１７３６，１７３８，１７４
０，および１７４２が、それぞれパストランジスタの対
１７３４等のパストランジスタ対から出力を受信して、
受信したデータ信号をラッチする。ラッチ１７３６は、
インバータ１７４６の出力からインバータ１７４４の入
力への戻り接続を提供するように、遅延したパストラン
ジスタ対１７４８と直列につながれた一対のインバータ
１７４４および１７４６を含んでいる。
【００７９】ラッチ１７３８はラッチ１７３６と類似し
ているが、インバータ１７５２の出力とインバータ１７
５４の入力との間に一対のパストランジスタ１７５０を
付加的に含んでいる。ラッチ１７４０および１７４２は
ラッチ１７３８と類似している。パストランジスタの対
１７５０はリード１７５６上のＩ／Ｏ制御シフトクロッ
ク信号ＩＣ＿ＳＣＬＫによって制御される。
ているが、インバータ１７５２の出力とインバータ１７
５４の入力との間に一対のパストランジスタ１７５０を
付加的に含んでいる。ラッチ１７４０および１７４２は
ラッチ１７３８と類似している。パストランジスタの対
１７５０はリード１７５６上のＩ／Ｏ制御シフトクロッ
ク信号ＩＣ＿ＳＣＬＫによって制御される。
【００８０】一対のパストランジスタ１７５７がラッチ
１７４２の出力をラッチ１７４０の入力へつないでい
る。一対のパストランジスタ１７５８がラッチ１７４０
の出力をラッチ１７３８の入力へつなぎ、パストランジ
スタ１７５９がラッチ１７３８の出力をラッチ１７３６
の入力へつないでいる。これらのパストランジスタ１７
５７，１７５８，および１７５９はリード１７６０上の
Ｉ／Ｏ制御シフトクロックバー信号ＩＣ＿ＳＣＬＫＢに
よって制御される。
１７４２の出力をラッチ１７４０の入力へつないでい
る。一対のパストランジスタ１７５８がラッチ１７４０
の出力をラッチ１７３８の入力へつなぎ、パストランジ
スタ１７５９がラッチ１７３８の出力をラッチ１７３６
の入力へつないでいる。これらのパストランジスタ１７
５７，１７５８，および１７５９はリード１７６０上の
Ｉ／Ｏ制御シフトクロックバー信号ＩＣ＿ＳＣＬＫＢに
よって制御される。
【００８１】パストランジスタ１７６２へつながれたモ
ードデコードバースト長信号ＭＤ＿ＢＬ（１）は、ラッ
チ１７４２および１７４０と１７３８との間で、Ｉ／Ｏ
制御シフトクロックバー信号ＩＣ＿ＳＣＬＫＢがパスト
ランジスタ１７５７，１７５８へ伝搬するのを制御す
る。インバータ１７６４とプルアップトランジスタ１７
６６はリード１７６８を高レベル状態に保って、ラッチ
１７４２と１７４０との間、およびもしＭＤ＿ＢＬ
（１）が高レベルであればラッチ１７４０と１７３８と
の間で、データがシフトするのを防止する。
ードデコードバースト長信号ＭＤ＿ＢＬ（１）は、ラッ
チ１７４２および１７４０と１７３８との間で、Ｉ／Ｏ
制御シフトクロックバー信号ＩＣ＿ＳＣＬＫＢがパスト
ランジスタ１７５７，１７５８へ伝搬するのを制御す
る。インバータ１７６４とプルアップトランジスタ１７
６６はリード１７６８を高レベル状態に保って、ラッチ
１７４２と１７４０との間、およびもしＭＤ＿ＢＬ
（１）が高レベルであればラッチ１７４０と１７３８と
の間で、データがシフトするのを防止する。
【００８２】リード１７５６，１７６０，および１７６
８上のシリアルクロック信号は、データラッチを通って
出力データバッファ１７７０へ、そしてボンディングパ
ッド１７００へデータビットをクロック送出する。出力
バッファ許可信号ＩＣ＿ＱＥＮＢＬが出力データバッフ
ァ１７７０を許可する。
８上のシリアルクロック信号は、データラッチを通って
出力データバッファ１７７０へ、そしてボンディングパ
ッド１７００へデータビットをクロック送出する。出力
バッファ許可信号ＩＣ＿ＱＥＮＢＬが出力データバッフ
ァ１７７０を許可する。
【００８３】読み出し動作時には、メイン増幅器および
データ経路グローバルＩ／Ｏラインからのデータ信号は
データシーケンサ１７０２の動作を通して所望のシーケ
ンスに配置されて、シリアルデータレジスタ１７０６中
へラッチされる。シリアルデータレジスタ１７０６中で
は、クロック信号に応答して、データ信号は出力データ
バッファ１７７０を通してボンディングパッド１７００
へクロック出力される。
データ経路グローバルＩ／Ｏラインからのデータ信号は
データシーケンサ１７０２の動作を通して所望のシーケ
ンスに配置されて、シリアルデータレジスタ１７０６中
へラッチされる。シリアルデータレジスタ１７０６中で
は、クロック信号に応答して、データ信号は出力データ
バッファ１７７０を通してボンディングパッド１７００
へクロック出力される。
【００８４】書き込み動作時には、ボンディングパッド
１７００上に現れるデータ信号は、Ｉ／Ｏ制御データ入
力許可信号ＩＣ＿ＤＥＮＢＬと一緒にデータ入力バッフ
ァ１７７２を通過する。データバッファ１７２２の出力
はリード１７７４上に現れて、３組のパストランジスタ
１７７６，１７７８，および１７８０へつながれる。こ
れらのパストランジスタ対の各々は所望のバースト長を
表す制御信号を受信するが、それらの制御信号は、１ビ
ット、２ビット、および４ビットまたは８ビットのバー
スト長に対してそれぞれＩＣ＿ＷＲＢＬ（０），ＩＣ＿
ＷＲＢＬ（１），およびＩＣ＿ＷＲＢＬ（２）と定義さ
れている。
１７００上に現れるデータ信号は、Ｉ／Ｏ制御データ入
力許可信号ＩＣ＿ＤＥＮＢＬと一緒にデータ入力バッフ
ァ１７７２を通過する。データバッファ１７２２の出力
はリード１７７４上に現れて、３組のパストランジスタ
１７７６，１７７８，および１７８０へつながれる。こ
れらのパストランジスタ対の各々は所望のバースト長を
表す制御信号を受信するが、それらの制御信号は、１ビ
ット、２ビット、および４ビットまたは８ビットのバー
スト長に対してそれぞれＩＣ＿ＷＲＢＬ（０），ＩＣ＿
ＷＲＢＬ（１），およびＩＣ＿ＷＲＢＬ（２）と定義さ
れている。
【００８５】このように、バースト長さが１の場合に、
リード１７７４からメモリセルアレイへデータの１ビッ
トを書き込むのであれば、パストランジスタ１７７６だ
けが許可されて、そのビットがラッチ１７３６へ通過す
る。もしデータの２ビットを書き込むのであれば、最初
のビットがパストランジスタ１７７８を通ってラッチ１
７３８へ送られ、次のタイミングのクロック信号でその
最初のデータビットがラッチ１７３６へ通過する。第２
のデータビットは、それがボンディングパッド１７００
上へ提供された後で、パストランジスタ１７７８を通っ
てラッチ１７３８へ通過する。
リード１７７４からメモリセルアレイへデータの１ビッ
トを書き込むのであれば、パストランジスタ１７７６だ
けが許可されて、そのビットがラッチ１７３６へ通過す
る。もしデータの２ビットを書き込むのであれば、最初
のビットがパストランジスタ１７７８を通ってラッチ１
７３８へ送られ、次のタイミングのクロック信号でその
最初のデータビットがラッチ１７３６へ通過する。第２
のデータビットは、それがボンディングパッド１７００
上へ提供された後で、パストランジスタ１７７８を通っ
てラッチ１７３８へ通過する。
【００８６】もしデータの４ビットをシリアルにラッチ
するのであれば、それらは受信されるクロック信号とタ
イミングを合わせてパストランジスタ１７８０を通過し
て、ラッチ１７４２，１７４０，１７３８，および１７
３６中へ送られる。
するのであれば、それらは受信されるクロック信号とタ
イミングを合わせてパストランジスタ１７８０を通過し
て、ラッチ１７４２，１７４０，１７３８，および１７
３６中へ送られる。
【００８７】データがシリアルデータレジスタラッチへ
ラッチされた後で、それは並列データ入力レジスタ１７
０４中のそれぞれ対応するラッチ中へ送られる。こうし
て、ラッチ１７３６に記憶されているデータはパストラ
ンジスタ１７８２を通ってラッチ１７８４中へ送られ
る。Ｉ／Ｏ制御並列データ入力レジスタラッチ信号（Ｉ
Ｃ＿ＰＤＩＲＬ）がパストランジスタ１７８２を制御す
る。ラッチ１７３８中のデータは同様なパストランジス
タを通過してラッチ１７８６中へ送られる。ラッチ１７
４０中に記憶されているデータは同様なパストランジス
タを通ってラッチ１７８８中へ送られ、ラッチ１７４２
中に記憶されているデータは同様なパストランジスタを
通ってラッチ１７９０中へ送られる。
ラッチされた後で、それは並列データ入力レジスタ１７
０４中のそれぞれ対応するラッチ中へ送られる。こうし
て、ラッチ１７３６に記憶されているデータはパストラ
ンジスタ１７８２を通ってラッチ１７８４中へ送られ
る。Ｉ／Ｏ制御並列データ入力レジスタラッチ信号（Ｉ
Ｃ＿ＰＤＩＲＬ）がパストランジスタ１７８２を制御す
る。ラッチ１７３８中のデータは同様なパストランジス
タを通過してラッチ１７８６中へ送られる。ラッチ１７
４０中に記憶されているデータは同様なパストランジス
タを通ってラッチ１７８８中へ送られ、ラッチ１７４２
中に記憶されているデータは同様なパストランジスタを
通ってラッチ１７９０中へ送られる。
【００８８】ラッチ１７８４，１７８６，１７８８，お
よび１７９０の各々は、１７９２のような、一対のパス
トランジスタと一緒に環状につながれた一対のインバー
タを含んでおり、１つのインバータの出力が他のインバ
ータの入力へつながれている。これらのパストランジス
タは、各並列データ入力レジスタラッチを効果的に許可
する。各々の並列データ入力レジスタラッチはまた、ト
ーテムポール状に接続されたインバータ、Ｐチャンネル
およびＮチャンネルトランジスタを含むデータドライバ
回路を含んでいる。Ｉ／Ｏ制御連動書き込み信号がＰチ
ャンネルおよびＮチャンネルトランジスタを制御する。
ラッチ１７８４の出力はデータリード１７２６へつなが
っている。データラッチ１７８６の出力はデータリード
１７２８へつながっている。データラッチ１７８８の出
力はデータリード１７３０へつながり、データラッチ１
７９０の出力はデータリード１７３２へつながってい
る。
よび１７９０の各々は、１７９２のような、一対のパス
トランジスタと一緒に環状につながれた一対のインバー
タを含んでおり、１つのインバータの出力が他のインバ
ータの入力へつながれている。これらのパストランジス
タは、各並列データ入力レジスタラッチを効果的に許可
する。各々の並列データ入力レジスタラッチはまた、ト
ーテムポール状に接続されたインバータ、Ｐチャンネル
およびＮチャンネルトランジスタを含むデータドライバ
回路を含んでいる。Ｉ／Ｏ制御連動書き込み信号がＰチ
ャンネルおよびＮチャンネルトランジスタを制御する。
ラッチ１７８４の出力はデータリード１７２６へつなが
っている。データラッチ１７８６の出力はデータリード
１７２８へつながっている。データラッチ１７８８の出
力はデータリード１７３０へつながり、データラッチ１
７９０の出力はデータリード１７３２へつながってい
る。
【００８９】これらのデータリードから、データ信号は
一対のパストランジスタを通って、任意の所望のシーケ
ンスにデータを配置するためのデータシーケンサ１７０
２へ入り、次にグローバルＩ／Ｏラインを横切って、メ
モリセルアレイ中へ送信するためのメイン増幅器ＭＡ０
−ＭＡ３中へ入る。
一対のパストランジスタを通って、任意の所望のシーケ
ンスにデータを配置するためのデータシーケンサ１７０
２へ入り、次にグローバルＩ／Ｏラインを横切って、メ
モリセルアレイ中へ送信するためのメイン増幅器ＭＡ０
−ＭＡ３中へ入る。
【００９０】このように、書き込み動作時には、データ
ビットはボンディングパッド１７００からシリアルレジ
スタ１７０６中の選ばれたラッチへ送られる。そこか
ら、データは、並列データ入力レジスタ１７０４中のそ
れぞれ対応するラッチ中へ送られて、データシーケンサ
１７０２を通すことによって選ばれたデータシーケンス
に配置されて、次にメインＩ／Ｏ増幅器１２４０を通っ
てメモリセルアレイへ運ばれる。
ビットはボンディングパッド１７００からシリアルレジ
スタ１７０６中の選ばれたラッチへ送られる。そこか
ら、データは、並列データ入力レジスタ１７０４中のそ
れぞれ対応するラッチ中へ送られて、データシーケンサ
１７０２を通すことによって選ばれたデータシーケンス
に配置されて、次にメインＩ／Ｏ増幅器１２４０を通っ
てメモリセルアレイへ運ばれる。
【００９１】図３のボンディングパッド３３４および３
３６の各ボンディングパッド１７００に対して１組のデ
ータ回路１７０１が存在する。データ回路の各組１７０
１に対して２組のメイン増幅器１２４０が存在する。１
組のメイン増幅器は、バンクＢ０およびＢ１中のデータ
回路とメモリアレイとの間でデータ信号の送信を行う。
メイン増幅器のもう一方の組はバンクＢ２およびＢ３中
のデータ回路とメモリアレイとの間でデータ信号を送信
する。１組のグローバルデータラインがこれらの２組の
メイン増幅器を１組のデータ回路へつないでいる。メイ
ン増幅器の出力は未選択時にはグローバルデータライン
に対して高インピーダンスを与える。
３６の各ボンディングパッド１７００に対して１組のデ
ータ回路１７０１が存在する。データ回路の各組１７０
１に対して２組のメイン増幅器１２４０が存在する。１
組のメイン増幅器は、バンクＢ０およびＢ１中のデータ
回路とメモリアレイとの間でデータ信号の送信を行う。
メイン増幅器のもう一方の組はバンクＢ２およびＢ３中
のデータ回路とメモリアレイとの間でデータ信号を送信
する。１組のグローバルデータラインがこれらの２組の
メイン増幅器を１組のデータ回路へつないでいる。メイ
ン増幅器の出力は未選択時にはグローバルデータライン
に対して高インピーダンスを与える。
【００９２】図１９で、メモリ装置１００は、このメモ
リ装置を使う前に使用者がプログラムすべきモードレジ
スタ１８００を含んでいる。モードレジスタ１８００は
読み出し待ち時間、バーストタイプ、バースト長、およ
び書き込み待ち時間を表示する個別的データビットを含
んでいる。モードレジスタには、クロック信号の立ち上
がり端で番地リードＡ０−Ａ８上に有効な入力モードワ
ードがある時に、ＲＡＳ＿，ＣＡＳ＿，およびＷ＿ を
ホールドすることによって実行されるモードレジスタセ
ット命令がロードされる。モードレジスタセットＭＲＳ
命令は、すべてのバンクが非活性状態で、それらのアイ
ドル状態にある時のみ実行できる。
リ装置を使う前に使用者がプログラムすべきモードレジ
スタ１８００を含んでいる。モードレジスタ１８００は
読み出し待ち時間、バーストタイプ、バースト長、およ
び書き込み待ち時間を表示する個別的データビットを含
んでいる。モードレジスタには、クロック信号の立ち上
がり端で番地リードＡ０−Ａ８上に有効な入力モードワ
ードがある時に、ＲＡＳ＿，ＣＡＳ＿，およびＷ＿ を
ホールドすることによって実行されるモードレジスタセ
ット命令がロードされる。モードレジスタセットＭＲＳ
命令は、すべてのバンクが非活性状態で、それらのアイ
ドル状態にある時のみ実行できる。
【００９３】番地リードＡ７およびＡ８へは常に論理ゼ
ロが入力されるべきであって、他方、番地リードＡ１０
−Ａ１１，ＢＡ０，ＢＡ１はモードレジスタに関する入
力には関係ない。チャート１８０２は、１，２，４，ま
たは８ビットのバースト長を決定する場合にモードレジ
スタビットＡ０−Ａ２に対して許容される論理状態を示
す。チャート１８０４は、論理０のモードレジスタビッ
トＡ３がシリアルバーストタイプを示しており、他方、
論理１がインターリーブバーストタイプを示しているこ
とを表示している。チャート１８０６は、モードレジス
タビットＡ４−Ａ６がそれぞれ１，２，３，または４の
読み出し待ち時間を決めていることを表示している。チ
ャート１８０８は、モードレジスタビットＡ９が、それ
ぞれ０および１の書き込み待ち時間を決定することを表
示している。モードレジスタは有効なＭＲＳ命令が入力
された時にのみ変更される。もし番地が有効でなけれ
ば、モードレジスタ中の前の内容がそのまま残されるこ
とになる。
ロが入力されるべきであって、他方、番地リードＡ１０
−Ａ１１，ＢＡ０，ＢＡ１はモードレジスタに関する入
力には関係ない。チャート１８０２は、１，２，４，ま
たは８ビットのバースト長を決定する場合にモードレジ
スタビットＡ０−Ａ２に対して許容される論理状態を示
す。チャート１８０４は、論理０のモードレジスタビッ
トＡ３がシリアルバーストタイプを示しており、他方、
論理１がインターリーブバーストタイプを示しているこ
とを表示している。チャート１８０６は、モードレジス
タビットＡ４−Ａ６がそれぞれ１，２，３，または４の
読み出し待ち時間を決めていることを表示している。チ
ャート１８０８は、モードレジスタビットＡ９が、それ
ぞれ０および１の書き込み待ち時間を決定することを表
示している。モードレジスタは有効なＭＲＳ命令が入力
された時にのみ変更される。もし番地が有効でなけれ
ば、モードレジスタ中の前の内容がそのまま残されるこ
とになる。
【００９４】メモリ装置１００のすべてのデータはバー
ストモードで読み書きされる。単一のスタート番地がこ
の装置へ入力されて、次にメモリ装置１００はそのスタ
ート番地に基づいて一連の場所を内部的に番地指定す
る。入力されたスタート番地に依存して、最初のものに
続くアクセスのいくつかは先行する列番地であったり、
後続の列番地であったりする。このシーケンスはプログ
ラムによってシリアルバーストまたはインターリーブバ
ーストのいずれかに従うようにすることができる。バー
ストシーケンスの長さは使用者によって１，２，４，ま
たは８ビットのいずれかにプログラムできる。プログラ
ムされたバースト長によって決まる読み出しバーストが
完了した後、次の読み出しアクセスが開始されるまで
は、データ出力は高インピーダンス状態になる。
ストモードで読み書きされる。単一のスタート番地がこ
の装置へ入力されて、次にメモリ装置１００はそのスタ
ート番地に基づいて一連の場所を内部的に番地指定す
る。入力されたスタート番地に依存して、最初のものに
続くアクセスのいくつかは先行する列番地であったり、
後続の列番地であったりする。このシーケンスはプログ
ラムによってシリアルバーストまたはインターリーブバ
ーストのいずれかに従うようにすることができる。バー
ストシーケンスの長さは使用者によって１，２，４，ま
たは８ビットのいずれかにプログラムできる。プログラ
ムされたバースト長によって決まる読み出しバーストが
完了した後、次の読み出しアクセスが開始されるまで
は、データ出力は高インピーダンス状態になる。
【００９５】待ち時間に関しては、読み出しバーストの
開始データ出力サイクルをプログラムして、読み出し命
令の後１，２，３，または４クロック後に発生するよう
にすることができる。この特徴は、使用者がメモリ装置
からデータ出力をラッチする周波数および待ち時間に関
するシステム能力に従って動作するようにメモリ装置１
００を調節することを可能とする。読み出し命令と出力
バーストの開始との間の遅延は、読み出し待ち時間とし
て、あるいはＣＡＳ＿待ち時間として知られている。初
期の出力サイクルが開始された後、データバーストは介
在するギャップなしに、クロック周波数で発生する。
開始データ出力サイクルをプログラムして、読み出し命
令の後１，２，３，または４クロック後に発生するよう
にすることができる。この特徴は、使用者がメモリ装置
からデータ出力をラッチする周波数および待ち時間に関
するシステム能力に従って動作するようにメモリ装置１
００を調節することを可能とする。読み出し命令と出力
バーストの開始との間の遅延は、読み出し待ち時間とし
て、あるいはＣＡＳ＿待ち時間として知られている。初
期の出力サイクルが開始された後、データバーストは介
在するギャップなしに、クロック周波数で発生する。
【００９６】図２０で、チャート１９００は、シリアル
およびインターリーブモードに対して、１０進数および
２進数の両方で２ビットバーストシーケンスを表示して
いる。このシーケンスは列番地Ａ０の内部値に依存して
いる。
およびインターリーブモードに対して、１０進数および
２進数の両方で２ビットバーストシーケンスを表示して
いる。このシーケンスは列番地Ａ０の内部値に依存して
いる。
【００９７】図２１で、チャート２０００は内部列番地
Ａ１およびＡ０に応答して発生する４ビットバーストシ
ーケンスを、シリアルおよびインターリーブモードにつ
いて１０進数および２進数の両表記で表示している。こ
のように、シリアルモードでは２進数のスタート番地が
１１の場合、アクセスすべき第２の２進数番地は００
で、アクセスすべき第３の２進数番地は０１で、アクセ
スすべき第４の２進数番地は１０である。インターリー
ブモードでは、もし最初のアクセスすべき２進数番地が
１１であれば、アクセスすべき第２の２進数番地は１０
で、アクセスすべき第３の２進数番地は０１で、アクセ
スすべき第４の２進数番地は００である。シリアルモー
ドとインターリーブモードで違うことは、第２、第３、
および第４の位置でアクセスされるデータビットの順序
であることに注目されたい。
Ａ１およびＡ０に応答して発生する４ビットバーストシ
ーケンスを、シリアルおよびインターリーブモードにつ
いて１０進数および２進数の両表記で表示している。こ
のように、シリアルモードでは２進数のスタート番地が
１１の場合、アクセスすべき第２の２進数番地は００
で、アクセスすべき第３の２進数番地は０１で、アクセ
スすべき第４の２進数番地は１０である。インターリー
ブモードでは、もし最初のアクセスすべき２進数番地が
１１であれば、アクセスすべき第２の２進数番地は１０
で、アクセスすべき第３の２進数番地は０１で、アクセ
スすべき第４の２進数番地は００である。シリアルモー
ドとインターリーブモードで違うことは、第２、第３、
および第４の位置でアクセスされるデータビットの順序
であることに注目されたい。
【００９８】図２２で、チャート２１００は、内部列番
地Ａ０，Ａ１，およびＡ２に対する８ビットバーストシ
ーケンスをシリアルおよびインターリーブモードについ
て、１０進数と２進数の両方で表示してある。例えば、
シリアルモードにおいて、２進数のスタート番地が１１
１であれば、次の２進数番地は０００であり、後は８番
目のビットシーケンスまで一時に２進数で１デジットず
つ増分する。これは番地１１１から出発して、８番目の
ビットバーストまで２進数シーケンスで減数していくイ
ンターリーブモードと対照的である。
地Ａ０，Ａ１，およびＡ２に対する８ビットバーストシ
ーケンスをシリアルおよびインターリーブモードについ
て、１０進数と２進数の両方で表示してある。例えば、
シリアルモードにおいて、２進数のスタート番地が１１
１であれば、次の２進数番地は０００であり、後は８番
目のビットシーケンスまで一時に２進数で１デジットず
つ増分する。これは番地１１１から出発して、８番目の
ビットバーストまで２進数シーケンスで減数していくイ
ンターリーブモードと対照的である。
【００９９】図２０、図２１、および図２２に示された
２ビット、４ビット、および８ビットのバーストシーケ
ンスは工業規格である。メモリ装置の、既に前に説明し
た回路は、４ビット先取りアーキテクチャで以てこの工
業規格に従う動作を実行する。
２ビット、４ビット、および８ビットのバーストシーケ
ンスは工業規格である。メモリ装置の、既に前に説明し
た回路は、４ビット先取りアーキテクチャで以てこの工
業規格に従う動作を実行する。
【０１００】図２３には、メモリ装置１００へ供給され
るか、そこで発生する信号のタイミングが、８ビットシ
リアルバースト書き込みについて示されている。表３は
図２３の信号を図面符号、略称、および一般名称で示し
ている。
るか、そこで発生する信号のタイミングが、８ビットシ
リアルバースト書き込みについて示されている。表３は
図２３の信号を図面符号、略称、および一般名称で示し
ている。
【０１０１】
【表５】表３ （ａ） ＣＬＫ クロック （ｂ） ＣＫＥ クロック許可 （ｃ） ＣＳ チップ選択 （ｄ） ＲＡＳ 行番地ストローブ （ｅ） ＣＡＳ 列番地ストローブ （ｆ） Ｗ 書き込み （ｇ） ＢＡ（１：０） バンク番地１および０ （ｈ） Ａ（１１：０） 番地０−１１ （ｉ） ＤＱ データＩ／Ｏ （ｊ） ＰＢ＿ＣＬＫ 内部クロック （ｋ） ＭＣ＿ＡＣＴＶ（０：３） メイン制御起動 （ｌ） ＭＤ＿ＷＲＴ モードデコード、書き込み （ｍ） ＲＦ０／２／３／６／９ 行因子０，２，３，５，および９ （ｎ） ＳＷＬ サブワードライン （ｏ） ＲＳＡＥ１Ｂ（０：３） 行センスアンプ許可 （ｐ） ＢＬ ビットライン （ｑ） ＬＡＴ＿ＣＮＴ（３：０） 待ち時間計数
【０１０２】
【表６】 （ｒ） ＬＡＴ＿ＤＯＮＥ 待ち時間完了 （ｓ） ＭＣ＿ＷＲＴ メイン制御書き込み （ｔ） ＭＣ＿ＣＬＡＴ メイン制御列待ち時間 （ｕ） ＢＵＲＳＴ＿ＣＮＴ（１：０） バースト計数 （ｖ） ＭＣ＿ＢＵＲＳＴ＿ＤＯＮＥ メイン制御バースト完了 （ｗ） ＭＣ＿ＣＡ＿ＲＥＬＯＡＤ メイン制御列番地再ロード （ｘ） ＭＣ＿ＣＯＬ＿ＢＮＫＳＬ メイン制御列バンク選択 （ｙ） ＣＦＧＢ３ 列因子グローバルバー３ （ｚ） ＣＦＧＢ６ 列因子グローバルバー６ （ａａ） ＣＹＳ 列Ｙ選択 （ｂｂ） ＩＯ＿ＷＲＩＴ Ｉ／Ｏ書き込み （ｃｃ） ＳＩＯ サブＩ／Ｏ書き込み （ｄｄ） ＩＯ＿ＭＡＷＥ Ｉ／Ｏメインアンプ書き込み許可 （ｅｅ） ＭＩＯ メインＩ／Ｏライン （ｆｆ） ＩＣ＿ＧＷＲ Ｉ／Ｏ制御連動書き込み （ｇｇ） ＩＣ＿ＧＷＲＳＢ Ｉ／Ｏ制御連動書き込み開始バー （ｈｈ） ＧＩＯ グローバルＩ／Ｏライン （ｉｉ） ＩＣ＿ＰＤＩＲＬ Ｉ／Ｏ制御並列データ入力レジスタラッチ （ｊｊ） ＩＣ＿ＤＥＮＢＬ Ｉ／Ｏ制御データ入力バッファ許可 （ｋｋ） ＩＣ＿ＳＣＬＫ Ｉ／Ｏ制御シフトクロック
【０１０３】図２３において、波形２３（ａ）〜波形２
３（ｉ）の信号が、クロック信号ＣＬＫおよびＲＡＳ、
ＣＡＳおよびＷを時間基準としてチップ３００へ供給さ
れる。内部では、チップ３００がデータを番地指定され
たメモリセルへ書き込む準備として、波形２３（ｊ）〜
波形２３（ｚ）で表される信号を発生させる。次に、波
形２３（ａａ）〜波形２３（ｋｋ）の信号がチップ３０
０中に発生して、番地指定されたメモリセル中へデータ
信号をロードさせる。波形２３（ｋｋ）では、４ビット
の先取りサイクル毎に１グループとして、３つのサイク
ルを含む２グループの信号ＩＣ＿ＳＣＬＫが発生してい
る。これら３つのクロックサイクルの各々の開始点は、
各先取りサイクル中にメモリ装置へ書き込まれる波形２
３（ｋｋ）の最初のデータビットと一緒に発生する。各
先取りサイクルの第４データビットは、付加的なクロッ
ク信号を必要としない。その理由は、第４ビットがデー
タ回路を通ってデータラインへ直接流れるからである。
これは書き込みサイクル中のことである。
３（ｉ）の信号が、クロック信号ＣＬＫおよびＲＡＳ、
ＣＡＳおよびＷを時間基準としてチップ３００へ供給さ
れる。内部では、チップ３００がデータを番地指定され
たメモリセルへ書き込む準備として、波形２３（ｊ）〜
波形２３（ｚ）で表される信号を発生させる。次に、波
形２３（ａａ）〜波形２３（ｋｋ）の信号がチップ３０
０中に発生して、番地指定されたメモリセル中へデータ
信号をロードさせる。波形２３（ｋｋ）では、４ビット
の先取りサイクル毎に１グループとして、３つのサイク
ルを含む２グループの信号ＩＣ＿ＳＣＬＫが発生してい
る。これら３つのクロックサイクルの各々の開始点は、
各先取りサイクル中にメモリ装置へ書き込まれる波形２
３（ｋｋ）の最初のデータビットと一緒に発生する。各
先取りサイクルの第４データビットは、付加的なクロッ
ク信号を必要としない。その理由は、第４ビットがデー
タ回路を通ってデータラインへ直接流れるからである。
これは書き込みサイクル中のことである。
【０１０４】図２４には、メモリ装置１００へ与えられ
るか、そこで発生する信号のタイミングが、ＣＡＳによ
る８ビットのバースト読み出し、あるいは４に等しい読
み出し待ち時間に対して表示してある。表４は、図２４
の信号を図面符号、略称、および一般名称で示してあ
る。
るか、そこで発生する信号のタイミングが、ＣＡＳによ
る８ビットのバースト読み出し、あるいは４に等しい読
み出し待ち時間に対して表示してある。表４は、図２４
の信号を図面符号、略称、および一般名称で示してあ
る。
【０１０５】
【表７】表４ （ａ） ＣＬＫ クロック （ｂ） ＣＫＥ クロック許可 （ｃ） ＣＳ チップ選択 （ｄ） ＲＡＳ 行番地ストローブ （ｅ） ＣＡＳ 列番地ストローブ （ｆ） Ｗ 書き込み （ｇ） ＢＡ（１：０） バンク番地 （ｈ） Ａ（１１：０） 番地０−１１ （ｉ） ＤＱ データＩ／Ｏ （ｊ） ＰＢ＿ＣＬＫ 内部クロック （ｋ） ＭＣ＿ＡＣＴＶ（０：３） メイン制御起動 （ｌ） ＭＤ＿ＡＣＴＶ モードデコード起動 （ｍ） ＭＤ＿ＲＥＡＤ モードデコード読み出し （ｎ） ＲＦ０／２／３／６／９ 行因子
【０１０６】
【表８】 （ｏ） ＳＷＬ サブワードライン （ｐ） ＲＳＡＥ１Ｂ（０：３） 行センスアンプ許可 （ｑ） ＢＬ ビットライン （ｒ） ＬＡＴ＿ＣＮＴ（３：０） 待ち時間制御 （ｓ） ＬＡＴ＿ＤＯＮＥ 待ち時間完了 （ｔ） ＭＣ＿ＲＥＡＤ メイン制御読み出し （ｕ） ＭＣ＿ＣＬＡＴ メイン制御列待ち時間 （ｖ） ＢＵＲＳＴ＿ＣＮＴ バースト計数 （ｗ） ＭＣ＿ＢＵＲＳＴ＿ＤＯＮＥ メイン制御バースト完了 （ｘ） ＭＣ＿ＣＡ＿ＲＥＬＯＡＤ メイン制御列番地再ロード （ｙ） ＭＣ＿ＣＯＬ＿ＢＮＫＳＬ メイン制御列バンク選択 （ｚ） ＣＦＧＢ３ 列因子グローバルバー３ （ａａ） ＣＦＧＢ６ 列因子グローバルバー６ （ｂｂ） ＣＹＳ 列Ｙ選択 （ｃｃ） ＩＯ＿ＲＥＡＤ Ｉ／Ｏ読み出し （ｄｄ） ＳＩＯ サブＩ／Ｏライン （ｅｅ） ＩＯ＿ＭＡＲＥ Ｉ／Ｏメインアンプ読み出し許可 （ｆｆ） ＭＩＯ メインＩ／Ｏライン （ｇｇ） ＩＣ＿ＲＤＥＮＤ Ｉ／Ｏ制御読み出し終了 （ｈｈ） ＧＩＯ グローバルＩ／Ｏライン （ｉｉ） ＩＣ＿ＧＲＤ Ｉ／Ｏ制御連動読み出し （ｊｊ） ＩＣ＿ＱＥＮＢＬ Ｉ／Ｏ制御データ許可 （ｋｋ） ＩＣ＿ＳＣＬＫ Ｉ／Ｏ制御シリアルクロック
【０１０７】図２４では、波形２４（ａ）〜波形２４
（ｈ）の信号が、クロック信号ＣＬＫおよびＲＡＳ、Ｃ
ＡＳおよびＷと同時にチップ３００へ供給される。内部
では、チップ３００が波形２４（ｊ）〜波形２４（ｚ）
で表される信号を発生させて、番地指定されたメモリセ
ルからのデータの読み出しの準備をする。次に、チップ
３００中では波形２４（ｉ）および波形２４（ａａ）〜
波形２４（ｋｋ）の信号が発生して、番地指定されたメ
モリセルからデータ信号の読み出しを行う。波形２４
（ｋｋ）では、４ビットの先取りサイクル毎に１グルー
プとして、３つのサイクルを含む２グループの信号ＩＣ
＿ＳＣＬＫが発生する。これら３つのクロックサイクル
の各々の開始点は、各先取りサイクル中にメモリ装置か
ら読み出される波形２４（ｉ）の第２データビットと一
緒に発生する。各先取りサイクルの最初のデータビット
は付加的なクロック信号を必要としない。その理由は、
最初のビットがデータ回路からデータラインを通って直
接流れ出るからである。これは読み出しサイクル中のこ
とである。
（ｈ）の信号が、クロック信号ＣＬＫおよびＲＡＳ、Ｃ
ＡＳおよびＷと同時にチップ３００へ供給される。内部
では、チップ３００が波形２４（ｊ）〜波形２４（ｚ）
で表される信号を発生させて、番地指定されたメモリセ
ルからのデータの読み出しの準備をする。次に、チップ
３００中では波形２４（ｉ）および波形２４（ａａ）〜
波形２４（ｋｋ）の信号が発生して、番地指定されたメ
モリセルからデータ信号の読み出しを行う。波形２４
（ｋｋ）では、４ビットの先取りサイクル毎に１グルー
プとして、３つのサイクルを含む２グループの信号ＩＣ
＿ＳＣＬＫが発生する。これら３つのクロックサイクル
の各々の開始点は、各先取りサイクル中にメモリ装置か
ら読み出される波形２４（ｉ）の第２データビットと一
緒に発生する。各先取りサイクルの最初のデータビット
は付加的なクロック信号を必要としない。その理由は、
最初のビットがデータ回路からデータラインを通って直
接流れ出るからである。これは読み出しサイクル中のこ
とである。
【０１０８】メモリ装置１００は４個の独立したバンク
を含んでおり、それらは個々に、あるいはインターリー
ブ的にアクセスできる。各バンクは、それをアクセスで
きるようにする前に、行番地で以て起動しなければなら
ない。従って、各バンクは、それが再び新しい行番地で
以て起動できるようにするためには、その前に非活性化
しなければならない。バンク起動／行番地入力命令（Ａ
ＣＴＶ）が、クロックＣＬＫの立ち上がり端で、ＲＡＳ
＿を低く、ＣＡＳ＿を高く、Ｗ＿を高く、Ａ０−Ａ１
１，ＢＡ０，およびＢＡ１を有効にホールドすることに
よって入力される。バンクはの非活性化は読み出しまた
は書き込みバーストが完了した後で自動的になされる
か、あるいは非活性化命令（ＤＥＡＣ命令）を使用する
ことによって行われる。すべてのバンクを一遍に非活性
化することは命令ＤＣＡＢを使用することによって可能
である。
を含んでおり、それらは個々に、あるいはインターリー
ブ的にアクセスできる。各バンクは、それをアクセスで
きるようにする前に、行番地で以て起動しなければなら
ない。従って、各バンクは、それが再び新しい行番地で
以て起動できるようにするためには、その前に非活性化
しなければならない。バンク起動／行番地入力命令（Ａ
ＣＴＶ）が、クロックＣＬＫの立ち上がり端で、ＲＡＳ
＿を低く、ＣＡＳ＿を高く、Ｗ＿を高く、Ａ０−Ａ１
１，ＢＡ０，およびＢＡ１を有効にホールドすることに
よって入力される。バンクはの非活性化は読み出しまた
は書き込みバーストが完了した後で自動的になされる
か、あるいは非活性化命令（ＤＥＡＣ命令）を使用する
ことによって行われる。すべてのバンクを一遍に非活性
化することは命令ＤＣＡＢを使用することによって可能
である。
【０１０９】４個の独立したバンクがあることで、使用
者は、標準的なＤＲＡＭよりも高速にランダム行の情報
へアクセスすることが可能となる。このことは１つのバ
ンクを行番地によって起動して、そのバンクとの間でデ
ータストリームの受信および書き込みが行われている間
に、別の行番地で以て第２、第３、あるいは第４のバン
クを起動することによって実現する。第１のバンクとの
間でのデータストリームのやり取りが完了した時には、
中断なしに第２のバンクとの間でデータストリームのや
り取りが開始できる。第２のバンクが起動された後、第
１のバンクは非活性化されて次のラウンドのアクセスの
ための新しい行番地の入力が許容される。第２のバンク
との間でデータストリームのやり取りが完了した時に
は、第３のバンクとの間でのデータストリームのやり取
りが中断なしに開始できる。このように、インターリー
ブモードでの動作が続けられる。
者は、標準的なＤＲＡＭよりも高速にランダム行の情報
へアクセスすることが可能となる。このことは１つのバ
ンクを行番地によって起動して、そのバンクとの間でデ
ータストリームの受信および書き込みが行われている間
に、別の行番地で以て第２、第３、あるいは第４のバン
クを起動することによって実現する。第１のバンクとの
間でのデータストリームのやり取りが完了した時には、
中断なしに第２のバンクとの間でデータストリームのや
り取りが開始できる。第２のバンクが起動された後、第
１のバンクは非活性化されて次のラウンドのアクセスの
ための新しい行番地の入力が許容される。第２のバンク
との間でデータストリームのやり取りが完了した時に
は、第３のバンクとの間でのデータストリームのやり取
りが中断なしに開始できる。このように、インターリー
ブモードでの動作が続けられる。
【０１１０】４つのバンクが利用できることで、バンク
に沿ったランダムなスタート列からより高速にデータア
クセスすることが可能になる。行番地ＢＡ０で以て複数
のバンクを起動した後で、ＢＡ１を用いることでバンク
間で読み出しまたは書き込み命令を変更して、もしすべ
ての指定されたタイミング要求が満たされれば、クロッ
ク周波数で中断のないアクセスを提供することができ
る。
に沿ったランダムなスタート列からより高速にデータア
クセスすることが可能になる。行番地ＢＡ０で以て複数
のバンクを起動した後で、ＢＡ１を用いることでバンク
間で読み出しまたは書き込み命令を変更して、もしすべ
ての指定されたタイミング要求が満たされれば、クロッ
ク周波数で中断のないアクセスを提供することができ
る。
【０１１１】４ビット先取りアーキテクチャで以て、デ
ータの４ビットが一時にアクセスできる。８ビットバー
ストは、選ばれたバンクから２つの取り出しを要求す
る。第１のものは最初の４ビットを得るためのもので、
次のものはデータの第２の４ビットを得るためのもので
ある。
ータの４ビットが一時にアクセスできる。８ビットバー
ストは、選ばれたバンクから２つの取り出しを要求す
る。第１のものは最初の４ビットを得るためのもので、
次のものはデータの第２の４ビットを得るためのもので
ある。
【０１１２】メモリ装置１００はこれまで述べたのと異
なるように配置および構築することもできる。以下のク
レームの展望内で、その他の特定の回路を使用すること
ができる。
なるように配置および構築することもできる。以下のク
レームの展望内で、その他の特定の回路を使用すること
ができる。
【０１１３】以上の説明に関して更に以下の項を開示す
る。 （１）メモリ装置であって、 ａ．メモリ装置上の複数のデータビットボンディングパ
ッドであって、前記装置との間でデータ信号をやり取り
するためのものであり、各データビット信号毎に１個の
データビットボンディングパッドが存在し、前記装置が
一時に複数のデータビット信号を転送できるようになっ
た複数のデータビットボンディングパッド、 ｂ．各行番地に対して一群の行番地信号を受信して、選
ばれたワードライン信号を発生させるワードライン番地
発生器、 ｃ．各列番地に対して一群の列番地信号を受信して、列
選択信号を発生させる列選択信号発生器、 ｄ．ワードラインとビットラインの交点に配置されたメ
モリセルのアレイであって、複数のメモリセルが選ばれ
たワードライン信号を受信して、記憶されているデータ
信号をビットラインへつなぐように動作するメモリセル
のアレイ、 ｅ．ビットラインからデータ信号を受信して、データ信
号を増幅するセンスアンプ、 ｆ．列選択信号を受信して、一定数の増幅されたデータ
信号をセンスアンプから各データビットボンディングパ
ッドに対するサブＩ／Ｏラインへ運ぶセンスアンプ選択
回路、 ｇ．サブＩ／Ｏラインから中間Ｉ／Ｏラインへデータ信
号を運ぶ中間アンプであって、各データビットボンディ
ングパッド当たりに特定数の中間Ｉ／Ｏラインが存在す
るように設けられた中間アンプ、 ｈ．中間Ｉ／Ｏラインからデータ信号を受信して、前記
データ信号をグローバルＩ／Ｏラインへ運ぶメインアン
プであって、各データビットボンディングパッド当たり
に決まった数のメインアンプが存在するようにされてお
り、前記一定数、特定数、および決まった数がすべて互
いに等しい数である、メインアンプ、および ｉ．グローバルＩ／Ｏラインからそれぞれ対応するデー
タビットボンディングパッドへデータ信号を運ぶデータ
回路、を含むことを特徴とするメモリ装置。
る。 （１）メモリ装置であって、 ａ．メモリ装置上の複数のデータビットボンディングパ
ッドであって、前記装置との間でデータ信号をやり取り
するためのものであり、各データビット信号毎に１個の
データビットボンディングパッドが存在し、前記装置が
一時に複数のデータビット信号を転送できるようになっ
た複数のデータビットボンディングパッド、 ｂ．各行番地に対して一群の行番地信号を受信して、選
ばれたワードライン信号を発生させるワードライン番地
発生器、 ｃ．各列番地に対して一群の列番地信号を受信して、列
選択信号を発生させる列選択信号発生器、 ｄ．ワードラインとビットラインの交点に配置されたメ
モリセルのアレイであって、複数のメモリセルが選ばれ
たワードライン信号を受信して、記憶されているデータ
信号をビットラインへつなぐように動作するメモリセル
のアレイ、 ｅ．ビットラインからデータ信号を受信して、データ信
号を増幅するセンスアンプ、 ｆ．列選択信号を受信して、一定数の増幅されたデータ
信号をセンスアンプから各データビットボンディングパ
ッドに対するサブＩ／Ｏラインへ運ぶセンスアンプ選択
回路、 ｇ．サブＩ／Ｏラインから中間Ｉ／Ｏラインへデータ信
号を運ぶ中間アンプであって、各データビットボンディ
ングパッド当たりに特定数の中間Ｉ／Ｏラインが存在す
るように設けられた中間アンプ、 ｈ．中間Ｉ／Ｏラインからデータ信号を受信して、前記
データ信号をグローバルＩ／Ｏラインへ運ぶメインアン
プであって、各データビットボンディングパッド当たり
に決まった数のメインアンプが存在するようにされてお
り、前記一定数、特定数、および決まった数がすべて互
いに等しい数である、メインアンプ、および ｉ．グローバルＩ／Ｏラインからそれぞれ対応するデー
タビットボンディングパッドへデータ信号を運ぶデータ
回路、を含むことを特徴とするメモリ装置。
【０１１４】（２）メモリ装置上のデータビットを、デ
ータビットボンディングパッドとメモリ記憶セルとの間
で転送する方法であって、 ａ．前記メモリ装置へ供給される一群の行番地信号に応
答して、複数のメモリセル中に記憶されているデータビ
ット信号をビットラインへつなぐ工程、 ｂ．前記メモリ装置へ供給される一群の列番地信号に応
答して、ビットライン上の一定数のデータビット信号を
メモリ装置上のＩ／Ｏラインへ運ぶ工程、および ｃ．特定数のデータビット信号をタイミングをとった順
序に従って１つのデータビットボンディングパッドへ運
ぶ工程であって、ここにおいて前記一定数と前記特定数
とが互いに等しい数である、を含むことを特徴とする方
法。
ータビットボンディングパッドとメモリ記憶セルとの間
で転送する方法であって、 ａ．前記メモリ装置へ供給される一群の行番地信号に応
答して、複数のメモリセル中に記憶されているデータビ
ット信号をビットラインへつなぐ工程、 ｂ．前記メモリ装置へ供給される一群の列番地信号に応
答して、ビットライン上の一定数のデータビット信号を
メモリ装置上のＩ／Ｏラインへ運ぶ工程、および ｃ．特定数のデータビット信号をタイミングをとった順
序に従って１つのデータビットボンディングパッドへ運
ぶ工程であって、ここにおいて前記一定数と前記特定数
とが互いに等しい数である、を含むことを特徴とする方
法。
【０１１５】（３）行番地信号および列番地信号を受信
するメモリ装置であって、 ａ．半導体基板上に形成されたメモリセルのアレイであ
って、前記メモリセルが各アレイ中のワードラインとビ
ットラインとの交点に配置されており、前記アレイが互
いに平行に延びるグループをなして配置されており、各
グループの中には複数のアレイが含まれ、前記アレイの
グループが組に配置されており、各組の中には一定数の
アレイグループが含まれているメモリセルのアレイ、 ｂ．各アレイグループに対するＹ選択発生器回路であっ
て、各Ｙ選択発生器回路がそれぞれ対応するアレイグル
ープを横切って延びるＹ選択リードを有しており、受信
される列番地信号の各々に対してＹ選択リード上へ２つ
の可能なＹ選択信号のうちの１つを発生させるようにな
ったＹ選択発生器回路、 ｃ．各アレイグループに沿って延びて各グループの外側
にまで拡がる４本のメインＩ／Ｏラインであって、各グ
ループの両側にそれぞれ１本のメインＩ／Ｏラインがあ
り、また各グループの中央にはアレイ間に２本のメイン
Ｉ／Ｏラインがあり、アレイ間でやり取りされるデータ
信号を運ぶように各アレイから延びてデータラインへつ
ながっているメインＩ／Ｏライン、 ｄ．前記半導体基板上に設けられたボンディングパッド
であって、前記メモリ装置によって受信または送信され
るデータワードの各ビット当たりに１個の割合で設けら
れたボンディングパッド、および ｅ．前記メインＩ／Ｏラインをデータボンディングパッ
ドへつなぐデータ回路であって、アレイグループの各組
中のそれぞれ対応するメインＩ／Ｏラインを１つのボン
ディングパッドへつないでいるデータ回路、を含むこと
を特徴とするメモリ装置。
するメモリ装置であって、 ａ．半導体基板上に形成されたメモリセルのアレイであ
って、前記メモリセルが各アレイ中のワードラインとビ
ットラインとの交点に配置されており、前記アレイが互
いに平行に延びるグループをなして配置されており、各
グループの中には複数のアレイが含まれ、前記アレイの
グループが組に配置されており、各組の中には一定数の
アレイグループが含まれているメモリセルのアレイ、 ｂ．各アレイグループに対するＹ選択発生器回路であっ
て、各Ｙ選択発生器回路がそれぞれ対応するアレイグル
ープを横切って延びるＹ選択リードを有しており、受信
される列番地信号の各々に対してＹ選択リード上へ２つ
の可能なＹ選択信号のうちの１つを発生させるようにな
ったＹ選択発生器回路、 ｃ．各アレイグループに沿って延びて各グループの外側
にまで拡がる４本のメインＩ／Ｏラインであって、各グ
ループの両側にそれぞれ１本のメインＩ／Ｏラインがあ
り、また各グループの中央にはアレイ間に２本のメイン
Ｉ／Ｏラインがあり、アレイ間でやり取りされるデータ
信号を運ぶように各アレイから延びてデータラインへつ
ながっているメインＩ／Ｏライン、 ｄ．前記半導体基板上に設けられたボンディングパッド
であって、前記メモリ装置によって受信または送信され
るデータワードの各ビット当たりに１個の割合で設けら
れたボンディングパッド、および ｅ．前記メインＩ／Ｏラインをデータボンディングパッ
ドへつなぐデータ回路であって、アレイグループの各組
中のそれぞれ対応するメインＩ／Ｏラインを１つのボン
ディングパッドへつないでいるデータ回路、を含むこと
を特徴とするメモリ装置。
【０１１６】（４）第３項記載のメモリ装置であって、
各アレイグループが、アレイ２個の幅とアレイ８個の高
さに配列された複数のアレイを含んでいることを特徴と
するメモリ装置。
各アレイグループが、アレイ２個の幅とアレイ８個の高
さに配列された複数のアレイを含んでいることを特徴と
するメモリ装置。
【０１１７】（５）第３項記載のメモリ装置であって、
前記一定数が４であることを特徴とするメモリ装置。
前記一定数が４であることを特徴とするメモリ装置。
【０１１８】（６）第３項記載のメモリ装置であって、
前記Ｙ選択発生器回路が、各アレイグループの一端と、
２つのアレイバンクの間とに配置されていることを特徴
とするメモリ装置。
前記Ｙ選択発生器回路が、各アレイグループの一端と、
２つのアレイバンクの間とに配置されていることを特徴
とするメモリ装置。
【０１１９】（７）第３項記載のメモリ装置であって、
各アレイグループを覆って１２８本のＹ選択リードが延
びていることを特徴とするメモリ装置。
各アレイグループを覆って１２８本のＹ選択リードが延
びていることを特徴とするメモリ装置。
【０１２０】（８）第３項記載のメモリ装置であって、
３２組のアレイグループが含まれていることを特徴とす
るメモリ装置。
３２組のアレイグループが含まれていることを特徴とす
るメモリ装置。
【０１２１】（９）第８項記載のメモリ装置であって、
各組の中に、８ビット先取り動作を実行する２つのメモ
リサイクルの間に能動的であることができる８本のＹ選
択リードがあって、８本の利用可能なＹ選択リードのう
ちの４本が各メモリサイクルの間に能動的であることを
特徴とするメモリ装置。
各組の中に、８ビット先取り動作を実行する２つのメモ
リサイクルの間に能動的であることができる８本のＹ選
択リードがあって、８本の利用可能なＹ選択リードのう
ちの４本が各メモリサイクルの間に能動的であることを
特徴とするメモリ装置。
【０１２２】（１０）同期式ＤＲＡＭメモリ装置は、基
板３００の長さに亘って配置されたメモリセルアレイ３
０２−３３２の４個のバンクＢ０，Ｂ１，Ｂ２，および
Ｂ３を有する。各々の受信された番地によって、列番地
発生器が１つのデータワード中の各データビットに対し
て４個のデータビットを選択する。データシーケンス回
路がその選ばれた４個のデータビットを選ばれたタイミ
ングをとった順序で、あるいはインターリーブ順に、基
板上のデータビットボンディングパッド３３４，３３６
へ運ぶ。
板３００の長さに亘って配置されたメモリセルアレイ３
０２−３３２の４個のバンクＢ０，Ｂ１，Ｂ２，および
Ｂ３を有する。各々の受信された番地によって、列番地
発生器が１つのデータワード中の各データビットに対し
て４個のデータビットを選択する。データシーケンス回
路がその選ばれた４個のデータビットを選ばれたタイミ
ングをとった順序で、あるいはインターリーブ順に、基
板上のデータビットボンディングパッド３３４，３３６
へ運ぶ。
【関連出願へのクロスリファレンス】本出願は、米国特
許出願番号（弁理士事件整理番号ＴＩ−２２１９８およ
びＴＩ−２３０２７）の開示に関連する。
許出願番号（弁理士事件整理番号ＴＩ−２２１９８およ
びＴＩ−２３０２７）の開示に関連する。
【図１】パッケージ化された本発明の半導体集積回路を
含むメモリ装置の鳥瞰図。
含むメモリ装置の鳥瞰図。
【図２】図１のメモリ装置の機能的ブロック図。
【図３】本発明の半導体集積回路またはチップの理想化
された平面図。
された平面図。
【図４】図３のメモリセルアレイの理想化されたブロッ
ク図。
ク図。
【図５】図４のメモリセルの１つのＭＡＴの理想化され
たブロック図。
たブロック図。
【図６】図５のメモリセルの１個のサブＭＡＴの理想化
されたブロック図。
されたブロック図。
【図７】図６のメモリセルの１個のサブサブＭＡＴの理
想化されたブロック図。
想化されたブロック図。
【図８】図７の４本のサブワードラインの理想化された
ブロック図。
ブロック図。
【図９】図１のメモリ装置の各ピンへつながれた信号に
対するピン番号と略称とを示す図。
対するピン番号と略称とを示す図。
【図１０】メモリセルの４個のバンクを示すブロック図
であって、バンク中の一群のメモリセルへのデータビッ
トの割り当て、およびチップ上のボンディングパッドの
相対的位置を示すブロック図。
であって、バンク中の一群のメモリセルへのデータビッ
トの割り当て、およびチップ上のボンディングパッドの
相対的位置を示すブロック図。
【図１１】ボンディングパッドへのデータ信号の割り当
てと、チップ上の対応するデータ信号リードとを示すブ
ロック図。
てと、チップ上の対応するデータ信号リードとを示すブ
ロック図。
【図１２】バンクＢ０の１／４区分ＬＬ中の、列選択、
ＭＩＯあるいはグローバルＩ／Ｏラインおよびメモリセ
ルアレイの配置を示すブロック図。
ＭＩＯあるいはグローバルＩ／Ｏラインおよびメモリセ
ルアレイの配置を示すブロック図。
【図１３】図１２のメモリセルアレイとデータラインの
一部分を拡大したブロック図。
一部分を拡大したブロック図。
【図１４】チップ上で使用されるセンスアンプまたはセ
ンス増幅器の模式図。
ンス増幅器の模式図。
【図１５】チップ上で使用される中間アンプまたは中間
増幅器回路の模式図。
増幅器回路の模式図。
【図１６】チップ上で使用されるメインアンプまたはメ
イン増幅器回路の模式図。
イン増幅器回路の模式図。
【図１７】４個のメイン増幅器と１個のデータボンディ
ングパッドとの間のデータ回路の模式的ブロック図。
ングパッドとの間のデータ回路の模式的ブロック図。
【図１８】４個のメイン増幅器と１個のデータボンディ
ングパッドとの間のデータ回路の模式的ブロック図。
ングパッドとの間のデータ回路の模式的ブロック図。
【図１９】同期式ＤＲＡＭを動作させるための標準的制
御ビットを示すチャート。
御ビットを示すチャート。
【図２０】２ビットデータバーストのための標準的デー
タシーケンスを示すチャート。
タシーケンスを示すチャート。
【図２１】４ビットデータバーストのための標準的デー
タシーケンスを示すチャート。
タシーケンスを示すチャート。
【図２２】８ビットデータバーストのための標準的デー
タシーケンスを示すチャート。
タシーケンスを示すチャート。
【図２３】ａ〜ｋｋは、１５０メガヘルツにおいて、チ
ップへ８ビットバーストでデータを書き込む場合の信号
を示す時間図。
ップへ８ビットバーストでデータを書き込む場合の信号
を示す時間図。
【図２４】ａ〜ｋｋは、１５０メガヘルツにおいて、チ
ップから８ビットバーストでデータを読み出す場合の信
号を示す時間図。
ップから８ビットバーストでデータを読み出す場合の信
号を示す時間図。
１００ メモリ装置 １０２ パッケージ １０４ リード １１６ 凹み ２０４ ＤＱバッファ ２１６ 制御ブロック ２３０ モードレジスタ ３００ 集積回路 ３０２−３３２ メモリセルアレイ ３３４，３３６ ボンディングパッド ３３８ 周辺回路 ３４０ 列デコード回路 ３４２ 行デコード回路 ４０４ マトリックス（ＭＡＴ） ５０２ サブマトリックス（サブＭＡＴ） ６０２ サブサブアレイ ７００，７０２ サブワードラインデコーダ選択領域 １００２−１００８ 区分 １０１７−１０３０ １／４区分の半分 １２０１ アレイ １２０２ 列デコーダ １２０４ サブワードデコーダ １２１０ アレイ列 １２１２−１２２６ アレイ列の対 １２３０−１２３６ メインＩ／Ｏライン １２４０ メイン増幅器 １２４２，１２４４ データシーケンサ １２５２ 列デコーダ １２５４ Ｙ選択ライン １３００ アレイ １３０２ ４本のビットライン １３０４ センスアンプアレイ １３０５ センスアンプ １３０６ センスアンプアレイ １３０７ センスアンプ １３０８，１３１０ センスアンプアレイ １３１２ サブワードライン １３１４，１３１６，１３１８ サブデコーダアレイ １３２０ 列デコーダ回路 １３２４−１３３０，１３３４ 中間増幅器 １３３２，１３３６ サブＩ／Ｏライン １３４０ アレイ １３４２ ビットライン １３４４ アレイ １４００ センス増幅器回路 １４０２ メモリセル １４０４ ＢＬＤ １４１０ メモリセル １４１２ ＢＬＵ １４１４ メモリセル １４１６ ＢＬＢＵ １４１８ ＳＨＲＤ １４２０，１４２２ サブビットライン １４２４ パストランジスタ対 １４２６ ＳＨＲＵ１４２８ パストランジスタ対 １４３０ 等化回路 １４３２ ＶＢＬＲ １４３４ ＳＢＬＥＱ １４３６，１４３８ Ｐチャンネルトランジスタ １４４０，１４４２ Ｎチャンネルトランジスタ １４４４ ＳＤＰ １４４６ ＶＤＤＡ １４４８ ＳＤＮ １４５０ サブＩ／Ｏライン １４５２ トランジスタ １４５４ ＳＩＯＢ １４５６ トランジスタ １４５８ ＣＹＳ １５００ 中間増幅器 １５０２，１５０４ メインＩ／Ｏライン １５０６ ＳＢＬＥＱ １５０８ 等化回路 １５１０ ＩＯＥＱＢ １５１２ Ｉ／Ｏ等化回路 １５１４ ＩＯＲＥ １５１６，１５１８ トランジスタ対 １５２４ ＩＯＷＥ １５２６，１５２８ パストランジスタ対 １６００ メイン増幅器 １６０２ グローバルＩ／Ｏライン １６０４ データインバータパス回路 １６０６ パストランジスタ １６０８ メインセンス増幅器 １６１０ データ出力回路 １６１２ 書き込み回路 １６１４ 電圧等化回路 １６１８ ＩＯ＿ＭＡＲＥ １６２０ ＩＣ＿ＴＤ＿ＩＮＶＲＴ １６２２，１６２４ 内部ビットライン １６２６ ＩＯ＿ＭＡＥ １６２８ ＩＯ＿ＭＡＯＥ １６３０ 等化回路 １６３２ ＩＯ＿ＭＡＥＱ １６３４ ＩＯ＿ＭＡＷＥ １６３６ ＩＣ＿ＤＩＭ １７００ ＤＱｘボンディングパッド １７０１ データ回路 １７０２ データシーケンサ １７０４ レジスタ １７０６ シリアルデータレジスタ １７１０−１７１６ データ経路グローバルＩ／Ｏライ
ン １７１７−１７２０ パストランジスタ １７２１−１７２４ パストランジスタの組 １７２５ ＩＣ＿ＤＳＱＣＲ １７３４ パストランジスタ対 １７３６−１７４２ データラッチ １７４４，１７４６ インバータ １７５０ パストランジスタ対 １７５２，１７５４ インバータ １７５６ ＩＣ＿ＳＣＬＫ １７５７−１７５９ パストランジスタ対 １７６０ ＩＣ＿ＳＣＬＫＢ １７６２ パストランジスタ対 １７６４ インバータ １７６６ プルアップトランジスタ １７７０ 出力データバッファ １７７２ データバッファ １７７６−１７８０ パストランジスタ組 １７８２ パストランジスタ １７８４−１７９０ ラッチ １７９２ パストランジスタ対 １８００ モードレジスタ
ン １７１７−１７２０ パストランジスタ １７２１−１７２４ パストランジスタの組 １７２５ ＩＣ＿ＤＳＱＣＲ １７３４ パストランジスタ対 １７３６−１７４２ データラッチ １７４４，１７４６ インバータ １７５０ パストランジスタ対 １７５２，１７５４ インバータ １７５６ ＩＣ＿ＳＣＬＫ １７５７−１７５９ パストランジスタ対 １７６０ ＩＣ＿ＳＣＬＫＢ １７６２ パストランジスタ対 １７６４ インバータ １７６６ プルアップトランジスタ １７７０ 出力データバッファ １７７２ データバッファ １７７６−１７８０ パストランジスタ組 １７８２ パストランジスタ １７８４−１７９０ ラッチ １７９２ パストランジスタ対 １８００ モードレジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 パウレット サーストン アメリカ合衆国テキサス州プラノ，アミイ レーン 2221 (72)発明者 ヒュー ピー．マックアダムズ アメリカ合衆国テキサス州マッキニー，ル ート ４，ボックス 55
Claims (2)
- 【請求項１】 メモリ装置であって、 ａ．メモリ装置上の複数のデータビットボンディングパ
ッドであって、前記装置との間でデータ信号をやり取り
するためのものであり、各データビット信号毎に１個の
データビットボンディングパッドが存在し、前記装置が
一時に複数のデータビット信号を転送できるようになっ
た複数のデータビットボンディングパッド、 ｂ．各行番地に対して一群の行番地信号を受信して、選
ばれたワードライン信号を発生させるワードライン番地
発生器、 ｃ．各列番地に対して一群の列番地信号を受信して、列
選択信号を発生させる列選択信号発生器、 ｄ．ワードラインとビットラインの交点に配置されたメ
モリセルのアレイであって、複数のメモリセルが選ばれ
たワードライン信号を受信して、記憶されているデータ
信号をビットラインへつなぐように動作するメモリセル
のアレイ、 ｅ．ビットラインからデータ信号を受信して、データ信
号を増幅するセンスアンプ、 ｆ．列選択信号を受信して、一定数の増幅されたデータ
信号をセンスアンプから各データビットボンディングパ
ッドに対するサブＩ／Ｏラインへ運ぶセンスアンプ選択
回路、 ｇ．サブＩ／Ｏラインから中間Ｉ／Ｏラインへデータ信
号を運ぶ中間アンプであって、各データビットボンディ
ングパッド当たりに特定数の中間Ｉ／Ｏラインが存在す
るように設けられた中間アンプ、 ｈ．中間Ｉ／Ｏラインからデータ信号を受信して、前記
データ信号をグローバルＩ／Ｏラインへ運ぶメインアン
プであって、各データビットボンディングパッド当たり
に決まった数のメインアンプが存在するようにされてお
り、前記一定数、特定数、および決まった数がすべて互
いに等しい数である、メインアンプ、および ｉ．グローバルＩ／Ｏラインからそれぞれ対応するデー
タビットボンディングパッドへデータ信号を運ぶデータ
回路、を含むことを特徴とするメモリ装置。 - 【請求項２】 メモリ装置上のデータビットを、データ
ビットボンディングパッドとメモリ記憶セルとの間で転
送する方法であって、 ａ．前記メモリ装置へ供給される一群の行番地信号に応
答して、複数のメモリセル中に記憶されているデータビ
ット信号をビットラインへつなぐ工程、 ｂ．前記メモリ装置へ供給される一群の列番地信号に応
答して、ビットライン上の一定数のデータビット信号を
メモリ装置上のＩ／Ｏラインへ運ぶ工程、および ｃ．特定数のデータビット信号をタイミングをとった順
序に従って１つのデータビットボンディングパッドへ運
ぶ工程であって、ここにおいて前記一定数と前記特定数
とが互いに等しい数である、を含むことを特徴とする方
法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US717540 | 1996-09-23 | ||
| US08/717,540 US5802005A (en) | 1996-09-23 | 1996-09-23 | Four bit pre-fetch sDRAM column select architecture |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125063A true JPH10125063A (ja) | 1998-05-15 |
Family
ID=24882436
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9258878A Pending JPH10125063A (ja) | 1996-09-23 | 1997-09-24 | Ｓｄｒａｍ装置およびその方法 |
Country Status (6)
| Country | Link |
|---|---|
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