JP2003022215A5 - - Google Patents

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JP2003022215A5
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Claims (10)

  1. 混合モードのメモリ・アクセスを実施するための方法であって、ａ）行アドレスを供給するステップと、ｂ）第１の列にアクセスするため、第１の列アドレスを供給するステップと、ｃ）第２の列にアクセスするため、第２の列アドレスを供給するステップと、ｄ）前記第１の列に関して書き込みアクセスと読み取りアクセスの一方を指定するため、第１の書き込み制御信号を供給するステップと、ｅ）前記第２の列に関して書き込みアクセスと読み取りアクセスの一方を指定するため、第２の書き込み制御信号を供給するステップと、ｆ）前記第１の列に対する並行混合モード・メモリ・アクセス及び前記第２の列に対する書き込みアクセスを実施するステップが含まれている方法。
  2. 前記第１の列に対する並行混合モード・メモリ・アクセス及び前記第２の列に対する書き込みアクセスを実施するステップに、ｆ＿１）前記第１の列に対する並行読み取りアクセス及び前記第２の列に対する書き込みアクセスを実施するステップが含まれる請求項１に記載の方法。
  3. 前記第１の列に対する並行混合モード・メモリ・アクセス及び前記第２の列に対する書き込みアクセスを実施するステップに、ｆ＿１）前記第１の列に対する並行書き込みアクセス及び前記第２の列に対する読み取りアクセスを実施するステップが含まれる請求項１に記載の方法。
  4. 前記第１の列に対する並行混合モード・メモリ・アクセス及び前記第２の列に対する書き込みアクセスを実施するステップに、ｆ＿１）データ・バスの第１の部分を利用して、第１のブロックからデータを伝達するステップと、ｆ＿２）データ・バスの第２の部分を利用して、第２のブロックからデータを伝達するステップが含まれる請求項１に記載の方法。
  5. 第１の列が、書き込みアクセスを受け、第２の列が読み取りアクセスを受ける請求項１に記載の方法。
  6. 前記第１の部分に、前記メモリに書き込まれるデータが含まれることと、前記第２の部分に、前記メモリから読み取られるデータが含まれる請求項４に記載の方法。
  7. 前記メモリが特定用途向け集積回路に組み込まれている請求項１に記載の方法。
  8. メモリであって、ａ）第１の機能ブロックに割り当てられた第１の列空間と、ｂ）第２の機能ブロックに割り当てられた第２の列空間と、ｃ）前記第１の列空間にアクセスするための第１の列アドレス信号と、ｄ）前記第２の列空間にアクセスするための第２の列アドレス信号と、ｅ）前記第１の列に関して書き込みアクセス及び読み取りアクセスの一方を指定するための第１の書き込み信号と、ｆ）前記第２の列に関して書き込みアクセス及び読み取りアクセスの一方を指定するための第２の書き込み信号が含まれており、並行混合モード・アクセスを支援するメモリ。
  9. 前記メモリに共通行アドレスが供給され、前記行内の第１のアドレス指定領域が読み取りアクセスを受け、前記行内の第２のアドレス指定領域が書き込みアクセスを受ける請求項８に記載のメモリ。
  10. ａ）第３の機能ブロックに割り当てられた第３の列空間と、ｂ）前記第３の列空間にアクセスするための第３の列アドレス信号と、ｃ）前記第３の列に関して書き込みアクセスと読み取りアクセスの一方を指定するための第３の書き込み信号をさらに含み、前記メモリに共通行アドレスが供給され、前記行内の第１のアドレス指定領域が読み取りアクセスを受け、前記行内の第２のアドレス指定領域が書き込みアクセスを受け、前記行内の第３のアドレス指定領域が書き込みアクセスを受ける 請求項８に記載のメモリ。
JP2002141409A 2001-05-29 2002-05-16 異なるタイプの並行メモリ・アクセスを支援するための方法 Withdrawn JP2003022215A (ja)

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