SE449672B - Minnesanordning, innefattande tva par atkomstledningar - Google Patents

Description

10 20 25 HO 449 672 2 minnescellen A1 öppnas under styrning från en ordval-avkodare.

Eftersom "A"-ledningen har den höga signalen tillförd till sig, tvingas cellen A1 att därvid etablera en "1".

För läsoperationer har sekvensen ett förhandsladdningsinter- vall när båda åtkomstledningarna "A" och "Ä" hålls på hög nivå.

Men vid slutet av förhandsladdningsintervallet avlägsnas de höga signalerna från båda ledningarna, varvid de förblir höga till följd av parasit-kapacitans. Transmissionsgrindarna är då öppna- de mellan åtkomstledningarna och mínnescellen. Eftersom det ej sker något underhåll av den höga signalen på nágondera av led- ningarna, ger minnesvippan signaler på ledningarna "A" och "K" vilka är representativa för cellens A1 tillstånd. Om cellen hade en “1" lagrad, skulle sålunda "A" kvarlämnas pà hög nivå, under det att ledningen "K" skulle urladdas låg. Förhandsladdningen är erforderlig, eftersom minnescellerna har lågeffekt-resistans till positiv matningsspänning och ej kan urladda átkomstledningarna utan att påverka de lagrade data.

Förhandsladdnings- och läsintervallen tidstyres medelst tva faser från en klocka. Denna klocka och minnesanordning bildar ett synkront läsminnessystem. Skrivoperationen sker likaledes synkront och har sålunda ett förhandsladdningsintervall, men förhandsladdningen överdrives med ingángsdata, och intervallet används endast för adress- och datainställning.

Det finns situationer i vilka man önskar erhålla access till ett enda minnesaggregat från mer än en port. I typiska fall skulle detta åstadkommas genom användning av en multiplexeranord- ning vid den enda port~accesspunkten, och in/utgången från minnet skulle fördelas mellan olika register. Detta arrangemang blir besvärligt för styrningsändamål och kan vara dyrbart att förvcrk~ liga. En ytterligare nackdel med ett sådant arrangemang uppstår när minnet redan átkommes vid sin maximala hastighet för en enda port. Eftersom access-tiden är fast, kommer i en sådan situation tillfogandet av ytterligare portar att medföra en minskning i access-möjligheten fràn var och en av portarna. Följaktligen är det omöjligt att garantera realtid-minnesfunktion.

Detta problem har man tidigare kommit tillrätta med genom att använda tvâ minnen och köra sekvensiellt mellan minnena för växelvis drift. Vid tidluck-utbytesoperationer skulle exempelvis en ram läsas in i ett första minne under en första cykel. Under nästa cykel skulle ramen läsas ut ur det första minnet under det 10 20 25 30 H0 449 672 5 att en andra ram skulle läsas in i det andra minnet. Under nästa cykel skulle den tredje ramen läsas in i det första minnet, under det att den andra ramen skulle läsas från det andra minnet.

Problemet kvarstår sålunda fortfarande, eftersom ett enda minne kräver komplicerad perifer styrning när det har flerport- -möjlighet och när ett flertal åtkomster kan inträffa under samma mínnescykel» Problemet löses enligt uppfinningen i en minnesanordning som innenaller ett andra par åtkomstledningar som är koordinerade med elementen, varvid det andra paret åtkomstledningar är oberoende av det första paret âtkomstledningar för att tillföra förhands- laddade avfrågningssignaler till elementen, och varvid det andra paret åtkomstledningar är anordnade att förhandsladda avfråg- ningssignaler vid en annan tidpunkt än då förhandsladdningen av avfrågningssignaler sker på det första paret avfrågningsledning- ar, så att de koordinerade elementen kan svara med det i desamma lagrade signalvärdet via det andra paret åtkomstledningar obero- ende av svaret via det första paret åtkomstledníngar.

Flerport-möjligheter åstadkommas genom en sådan anordning av minnescellerna att man för varje minnesoperationscykel kan erhål- la multipel-access. Detta resultat erhålles genom att man åstad- kommer en struktur som möjliggör individuell cell-àtkomst på samtidighetsbasis och som säkerställer att ingen cell samtidigt kan àtkommas från mer än en port. Anordningen innefattar till- fogandet av ytterligare bitlednings-accesspar till varje minnes- element, varvid varje accesspar betjänar en särskild port. I en utföringsform uppnås separat access genom selektiv styrning av ingångarna på sådant sätt att i samtliga situationer olika celler adresseras i var och en av minnescyklerna. ' I en andra utföringsform separeras portarna genom klock-' signalfasgivare som alternerar förhandsladdnings- och åtkomst- intervallen mellan portarna för att säkerställa att medan den enaf porten faktiskt läser data, den andra porten befinner sig i förhandsladdnings-arbetssättet. Genom att använda rätt klookfas för var och en av access-ledningarna, så att dessa är ur fas med varandra, är det möjligt att säkerställa att när en access-led- ning är i förhandsladdnings-arbetssättet, en annan kan ha access till information från godtycklig minnescell.

Dessa och ytterligare ändamål med och egenskaper hos uppfin- ningen samt dennas verkningssätt och användning av kommer att 10 20 LU O 35 HO 449 672 H närmare beskrivas i anslutning till på bifogade ritning med fig. 1 - 3 visade utföringsexempel. Fig. 1 visar ett minne som har ett andra access-ledníngspar. Pig. 2 visar en tidigare känd minnescell som har ett enda access-par, och fig. 3 visar ett tidsdiagram för access-styrning mellan de båda portarna i fig. 1.

Som framgår av fig. 1 består dubbel-minnet, som är visat såsom förstärkningsvärde-bufferten 700, av ett NMOS-minnesaggre- gat av känd typ (fig. 2) vilket är modifierat för ástadkommande av dubbelaocess~möjlighet. Access till minnet 700 kan erhållas antingen via registret 703 eller via registret 702, av vilka vart och ett arbetar med tvà oberoende adresser och med två oberoende databussar. Det bör observeras att det dubbelminne som är före- mål för vår uppfinning kan användas inom ett brett tillämpnings- område.

Bussen N01 avger signaler för läsning eller skrivning och kan erhålla access till vilken som helst av de 32 horisontella positionerna (0-31) vilken valts av adressavkodaren 705. Samti- digt och oberoende kan bussen 707 om så önskas läsa ut vilken som helst av de 32 positioner som är vald av adressavkodaren 701.

Båda bussarna går vidare som bitledningspar (exempelvis bitled- ningsparet 0, 0) genom samtliga minnespositioner, och som kommer att framgå av det följande kommer access från den ena bussen ej att medföra någon begränsning i möjligheten att erhålla access från den andra bussen. Bitledningspar används såsom 1/O-ställ- níngsledningar för skrivoperationer och som skillnadsutgángar för läsoperationer i enlighet med vad som ovan beskrivits. Bitled- ningsparet 01 och 01 hos registret 704 går vidare till bit- cellerna 702 i den översta raden (0-0 till 31-0) och även bitled- ningsparet 0 och 0 hos registret 703 går till samma celler.

I ett ej modifierat NMOS-minnesaggregat, enligt fig. 2, skulle en uppsättning bitledningspar och ett IN/UT-register med en adressavkodare vara anslutna till minnesaggregatet. I och för detta resonemang kommer att antas att detta är väljaren 701 och registret 703. Varje läs- eller skrivoperation är en tvåstegs- process. Det första steget är att förhandsladda samtliga bitled- ningspar. Detta förhandsladdningsarrangemang är välkänt. Sålun- da drivs ieaningama o uni 5 och» ö' uni š sin. hög nivå av kretsarna i registret 703. Detta förhindrar att ledningarna ändrar data i bitcellerna under näsföljande steg.

Vid en läsoperation är nästa steg att slå ifrån förhands- ff, Uï 10 20 25 30 35 HO 449 672 5 laddningsdrivningen och slå till en av ordvalsledningarna frán Väliafefl 701. När man slår ifrån förhandsladdningsdrivningen lämnas bitledningarna kapacitivt laddade till hög nivå, under det att ordvalsledningen slår till motsvarande transmissionsgrindar 7021 och 7025. Dessa transmissionsgrindar tillåter bitcellerna att "dra ner" en av bitledningarna (O eller Ü beroende på lagrat datum) för varje cell 1 samma kolumn. Varje bitledningspar rättar sig sålunda efter det datum som är lagrat i den tillhöran- de valda bitcellen, och registret låser sedan detta datum för utmatning.

Bitcell-resistorerna 7R1 och 7R2 är högresistiva för att minnets effektförbrukning skall nedbringas till ett minimum, under det att transistorerna 7023 och 7024 kan dra ned endera av bitledningarna till låg nivá. Förhandsladdningen är erforderlig eftersom resistorerna ej kan "dra upp" bitledningarna till hög nivå.

Vid en skrivoperation är nästa steg att ersätta förhands- drivningen med drivning fran ingångsdata och slå till en av valledningarna. Ingångsdata tar överhand över förhandsladdningen och bitcell-data så att cell-data 1-ställes eller 0-ställes beroende på ingàngsdata.

Förhandsladdningen och läs/skrivoperationerna styrs av klocksignaler. Förhandsladdningen utföres när klocksignalen är hög och läsning eller skrivning utföres när klocksignalen är låg.

Det i fig. 1 visade dubbelbuss-arrangemanget möjliggör ett tvåfasigt arbetande minnessystem så att två oberoende uppsätt- ningar IN/UT;register och ordväljare kan erhålla access till samtliga av samma minnesceller i motsatta klocksignalfaser. När ett av registren, exempelvis utgångsregístret 703, är i förhands- laddnings-arbetssättet är vippan i minnesoellen av grindarna 7921 och 7025 isolerad fràn detta registers bitaccess-ledningar.

Under samma tid kan det andra registret, exempelvis ingàngs/ut- gängsregistret YOU, vara i läs/skrivfasen och i själva verket ha access till samma cell. Denna växelvisa operation styrs av inbördes motfasiga klocksignaler som avges av klockan 102.

Fasskill- naden förhindrar den potentiellt katastrofala situation 1 vilken båda bitledningarna samtidigt väljer samma bitcell.

Fasrclationerna mellan dessa signaler visas i fig. 3.

I den visade utföringsformen används bussen 707 endast för läsoperationer, men den kan även användas för såväl läs- som skrivoperationer, om sá 10 15 25 30 HU 449 672 önskas. Z Arbetssättet med dubbla bitledningar och dubbla faser gör det möjligt för minnet 700 att effektivt fördubbla sin hastighet, så att dubbelt så många âtkomster kan ske genom oberoende portar i samma tidsintervall. _ Detta arrangemang med dubbla faser kan ytterligare utökas genom att man har tre bitledningspar och tre access-portar och bussvallogik för tvâ av de tre access-portarna. Adressvallogik för en utgångsport kan vara gemensam för IN/UT-register. Adres- ser uppträder samtidigt på varje register och på yttre bussval- styrorgan när och från vilken buss bussdata skall skrivas in i minnet. Genom detta arrangemang erhålles ett flexibelt treport- -minnessystem i vilket två portar är ingångar och samtidigt kan skriva till mer än en plats och från vilken som helst av två bussar, under det att den tredje porten är en utgång och möjlig- gör samtidig utläsning från en tredje buss. Eftersom två portar báda arbetar i samma klockfas, skulle detta kunna medföra en konflikt för skrivning, men bussval-logiken säkerställer att för varje given position endast en buss kommer-att avge skrivdata vid varje given tidpunkt. Den tredje bussen arbetar i den motsatta fasen och kan sålunda ej komma i konflikt med någon av de övriga två. .q

Claims (3)

7 449 672 PATENTKRAV

1. Minnesanordning (700) innefattande: ett flertal lagringselement (702); ett första par åtkomstledningar (0, Ö) som är koordinerade med elementen för att tillföra förhandsladdade avfrågningssignaler till elementen; varvid vart och ett av elementen är anordnat att svara på de förbandsladdade avfrågningssignalerna med det signalvärde som är lagrad i detsamma, varvid svaret inträffar vid en tidpunkt omedel- bart efter förhandsladdningen av den första åtkomstledníngen, varjämte elementen är anordnade att vara isolerade (7021, 7025) från de första åtkomstledningarna under förhandsladdningsintervallet, k ä n n e t e c k n a d av att minnesanordningen innehåller: ett andra par àtkomstledningar (0', 5') som är koordinerade med elementen, varvid det andra paret åtkomstledningar är oberoende (7022, 7026) av det första paret åtkomstledningar för att tillföra för- handsladdade avfrågníngssignaler till elementen; och varvid det andra paret ätkomstledningar är anordnade att förhandsladda avfrågningssignaler vid en annan tidpunkt än då för- handsladdningen av avfrâgníngssignaler sker på det första paret avfràgningsledningar, så att de koordinerade elementen kan svara med det i desamma lagrade signalvärdet via det andra paret àtkomstled- ningar oberoende av svaret via det första paret åtkomstledningar.

2. Anordning enligt kravet 1, k ä n n e t e c k n a d av att den växelvisa förhandsladdningen styrs av motsatta klockfaser fran en förhandsladdnings- och läs/skrivklocka.

3. Anordning enligt kravet 1, k ä n n e t e c k n a d av att minnesanordningen dessutom innehåller ett första in/utregister som är förknippat med den första upp- sättningen átkomstledningar och ett andra in/utregíster som är förknippat med den andra IN/UT-uppsättningen åtkomstledningar; varvid vart och ett av registren är anordnat att alstra för- handsladdnings-avfrågningssignalerna som svar på ingångssignaler vilka tillföres till detsamma från en yttre källa; varvid registren även är anordnade att till den yttre källan tillföra svarssignalerna från de koordinerade minneselementen H. Anordning enligt kravet 2, k ä n n e t e c k n a d av att minnesanordningen är en NMOS-anordning.