TW201503144A - 半導體裝置 - Google Patents

半導體裝置 Download PDF

Info

Publication number
TW201503144A
TW201503144A TW103106052A TW103106052A TW201503144A TW 201503144 A TW201503144 A TW 201503144A TW 103106052 A TW103106052 A TW 103106052A TW 103106052 A TW103106052 A TW 103106052A TW 201503144 A TW201503144 A TW 201503144A
Authority
TW
Taiwan
Prior art keywords
signal
circuit
clock signal
command
clock
Prior art date
Application number
TW103106052A
Other languages
English (en)
Other versions
TWI559316B (zh
Inventor
Yoshinori Matsui
Original Assignee
Ps4 Luxco Sarl
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Ps4 Luxco Sarl filed Critical Ps4 Luxco Sarl
Publication of TW201503144A publication Critical patent/TW201503144A/zh
Application granted granted Critical
Publication of TWI559316B publication Critical patent/TWI559316B/zh

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/225—Clock input buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2272—Latency related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)

Abstract

削減藉由生成內部時脈信號產生的消耗電流。 具備：應答晶片選擇信號(CS_n)的活性化開始內部時脈信號(PCLKAR)的生成的時脈信號緩衝電路(90)；和同步於內部時脈信號(PCLKAR)進行動作的內部電路(70、100、110、120)。時脈信號緩衝電路(90)，是在指令信號(CA0~CA9)表示讀取指令時，在第2時間停止內部時脈信號(PCLKAR)的生成，在指令信號(CA0~CA9)表示啟動指令時，在比第2時間更早的第1時間停止內部時脈信號(PCLKAR)的生成。若藉由本發明，對應於外部指令信號僅必要的期間生成內部時脈信號，就能削減消耗電流。

Description

半導體裝置
本發明是有關一種半導體裝置，特別是有關一種具備同步於時脈信號進行動作的內部電路的半導體裝置。
近年廣泛使用的DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)，一般是同步於由記憶體控制器供給的外部時脈信號進行動作的同步型。外部時脈信號，是供給到設置在DRAM內的時脈信號生成電路，藉此生成DRAM內的基本時脈的內部時脈信號(參照專利文獻1)。
內部時脈信號，一般而言，無論由記憶體控制器發出任何的指令都能對應之在一般動作時正常計時。
〔先行技術文獻〕 〔專利文獻〕
〔專利文獻1〕日本特開第2011-108300號公報
但是，內部時脈信號是供給到多數個內部電路的信號，因此一旦常時計時的話，在行動用途等特別是要求低耗電的DRAM中會產生無法忽視的消耗電流。
本發明之一觀點的半導體裝置，其特徵為：具備：根據第1時脈信號生成第2時脈信號的第1電路；和根據同步於前述第1時脈信號輸入的外部指令信號，生成同步於前述第2時脈信號的內部指令信號的第2電路；前述第1電路，在前述外部指令信號表示第1值時，輸入前述外部指令信號後，應答經過第1期間使前述第2時脈信號停止，在前述外部指令信號表示與前述第1值不同的第2值時，輸入前述外部指令信號後，應答經過比前述第1期間更長的第2期間使前述第2時脈信號停止。
本發明之另一觀點的半導體裝置，其特徵為：具備：應答晶片選擇信號的活性化，開始生成內部時脈信號的時脈信號緩衝電路；和同步於前述內部時脈信號進行動作的內部電路；前述時脈信號緩衝電路，是在同步於前述晶片選擇信號輸入的指令信號表示既定指令時，在第2時間停止生成前述內部時脈信號，在前述指令信號表示與前述既定指令不同的指令時，在比前述第2時間更早 的第1時間停止生成前述內部時脈信號。
本發明之又另一觀點的半導體裝置，其特徵為：具有：以外部時脈為基準生成內部時脈的時脈信號生成電路；和緩衝前述內部時脈進行輸出的時脈緩衝電路；和根據從前述時脈緩衝電路輸出的前述內部時脈，將從外部供給的指令進行解碼生成解碼信號的指令解碼電路；前述時脈緩衝電路，是根據晶片選擇信號輸出前述內部時脈信號，根據前述指令解碼信號停止前述內部時脈信號的輸出。
若藉由本發明，對應於外部指令信號僅必要的期間生成內部時脈信號，就能削減消耗電流。
10‧‧‧半導體裝置
20‧‧‧時脈信號生成電路
21~23‧‧‧接收電路
24‧‧‧閂鎖電路
25、26‧‧‧閘極電路
30‧‧‧晶片選擇接收電路
31、41‧‧‧接收電路
40‧‧‧指令位址接收電路
50‧‧‧晶片選擇閂鎖電路
51~53‧‧‧閂鎖電路
54、55‧‧‧閘極電路
60‧‧‧指令位址閂鎖電路
61~64‧‧‧閂鎖電路
70‧‧‧指令解碼器
71‧‧‧解碼電路部
72~77‧‧‧閂鎖電路
80‧‧‧時脈允許信號生成電路
81~89‧‧‧閂鎖電路
80F‧‧‧第1電路部分
80R‧‧‧第2電路部分
90‧‧‧時脈信號緩衝電路
91、92‧‧‧閘極電路
100‧‧‧潛時控制電路
110‧‧‧輸出時脈生成電路
120‧‧‧輸入時脈生成電路
ACNT‧‧‧存取控制電路
DCNT‧‧‧資料控制電路
DLY1、DLY2‧‧‧延遲電路
DQP‧‧‧資料端子
G1~G7‧‧‧閘極電路
IB‧‧‧資料輸入電路
MA‧‧‧記憶胞陣列
MR‧‧‧模式暫存器
OB‧‧‧資料輸出電路
〔第1圖〕表示藉由本發明之最佳實施形態的半導體裝置10的電路構成的方塊圖。
〔第2圖〕表示存取控制電路ACNT之主要部的構成的方塊圖。
〔第3圖〕時脈信號生成電路20的電路圖。
〔第4圖〕 晶片選擇接收電路30的電路圖。
〔第5圖〕指令位址接收電路40的電路圖。
〔第6圖〕晶片選擇閂鎖電路50的電路圖。
〔第7圖〕指令位址閂鎖電路60的電路圖。
〔第8圖〕表示指令解碼器70之一部分的電路圖。
〔第9圖〕表示時脈允許信號生成電路80中，同步於內部時脈信號PCLKR進行動作的電路部分80R的電路圖。
〔第10圖〕表示時脈允許信號生成電路80中，同步於內部時脈信號PCLKF進行動作的電路部分80F的電路圖。
〔第11圖〕時脈信號緩衝電路90的電路圖。
〔第12圖〕表示從外部發出讀取指令時的動作的時序圖。
〔第13圖〕表示從外部發出模式暫存器讀取指令時的動作的時序圖。
〔第14圖〕表示從外部發出寫入指令時的動作的時序圖。
〔第15圖〕表示從外部發出寫入中自動預充電(write with auto precharge)指令時的動作的時序圖。
〔第16圖〕表示從外部發出啟動指令時的動作的時序圖。
〔用以實施發明之形態〕
以下，一面參照所附圖面、一面針對本發明之最佳實施形態做詳細說明。
第1圖是表示藉由本發明之最佳實施形態的半導體裝置10的電路構成的方塊圖。
藉由本實施形態的半導體裝置10是集積在一個矽晶片CP的DRAM，如第1圖所示，具備：包含複數個記憶胞的記憶胞陣列MA。對記憶胞陣列MA的存取，是藉由存取控制電路ACNT進行。在讀取動作時，以藉由存取控制電路ACNT的控制為基礎，從記憶胞陣列MA讀出讀取資料，經由包含在資料控制電路DCNT的資料輸出電路OB，從資料端子DQP輸出讀取資料DQ0~DQn。讀取資料DQ0~DQn的輸出，是同步於輸出時脈信號PCLKOER、PCLKOEF進行。而且，在寫入動作時，輸入到資料端子DQP的寫入資料DQ0~DQn，是同步於輸入時脈信號PCLKDR取入到資料輸入電路IB，寫入到記憶胞陣列MA。
如第1圖所示，互補的外部時脈信號CK_t， CK_c、時脈允許信號CKE、晶片選擇信號CS_n、指令位址CA0~CA9等等，經由指令位址端子CAP輸入到存取控制電路ACNT。而且，在存取控制電路ACNT，具備：用來保持表示該半導體裝置10的動作模式的模式信號的模式暫存器MR。如後述，模式暫存器MR的設定值，是可從外部發出模式暫存器讀取指令，藉此從資料端子DQP讀出。
以下，針對存取控制電路ACNT的電路構成 做詳細說明。
第2圖是表示存取控制電路ACNT之主要部 的構成的方塊圖。
如第2圖所示，存取控制電路ACNT，具備： 時脈信號生成電路20、晶片選擇接收電路30及指令位址接收電路40。時脈信號生成電路20，是接受外部時脈信號CK_t、CK_c及時脈允許信號CKE，根據該些生成互補的內部時脈信號PCLKR、PCLKF的電路。而且，晶片選擇接收電路30，是接受晶片選擇信號CS生成晶片選擇信號PCSB的電路。進而，指令位址接收電路40，是接受指令位址信號CA0~CA9，生成指令位址信號PCA0~PCA9的電路。
第3圖是時脈信號生成電路20的電路圖。
如第3圖所示，時脈信號生成電路20，具備：接受互補的外部時脈信號CK_t、CK_c的一對接收電 路21、22；和接受時脈允許信號CKE的接收電路23。對於有關接收電路21，是對非反轉輸入節點(+)供給外部時脈信號CK_t，對反轉輸入節點(-)供給外部時脈信號CK_c，有關接收電路22，是對非反轉輸入節點(+)供給外部時脈信號CK_c，對反轉輸入節點(-)供給外部時脈信號CK_t。
而且，接收電路23的輸出信號，是同步於接 收電路21的輸出信號，總之就是，同步於外部時脈信號CK_t的上升邊緣，取入到閂鎖電路24。閂鎖電路24，是根據已閂鎖的時脈允許信號CKE的邏輯，生成屏蔽信號CLKMSKR、CLKMSKF。屏蔽信號CLKMSKR、CLKMSKF，是各別供給到接受接收電路21、22的輸出信號的閘極電路25、26，且閘極電路25、26的輸出信號各別作為內部時脈信號PCLKR、PCLKF應用。
藉由相關的構成，同步於外部時脈信號CK_t 的上升邊緣的時脈允許信號CKE的邏輯位準為高位準的話，生成具有實質上與外部時脈信號CK_t、CK_c相同位相的內部時脈信號PCLKR、PCLKF。一方面，同步於外部時脈信號CK_t的上升邊緣的時脈允許信號CKE的邏輯位準為低位準的話，即停止內部時脈信號PCLKR、PCLKF的計時。
第4圖及第5圖分別是晶片選擇接收電路30 及指令位址接收電路40的電路圖。
如第4圖及第5圖所示，晶片選擇接收電路 30與指令位址接收電路40具有互相相同類似的電路構成，具備：將對應的信號CS_n或CAi(i=0~9)與基準電位VREFCA做比較的接收電路31、41；和分別使接收電路31、41的輸出信號延遲的延遲電路DLY1、DLY2。 如第4圖所示，延遲電路DLY1的輸出信號是作為晶片選擇信號PCSB應用。而且，如第5圖所示，延遲電路DLY2的輸出信號是作為指令位址信號PCAi應用。
返回第2圖，存取控制電路ACNT，包含：接 受內部時脈信號PCLKR、PCLKF及晶片選擇信號PCSB的晶片選擇閂鎖電路50。晶片選擇閂鎖電路50，是根據該些信號，生成允許信號PCLKCR、PCLKCF、PCLKAFE及內部晶片選擇信號CSBEB。該些信號之中，允許信號PCLKCR、PCLKCF供給到指令位址閂鎖電路60，內部晶片選擇信號CSBEB供給到時脈允許信號生成電路80，允許信號PCLKAFE供給到時脈信號緩衝電路90。
第6圖是晶片選擇閂鎖電路50的電路圖。
如第6圖所示，晶片選擇閂鎖電路50，具 備：已串級聯接的閂鎖電路51~53。閂鎖電路51，是同步於內部時脈信號PCLKR，閂鎖晶片選擇信號PCSB的電路，該輸出信號是經由閘極電路54作為允許信號PCLKCR被輸出。而且，閂鎖電路51的輸出信號，是同步於內部時脈信號PCLKR被閂鎖電路52閂鎖，該輸出信號是作為內部晶片選擇信號CSBEB及允許信號PCLKAFE被輸出。進而，閂鎖電路52的輸出信號，是同步於內部 時脈信號PCLKF被閂鎖電路53閂鎖，該輸出信號是經由閘極電路55作為允許信號PCLKCF被輸出。
藉由相關的構成，若晶片選擇信號PCSB活 性化成低位準，允許信號PCLKCR同步於內部時脈信號PCLKR僅活化性0.5時脈周期，允許信號PCLKCF同步於內部時脈信號PCLKF僅活性化0.5時脈周期，並且內部晶片選擇信號CSBEB及允許信號PCLKAFE僅1時脈周期進行活性化。
藉由晶片選擇閂鎖電路50生成的信號之中， 允許信號PCLKCR、PCLKCF，供給到第2圖所示的指令位址閂鎖電路60。
第7圖是指令位址閂鎖電路60的電路圖。
如第7圖所示，指令位址閂鎖電路60，具備：同步於允許信號PCLKCR進行閂鎖動作之已串級聯接的閂鎖電路61、62；和同步於允許信號PCLKCF進行閂鎖動作之被串級聯接的閂鎖電路63、64。指令位址信號PCAi皆輸入到初段的閂鎖電路。藉由相關的構成，同步於允許信號PCLKCR，總之就是，同步於外部時脈信號CK_t的上升邊緣所發出的指令位址信號CAi，作為指令位址信號CAiR從閂鎖電路62被輸出。一方面，同步於允許信號PCLKCF，總之就是，同步於外部時脈信號CK_c的上升邊緣(外部時脈信號CK_t的下降邊緣)所發出的指令位址信號CAi，作為指令位址信號CAiF從閂鎖電路64被輸出。
按此分離的指令位址信號CAiR、CAiF，供給 到第2圖所示的指令解碼器70。
第8圖是表示指令解碼器70之一部分的電路 圖。
如第8圖所示，指令解碼器70，具備：將指 令位址信號CA0R~CA3R進行解碼的解碼電路部71；和同步於內部時脈信號PCLKAF進行閂鎖動作的閂鎖電路72~77。內部時脈信號PCLKAF，藉由第2圖所示的時脈信號緩衝電路90生成的信號，有關詳細於後述。
解碼電路部71，包含：藉由內部晶片選擇信 號CSBEB活性化的閘極電路G1~G3。指令位址信號CA0R~CA3R以互不相同的邏輯輸入到閘極電路G1~G3，藉此，指令位址信號CA0R~CA3R表示既定值的情形下，所對應的閘極電路G1~G3的輸出信號活性化成低位準。
如第8圖所示，閘極電路G1的輸出信號是供 給到已串級聯接的閂鎖電路72、73，該輸出信號作為讀取信號READ應用。而且，閘極電路G2的輸出信號是供給到已串級聯接的閂鎖電路74、75，該輸出信號作為寫入信號WRITE應用。進而，閘極電路G3的輸出信號是供給到已串級聯接的閂鎖電路76、77，該輸出信號作為模式暫存器讀取信號MRR應用。該些讀取指令READ、寫入指令WRITE及模式暫存器讀取指令MRR，是供給到第2圖所示的潛時控制電路100。
潛時控制電路100，是讀取指令READ、寫入 指令WRITE及模式暫存器讀取指令MRR活性化時，根據設定在模式暫存器MR的潛時，使允許信號CLKWREB、OUTCLKE、INCLKE僅既定期間活性化的電路。如第2圖所示，允許信號CLKWREB、OUTCLKE、INCLKE，分別供給到時脈信號緩衝電路90、輸出時脈生成電路110、輸入時脈生成電路120。
例如：讀取信號READ活性化時，如第12圖 所示，按允許信號CLKWREB、OUTCLKE的順序活性化，讀取動作結束後皆為非活性化。一旦允許信號OUTCLKE活性化，輸出時脈生成電路110會根據內部時脈信號PCLKAR、PCLKAF生成輸出時脈信號PCLKOER、PCLKOEF。輸出時脈信號PCLKOER、PCLKOEF是供給到第1圖所示的資料輸出電路OB，資料輸出電路OB是同步於輸出時脈信號PCLKOER、PCLKOEF進行讀取資料DQj(j=0~n)的叢發輸出。
而且，寫入信號WRITE活性化時，如第14 圖所示，按允許信號CLKWREB、INCLKE的順序活性化，寫入動作結束後皆為非活性化。一旦允許信號INCLKE活性化，輸入時脈生成電路120會根據內部時脈信號PCLKAR生成輸入時脈信號PCLKDR。輸入時脈信號PCLKDR，是供給到如第1圖所示的資料輸入電路IB，資料輸入電路IB是同步於輸入時脈信號PCLKDR，進行取入被叢發輸入的寫入資料DQj。
進而，模式暫存器讀取信號MRR活性化時， 如第13圖所示，按允許信號CLKWREB、OUTCLKE的順序活性化，模式暫存器讀取動作結束後皆為非活性化。藉此，與讀取信號READ活性化時相同，同步於輸出時脈信號PCLKOER、PCLKOEF，進行模式暫存器MR之設定值的叢發輸出。
第9圖及第10圖是時脈允許信號生成電路80 的電路圖，第9圖是表示同步於內部時脈信號PCLKR進行動作的電路部分80R，第10圖是表示同步於內部時脈信號PCLKF進行動作的電路部分80F。
如第9圖所示，時脈允許信號生成電路80的 電路部分80R，具備：接受內部晶片選擇信號CSBEB之已串級聯接的閂鎖電路81~87。該些閂鎖電路81~87，皆為同步於內部時脈信號PCLKR進行動作的電路。在此，閂鎖電路82與閂鎖電路83之間、閂鎖電路84與閂鎖電路85之間、以及閂鎖電路86與閂鎖電路87之間，分別經由閘極電路G4~G6連接，該些閘極電路G4~G7，是構成藉由內部晶片選擇信號CSBEB活性化。藉由相關的構成，一旦內部晶片選擇信號CSBEB活性化成低位準，從最終段的閂鎖電路87，如第12圖~第16圖所示，生成具有4時脈周期的脈衝寬的允許信號CLKPREB。
允許信號CLKPREB，是供給到第2圖所示的 時脈信號緩衝電路90，並且也供給到第10圖所示的時脈 允許信號生成電路80的電路部分80F。如第10圖所示，時脈允許信號生成電路80的電路部分80F，具備：接受允許信號CLKPREB之已串級聯接的閂鎖電路88、89。閂鎖電路88、89，皆為同步於內部時脈信號PCLKF進行動作的電路。藉由相關的構成，從最終段的閂鎖電路89輸出的允許信號CLKPFEB，如第12圖~第16圖所示，對允許信號CLKPREB僅0.5時脈周期延遲的波形。允許信號CLKPFEB，是供給到第2圖所示的時脈信號緩衝電路90。
第11圖是時脈信號緩衝電路90的電路圖。
如第11圖所示，時脈信號緩衝電路90，具 備：生成同步於內部時脈信號PCLKR的內部時脈信號PCLKAR的閘極電路91；和生成同步於內部時脈信號PCLKF的內部時脈信號PCLKAF的閘極電路92。
閘極電路91，是以允許信號CLKPREB及 CLKWREB的至少一方活性化成低位準為條件，同步於內部時脈信號PCLKR，讓內部時脈信號PCLKAR計時。換言之，允許信號CLKPREB及CLKWREB之兩方為非活性化時，停止內部時脈信號PCLKAR的計時。
閘極電路92是以允許信號CLKPFEB及 CLKWREB的至少一方活性化成低位準為條件，同步於內部時脈信號PCLKF讓內部時脈信號PCLKAF計時。換言之，允許信號CLKPFEB及CLKWREB之兩方為非活性化時，停止內部時脈信號PCLKAF的計時。而且，允許信號 PCLKAFE也會輸入到閘極電路92，此為活性化成高位準的期間，停止內部時脈信號PCLKAF的計時。
以上為藉由本實施形態之半導體裝置10的電 路構成。其次，針對藉由本實施形態之半導體裝置10的動作做說明。
第12圖是表示從外部發出讀取指令時的動作 的時序圖。
在第12圖所示的例示中，於時刻t10、t11輸 入指令位址信號CAi，此乃表示讀取指令。而且，在出現時刻t10之外部時脈信號CK_t的上升邊緣之際，晶片選擇信號CS_n活性化成低位準。應答晶片選擇信號CS_n的活性化，晶片選擇信號CSBEB及允許信號PCLKAFE在整個1時脈周期的期間進行活性化，並且允許信號PCLKCR、PCLKCF在整個0.5時脈周期的期間進行活性化。
進而，應答晶片選擇信號CSBEB的活性化， 允許信號CLKPREB、CLKPEFB在整個4時脈周期的期間進行活性化。藉由該些，時脈信號緩衝電路90成為允許狀態，如第12圖所示，開始內部時脈信號PCLKAR、PCLKAF的計時。而且，應答讀取指令的發出，指令解碼器70使讀取信號READ活性化。一旦讀取信號READ活性化，潛時控制電路100使允許信號CLKWREB、OUTCLKE按此順序活性化。
內部時脈信號PCLKAR、PCLKAF的計時， 儘可能讓允許信號CLKPREB、CLKPEFB繼續活性化成低位準，但如第12圖所示，一旦從時刻t11成為經由4時脈周期的時刻t13，允許信號CLKPREB非活性化成高位準。同樣的，在該0.5時脈周期後，允許信號CLKPEFB也非活性化成高位準。
但是，在時刻t13以前的時間的時刻t12，潛 時控制電路100使允許信號CLKWREB活性化成低位準，因此時脈信號緩衝電路90保持在允許狀態，繼續內部時脈信號PCLKAR、PCLKAF的計時。
然後，一旦成為經過讀取潛時(RL=X)的 時刻t14，即開始讀取資料DQj的叢發輸出。讀取資料DQj的叢發輸出，是同步於藉由輸出時脈生成電路110生成的輸出時脈信號PCLKOER、PCLKOEF進行。輸出時脈信號PCLKOER、PCLKOEF的計時，是藉由允許信號OUTCLKE的活性化開始，一旦成為讀取資料DQj的叢發輸出結束後的時刻t15，允許信號CLKWREB、OUTCLKE皆為非活性化。
一旦允許信號CLKWREB非活性化，時脈信 號緩衝電路90變成關閉(Disable)狀態，即停止內部時脈信號PCLKAR、PCLKAF的計時。藉由以上，結束一連串的讀取動作。
如此一來，讀取指令發出時，內部時脈信號 PCLKAR、PCLKAF僅時刻t11~t15之期間進行計時，就能將生成內部時脈信號PCLKAR、PCLKAF產生的消耗電 流抑制在最小限。此外，生成內部時脈信號PCLKAR、PCLKAF的時脈信號緩衝電路90，在時刻t11~t13的期間，藉由允許信號CLKPREB成為允許狀態，在時刻t12~t15的期間藉由允許信號CLKWREB成為允許狀態，就能不中斷的生成內部時脈信號PCLKAR、PCLKAF。
第13圖是表示從外部發出模式暫存器讀取指 令時的動作的時序圖。
如第13圖所示，模式暫存器讀取指令發出時 的動作，除了指令解碼器70生成模式暫存器讀取信號MRR之外，都與讀取指令發出時的動作相同(時刻t10~t15)。一旦模式暫存器讀取信號MRR活性化，實行對模式暫存器MR的讀取動作取代對記憶胞陣列MA的讀取動作，藉此叢發輸出模式暫存器MR的設定值。
第14圖是表示從外部發出寫入指令時的動作的時序圖。
在第14圖所示的例示中，在時刻t20、t21輸入指令位址信號CAi，此乃表示寫入指令。寫入指令發出時的動作基本上與讀取指令發出時的動作相同，但寫入信號WRITE藉由指令解碼器70活性化。一旦寫入信號WRITE活性化，潛時控制電路100會使允許信號CLKWREB、INCLKE按此順序活性化。
而且，一旦成為經過寫入潛時(WL=X)的時刻t24，即開始寫入資料DQj的叢發輸入。所叢發輸入的寫入資料DQj的取入，是同步於輸入時脈信號PCLKDR 進行。輸入時脈信號PCLKDR的計時，是藉由允許信號INCLKE的活性化開始，一旦成為寫入資料DQj的叢發輸入結束後的時刻t25，允許信號CLKWREB、INCLKE皆為非活性化。
如此一來，即使在寫入指令發出時，時脈信 號緩衝電路90，仍會在時刻t21~t23的期間藉由允許信號CLKPREB成為允許狀態，在時刻t22~t25的期間藉由允許信號CLKWREB成為允許狀態，就能不中斷的生成內部時脈信號PCLKAR、PCLKAF。
第15圖是表示從外部發出寫入中自動預充電 指令(write with auto precharge)時的動作的時序圖。寫入中自動預充電指令，是指實行寫入動作，並且寫入動作完成後，用來實行自動預充電動作的指令。
如第15圖所示，寫入中自動預充電指令發出 時，有關寫入動作是與寫入指令發出時的動作相同(時刻t20~t25)。但寫入中自動預充電指令發出時，潛時控制電路100，在寫入動作完成的時刻t25以後，也會繼續將允許信號CLKWREB活性化成低位準，允許信號CLKWREB從時刻t25至經過寫入恢復期間nWE的時刻t26或者經過1時脈周期的時刻t27，成為活性狀態。藉此，內部時脈信號PCLKAR、PCLKAF的計時可繼續到預充電動作完成的時刻t27。
第16圖是表示從外部發出啟動指令時的動作 的時序圖。
在第16圖所示的例示中，在時刻t30、t31輸 入指令位址信號CAi，此乃表示啟動指令。此時，應答晶片選擇信號CS_n的活性化，時脈信號緩衝電路90，在時刻t31~t32的期間藉由允許信號CLKPREB成為允許狀態。藉此，對記憶胞陣列MA的啟動動作就能僅在必要的期間，生成內部時脈信號PCLKAR、PCLKAF。而且，對記憶胞陣列MA的啟動動作，是指根據行位址的位元線的選擇。
雖未圖面表示，但未隨著列位址的其他指 令，例如：發出預充電指令時的動作，也進行與第16圖所示的動作相同的動作。而且，一旦預充電指令發出，藉由啟動動作所選擇的位元線重置，記憶胞陣列MA返回到預充電狀態。
如以上說明，若藉由本實施形態，應答晶片 選擇信號CS_n的活性化，開始內部時脈信號PCLKAR、PCLKAF的計時，並且使內部時脈信號PCLKAR、PCLKAF僅對應於已發出的指令種類的必要時間進行計時。藉此，就能將藉由內部時脈信號PCLKAR、PCLKAF的計時的消耗電流抑制在最小限。
以上雖是針對本發明之最佳實施形態做說 明，但本發明並不限於上述的實施形態，在不脫離本發明之主旨的範圍可做各種變更，理所當然的該些也包含在本發明的範圍內。
20‧‧‧時脈信號生成電路
30‧‧‧晶片選擇接收電路
40‧‧‧指令位址接收電路
50‧‧‧晶片選擇閂鎖電路
60‧‧‧指令位址閂鎖電路
70‧‧‧指令解碼器
80‧‧‧時脈允許信號生成電路
90‧‧‧時脈信號緩衝電路
100‧‧‧潛時控制電路
110‧‧‧輸出時脈生成電路
120‧‧‧輸入時脈生成電路

Claims (15)

  1. 一種半導體裝置，其特徵為：具備：根據第1時脈信號生成第2時脈信號的第1電路；和根據同步於前述第1時脈信號輸入的外部指令信號，生成同步於前述第2時脈信號的內部指令信號的第2電路；前述第1電路，是在前述外部指令信號表示第1值時，輸入前述外部指令信號後，應答經過第1期間使前述第2時脈信號停止，在前述外部指令信號表示與前述第1值不同的第2值時，輸入前述外部指令信號後，應答經過比前述第1期間更長的第2期間使前述第2時脈信號停止。
  2. 如申請專利範圍第1項所記載的半導體裝置，其中，更具備：根據同步於前述第1時脈信號輸入的晶片選擇信號，在整個對應於前述第1期間的既定期間使前述第1電路活性化的第3電路。
  3. 如申請專利範圍第2項所記載的半導體裝置，其中，前述第1電路，是應答前述晶片選擇信號的活性化開始前述第2時脈信號的生成。
  4. 如申請專利範圍第3項所記載的半導體裝置，其中， 前述第1電路，並不拘限於前述外部指令信號的值，輸入前述外部指令信號後，直至經過前述第1期間繼續生成前述第2時脈信號。
  5. 如申請專利範圍第1項所記載的半導體裝置，其中，更具備：包含複數個記憶胞的記憶胞陣列；前述外部指令信號的前述第1值，包含：表示對前述記憶胞陣列的啟動動作的啟動指令及表示對前述記憶胞陣列的預充電動作的預充電指令的至少一方。
  6. 如申請專利範圍第1項所記載的半導體裝置，其中，更具備：包含複數個記憶胞陣列的記憶胞陣列；前述外部指令信號的前述第2值，包含：表示對前述記憶胞陣列的讀取動作的讀取指令、表示對前述記憶胞陣列的寫入動作的寫入指令的至少一方。
  7. 如申請專利範圍第6項所記載的半導體裝置，其中，前述寫入指令，包含：在寫入動作完成後沒自動進行對前述記憶胞陣列的預充電動作的第1寫入指令；和在前述寫入動作完成後自動進行前述預充電動作的第2寫入指令；前述第1電路，是在前述外部指令信號表示前述第1寫入指令時，應答輸入前述外部指令信號後，經過前述第2期間停止前述第2時脈信號，前述外部指令信號表示前 述第2寫入指令時，應答輸入前述外部指令信號後，經過比前述第2期間更長的第3期間停止前述第2時脈信號。
  8. 如申請專利範圍第1項至第7項中之任一項所記載的半導體裝置，其中，更具備：設定該半導體裝置的動作模式的模式暫存器，前述外部指令信號的前述第2值，包含：表示對前述模式暫存器的讀取動作的模式暫存器讀取指令。
  9. 一種半導體裝置，其特徵為：具備：應答晶片選擇信號的活性化開始內部時脈信號的生成的時脈信號緩衝電路；和同步於前述內部時脈信號進行動作的內部電路，前述時脈信號緩衝電路，在同步於前述晶片選擇信號輸入的指令信號表示既定指令時，在第2時間停止前述內部時脈信號的生成，在前述指令信號表示與前述既定指令不同的指令時，在比前述第2時間更早的第1時間停止前述內部時脈信號的生成。
  10. 如申請專利範圍第9項所記載的半導體裝置，其中，前述內部電路，包含：將前述指令信號進行解碼的指令解碼器。
  11. 如申請專利範圍第9項所記載的半導體裝置，其中， 更具備：進行輸出讀取資料的資料輸出電路；前述內部電路，包含：對前述資料輸出電路供給輸出時脈信號的輸出時脈生成電路。
  12. 如申請專利範圍第11項所記載的半導體裝置，其中，前述既定指令，包含：指示輸出前述讀取資料的讀取指令。
  13. 如申請專利範圍第9項至第12項中之任一項所記載的半導體裝置，其中，更具備：進行輸入寫入資料的資料輸入電路；前述內部電路，包含：對前述資料輸入電路供給輸入時脈信號的輸入時脈生成電路。
  14. 如申請專利範圍第13項所記載的半導體裝置，其中，前述既定指令，包含指示輸入前述寫入資料的寫入指令。
  15. 一種半導體裝置，其特徵為：具有：以外部時脈為基準生成內部時脈的時脈信號生成電路；和緩衝前述內部時脈輸出的時脈緩衝電路；和根據從前述時脈緩衝電路輸出的前述內部時脈，將從外部供給的指令進行解碼生成解碼信號的指令解碼電路；前述時脈緩衝電路，是根據晶片選擇信號輸出前述內 部時脈信號，根據前述指令解碼信號停止前述內部時脈信號的輸出。
TW103106052A 2013-02-25 2014-02-24 半導體裝置 TWI559316B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013034103 2013-02-25

Publications (2)

Publication Number Publication Date
TW201503144A true TW201503144A (zh) 2015-01-16
TWI559316B TWI559316B (zh) 2016-11-21

Family

ID=51391228

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103106052A TWI559316B (zh) 2013-02-25 2014-02-24 半導體裝置

Country Status (4)

Country Link
US (1) US9520169B2 (zh)
KR (1) KR20150122654A (zh)
TW (1) TWI559316B (zh)
WO (1) WO2014129438A1 (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9424899B2 (en) * 2013-09-09 2016-08-23 Micron Technology, Inc. Apparatuses and methods for providing active and inactive clock signals to a command path circuit
US9959918B2 (en) 2015-10-20 2018-05-01 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
US9754650B2 (en) * 2015-10-20 2017-09-05 Samsung Electronics Co., Ltd. Memory device and system supporting command bus training, and operating method thereof
US10042587B1 (en) * 2016-03-15 2018-08-07 Adesto Technologies Corporation Automatic resumption of suspended write operation upon completion of higher priority write operation in a memory device
US10254782B2 (en) * 2016-08-30 2019-04-09 Micron Technology, Inc. Apparatuses for reducing clock path power consumption in low power dynamic random access memory
US10878879B2 (en) 2017-06-21 2020-12-29 Mediatek Inc. Refresh control method for memory system to perform refresh action on all memory banks of the memory system within refresh window
US10176858B1 (en) * 2017-08-30 2019-01-08 Micron Technology, Inc. Adjusting instruction delays to the latch path in DDR5 DRAM
US10437514B2 (en) 2017-10-02 2019-10-08 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
US10467158B2 (en) 2017-11-29 2019-11-05 Micron Technology, Inc. Apparatuses and methods including memory commands for semiconductor memories
CN115132239B (zh) * 2021-03-29 2024-07-05 长鑫存储技术有限公司 数据传输电路及方法、存储装置
US11600312B1 (en) * 2021-08-16 2023-03-07 Micron Technology, Inc. Activate commands for memory preparation

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1116349A (ja) 1997-06-26 1999-01-22 Mitsubishi Electric Corp 同期型半導体記憶装置
JP2000067577A (ja) * 1998-06-10 2000-03-03 Mitsubishi Electric Corp 同期型半導体記憶装置
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
JP4201490B2 (ja) * 2000-04-28 2008-12-24 富士通マイクロエレクトロニクス株式会社 自動プリチャージ機能を有するメモリ回路及び自動内部コマンド機能を有する集積回路装置
US7120761B2 (en) * 2000-12-20 2006-10-10 Fujitsu Limited Multi-port memory based on DRAM core
JP4727073B2 (ja) 2001-07-09 2011-07-20 富士通セミコンダクター株式会社 半導体メモリ
JP4354284B2 (ja) * 2004-01-20 2009-10-28 富士通マイクロエレクトロニクス株式会社 メモリ制御装置およびメモリ制御システム
JP4822406B2 (ja) * 2005-09-26 2011-11-24 ルネサスエレクトロニクス株式会社 表示制御駆動装置および表示システム
JP4195899B2 (ja) * 2006-06-16 2008-12-17 三洋電機株式会社 強誘電体メモリ
US7870400B2 (en) * 2007-01-02 2011-01-11 Freescale Semiconductor, Inc. System having a memory voltage controller which varies an operating voltage of a memory and method therefor
US7908501B2 (en) 2007-03-23 2011-03-15 Silicon Image, Inc. Progressive power control of a multi-port memory device
JP5456275B2 (ja) * 2008-05-16 2014-03-26 ピーエスフォー ルクスコ エスエイアールエル カウンタ回路、レイテンシカウンタ及びこれを備える半導体記憶装置、並びに、データ処理システム
US7864623B2 (en) * 2008-05-22 2011-01-04 Elpida Memory, Inc. Semiconductor device having latency counter
US8181046B2 (en) * 2008-10-29 2012-05-15 Sandisk Il Ltd. Transparent self-hibernation of non-volatile memory system
JP2012099189A (ja) * 2010-11-04 2012-05-24 Elpida Memory Inc 半導体装置
KR101780422B1 (ko) * 2010-11-15 2017-09-22 삼성전자주식회사 불휘발성 메모리 장치, 그것의 읽기 방법, 그리고 그것을 포함하는 메모리 시스템
KR101222082B1 (ko) * 2010-12-08 2013-01-14 삼성전자주식회사 Ｍｌａ의 소비 전력을 줄이기 위한 멀티 포트 메모리 장치의 전원제어방법
JP5743055B2 (ja) * 2010-12-16 2015-07-01 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
JP2012168724A (ja) * 2011-02-14 2012-09-06 Toshiba Corp 半導体装置

Also Published As

Publication number Publication date
KR20150122654A (ko) 2015-11-02
US20150380069A1 (en) 2015-12-31
US9520169B2 (en) 2016-12-13
WO2014129438A1 (ja) 2014-08-28
TWI559316B (zh) 2016-11-21

Similar Documents

Publication Publication Date Title
TWI559316B (zh) 半導體裝置
JP5098391B2 (ja) 半導体メモリ、システムおよび半導体メモリの動作方法
CN110111825B (zh) 伪静态随机存取存储器及其控制方法
KR20150089157A (ko) 버스트 랭스 제어 장치 및 이를 포함하는 반도체 장치
KR100920843B1 (ko) 반도체 메모리 장치의 오토리프레쉬 동작 제어회로
JP4953273B2 (ja) 半導体メモリ素子
US7002875B2 (en) Semiconductor memory
US20150098284A1 (en) Semiconductor memory device and memory system including the same
JP2003059267A (ja) 半導体記憶装置
JP2007115344A (ja) 半導体記憶装置
KR101944964B1 (ko) 반도체 메모리 장치 및 이를 포함하는 메모리 시스템
JP2020194613A (ja) 疑似スタティックランダムアクセスメモリ及びそのデータ書き込み方法
JP2011023085A (ja) 半導体記憶装置
JP2009151903A (ja) 半導体記憶装置
JP2007272981A (ja) 半導体記憶装置
KR100911199B1 (ko) 반도체 메모리 장치의 프리차지 제어 회로
JP2006228342A (ja) 半導体記憶装置
JP2012098779A (ja) データ出力装置、データ入出力装置、記憶装置、データ処理システム、および、データ出力装置の制御方法
KR100924017B1 (ko) 오토 프리차지 회로 및 오토 프리차지 방법
WO2004088667A1 (ja) 半導体メモリ
JP4139791B2 (ja) 半導体記憶装置
JP2011023084A (ja) 半導体記憶装置
JP5333398B2 (ja) マルチポートメモリおよびその制御方法
CN112992222A (zh) 应用于伪静态随机存取存储器的控制电路及其控制方法
KR20120076406A (ko) 내부클럭 생성회로