JP6371172B2 - 半導体記憶装置 - Google Patents

Description

本開示は、半導体記憶装置に関し、特に、メモリアレイと周辺回路との電源を分離した半導体記憶装置に関する。

従来より、ＳＲＡＭ（Static Random Access Memory）では、スタンバイ電流の低減化が進められている。あるＳＲＡＭでは、メモリアレイのメモリセル用の電源電圧と周辺回路用の電源電圧とを別々に供給し、周辺回路用の電源電圧をスタンバイ時に遮断することにより、スタンバイ電流の低減化を図っている（特許文献１）。

また、動作中にメモリアレイの電源電圧は高く保ったまま、周辺回路の電源電圧を低くすることで、データ保持特性を保ちつつ動作電力を削減する方式も採用されている。

メモリアレイのメモリセル用電源と周辺回路用の電源電圧の２電源を持つ場合には、一般的に電源の投入順に制約が設けられている。

たとえば、電源の投入順として、先に周辺回路用の電源電圧を投入してから、メモリアレイのメモリセル用電源を投入する制約が設けられている。

当該制約を守らない場合には、投入順序に従って電源間に貫通電流が流れたり、誤動作、故障等の不具合が生じる可能性がある。

したがって、当該電源の投入順は、ＳＲＡＭの仕様として決められていることが多い。

特開２００８−２９３５９４号公報

しかしながら、当該電源の投入順の制約は、回路設計者にとって不要な負担や改良を強いることになる。

本開示は、上記の課題を解決するためになされたものであって、電源の投入順によらずに、不具合を生じさせない半導体記憶装置を提供することを目的とする。

その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

一実施例によれば、半導体記憶装置は、行列状に設けられた複数のメモリセルと、メモリセル行にそれぞれ対応して設けられた複数のワード線とを備える。さらに、半導体記憶装置は、メモリセルのデータを保持するために設けられるメモリセル用の第１の電源と、第１の電源と独立に投入され、メモリセルと電気的に接続される周辺回路のために設けられた第２の電源と、第１の電源の投入に従って動作する、複数のワード線を固定するためのワード線固定回路とを備える。メモリセルは、対応するワード線と接続され、メモリセルのデータの読出あるいは書込を実行するためのアクセストランジスタを含む。ワード線固定回路は、複数のワード線にそれぞれ対応して設けられ、対応するワード線と固定電位との間に設けられた複数の固定トランジスタと、第２の電源の投入に応じた信号の入力に従って、複数の固定トランジスタを制御する固定制御回路とを含む。固定制御回路は、第１の電源の投入に従って第２の電源が投入されていない場合に複数の固定トランジスタを導通させる。

一実施例によれば、電源の投入順によらずに、不具合を生じさせない半導体記憶装置を実現させることが可能である。

実施形態に基づく半導体記憶装置の外観構成図である。 実施形態に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。 実施形態に基づく電源投入時の電位レベルを説明する図である。

本実施形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。

図１は、実施形態に基づく半導体記憶装置の外観構成図である。
図１に示されるように、半導体記憶装置は、ドライバ＆デコーダ１７と、メモリアレイＭＡと、制御部１９と、Ｉ／Ｏ回路２とを含む。なお、デコーダは、アドレスデコーダを簡略化したものである。

制御部１９は、半導体記憶装置の各機能ブロックを制御する。具体的には、制御部１９は、アドレス信号の入力に基づいてロウアドレス信号をドライバ＆デコーダ１７に出力する。また、制御部１９は、Ｉ／Ｏ回路２を駆動するための各種の信号を出力する。

メモリアレイＭＡは、行列状に配置された複数のメモリセルを有する。メモリアレイＭＡのメモリセルは、書き換え可能に設けられる。

ドライバ＆デコーダ１７は、メモリアレイＭＡの行列状に配置されたメモリセルのメモリセル行にそれぞれ対応して設けられたワード線ＷＬを駆動する。

Ｉ／Ｏ回路２は、メモリアレイＭＡの入出力回路として設けられる。
図２は、実施形態に基づくメモリアレイＭＡおよび周辺回路の構成を説明する図である。

図２に示されるように、本例においては、メモリアレイＭＡのメモリセル用の電源ＳＶＤＤと、周辺回路用の電源ＶＤＤに分離されたデュアルレールＳＲＡＭの構成について説明する。

メモリアレイＭＡは、行列状に配置された複数のメモリセル１を有する。各メモリセル１は、書き換え可能に設けられたＳＲＡＭ（Static Random Access Memory）セルである。本例においては、２つのアクセストランジスタＡＴＴ，ＡＴＢと、６トランジスタのＳＲＡＭセルとが示されている。ＳＲＡＭセルの詳細については公知であるためその詳細な説明については省略する。アクセストランジスタＡＴＴ，ＡＴＢは、対応するワード線ＷＬと電気的に接続されている。アクセストランジスタＡＴＴ，ＡＴＢは、メモリセル１のデータ読出あるいはデータ書込を実行する際に活性化されたワード線ＷＬに従って導通する。

メモリセル１には、メモリセル用の電源ＳＶＤＤと、接地電圧（固定電圧）ＶＳＳと電気的に接続される。本例においては、２行２列のメモリセルが示されている。

メモリアレイＭＡ１のメモリセル行にそれぞれ対応して複数のワード線ＷＬが設けられる。

また、メモリアレイＭＡ１のメモリセル列にそれぞれ対応して複数のビット線対が設けられる。本例においては、２列のメモリセル列が示されている。２列のメモリセル列に対応して設けられた２個のビット線対が設けられる。具体的には、ビット線ＢＴ＜０＞，ＢＢ＜０＞、ＢＴ＜１＞，ＢＢ＜１＞が示されている。

Ｉ／Ｏ回路２は、メモリセル列毎に設けられたプリチャージ回路３と、選択回路４と、ライトドライバ５と、センスアンプ６とを含む。Ｉ／Ｏ回路２には、周辺回路用の電源ＶＤＤが設けられる。

プリチャージ回路３は、データ読出時に対応するビット線対をイコライズするとともに、周辺回路用の電源ＶＤＤの電圧に設定する。

選択回路４は、デコード信号Ｙ１，Ｙ０に従ってビット線対を選択する。
本例においては、図示しないコラムデコーダにより、１ビットのコラムアドレスデータに基づいてデコード信号Ｙ１，Ｙ０が生成される。

選択回路４は、デコード信号Ｙ１，Ｙ０に従ってビット線対とデータ線対ＣＢＴ，ＣＢＢとを接続する。一例としてデコード信号Ｙ０が「１」（「Ｈ」レベル）の場合には、ビット線対ＢＴ＜０＞，ＢＢ＜０＞とデータ線対ＣＢＴ，ＣＢＢとが電気的に接続される。

一方、デコード信号Ｙ１が「１」（「Ｈ」レベル）の場合には、ビット線対ＢＴ＜１＞，ＢＢ＜１＞とデータ線対ＣＢＴ，ＣＢＢとが電気的に接続される。

デコード信号Ｙ１，Ｙ０が「０」（「Ｌ」レベル）の場合には、プリチャージ回路３が活性化され、ビット線対ＢＴ，ＢＢを接続してイコライズするとともに、電源ＶＤＤと電気的に接続する。

ライトドライバ５は、データ書込時に書込データＷＤＴに従ってメモリアレイＭＡにデータを書き込む。具体的には、ライトドライバ５は、活性化信号ＷＥに従って活性化され、書込データＷＤＴに基づいてデータ線対ＣＢＴ，ＣＢＢを駆動する。ライトドライバ５は、一例として書込データＷＤＴが「１」の場合にデータ線対ＣＢＴ，ＣＢＢを「１」、「０」に設定する。これにより、選択回路４を介してデータ線対ＣＢＴ，ＣＢＢと接続されたビット線対が駆動される。そして、選択されたワード線ＷＬに対応するメモリセル１にデータが書き込まれる。

センスアンプ６は、活性化信号ＳＥに従って活性化され、データ読出時にメモリアレイＭＡ１からの読出データＲＤＴを出力する。具体的には、データ読出時において、センスアンプ６は、活性化信号ＳＥに従って活性化され、メモリセル１が保持するデータに従ってデータ線対ＣＢＴ，ＣＢＢと接続されたビット線対に伝達された電位差を増幅して読出データＲＤＴを出力する。ビット線対は、デコード信号Ｙに従って選択回路４を介してデータ線対ＣＢＴ，ＣＢＢと接続される。

ドライバ＆デコーダ１７は、制御部１９からのロウアドレス信号をプリデコードするプリデコーダ２１と、メモリセル行にそれぞれ対応して設けられた複数のワード線ＷＬに対応して設けられた複数のドライバユニット２２を含む。

プリデコーダ２１は、ロウアドレス信号に基づいて上位ビットをプリデコードした結果、プリデコード信号ＸＵを出力する。また、ロウアドレス信号の下位ビットをプリデコードした結果、プリデコード信号ＸＬを出力する。

ドライバユニット２２は、プリデコード信号ＸＵと、プリデコード信号ＸＬとに基づいて選択信号を出力するＮＡＮＤ回路ＮＤと、ＮＡＮＤ回路ＮＤの選択信号に基づいてワード線ＷＬを駆動するＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴとを含む。

ＰチャネルＭＯＳトランジスタＰＴと、ＮチャネルＭＯＳトランジスタＮＴは、ワード電源線ＬＣＶＤＤと接地電圧ＶＳＳとの間に接続され、その接続ノードはワード線ＷＬと電気的に結合される。

ＮＡＮＤ回路ＮＤの選択信号が「０」（「「Ｌ」レベル」）の場合にＰチャネルＭＯＳトランジスタＰＴが導通してワード電源線ＬＣＶＤＤとワード線ＷＬとが電気的に結合される。

ＮＡＮＤ回路ＮＤの選択信号が「１」（「「Ｈ」レベル」）の場合にＮチャネルＭＯＳトランジスタＮＴが導通して接地電圧ＶＳＳとワード線ＷＬとが電気的に結合される。

なお、通常、メモリセル１の動作安定性の観点からワード線ＷＬにはメモリセル１と同じ電位が供給される。従って、ドライバユニット２２のＰチャネルＭＯＳトランジスタのソースとバックゲートにはメモリセル用の電源ＳＶＤＤが接続される。

次に、ワード線固定回路１１について説明する。ワード線固定回路１１は、メモリセル用の電源ＳＶＤＤにより駆動される。

ワード線固定回路１１は、複数のワード線ＷＬにそれぞれ対応して設けられる複数の固定トランジスタ１２と、ワード線固定信号ＬＣＭＷＤを生成する制御回路１３と、ワード電源線ＬＣＶＤＤを駆動する電源線駆動回路１４と、遅延素子１６と、インバータ１５とを含む。

遅延素子１６は、抵抗あるいはインバータ等を用いて一定期間信号を遅延させる。なお、物理的な回路を形成することなく、配線抵抗に基づいて遅延素子を形成するようにしても良い。

制御回路１３は、インバータ２５Ａ〜２５Ｃと、ＮＡＮＤ回路２５Ｄとを含む。
インバータ２５Ａ，２５Ｂは、直列に接続され、周辺回路用の電源ＶＤＤの投入に応じた信号の入力を受け付ける。

インバータ２５Ｃは、インバータ２５Ｂの出力信号を反転させた制御信号ＬＣＭを出力する。

電源線駆動回路１４は、制御信号ＬＣＭにより駆動される。
電源線駆動回路１４は、電源ＳＶＤＤと接地電圧ＶＳＳとの間に設けられたＰチャネルＭＯＳトランジスタ１４Ａと、ＮチャネルＭＯＳトランジスタ１４Ｂとを含む。

ＰチャネルＭＯＳトランジスタ１４Ａと、ＮチャネルＭＯＳトランジスタ１４Ｂとの接続ノードは、ワード電源線ＬＣＶＤＤと接続される。ＰチャネルＭＯＳトランジスタ１４Ａと、ＮチャネルＭＯＳトランジスタ１４Ｂのゲートは、制御信号ＬＣＭの入力を受ける。

制御信号ＬＣＭが「０」（「Ｌ」レベル）の場合に、ＰチャネルＭＯＳトランジスタ１４Ａが導通して、ワード電源線ＬＣＶＤＤと電源ＳＶＤＤとが電気的に結合される。

制御信号ＬＣＭが「１」（「Ｈ」レベル）の場合に、ＮチャネルＭＯＳトランジスタ１４Ｂが導通して、ワード電源線ＬＣＶＤＤと接地電圧ＶＳＳとが電気的に結合される。

制御信号ＬＣＭは、インバータ１５および遅延素子１６を介してＮＡＮＤ回路２５Ｄの一方の入力ノードに入力される。

ＮＡＮＤ回路２５Ｄの他方の入力ノードは、インバータ２５Ｂの出力信号の入力を受ける。

ＮＡＮＤ回路２５Ｄは、インバータ２５Ｂの出力信号と、遅延素子１６等を介する信号とのＮＡＮＤ論理演算結果をワード線固定信号ＬＣＭＷＤとして出力する。

図３は、実施形態に基づく電源投入時の電位レベルを説明する図である。
図３に示されるように、メモリセル用の電源ＳＶＤＤを先に投入した場合の動作について説明する。

まず、周辺回路用の電源ＶＤＤおよびメモリセル用の電源ＳＶＤＤがともに電源投入されていない場合（ともに「Ｌ」レベル）について説明する。

トランジスタのＮ−Ｗｅｌｌにも電圧が印加されていないので、信号は伝わらず、制御信号ＬＣＭ、ワード線固定信号ＬＣＭＷＤ、ワード電源線ＬＣＶＤＤ、ワード線ＷＬ、プリデコード信号ＸＵ、ＸＬのいずれの信号も不定の状態となっている。

次に、時刻Ｔ１にメモリセル用の電源ＳＶＤＤが電源投入されて、「Ｈ」レベルに遷移した場合が示されている。

これにより、メモリセル用の電源ＳＶＤＤが接続されたトランジスタのＮ−Ｗｅｌｌに電圧が印加され、メモリセル用の電源ＳＶＤＤが接続された回路の信号が伝搬する。

本例の場合には、周辺回路用の電源ＶＤＤは「Ｌ」レベルの状態を維持している。
したがって、制御回路１３は、電源ＶＤＤの電位に応じた信号（「Ｌ」レベル）の入力に従って、制御信号ＬＣＭを「Ｈ」レベルに設定する。これにより、電源線駆動回路１４のＮチャネルＭＯＳトランジスタ１４Ｂが導通して、ワード電源線ＬＣＶＤＤを接地電圧ＶＳＳと電気的に結合させる。

また、制御回路１３のＮＡＮＤ回路２５Ｄは、電源ＶＤＤの電位に応じた信号（「Ｌ」レベル）の入力に従って、ワード線固定信号ＬＣＭＷＤは、「Ｈ」レベルに設定される。

固定トランジスタ１２は、ワード線固定信号ＬＣＭＷＤ（「Ｈ」レベル）に従って導通し、ワード線ＷＬを接地電圧ＶＳＳを電気的に結合させる。ワード線ＷＬは、「Ｌ」レベルに設定される。

これにより、電源投入に際し、周辺回路用の電源ＶＤＤよりも先にメモリセル用の電源ＳＶＤＤが投入された場合であっても、ワード線ＷＬが「Ｌ」レベルに設定されるためメモリセル１のアクセストランジスタＡＴＴ，ＡＴＢは非導通状態となる。

したがって、ワード線ＷＬの電位が不定となることはない。
なお、仮に、ワード線ＷＬの電位が不定となった場合にについて説明する。メモリセル用の電源ＳＶＤＤが投入されると、メモリセル１のインバータクロスカップルの働きに従って、内部ノードのいずれか一方にメモリセル用の電源ＳＶＤＤが印加される。

一方、周辺回路用の電源ＶＤＤは「Ｌ」レベルに設定されている。
ここで、ワード線ＷＬの電位が不定となるとアクセストランジスタＡＴＴ，ＡＴＢを介して、メモリセル１の内部ノードに印加されたメモリセル用の電源ＳＶＤＤと、電気的に接続された周辺回路用の電源ＶＤＤ（「Ｌ」レベル）が接続されたプリチャージ回路３のＰチャネルＭＯＳトランジスタのバックゲートあるいは選択回路４のＰチャネルＭＯＳトランジスタのバックゲート間で貫通電流が流れる可能性がある。

それゆえ、実施形態に基づく構成の如く、ワード線ＷＬを「Ｌ」レベルに固定にすることにより、メモリセル用の電源ＳＶＤＤから周辺回路用の電源ＶＤＤ間で貫通電流が流れることを抑制し、誤動作、故障等の不具合を回避することが可能である。

次に、周辺回路用の電源ＶＤＤが投入された場合について説明する。
時刻Ｔ２に周辺回路用の電源ＶＤＤが電源投入されて、「Ｈ」レベルに遷移した場合が示されている。

これにより、制御回路１３は、電源ＶＤＤの電位に応じた信号（「Ｈ」レベル）の入力に従って、制御信号ＬＣＭを「Ｌ」レベルに設定する。これにより、電源線駆動回路１４のＰチャネルＭＯＳトランジスタ１４Ａが導通して、ワード電源線ＬＣＶＤＤをメモリセル用の電源ＳＶＤＤと電気的に結合させる。ワード電源線ＬＣＶＤＤには電源ＳＶＤＤが供給される。

また、制御回路１３のＮＡＮＤ回路２５Ｄの一方の入力ノードは、電源ＶＤＤの電位に応じた信号（「Ｈ」レベル）が入力される。また他方の入力については、インバータ２５Ｃ、インバータ１５、遅延素子１６を介して電源ＶＤＤの電位に応じた信号（「Ｈ」レベル）が遅延して入力される。インバータ２５Ｃ、インバータ１５、遅延素子１６の信号経路を遅延経路とも称する。

そして、ＮＡＮＤ回路ＮＤ２５Ｄは、遅延経路により電源ＶＤＤの電位に応じた信号（「Ｈ」レベル）が遅延した結果に基づいてワード線固定信号ＬＣＭＷＤを「Ｌ」レベルに設定する。これは、周辺回路用の電源ＶＤＤが投入されてから制御部１９が安定してプリデコード信号ＸＵ，ＸＬが「Ｌ」レベルに設定されるまでに一定時間がかかるためである。

その間に、ワード線固定信号ＬＣＭＷＤが「Ｈ」レベルを維持して、ワード線ＷＬが「Ｌ」レベルを継続するように維持し、ワード線ＷＬが不定となって「Ｈ」レベルとなる状態を抑制することが可能である。これにより、メモリセル用の電源ＳＶＤＤと周辺回路用の電源ＶＤＤとの間で貫通電流が流れるのを防止することが可能である。

そして、一定期間経過後、ワード線固定信号ＬＣＭＷＤ（「Ｌ」レベル）に従って固定トランジスタ１２は、非導通となり、ワード線ＷＬと接地電圧ＶＳＳとの間を接離する。ワード線ＷＬは、ドライバユニット２２により駆動される。すなわち、通常の動作モードに移行し、プリデコード信号ＸＵ，ＸＬに従ってワード線ＷＬが活性化される。

これにより、電源投入に際し、周辺回路用の電源ＶＤＤよりも先にメモリセル用の電源ＳＶＤＤが投入された場合であっても、電源投入の順序によらず、正常に動作させることが可能である。

なお、周辺回路用の電源ＶＤＤがメモリセル用の電源ＳＶＤＤよりも先に投入された場合には、制御部１９が初期化されて、プリデコード信号ＸＵ，ＸＬが「Ｌ」レベルに設定される。

これにより、ドライバユニット２２のＮチャネルＭＯＳトランジスタＮＴが導通し、ワード線ＷＬは、接地電圧ＶＳＳと電気的に結合される。したがって、ワード線ＷＬは「Ｌ」レベルに設定されるため、不定となることはなく、周辺回路用の電源ＶＤＤとメモリセル用の電源ＳＶＤＤとの間に貫通電流が流れることは無い。

当該構成により、デュアルレールＳＲＡＭにおいて、周辺回路用の電源ＶＤＤと、メモリセル用の電源ＳＶＤＤの電源の投入順序によらずに、不具合を生じさせることなく回路を駆動させることが可能となり、回路設計者にとって設計のし易い回路構成を実現することが可能となる。

以上、本開示を実施形態に基づき具体的に説明したが、本開示は、実施形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。

１ メモリセル、２ Ｉ／Ｏ回路、３ プリチャージ回路、４ 選択回路、５ ライトドライバ、６ センスアンプ、１１ ワード線固定回路、１２ 固定トランジスタ、１３ 制御回路、１４ 電源線駆動回路、１６ 遅延素子、１７ ドライバ＆デコーダ、１９ 制御部、２１ プリデコーダ、２２ ドライバユニット。

Claims (8)

1. 行列状に設けられた複数のメモリセルと、
   メモリセル行にそれぞれ対応して設けられた複数のワード線と、
   前記メモリセルのデータを保持するために設けられるメモリセル用の第１の電源と、
   前記第１の電源と独立に投入され、前記メモリセルと電気的に接続される周辺回路のために設けられた第２の電源と、
   前記第１の電源の投入に従って動作する、前記複数のワード線を固定するためのワード線固定回路とを備え、
   前記メモリセルは、対応するワード線と接続され、前記メモリセルのデータの読出あるいは書込を実行するためのアクセストランジスタを含み、
   前記ワード線固定回路は、
   前記複数のワード線にそれぞれ対応して設けられ、対応するワード線と固定電位との間に設けられた複数の固定トランジスタと、
   前記第２の電源の投入に応じた信号の入力に従って、前記複数の固定トランジスタを制御する固定制御回路とを含み、
   前記固定制御回路は、前記第１の電源の投入に従って前記第２の電源が投入されていない場合に前記複数の固定トランジスタを導通させる、半導体記憶装置。
2. アドレス信号に従ってワード線を選択するデコーダと、
   前記複数のワード線にそれぞれ対応して設けられ、対応するワード線を駆動する複数のワード線ドライバとをさらに備え、
   前記デコーダは、前記第２の電源が投入された場合には非選択信号を前記複数のワード線ドライバにそれぞれ出力し、
   各前記ワード線ドライバは、前記第２の電源が投入された場合には前記非選択信号に従って前記対応するワード線を前記固定電位に設定する、請求項１記載の半導体記憶装置。
3. 前記複数のワード線ドライバと接続され、前記ワード線を駆動するための電圧を供給するドライバ用電源線をさらに備え、
   前記ワード線固定回路は、前記第２の電源の投入に応じた信号の入力に従って、前記ドライバ用電源線を駆動する電源線駆動回路をさらに含む、請求項２記載の半導体記憶装置。
4. 前記電源線駆動回路は、前記第２の電源が投入された場合に前記第１の電源を前記ドライバ用電源線に供給する、請求項３記載の半導体記憶装置。
5. 前記電源線駆動回路は、前記第２の電源が投入されるまでは前記ドライバ用電源線を前記固定電位に設定する、請求項３または４記載の半導体記憶装置。
6. 前記固定制御回路は、前記第２の電源が投入された場合に前記複数の固定トランジスタを非導通に設定する、請求項１記載の半導体記憶装置。
7. 前記固定制御回路は、複数の入力ノードを有し、
   一方の入力ノードは、前記第２の電源の投入に応じた信号を受け付け、
   他方の入力ノードは、前記第２の電源の投入に応じた信号を遅延させる遅延経路と接続され、
   前記第２の電源が投入された場合には、前記遅延経路により遅延した信号に基づいて前記複数の固定トランジスタを非導通に設定する、請求項６記載の半導体記憶装置。
8. 行列状に設けられた複数のメモリセルと、
   メモリセル行にそれぞれ対応して設けられた複数のワード線と、
   前記メモリセルのデータを保持するために設けられるメモリセル用の第１の電源と、
   前記第１の電源と独立に投入され、前記メモリセルと電気的に接続される周辺回路のために設けられた第２の電源と、
   前記第１の電源の投入に従って動作する、前記複数のワード線を固定するためのワード線固定回路とを備え、
   前記第２の電源が投入されていない場合に前記第１の電源が投入された場合には、前記メモリセルと前記周辺回路との間に電位差が形成され、
   前記メモリセルは、対応するワード線と接続され、前記メモリセルのデータの読出あるいは書込を実行するためのアクセストランジスタを含み、
   前記ワード線固定回路は、
   前記複数のワード線にそれぞれ対応して設けられ、対応するワード線と固定電位との間に設けられた複数の固定トランジスタと、
   前記第２の電源の投入に応じた信号の入力に従って、前記複数の固定トランジスタを制御する固定制御回路とを含み、
   前記固定制御回路は、前記第１の電源の投入に従って前記第２の電源が投入されていない場合に前記複数の固定トランジスタを導通させる、半導体記憶装置。

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