JP2000244287A - 半導体回路装置 - Google Patents

Abstract

(57)【要約】 【課題】 低電源電圧下においても低消費電流で高速で
正確に動作する論理回路を提供する。 【解決手段】 論理処理部をパストランジスタロジック
（１２ａ−１２ｃ）で構成し、このパストランジスタロ
ジックの出力信号をＭＯＳトランジスタ（ＮＧ１，ＮＧ
２）のゲートに与えて差動的に増幅しかつラッチする。
このラッチ段をマスタスレーブラッチ回路（２２，２
４）で構成し、スリープモードまたはパワーダウンモー
ド時においては、マスタラッチ回路の電源の供給を遮断
し、スレーブラッチ回路においてのみその電源電圧の電
圧レベルを高くしてリーク電流を低減しつつ情報信号を
保持する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体回路装置に
関し、特に、入力信号に論理処理を施す論理回路装置に
関する。より特定的には、この発明は、低電源電圧下で
も高速かつ正確に動作する半導体論理回路装置に関す
る。

【０００２】

【従来の技術】近年の大規模の集積回路においては、構
成要素であるＭＯＳトランジスタ（絶縁ゲート型電界効
果トランジスタ）のサイズが縮小される。この縮小され
たＭＯＳトランジスタの耐圧特性を保証するために、動
作電源電圧が低くされる。この動作電源電圧を低くする
ことにより、また、信号線の充放電電流量が低減されて
消費電流が低減される。また加えて、内部信号の振幅も
小さくなるため、高速で信号を伝達することができ、高
速動作が実現される。

【０００３】動作電源電圧が低くされる場合、ＭＯＳト
ランジスタのサイズも縮小され、応じてゲート絶縁膜の
膜厚も薄くされる。このＭＯＳトランジスタのサイズの
縮小は、一般にスケーリング則と呼ばれる規則に従って
行なわれる。しかしながら、ＭＯＳトランジスタのしき
い値電圧は、スケーリング則に沿って動作電源電圧の低
下とともにその絶対値を小さくすることはできない。し
きい値電圧は、チャネル幅が一定のときに、一定のドレ
イン電流を流すゲート−ソース間電圧である。ゲート−
ソース間電圧Ｖｇｓが０Ｖであっても、サブスレッショ
ルド電流が流れる。このサブスレッショルド電流は、し
きい値電圧の絶対値が小さくなるほど大きくなる。した
がって、ＭＯＳトランジスタのしきい値電圧の絶対値
を、電源電圧の低下に合わせて小さくした場合、サブス
レッショルド電流が大きくなり、スタンバイ状態時にお
ける消費電流が増大するという問題が生じる。

【０００４】このようなサブスレッショルドリーク電流
の問題を解消するために、たとえば階層電源と呼ばれる
リーク電流防止回路が提案されている。

【０００５】図２６は、従来の階層電源構成を有する半
導体装置の構成を示す図である。図２６において、従来
の半導体装置は、電源電圧ＶＣＣを伝達する主電源線１
０００と、接地電圧ＧＮＤを伝達する主接地線１００２
と、主電源線１０００にスイッチングトランジスタ１０
０３を介して結合される副電源線１００４と、主接地線
１００２にスイッチングトランジスタ１００５を介して
結合される副接地線１００６を含む。スイッチングトラ
ンジスタ１００３は、動作サイクル規定信号ＺＡＣＴが
活性状態（Ｌレベル）のときに導通し、またスイッチン
グトランジスタ１００５は、動作サイクル規定信号ＡＣ
Ｔが活性状態のＨレベルのときに導通する。

【０００６】この半導体装置は、さらに、論理回路とし
て、２段の縦続接続されるインバータ１０１０および１
０１２を含む。インバータ１０１０および１０１２は、
同一構成を有し、ｐチャネルＭＯＳトランジスタＰＴａ
およびｎチャネルＭＯＳトランジスタＮＴａを含む。イ
ンバータ１０１０は、スタンバイサイクル時（動作サイ
クル規定信号ＺＡＣＴおよびＡＣＴがともに非活性状態
のとき）、その入力信号ＩＮがＬレベルに設定される。
インバータ１０１０においては、ｐチャネルＭＯＳトラ
ンジスタＰＴａのソースが主電源線１０００に結合さ
れ、ｎチャネルＭＯＳトランジスタＮＴａのソースが副
接地線１００６に結合される。一方、インバータ１０１
２は、副電源線１００４および主接地線１００２上の電
圧をそれぞれ動作電源電圧として受ける。入力信号ＩＮ
が変化するアクティブサイクル時においては、動作サイ
クル規定信号ＺＡＣＴおよびＡＣＴが活性状態にあり、
スイッチングトランジスタ１００３および１００５は導
通状態となり、副電源線１００４が主電源線１０００に
結合され、また、副接地線１００６が主接地線１００２
に結合される。したがって、副電源線１００４上の電圧
レベルは電源電圧ＶＣＣレベルとなり、また副接地線１
００６上の電圧は接地電圧ＧＮＤレベルとなる。ＭＯＳ
トランジスタＰＴａおよびＮＴａのしきい値電圧の絶対
値を小さくすることにより、これらのインバータ１０１
０および１０１２は、高速で動作し、入力信号ＩＮに応
じて出力信号を出力する。

【０００７】スタンバイサイクル時においては、入力信
号ＩＮが、Ｌレベルに固定され、インバータ１０１０の
出力信号がＨレベルに固定される。このスタンバイサイ
クルにおいては、動作サイクル規定信号ＺＡＣＴおよび
ＡＣＴが非活性状態となるため、スイッチングトランジ
スタ１００３および１００５が非導通状態となる。イン
バータ１０１０においては、ｐチャネルＭＯＳトランジ
スタＰＴａが導通状態となり、そのソースおよびドレイ
ンの電圧はともに電源電圧ＶＣＣレベルとなる。したが
って、ｐチャネルＭＯＳトランジスタＰＴａにおいて
は、そのソースおよびドレイン電圧が同一電圧レベルと
なり、リーク電流は生じない。一方、インバータ１０１
０のｎチャネルＭＯＳトランジスタＮＴａにおいては、
そのゲート電圧が入力信号ＩＮにより、Ｌレベルであ
り、サブスレッショルドリーク電流が生じる。このと
き、副接地線１００６は、リーク電流によりその電圧レ
ベルが接地電圧ＧＮＤよりも上昇する。応じて、このイ
ンバータ１０１０のｎチャネルＭＯＳトランジスタＮＴ
ａのゲート−ソース間が逆バイアス状態に設定され（ソ
ース電圧がゲート電圧よりも高くなる）、このサブスレ
ッショルドリーク電流が抑制される。

【０００８】一方、インバータ１０１２においては、そ
の入力信号は、Ｈレベルである。したがって、インバー
タ１０１２内のｐチャネルＭＯＳトランジスタが非導通
状態となり、リーク電流（サブスレッショルド電流）を
生じさせる。しかしながら、副電源線１００４上の電圧
が、リーク電流により電源電圧ＶＣＣよりも低くなる。
したがって、このインバータ１０１２においても、ｐチ
ャネルＭＯＳトランジスタのゲート−ソース間が逆バイ
アス状態に設定され、サブスレッショルド電流が低減さ
れる。

【０００９】この図２６に示すような階層電源構成の場
合、スタンバイサイクル時における入力信号または出力
信号の電圧レベルに応じて、その電源供給ノードの接続
態様が決定される。したがって、この階層電源構成で
は、スタンバイサイクル時における入力信号または出力
信号の論理レベルを予め決定することができる場合に
は、論理ゲート（インバータ）の電源供給ノードの接続
を決定することができる。しかしながら、ランダムロジ
ックなどのように、スタンバイサイクル時における入力
信号または出力信号の論理レベルを予め決定することが
できない場合、その電源ノードの接続経路は決定するこ
とができない。

【００１０】図２７は、従来のランダムロジックの一例
を示す図である。図２７において、このランダムロジッ
クは、入力信号をバッファ処理するドライブ回路１０２
０と、ドライブ回路１０２０の出力信号をクロック信号
に同期してラッチし、かつ転送する転送回路１０２２
と、転送回路１０２２の出力信号に所定の論理処理を行
なう論理回路１０２４と、論理回路１０２４の出力信号
をクロック信号に同期してラッチしかつ転送する転送回
路１０２６と、転送回路１０２６の出力信号に対し所定
の論理処理を施す論理回路１０２８と、論理回路１０２
８の出力信号をクロック信号に同期して転送する転送回
路１０３０を含む。

【００１１】ドライブ回路１０２０は、入力信号それぞ
れに対応して設けられるドライバＤＲを含む。転送回路
１０２２は、このドライブ回路１０２０のドライバＤＲ
にそれぞれ対応して設けられるフリップフロップＦ／Ｆ
を含む。論理回路１０２４は、ロジックＧＬ１〜ＧＬ３
…を含む。論理回路１０２４のロジックＧＬ１〜ＧＬ３
へ、それぞれ転送回路１０２３のフリップフロップＦ／
Ｆからの出力信号が転送される。このフリップフロップ
Ｆ／ＦとロジックＧＬ１〜ＧＬ３…との接続経路は、実
際に行なわれる論理処理に応じて決定される。

【００１２】転送回路１０２６は、この論理回路１０２
４のロジックＧＬ１〜ＧＬ３それぞれに対応して設けら
れるフリップフロップＦ／Ｆを含む。１つのロジックＧ
Ｌｉ（ｉ＝１〜３…）に対し相補信号を転送するために
２つのフリップフロップＦ／Ｆが設けられる。

【００１３】論理回路１０２８は、並列に論理処理を行
なうロジックＧＬ４〜ＧＬ６、…を含む。これらのロジ
ックＧＬ４〜ＧＬ６が、転送回路１０２６のフリップフ
ロップＦ／Ｆの所定の出力信号を受ける。

【００１４】転送回路１０３０は、ロジックＧＬ４〜Ｇ
Ｌ６に対応して設けられるフリップフロップＦ／Ｆを含
む。この転送回路１０３０においても、論理回路１０２
８のロジックＧＬｊ（ｊ＝４〜６…）に対し２つのフリ
ップフロップＦ／Ｆが設けられ、相補信号を転送する。

【００１５】この図２７に示すランダムロジックは、論
理回路１０２０および１０２８がそれぞれスタティック
に論理処理を行ない、転送回路１０２２および１０２６
および１０３０において、クロック信号に同期して信号
の転送が行なわれる同期ロジックである。ドライブ回路
１０２０から入力される信号に応じて、論理回路１０２
４および１０２８の出力信号の論理レベルは変化する。
特に、転送回路１０２２、１０２６および１０３０にお
いては、それぞれラッチする信号の電圧レベル（論理レ
ベル）が対応のロジックの出力信号に応じて異なるた
め、図２６のような階層電源構成を、これらの転送回路
１０２２、１０２６および１０３０に適用することはで
きない。またこれは、論理回路１０２４および１０２８
についても同様である。

【００１６】図２８は、図２７に示すフリップフロップ
Ｆ／Ｆの構成の一例を示す図である。図２８において、
フリップフロップＦ／Ｆは、クロック信号ＣＫＢがＨレ
ベルのときに能動化され、入力信号を反転して出力する
クロックトインバータ１０３２と、クロックトインバー
タ１０３２の出力信号を反転するインバータ１０３４
と、クロック信号ＣＫがＨレベルのときに能動化され、
インバータ１０３４の出力信号を反転してインバータ１
０３４の入力へ伝達するクロックトインバータ１０３６
と、クロック信号ＣＫに従って、インバータ１０３４の
出力信号を伝達するトランスミッションゲート１０３８
と、トランスミッションゲート１０３８の出力信号を反
転するインバータ１０４０と、クロック信号ＣＫＢがＨ
レベルのときに能動化され、インバータ１０４０の出力
信号を反転してインバータ１０４０の入力へ伝達するク
ロックトインバータ１０４２と、インバータ１０４０の
出力信号を反転して出力するインバータ１０４４を含
む。

【００１７】クロック信号ＣＫおよびＣＫＢは、互いに
相補なクロック信号である。クロック信号ＣＫがＨレベ
ルのときには、クロックトインバータ１０３２および１
０４２が出力ハイインピーダンス状態に設定され、一方
トランスミッションゲート１０３８が導通状態となる。
また、クロックトインバータ１０３６がインバータとし
て動作する。したがって、この状態においては、インバ
ータ１０３４および１０３６により信号がラッチされ、
このラッチ信号が、トランスミッションゲート１０３８
を介してインバータ１０４０へ伝達される。インバータ
１０４０の出力信号がインバータ１０４４を介して出力
される。

【００１８】クロック信号ＣＫがＬレベルになると、ク
ロックトインバータ１０３６が出力ハイインピーダンス
状態となり、一方クロックトインバータ１０３２および
１０４２がインバータとして動作し、またトランスミッ
ションゲート１０３８が非導通状態となる。したがっ
て、インバータ１０４０および１０４２がラッチ回路を
構成し、クロック信号ＣＫがＨレベルのときに与えられ
た信号をラッチしかつ出力する。一方、クロックトイン
バータ１０３２が、入力信号を反転してインバータ１０
３４へ与える。トランスミッションゲート１０３８は、
非導通状態であるため、単に、インバータ１０３４の出
力信号が、この入力信号に応じて変化するだけである。

【００１９】

【発明が解決しようとする課題】この図２８に示すフリ
ップフロップＦ／Ｆは、２相のクロック信号ＣＫおよび
ＣＫＢに従って、与えられた信号の取込および転送を行
なっている。したがって図２７に示す論理回路１０２０
および１０２８の出力信号の確定タイミングが異なる場
合であっても、クロック信号ＣＫおよびＣＫＢに従って
順次信号を転送することができ、クロック信号に同期し
て、論理処理を行なうことができる。

【００２０】しかしながら、この図２８に示すように、
フリップフロップＦ／Ｆの各インバータの出力信号の論
理レベルは、入力信号に応じて変化し、この入力信号の
論理レベルは、予め予測することはできない。したがっ
て、フリップフロップＦ／Ｆのスタンバイサイクル時に
おける消費電流を低減するために、図２６に示すような
階層電源構成を利用することはできない。

【００２１】通常の動作モード時におけるスタンバイサ
イクル時のみならず、長期にわたって論理処理が行なわ
れないときに設定されるスリープモードにおいても、同
様の問題が生じ、消費電流を低減することができなくな
る。

【００２２】上述のような、ランダムロジックにおいて
も、スタンバイサイクル時およびスリープモード時また
はパワーダウンモード時における消費電流を低減するた
めにバルーン回路と呼ばれる不揮発性の記憶回路を別に
設け、スタンバイサイクル時またはスリープモード時に
おいて、保持すべき情報を退避させて、主回路の電源を
遮断する方法が提案されている（ＩＥＥＥ、ＪＳＳＣ、
第３０巻、第８号、１９９８参照）。

【００２３】この構成の場合、電源を遮断するため、電
流が流れる経路は存在せず、ロジックおよびフリップフ
ロップにおける消費電流をなくすことができる。

【００２４】しかしながら、通常の論理処理を行なう信
号経路と別に、バルーン回路を設け、別の信号経路を介
して情報を退避させる必要があり、占有面積が大きくな
り、またその情報退避のための制御が複雑となる。

【００２５】このようなランダムロジックは、一般の論
理処理回路に限定されず、たとえばＰＤＡ（携帯型情報
端末機器）と呼ばれる機器において、長期にわたって使
用されない場合、その内部回路は、スリーブモードに設
定され、次の処理に備えることが行なわれる。このよう
な携帯機器は、電池駆動であり、スリープモード時にお
ける電流をできるだけ低減することが要求される。

【００２６】この発明の目的は、低電源電圧下において
も、高速動作性能を劣化させることなく、消費電流を低
減することのできる半導体回路装置を提供することであ
る。

【００２７】

【課題を解決するための手段】請求項１に係る半導体回
路装置は、与えられた信号を通過させるパストランジス
タで構成され、入力信号に所定の論理処理を施して出力
するパストランジスタロジックと、このパストランジス
タロジックの出力信号を高入力インピーダンスで受けて
増幅する増幅段と、この増幅段に結合され増幅段の出力
信号をラッチするためのラッチ段とを有する第１のラッ
チ回路を含む。

【００２８】請求項２に係る半導体回路装置は、請求項
１のパストランジスタロジックの出力信号が互いに相補
な信号の対を含み、増幅段が、相補信号対を差動増幅す
る差動増幅段を備える。

【００２９】請求項３に係る半導体回路装置は、請求項
１または２の装置が、さらに、パストランジスタロジッ
クと第１のラッチ回路との間に設けられ、第１のクロッ
ク信号に応答してパストランジスタロジックの出力信号
を第１のラッチ回路の増幅段へ伝達するための第１のト
ランスファゲートをさらに備える。

【００３０】請求項４に係る半導体回路装置は、請求項
３の回路装置が、さらに、第１のラッチ回路の出力信号
をラッチするための第２のラッチ回路と、第１および第
２のラッチ回路の間に設けられ、第１のトランスファゲ
ートと相補的に導通して第１のラッチ回路の出力信号を
第２のラッチ回路へ伝達する第２のトランスファゲート
を備える。

【００３１】請求項５に係る半導体回路装置は、請求項
４の第２のラッチ回路が、高入力インピーダンスを有
し、その入力部に第１のラッチ回路の出力信号を受けて
増幅する増幅段と、増幅段の出力信号をラッチするため
のラッチ段とを備える。

【００３２】請求項６に係る半導体回路装置は、請求項
１の装置が、さらに、特定動作モード時、第１のラッチ
回路への動作電源電圧の供給を停止させるための電源制
御回路を備える。

【００３３】請求項７に係る半導体回路装置は、請求項
４の第１のラッチ回路が互いに相補な信号の対を出力
し、第２のラッチ回路は、出力ノード対の各々と第１の
電源ノードとの間に結合され、第１のラッチ回路からの
相補信号をそれぞれのゲートに受ける差動絶縁ゲート型
電界効果トランジスタ対と、第２および第３の電源ノー
ド上の電圧を両動作電源電圧として受けて動作し、出力
ノード対の電圧をラッチするインバータラッチとを備え
る。このインバータラッチは、入力と出力とが交差結合
されるインバータの対を含む。

【００３４】請求項８に係る半導体回路装置は、請求項
７の装置が、さらに、特定動作モード時、第１のラッチ
回路への動作電源電圧の供給を停止し、かつ第２のラッ
チ回路へ供給される第１−第３の電源ノード上の電圧を
上昇させる電源制御回路を備える。

【００３５】請求項９に係る半導体回路装置は、請求項
８の電源制御回路が、特定動作モード時、第１の電源ノ
ードの電圧を第２および第３の電源ノードの上の電圧の
間の電圧レベルへ設定する手段を含む。

【００３６】請求項１０に係る半導体回路装置は、請求
項８の回路装置が、さらに、第２のラッチ回路の出力信
号を次段回路へ伝達するためのドライブ回路を備える。
電源制御回路は、特定動作モード時ドライブ回路への電
源電圧の供給を停止する手段を含む。

【００３７】請求項１１に係る半導体回路装置は、請求
項４の第１および第２のラッチ回路に対し別々に電源が
設けられ、かつそれら別々の電源は、他回路の電源と別
に設けられる。

【００３８】請求項１２に係る半導体回路装置は、請求
項３の第１のラッチ回路が、第１のクロック信号と相補
な第２のクロック信号に応答して活性化されて増幅およ
びラッチ動作を行なうダイナミック型ラッチ回路を備え
る。

【００３９】請求項１３に係る半導体回路装置は、請求
項３の回路装置において、パストランジスタロジックが
互いに相補な信号の対を出力し、第１のラッチ回路は、
出力ノード対と第１の電源ノードとの間に結合され、こ
のパストランジスタロジックから出力される相補信号対
をそれぞれのゲートに受ける差動絶縁ゲート型電界効果
トランジスタの対と、第１のクロック信号に対応する制
御クロック信号に応答して出力ノード対を電気的に接続
するイコライズ絶縁ゲート型電界効果トランジスタ対
と、出力ノード対と内部電源ノードとの間に交差結合さ
れるセンス絶縁ゲート型電界効果トランジスタ対とを含
む。

【００４０】請求項１４に係る半導体回路装置は、請求
項１３の第１のラッチ回路が、さらに、制御クロック信
号に応答して、イコライズトランジスタ対の導通時、内
部電源ノードの電源電圧の供給を停止する電源トランジ
スタを備える。

【００４１】請求項１５に係る半導体回路装置は、請求
項１３の回路装置が、さらに、第１のクロック信号と相
補な第２のクロック信号に応答して導通し、第１のラッ
チ回路の出力信号を伝達する第２のトランスファゲート
と、第２のクロック信号に応答して第２のトランスファ
ゲートの非導通時活性化され、第２のトランスファゲー
トを介して与えられる信号を増幅しラッチする第２のラ
ッチ回路を備える。

【００４２】請求項１６に係る半導体回路装置は、請求
項１５の装置において、第１のラッチ回路が互いに相補
な信号の対を出力し、第２のラッチ回路が、出力ノード
対と第１の電源との間に接続され、第１のラッチ回路の
相補信号をそれぞれのゲートに受ける増幅絶縁ゲート型
電界効果トランジスタ対と、出力ノード対に結合され、
出力ノード対の電圧をラッチするラッチ段と、第２のク
ロック信号に応答して出力ノード対を電気的に短絡する
イコライズトランジスタと、第２のクロック信号に応答
して、ラッチ段へ電源電圧を供給するための電源トラン
ジスタを備える。

【００４３】請求項１７に係る半導体回路装置は、請求
項３の回路装置において、パストランジスタロジックが
互いに相補な信号を出力し、第１のラッチ回路が、出力
ノード対と第１の電源ノードの間に結合され、パストラ
ンジスタロジックの出力する相補信号対それぞれをゲー
トに受ける増幅絶縁ゲート型電界効果トランジスタ対
と、第１のクロック信号に応答して導通し、出力ノード
対と増幅絶縁ゲート型電界効果トランジスタ対のゲート
を交差結合するプルアップトランジスタと、出力ノード
対の電圧をラッチするラッチ段と、第１のクロック信号
に応答してプルアップトランジスタの非導通時ラッチ段
への電源供給を遮断する電源トランジスタを含む。

【００４４】請求項１８に係る半導体回路装置は、請求
項１７の第１の電源が接地電源であり、増幅絶縁ゲート
型電界効果トランジスタ対は、ｐチャネルＭＯＳトラン
ジスタ対を備える。

【００４５】請求項１９に係る半導体回路装置は、請求
項１７のラッチ段が、第１のクロック信号に応答して第
１のトランスファゲートの導通時出力ノード対をイコラ
イズするイコライズトランジスタを含む。

【００４６】請求項２０に係る半導体回路装置は、請求
項５の回路装置が、さらに、特定動作モード時、第２の
ラッチ回路の増幅段の入力ノードの電圧を所定電圧レベ
ルに固定するための初期化トランジスタを備える。

【００４７】請求項２１に係る半導体回路装置は、請求
項５の第２のラッチ回路のラッチ段を構成する絶縁ゲー
ト型電界効果トランジスタのゲート長さが、第１のラッ
チ回路を構成する絶縁ゲート型電界効果トランジスタの
ゲート長さよりも長くされる。

【００４８】実際の論理処理を行なう回路部分をパスト
ランジスタで構成することにより、パストランジスタロ
ジックでは、単に信号の伝達が行なわれるだけであり、
電源電圧の消費は行なわれず、低しきい値電圧のＭＯＳ
トランジスタを用いてロジックを実現することができ、
ロジック部を低消費電流で高速動作させることができ
る。

【００４９】また、このパストランジスタロジックの出
力信号を高入力インピーダンスを有するラッチ回路へ与
えることにより、パストランジスタロジックから電源供
給ノードへのリーク電流は存在せず、低消費電流が実現
される。

【００５０】

【発明の実施の形態】［全体の構成］図１は、この発明
に従う半導体回路装置の全体の構成を概略的に示す図で
ある。図１において、半導体回路装置１は、所定の論理
処理を行なう論理処理回路２と、この論理処理回路２と
信号の授受を行なう別回路３と、外部からのクロック信
号ＣＬＫおよび動作モード指示信号（コマンド）ＣＭＤ
とに従って論理処理回路２および別回路３の動作を制御
する主制御回路４と、この主制御回路４の制御のもとに
論理処理回路２に含まれるフリップフロップの電源電圧
を制御するラッチ電源制御回路５を含む。論理処理回路
２は、主制御回路４から与えられるクロック信号に従っ
て信号を伝達する同期型回路で構成される。ラッチ電源
制御回路５は、この主制御回路４からのクロック信号お
よび動作モード指示信号に従って論理処理回路２に含ま
れるフリップフロップの電源電圧を調整する。論理処理
回路２および別回路３の電源系統は別々に設けられる。

【００５１】図１においては、別回路３には、外部から
の電源電圧Ｖｅｘが与えられ、論理処理回路２へは、電
源電圧は、ラッチ電源制御回路５を介して供給される。
主制御回路４およびラッチ電源制御回路５は、この外部
電源電圧Ｖｅｘを受けて動作するように示す。主制御回
路４およびラッチ電源制御回路５へは、また、外部電源
電圧Ｖｅｘを内部で降圧する回路からの内部降圧電圧が
電源電圧として供給されてもよい。

【００５２】別回路３は、単に、信号の入出力を行なう
入出力バッファ回路であってもよく、またレジスタ回路
またはメモリなどの記憶ユニットであってもよい。論理
処理回路２は、その用途に応じて実行すべき論理処理内
容が決定される。

【００５３】図２は、論理処理回路２の構成の一例を示
す図である。図２においては、３段のパストランジスタ
ロジック１０ａ、１０ｂ、および１０ｃと、これらのパ
ストランジスタロジックの信号の伝達をクロック信号に
同期して行なうためのフリップフロップ（Ｆ／Ｆ）１２
ａおよび１２ｂを代表的に示す。パストランジスタロジ
ック１０ａ−１０ｃの各々は、その構成は後に詳細に説
明するが、相補信号を出力し、それぞれの出力部にフリ
ップフロップ（Ｆ／Ｆ）が設けられる。パストランジス
タロジック１０ａ−１０ｃは、その処理内容に応じて、
予め定められた組合せのフリップフロップの出力信号を
受ける。

【００５４】フリップフロップ１２ａおよび１２ｂは、
対応のパストランジスタロジックの出力信号を取込むマ
スタラッチと、このマスタラッチの出力信号をラッチし
かつ出力するスレーブラッチを含む。これらのフリップ
フロップ１２ａおよび１２ｂは、ラッチ電源回路５に含
まれるマスタラッチ制御回路１４およびスレーブラッチ
制御回路１６の出力信号／電圧に応じて動作する。

【００５５】パストランジスタロジック１０ａ〜１０ｃ
においては、それぞれ所定の論理がパストランジスタで
実現される。パストランジスタロジックの一例を図３に
示す。

【００５６】図３（Ａ）は、２入力ＥＸＯＲゲートを示
す図である。この２入力ＥＸＯＲゲート１９は、入力信
号ＡｉおよびＢｉの論理レベルが一致した場合、その出
力信号ＣｉをＬレベルに設定する。この図３（Ａ）に示
す２入力ＥＸＯＲゲート１９は、図３（Ｂ）に示す論理
ゲートと等価である。図３（Ｂ）において、この論理ゲ
ートは、入力信号ＡｉおよびＢｉを受けるＡＮＤゲート
１９ａと、入力信号ＡｉおよびＢｉを受けるＮＯＲゲー
ト１９ｂと、ＡＮＤゲート１９ａの出力信号およびＮＯ
Ｒゲート１９ｂの出力信号を受けるＮＯＲゲート１９ｃ
を含む。入力信号ＡｉおよびＢｉの論理レベルが異なる
場合、ＮＯＲゲート１９ｂの出力信号がＬレベルとな
り、ＮＯＲゲート１９ｃが、インバータとして動作す
る。この場合、ＡＮＤゲート１９ａの出力信号はＬレベ
ルとなるため、出力信号ＣｉはＨレベルとなる。一方、
入力信号ＡｉおよびＢｉがともにＨレベルまたはともに
Ｌレベルのときには、ＡＮＤゲート１９ａまたはＮＯＲ
ゲート１９ｂの出力信号がＨレベルとなり、ＮＯＲゲー
ト１９ｃの出力信号ＣｉはＬレベルとなる。この図３
（Ｂ）に示す論理ゲートは、ＣＭＯＳゲートで構成され
る。

【００５７】図３（Ｃ）は、２入力ＮＯＲゲートの構成
の一例を示す図である。図３（Ｃ）において、２入力Ｎ
ＯＲゲートは、電源ノードと出力ノードＮＤ０の間に直
列に接続されるｐチャネルＭＯＳトランジスタＱ１およ
びＱ２と、出力ノードＮＤ０と接地ノードとの間に並列
に接続されるｎチャネルＭＯＳトランジスタＱ３および
Ｑ４を含む。ＭＯＳトランジスタＱ２およびＱ４のゲー
トへは入力信号Ａｉが与えられ、ＭＯＳトランジスタＱ
１およびＱ３のゲートへは、入力信号Ｂｉが与えられ
る。入力信号ＡｉおよびＢｉの少なくとも一方がＨレベ
ルのときには、ＭＯＳトランジスタＱ３およびＱ４の少
なくとも一方が導通し、出力ノードＮＤ０は、接地電圧
ＧＮＤレベルに駆動される。一方、入力信号Ａｉおよび
ＢｉがともにＬレベルのときには、ＭＯＳトランジスタ
Ｑ１およびＱ２が導通し、一方、ＭＯＳトランジスタＱ
３およびＱ４が非導通状態となる。したがって、この状
態においては出力ノードＮＤ０は電源電圧ＶＣＣレベル
に駆動される。

【００５８】図３（Ｃ）に示すように、２入力ＮＯＲゲ
ートは、４つのＭＯＳトランジスタを必要とする。した
がって図３（Ｂ）に示す論理ゲートを構成する場合、１
２個のＭＯＳトランジスタが必要となる。このようなｐ
チャネルＭＯＳトランジスタおよびｎチャネルＭＯＳト
ランジスタを用いるＣＭＯＳ論理ゲートの場合、電源ノ
ードと接地ノードの間にＣＭＯＳトランジスタが接続さ
れため、サブスレッショルド電流が生じる。また、回路
の構成要素数も増加する。

【００５９】図３（Ｄ）は、パストランジスタで構成さ
れるＥＸＯＲゲートを示す図である。図３（Ｄ）におい
て、このパストランジスタロジックは、入力信号Ｂｉお
よび／Ｂｉに従って、入力信号Ａｉを選択的に通過させ
るＣＭＯＳトランスミッションゲートＣＴと、入力信号
ＡｉがＬレベルのときに、入力信号Ｂｉを出力ノードＮ
Ｄ１へ伝達するｐチャネルＭＯＳトランジスタＱ５と、
入力信号ＡｉがＨレベルのときに導通し、入力信号／Ｂ
ｉを出力ノードＮＤ１へ伝達するｎチャネルＭＯＳトラ
ンジスタを含む。入力信号Ｂｉおよび／Ｂｉは互いに相
補な信号である。

【００６０】入力信号ＢｉがＨレベルのときには、ＣＭ
ＯＳトランスミッションゲートＣＴは非導通状態にあ
る。入力信号ＡｉがＨレベルのときには、出力ノードＮ
Ｄ１へは、ＭＯＳトランジスタＱ６を介してＬレベルの
入力信号／Ｂｉが伝達される。一方、入力信号ＡｉがＬ
レベルのときには、Ｈレベルの入力信号ＢｉがＭＯＳト
ランジスタＱ５を介して伝達される。

【００６１】一方、入力信号ＢｉがＬレベルのときに
は、ＣＭＯＳトランスミッションゲートＣＴが導通し、
出力ノードＮＤ１へ、入力信号Ａｉを伝達する。また、
入力信号ＡｉがＬレベルのときには、ＭＯＳトランジス
タＱ５を介してＬレベルの入力信号Ｂｉが出力ノードＮ
Ｄ１へ伝達される。一方、入力信号ＡｉがＨレベルのと
きには、Ｈレベルの入力信号／Ｂｉが出力ノードＮＤ１
へＭＯＳトランジスタＱ６を介して伝達される。

【００６２】したがって、入力信号ＡｉおよびＢｉの論
理レベルが一致している場合には、出力ノードＮＤ１に
は、Ｌレベルの信号が伝達され、一方、入力信号Ａｉお
よびＢｉの論理レベルが異なる場合には、出力ノードＮ
Ｄ１には、Ｈレベルの信号が出力される。したがってこ
の出力信号Ｃｉは、入力信号ＡｉおよびＢｉの排他的論
理和に等しくなる。

【００６３】この図３（Ｄ）に示すようなパストランジ
スタ用いて論理ゲートを実現する場合、その構成要素数
が大幅に低減される。また、パストランジスタを用いた
論理ゲートにおいては、単に入力信号が伝達されるだけ
であり、電源電圧は消費されない。したがって、図２に
示すようなパストランジスタロジック１０ａ〜１０ｃに
おいては、入力信号が、その実現されるロジックに従っ
て伝達されるだけであり、電源電圧は消費されない。パ
ストランジスタロジック１０ａ〜１０ｃの出力信号（相
補信号）をそれぞれ対応して設けられるフリップフロッ
プ（Ｆ／Ｆ）１２ａ，１２ｂへ与える。これらのフリッ
プフロップは、高入力インピーダンスを有しており、パ
ストランジスタロジック１０ａ〜１０ｃから対応のフリ
ップフロップへの電流の流入はなく、パストランジスタ
ロジック１０ａ−１０ｃは、低消費電流で動作する。ま
た、電源ノードと接地ノードの間の電流経路はこのパス
トランジスタロジック１０ａ−１０ｃにおいては存在し
ないため、ローＶｔｈトランジスタ（しきい値電圧の絶
対値の小さなＭＯＳ（絶縁ゲート型電界効果）トランジ
スタ）を用いてもサブスレッショルド電流の問題は生じ
ず、高速動作する論理回路を実現することができる。パ
ストランジスタロジック１０ａ−１０ｃが実現するロジ
ックはその処理用途に応じて適当に定められる。本発明
は、この論理回路を、パストランジスタロジックで構成
し、このパストランジスタロジックの出力信号を、高入
力インピーダンスで受けることを主要特徴とする。以
下、各実施の形態について説明する。

【００６４】［実施の形態１］図４は、本発明に従う論
理処理回路に含まれるフリップフロップ（Ｆ／Ｆ）の構
成を示す図である。この図４に示すフリップフロップ１
２（Ｆ／Ｆ）が、図２に示すパストランジスタロジック
の間に介挿される。前段のパストランジスタロジックか
らは、相補信号Ｄおよび／Ｄが出力される。このフリッ
プフロップ１２（Ｆ／Ｆ）からの相補出力信号ＯＱおよ
び／ＯＱは、適当な次段のパストランジスタロジックへ
与えられる。

【００６５】図４において、フリップフロップ（Ｆ／
Ｆ）１２は、転送クロック信号ＴＧ１に従って、前段の
パストランジスタロジックの出力信号Ｄおよび／Ｄを通
過させる転送回路２１と、転送回路２１からの信号Ｄ２
および／Ｄ２を増幅しかつラッチするためのマスタラッ
チ回路２２と、転送クロック信号ＴＧ２に従ってマスタ
ラッチ回路２２の出力信号Ｄ３および／Ｄ３を転送する
転送回路２３と、転送回路２３から与えられる信号Ｄ４
および／Ｄ４を増幅しかつラッチするスレーブラッチ回
路２４と、スレーブラッチ回路２４の出力信号Ｄ５およ
び／Ｄ５を反転して、出力信号ＯＱおよび／ＯＱを生成
して所定のパストランジスタロジックへ与えるドライブ
回路２５を含む。

【００６６】転送回路２１は、転送クロック信号ＴＧ１
がＨレベルのときに導通し、前段のパストランジスタロ
ジックの出力信号Ｄおよび／Ｄをそれぞれ通過させるト
ランスファゲート２１ａおよび２１ｂを含む。これらの
トランスファゲート２１ａおよび２１ｂは、それぞれ、
ｎチャネルＭＯＳトランジスタで構成される。

【００６７】マスタラッチ回路２２は、内部出力ノード
ＯＤ１と内部電源ノードＳＤ２の間に接続され、そのゲ
ートにトランスファゲート２１ｂからの信号／Ｄ２を受
けるｎチャネルＭＯＳトランジスタＮＧ１と、内部出力
ノードＯＤ２と電源ノードＳＤ２の間に接続されかつそ
のゲートにトランスファゲート２１ａの出力信号Ｄ２を
受けるｎチャネルＭＯＳトランジスタＮＧ２と、ノード
ＳＤ０およびＳＤ１上に与えられる制御電源電圧ＰＳ０
およびＮＳ０を動作電源電圧として受けて動作し、内部
出力ノードＯＤ１およびＯＤ２の電圧をラッチするラッ
チ回路を含む。このラッチ回路は、電源ノードＳＤ０と
内部出力ノードＯＤ１の間に接続され、かつそのゲート
が内部出力ノードＯＤ２に接続されｐチャネルＭＯＳト
ランジスタＰＱ１と、電源ノードＳＤ０と内部出力ノー
ドＯＤ２の間に接続されかつそのゲートが内部出力ノー
ドＯＤ１に接続されるｐチャネルＭＯＳトランジスタＰ
Ｑ２と、内部出力ノードＯＤ１と電源ノードＳＤ１の間
に接続されかつそのゲートが内部出力ノードＯＤ２に接
続されるｎチャネルＭＯＳトランジスタＮＱ１と、内部
出力ノードＯＤ２と電源ノードＳＤ１の間に接続されか
つそのゲートが内部出力ノードＯＤ１に接続されるｎチ
ャネルＭＯＳトランジスタＮＱ２を含む。

【００６８】これらのＭＯＳトランジスタＰＱ１、ＱＰ
２、ＮＱ１、およびＮＱ２は、低リーク電流のトランジ
スタであり、たとえばＳＯＩ（シリコン・オン・インシ
ュレータ）構造のＭＯＳトランジスタ、または、しきい
値電圧の絶対値の大きなハイＶｔｈＭＯＳトランジスタ
で構成される。ＭＯＳトランジスタＮＧ１およびＮＧ２
は、ローＶｔｈＭＯＳトランジスタで構成される。

【００６９】転送回路２３は、マスタラッチ回路２２の
相補出力信号／Ｄ３およびＤ３をそれぞれ転送クロック
信号ＴＧ２がＨレベルのときに導通して伝達するトラン
スファゲート２３ａおよび２３ｂを含む。これらのトラ
ンスファゲート２３ａおよび２３ｂは、それぞれ、ｎチ
ャネルＭＯＳトランジスタで構成される。転送クロック
信号ＴＧ１およびＴＧ２は、互いに重なり合わない２相
のクロック信号である。

【００７０】スレーブラッチ回路２４は、内部出力ノー
ドＯＤ３と電源ノードＳＤ５の間に接続されかつそのゲ
ートにトランスファゲート２３ｂからの信号Ｄ４を受け
るｎチャネルＭＯＳトランジスタＮＧ３と、内部出力ノ
ードＯＤ４と電源ノードＳＤ５の間に接続されかつその
ゲートにトランスファゲート２３ａからの信号／Ｄ４を
受けるｎチャネルＭＯＳトランジスタＮＧ４と、電源ノ
ードＳＤ３およびＳＤ４上の制御電源電圧ＰＳ１および
ＮＳ１を両動作電源電圧として受けて動作し内部ノード
ＯＤ３および／ＯＤ３の電圧をラッチするラッチ回路を
含む。このラッチ回路は、電源ノードＳＤ３およびＳＤ
４の間に直列に接続されるｐチャネルＭＯＳトランジス
タＰＱ３およびｎチャネルＭＯＳトランジスタＮＱ３
と、電源ノードＳＤ３およびＳＤ４の間に直列に接続さ
れるｐチャネルＭＯＳトランジスタＰＱ４およびｎチャ
ネルＭＯＳトランジスタＮＱ４を含む。ＭＯＳトランジ
スタＰＱ３およびＮＱ３のゲートが内部出力ノードＯＤ
４に接続され、ＭＯＳトランジスタＰＱ４およびＮＱ４
のゲートが内部出力ノードＯＤ３に接続される。ＭＯＳ
トランジスタＰＱ３およびＮＱ３のドレインが内部出力
ノードＯＤ３に接続され、ＭＯＳトランジスタＰＱ４お
よびＮＱ４のドレインが内部出力ノードＯＤ４に接続さ
れる。このスレーブラッチ回路２４においても、ＭＯＳ
トランジスタＰＱ３、ＰＱ４、ＮＱ３およびＮＱ４は、
低リーク電流ＭＯＳトランジスタで構成される。

【００７１】ドライブ回路２５は、内部電源線２６上の
電源電圧ＶＣＣＣを一方動作電源電圧として受けて動作
し、動作時スレーブラッチ回路２４の出力信号／Ｄ５お
よびＤ５をそれぞれ反転して信号ＯＱおよび／ＯＱを生
成するインバータ２５ａおよび２５ｂを含む。

【００７２】マスタラッチ回路２２の制御電源電圧ＰＳ
０、ＮＳ０およびＥＳ０は、図２に示すマスタラッチ制
御回路１４により与えられ、スレーブラッチ回路２４の
制御電源電圧ＰＳ１、ＮＳ１およびＥＳ１は、図２に示
すスレーブラッチ制御回路１６より与えられる。また、
内部電源線２６上の電源電圧ＶＣＣＣも、さらに図１に
示すラッチ電源制御回路５により制御される。次に、こ
の図４に示すフリップフロップ１２の動作を図５に示す
信号波形図を参照して説明する。

【００７３】パストランジスタロジックが論理処理を行
なうノーマルモード時においては、制御電源電圧ＰＳ０
およびＰＳ１が電源電圧ＶＣＣの電圧レベルに設定さ
れ、また制御電源電圧ＥＳ０、ＮＳ０、ＥＳ１およびＮ
Ｓ１が接地電圧ＧＮＤの電圧レベルに設定される。この
状態において、転送クロック信号ＴＧ１およびＴＧ２
は、外部からのクロック信号（ＣＬＫ）に従って生成さ
れる。

【００７４】転送クロック信号ＴＧ１がＨレベルに立上
がると、転送回路２１が導通し、前段のパストランジス
タロジックからのデータＤおよび／Ｄがマスタラッチ回
路２２へ伝達される。これにより、データ信号Ｄ２およ
び／Ｄ２の電圧レベルが変化する。パストランジスタロ
ジックは、パストランジスタで構成されており、単に信
号を伝達するだけであり、そのしきい値電圧およびチャ
ネル抵抗の影響により、パストランジスタロジックの出
力信号振幅は小さい。

【００７５】マスタラッチ回路２２においては、ＭＯＳ
トランジスタＮＧ１およびＮＧ２が、ローＶｔｈＭＯＳ
トランジスタで構成されており、信号Ｄ２および／Ｄ２
に従って、内部出力ノードＯＤ１およびＯＤ２の電圧レ
ベルを変化させる。ＭＯＳトランジスタＮＱ１およびＮ
Ｑ２は、そのしきい値電圧が、ＭＯＳトランジスタＮＧ
１およびＮＧ２よりも高くされおり、出力ノードＯＤ１
およびＯＤ２の駆動力は、ＭＯＳトランジスタＮＧ１お
よびＮＧ２よりも小さい。したがって、この内部出力ノ
ードＯＤ１およびＯＤ２のラッチ電圧極性は、ＭＯＳト
ランジスタＮＧ１およびＮＧ２により決定される。内部
出力ノードＯＤ１およびＯＤ２の電圧レベルが変化する
と、ＭＯＳトランジスタＰＱ１、ＰＱ２、ＮＱ１および
ＮＱ２によるラッチ回路により、高速で、内部出力ノー
ドＯＤ１およびＯＤ２が電源電圧および接地電圧レベル
に駆動され、信号Ｄ３および／Ｄ３が生成される。

【００７６】転送クロック信号ＴＧ１がＬレベルに立下
がると、転送回路２１が非導通状態となり、一方、転送
回路２３が導通状態となり、スレーブラッチ回路２４
へ、マスタラッチ回路２２から信号Ｄ３および／Ｄ３が
伝達される。スレーブラッチ回路２４においては、ＭＯ
ＳトランジスタＮＧ３およびＮＧ４がマスタラッチ回路
２２からの信号Ｄ４および／Ｄ４をゲートに受けて差動
増幅し、内部出力ノードＯＤ３およびＯＤ４の電圧レベ
ルを変化させる。このスレーブラッチ回路２４において
も、ＭＯＳトランジスタＮＱ３およびＮＱ４のしきい値
電圧は、ＭＯＳトランジスタＮＧ３およびＮＧ４のそれ
よりも大きく、内部出力ノードＯＤ３およびＯＤ４のラ
ッチ電圧極性は、ＭＯＳトランジスタＮＧ３およびＮＧ
４により決定される。

【００７７】内部出力ノードＯＤ３およびＯＤ４の電圧
レベルが変化すると、ＭＯＳトランジスタＰＱ３、ＰＱ
４、ＮＱ３、およびＮＱ４によるラッチ回路により、高
速で、内部出力ノードＯＤ３およびＯＤ４の電圧レベル
が電源電圧および接地電圧レベルへ駆動されてラッチさ
れる。

【００７８】このスレーブラッチ回路２４によりラッチ
された信号Ｄ５および／Ｄ５は、ドライブ回路２５によ
り、所定のパストランジスタロジックへ与えられる。

【００７９】図３において、パストランジスタロジック
が論理処理を行なわないスリープモード時のときは、転
送クロック信号ＴＧ１およびＴＧ２は、ともにＬレベル
に固定される。なお、内部電源線２６上の電源電圧ＶＣ
ＣＣは、後に説明するように、フローティング状態とな
って放電により接地電圧レベルに低下する。また、制御
電源電圧ＰＳ０が接地電圧レベルに立下げられ、一方、
制御電源電圧ＰＳ１はノーマルモード時の電源電圧ＶＣ
Ｃよりも高い昇圧電圧ＶＢＳＴのレベルに上昇され、ま
た制御電圧ＮＳ１は、中間電圧（電源電圧ＶＣＣと接地
電圧ＧＮＤの間）の電圧レベルに上昇される。また、制
御電源電圧ＥＳ１の電圧レベルが高くされる（電源電圧
ＶＣＣレベル）。このスリープモード時においては、信
号Ｄ２および／Ｄ２は、放電により、接地電圧レベルに
立下がる。また、マスタラッチ回路２２において、両動
作電源電圧がともに接地電圧レベルとなるため、このマ
スタラッチ回路２２の出力信号Ｄ３および／Ｄ３もとも
に接地電圧レベルとなる。

【００８０】スレーブラッチ回路２４においては、信号
Ｄ４および／Ｄ４は、フローティング状態にあり、その
電圧レベルは先の状態を維持する（ただし、リーク電流
により、これらの信号電圧レベルは、接地電圧に低下す
る）。この状態において、制御電源電圧ＥＳ１が、制御
電源電圧ＮＳ１よりも高い電圧レベルに駆動され、ＭＯ
ＳトランジスタＮＧ３およびＮＧ４に、リーク電流が生
じるのを防止する。特に、制御電源電圧ＥＳ１を、電源
電圧ＶＣＣレベルに設定することにより、入力信号Ｄ４
および／Ｄ４の電圧レベルにかかわらず、ＭＯＳトラン
ジスタＮＧ３およびＮＧ４を、そのゲート−ソース間を
逆バイアス状態に設定することができ、サブスレッショ
ルド電流を十分に抑制することができる。

【００８１】スレーブラッチ回路２４においては、制御
電源電圧ＰＳ１およびＮＳ１の電圧レベルは上昇され
る。この制御電源電圧ＰＳ１およびＮＳ１の電圧レベル
は、出力ノードＯＤ３およびＯＤ４の電圧をスレーブラ
ッチ回路２４が継続してラッチすることのできる電圧レ
ベルに設定される。したがって、このスリープモード時
においては、スレーブラッチ回路２４の出力信号Ｄ５お
よび／Ｄ５の電圧レベルが制御電圧ＰＳ１およびＮＳ１
の電圧上昇に応じて上昇する。スリープモード時におい
て、スレーブラッチ回路２４において、情報を保持す
る。このスレーブラッチ回路２４においては、ＭＯＳト
ランジスタＰＱ３、ＰＱ４、ＮＱ３、およびＮＱ４は、
低リーク電流ＭＯＳトランジスタであり、このスリープ
モード時におけるリーク電流を十分に抑制することがで
きる。

【００８２】出力ドライブ回路２５においては、内部電
源線２６上の電源電圧ＶＣＣＣが、その放電により接地
電圧レベルに低下するため、インバータ（ドライバ）２
５ａおよび２５ｂにおいても、リーク電流が生じない。

【００８３】図５に示す信号波形図においては、スレー
ブラッチ回路２４へ与えられる信号Ｄ４および／Ｄ４
は、フローティング状態にあり不定であり（最終的に接
地電圧レベルに放電される）、制御電源電圧ＥＳ１をほ
ぼ電源電圧ＶＣＣレベルに近い電圧レベルに設定してい
る。これらの信号Ｄ４および／Ｄ４は、トランスファゲ
ート２３ａおよび２３ｂおよびＭＯＳトランジスタＮＧ
１およびＮＧ２を介して生じるリーク電流により、最終
的に接地電圧レベルに低下する。したがって、制御電源
電圧ＥＳ１は、特に電源電圧レベルにまで上昇させる必
要はない。

【００８４】制御電源電圧ＥＳ１を、制御電源電圧ＮＳ
１の電圧レベルよりも高くしているのは以下の理由によ
る。スリープモード時においては、制御電源電圧ＰＳ１
が昇圧電圧ＶＢＳＴ、制御電源電圧ＮＳ１が、たとえば
ＶＣＣ／２の中間電圧レベルに設定される。制御電源電
圧ＥＳ１を、制御電源電圧ＮＳ１よりも低い電圧レベル
に設定した場合、これらＭＯＳトランジスタＮＧ３およ
びＮＧ４において印加されるドレイン−ソース間電圧
は、一方において大きくなり、長期にわたって、一方の
ＭＯＳトランジスタに対し大きな電圧ストレスが印加さ
れる。制御電源電圧ＥＳ１は、この制御電源電圧ＮＳ１
の中間電圧よりも高い電圧レベル（本実施の形態におい
て電源電圧ＶＣＣレベル）に設定することにより、この
ようなドレイン−ソース間に高い電圧が印加されるのを
防止することができる。たとえば内部出力ノードＯＤ４
が中間電圧に保持された場合、ＭＯＳトランジスタＮＧ
４のソースは、内部出力ノードＯＤ４となる。この状態
においては、ＭＯＳトランジスタＮＧ４は、そのゲート
は、放電により、接地電圧レベルへ駆動されるため、ゲ
ート−ソース間が、十分に逆バイアス状態に保持され、
サブスレッショルド電流は十分抑制される。仮に、この
ようなサブスレッショルド電流が生じる場合において
も、ラッチ（ＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ
３およびＮＱ４）がそのサブスレッショルド電流を吸収
することにより、十分に内部出力ノードＯＤ３およびＯ
Ｄ４の電圧レベルを一定レベルに保持することができ
る。この場合においても、制御電圧ＮＳ１は、接地電圧
よりも高くされており、このスレーブラッチ回路２４に
おいて、電源ノードから接地ノードへ流れるリーク電流
経路は遮断されており、特に問題は生じない。

【００８５】また、スリープモード時においては、この
スレーブラッチ回路２４は、ＭＯＳトランジスタＮＧ３
およびＮＧ４のゲートに信号Ｄ４および／Ｄ４を受けて
おり、転送回路２３のトランスファゲート２３ａおよび
２３ｂにおいてリーク電流が生じても、スレーブラッチ
回路２４とマスタラッチ回路２２とは電気的に分離され
ており、スレーブラッチ回路２４からマスタラッチ回路
２２へリーク電流が生じることはない。したがって、転
送クロック信号ＴＧ２を、特に負電圧に設定する必要が
なく、制御が簡略化される。サブスレッショルド電流を
確実に制御するため、ＭＯＳトランジスタＮＧ３および
ＮＧ４は、ソースおよびドレインが固定されるように非
対称に作成されてもよい。

【００８６】これによりスレーブモード時において、ス
レーブラッチ回路２４において、リーク電流を生じさせ
ることなく情報を保持することができる。また内部電源
線２６は、電源電圧の供給が停止されているため、ドラ
イブ回路２５および他のこの電源電圧ＶＣＣＣを利用す
る回路におけるリーク電流は生じない。

【００８７】スリープモード時からノーマルモードに移
行する場合には、制御電源電圧ＰＳ１およびＰＳ０は、
電源電圧ＶＣＣレベルに設定し、制御電源電圧ＥＳ１お
よびＮＳ１をともに、接地電圧レベルに低下させる。以
降、転送クロック信号ＴＧ１およびＴＧ２に従って論理
処理が行なわれる。

【００８８】図６（Ａ）は、この発明の実施の形態１に
おけるマスタラッチ制御回路１４の構成を示す図であ
る。図６（Ａ）において、マスタラッチ制御回路１４
は、スリープモード指示信号ＳＬＥＥＰの活性化に応答
して電源ノードと制御電圧伝達線１４ｂとを切離すｐチ
ャネルＭＯＳトランジスタ１４ａと、接地ノードに接続
され、それぞれ制御電源電圧ＮＳ０およびＥＳ０を伝達
する制御電圧伝達線１４ｃおよび１４ｄを含む。スイッ
チングトランジスタ１４ａは、ハイＶｔｈＭＯＳトラン
ジスタで構成され、非導通時のリーク電流は十分小さく
される。

【００８９】この図６（Ａ）に示す構成に従えば、通常
動作モード（ノーマルモード）時においては、スリープ
モード指示信号ＳＬＥＥＰは、Ｌレベルであり、スイッ
チングトランジスタ１４ａが導通し、制御電圧伝達線１
４ｂに電源電圧ＶＣＣを伝達する。したがって、制御電
源電圧ＰＳ０は、電源電圧ＶＣＣレベルとなる。スリー
プモード時においては、スリープモード指示信号ＳＬＥ
ＥＰがＨレベルとなり、スイッチングトランジスタ１４
ａが非導通状態となり、この制御電圧伝達線１４ｂが電
源ノードから切離される。この状態においては、制御電
圧伝達線１４ｂは、その放電により、電圧レベルが低下
し、制御電源電圧ＰＳ０が接地電圧レベルに低下する。

【００９０】制御電源電圧ＮＳ０およびＥＳ０は、常時
接地ノードに結合されており、接地電圧ＧＮＤレベルに
固定される。

【００９１】図６（Ｂ）は、マスタラッチ制御回路１４
の変更例を示す図である。図１４においては、制御電源
電圧ＰＳ０を発生する部分の構成を示す。図６（Ｂ）に
おいて、マスタラッチ制御回路１４は、スリープモード
指示信号ＳＬＥＥＰの活性化時導通し、制御電源電圧Ｐ
Ｓ０を接地電圧レベルに固定するｎチャネルＭＯＳトラ
ンジスタ１４ｅと、スリープモード指示信号ＳＬＥＥＰ
の非活性化時導通し、制御電源電圧ＰＳ０を電源電圧Ｖ
ＣＣレベルに駆動するｐチャネルＭＯＳトランジスタ１
４ａを含む。この図６（Ｂ）に示すマスタラッチ制御回
路１４は、制御電源電圧ＰＳ０を電源電圧ＶＣＣおよび
接地電圧ＧＮＤの一方に固定する。したがって、スリー
プモード時において、制御電源電圧ＰＳ０がフローティ
ング状態となるのを防止することができ、安定に、マス
タラッチの電源電圧を接地電圧レベルに固定することが
できる。

【００９２】図７は、図２に示すスレーブラッチ制御回
路１６の構成を概略的に示す図である。図７においてス
レーブラッチ制御回路１６は、電源電圧ＶＣＣを昇圧し
て、昇圧電圧ＶＢＳＴを生成する昇圧回路１６ａと、電
源電圧ＶＣＣに従って、中間電圧を生成する中間電圧発
生回路１６ｂと、スリープモード指示信号ＳＬＥＥＰに
従って、電源電圧ＶＣＣおよび昇圧電圧ＶＢＳＴの一方
を選択して制御電源電圧ＰＳ１を出力するセレクタ１６
ｃと、スリープモード指示信号ＳＬＥＥＰに従って中間
電圧発生回路１６ｂからの中間電圧と接地電圧の一方を
選択して制御電源電圧ＮＳ１を出力するセレクタ１６ｄ
と、スリープモード指示信号ＳＬＥＥＰに従って、電源
電圧ＶＣＣおよび接地電圧の一方を選択して制御電源電
圧ＥＳ１として出力するセレクタ１６ｅを含む。

【００９３】昇圧回路１６ａは、たとえば、チャージポ
ンプ回路で構成され、所定の電圧レベルの昇圧電圧ＶＢ
ＳＴを生成する。この昇圧回路１６ａは、スリープモー
ド時に活性化される構成であってもよい。中間電圧発生
回路１６ｂは、たとえばＶＣＣ／２の中間電圧を生成す
る。この回路は、たとえば、分圧回路で実現される。

【００９４】セレクタ１６ｃは、スリープモード時にお
いては昇圧電圧ＶＢＳＴを選択し、一方ノーマルモード
時においては、電源電圧ＶＣＣを選択する。セレクタ１
６ｄは、スリープモード時には中間電圧発生回路１６ｂ
からの中間電圧を選択し、ノーマルモード時には、接地
電圧を選択する。セレクタ１６ｅは、スリープモード時
には、電源電圧ＶＣＣを選択し、ノーマルモード時に
は、接地電圧を選択する。

【００９５】この図７に示すスレーブラッチ制御回路に
おいては、スリープモード時、制御電源電圧ＥＳ１は、
電源電圧ＶＣＣレベルに設定される。しかしながら、こ
の制御電源電圧ＥＳ１の電圧レベルは、スリープモード
時電源電圧ＶＣＣと異なる電圧レベルに設定されてもよ
い。中間電圧発生回路１６ｂが生成する中間電圧と昇圧
回路１６ａからの昇圧電圧ＶＢＳＴにより、スレーブラ
ッチ回路がラッチを行なうことができればよい。このラ
ッチ可能とする電圧差は、スレーブラッチ回路を構成す
るＭＯＳトランジスタＰＱ３、ＰＱ４、ＮＱ３、および
ＮＱ４が確実に選択的にオン状態となり、またオフ状態
となるＭＯＳトランジスタは、オフ状態となる電圧レベ
ルであればよい（貫通電流が流さない必要がある）。し
たがって、これらのＭＯＳトランジスタのしきい値電圧
の絶対値に応じて、このラッチ可能とする電圧差が適宜
決定される。

【００９６】なお、動作電源電圧ＶＣＣとして、外部電
源電圧Ｖｅｘを内部で降圧する降圧回路（ＶＤＣ）の出
力電圧が用いられる場合、制御電源電圧ＰＳ１は、外部
電源電圧Ｖｅｘと内部降圧電圧を用いて生成されてもよ
い。すなわち、スリープモード時においては、外部電源
電圧Ｖｅｘレベル、ノーマルモード時には、内部降圧電
圧Ｖｃｃｄに、制御電源電圧ＰＳ１が設定されればよ
い。

【００９７】また、中間電圧発生回路１６ｅも、スリー
プモード時においてのみ、所定の中間電圧を生成するよ
うに構成されてもよい。

【００９８】図８は、内部電源電圧ＶＣＣの発生部の構
成を概略的に示す図である。図８において、内部電源線
２６と電源ノードの間に、スリープモード指示信号ＳＬ
ＥＥＰの活性化時非導通状態となるスイッチングトラン
ジスタＳＷａが設けられる。このスイッチングトランジ
スタＳＷａは、絶対値の大きなしきい値電圧を有してお
り、非導通時のリーク電流は十分に小さくされる。

【００９９】この図８に示す電源制御回路においては、
ノーマルモード時においては、内部電源線２６へは、電
源ノードから電源電圧ＶＣＣが供給され、内部電源電圧
ＶＣＣＣの電圧レベルは電源電圧ＶＣＣレベルとなる。
一方、スリープモード時においては、スイッチングトラ
ンジスタＳＷａが非導通状態となり、内部電源線２６
が、電源ノードから切り離され、内部電源線２６上の内
部電源電圧ＶＣＣＣは、内部電源線２６のリーク電流に
より接地電圧レベルに低下する。この内部電源線２６上
の内部電源電圧ＶＣＣＣを動作電源電圧として利用する
ドライブ回路におけるリーク電流が抑制される。

【０１００】図６（Ａ）に示すスイッチングトランジス
タ１４ａと図８に示すスイッチングトランジスタＳＷａ
は、その機能は同じである。しかしながら、制御電源電
圧伝達線１４ｂと内部電源線２６とは別々に設けられ
る。これにより、マスタラッチ回路の動作と出力ドライ
ブ回路の動作が交互に悪影響を及ぼして、それぞれの電
源電圧が変動するのを防止し、安定に動作するフリップ
フロップを実現する。

【０１０１】また、マスタラッチ回路およびスレーブラ
ッチ回路それぞれに対して電源系統が別々に設けられて
おり、これらの回路動作の相互影響も抑制されている。

【０１０２】以上のように、この発明の実施の形態１に
従えば、論理処理を行なうロジックを、パストランジス
タで構成し、このパストランジスタロジックの出力信号
を、ＭＯＳトランジスタのゲートへ与えるように構成し
ているため、パストランジスタロジックは、リーク電流
が流れる経路が存在せず、低しきい値電圧のＭＯＳトラ
ンジスタを用いてロジックを実現することができ、高速
に低消費電流で動作する論理回路を実現することができ
る。

【０１０３】また、スリープモード時においては、マス
タラッチ回路の電源供給を停止し、リーク電流が流れる
経路を遮断し、またスレーブラッチ回路においては、そ
の電源供給ノードの電圧レベルを上昇させてリーク電流
が流れないようにＭＯＳトランジスタを深いオフ状態に
設定しかつその保持データをラッチさせるように構成し
ているため、スタンバイサイクル時においても、低消費
電流で安定に情報を保持することができる。また、単に
パストランジスタロジック間のフリップフロップにおい
てこの電源電圧を変化させて情報を保持しているだけで
あり、別経路を介して情報を退避させる必要がなく、簡
易な回路構成で容易に信号を保持することができる。

【０１０４】［実施の形態２］図９は、この発明の実施
の形態２に従うフリップフロップ１２の構成を示す図で
ある。図９において、マスタラッチ回路２２は、内部出
力ノードＯＤ１と接地ノードの間に接続されかつそのゲ
ートにトランスファゲート２１ｂを介して与えられる信
号／Ｄ２を受けるｎチャネルＭＯＳトランジスタＮＴ１
と、内部出力ノードＯＤ２と接地ノードとの間に接続さ
れ、かつそのゲートにトランスファゲート２１ａを介し
て与えられる信号Ｄ２を受けるｎチャネルＭＯＳトラン
ジスタＮＴ２と、転送クロック信号ＴＧ１がＨレベルの
ときに導通し、内部出力ノードＯＤ１およびＯＤ２を電
気的に短絡するトランスミッションゲートＣＱ１と、内
部ノード２２ａと内部出力ノードＯＤ１の間に接続され
かつそのゲートが内部出力ノードＯＤ２に接続されるｐ
チャネルＭＯＳトランジスタＰＴ１と、内部ノード２２
ａと内部出力ノードＯＤ２の間に接続されかつそのゲー
トが内部出力ノードＯＤ１に接続されるｐチャネルＭＯ
ＳトランジスタＰＴ２と、内部電源線２６と内部ノード
２２ａの間に接続されかつそのゲートに転送クロック信
号ＴＧ１を受けるｐチャネルＭＯＳトランジスタＰＱ５
を含む。ＭＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ１お
よびＮＴ２は、ローＶｔｈトランジスタで構成され、一
方、ＭＯＳトランジスタＰＱ５は、低リーク電流ＭＯＳ
トランジスタで構成される。

【０１０５】スレーブラッチ回路２４は、その構成が、
図４に示すスレーブラッチ回路２４と以下の点において
異なる。すなわち、ＭＯＳトランジスタＰＱ３およびＰ
Ｑ４の共通ソースノード２４ａと内部電源ノードＳＤ３
の間に、転送クロック信号ＴＧ２に応答して選択的に導
通するｐチャネルＭＯＳトランジスタＰＱ６が設けら
れ、また、内部出力ノードＯＤ３およびＯＤ４の電圧
を、転送クロック信号ＴＧ２がＨレベルのときにイコラ
イズするｎチャネルＭＯＳトランジスタＮＴ３が設けら
れる。他の構成は、図４に示す構成と同じであり、対応
する部分には同一参照番号を付し、その詳細説明は省略
する。

【０１０６】図９に示す構成においては、マスタラッチ
回路２２およびスレーブラッチ回路２４は、ともに、転
送クロック信号ＴＧ１およびＴＧ２にそれぞれ応答し
て、それぞれの内部出力ノードをイコライズするダイナ
ミック動作を行なっている。マスタラッチ回路２２にお
いて、内部出力ノードＯＤ１およびＯＤ２をイコライズ
することにより、前段のパストランジスタロジックから
与えられる小振幅信号を高速で増幅することができる。
通常、パストランジスタロジックにおいては、パストラ
ンジスタが複数個直列接続されており、このパストラン
ジスタを通過する信号の振幅が小さくなる（チャネル抵
抗の影響）。このマスタラッチ回路２２は、パストラン
ジスタロジックの出力信号Ｄおよび／Ｄを、ＭＯＳトラ
ンジスタＮＴ１およびＮＴ２のゲートにより受けてお
り、パストランジスタロジックにおいては電流が流れる
経路（電源ノードから接地ノードへの経路）は存在しな
いため、パストランジスタロジックをローＶｔｈＭＯＳ
トランジスタを用いて構成することができ、高速の論理
処理を実現することができる。次に、この図９に示すフ
リップフロップ１２のノーマルモード時の動作を図１０
に示す信号波形図を参照して説明する。

【０１０７】転送クロック信号ＴＧ１およびＴＧ２は、
外部からのたとえばシステムクロックであるクロック信
号ＣＬＫに同期して生成される。これらの転送クロック
信号ＴＧ１およびＴＧ２は、互いに重なり合わない２相
のまたは相補なクロック信号である。

【０１０８】転送クロック信号ＴＧ１がＨレベルのと
き、転送回路２１が導通し、前段のパストランジスタロ
ジックからの出力信号Ｄおよび／Ｄは、マスタラッチ回
路２２へ与えられる。マスタラッチ回路２２は、電源ト
ランジスタＰＱ５が非導通状態であり、またトランスミ
ッションゲートＣＱ１が導通状態にある。したがって、
内部出力ノードＯＤ１およびＯＤ２の電圧レベルはイコ
ライズされている。ＭＯＳトランジスタＮＴ１およびＮ
Ｔ２は、そのゲートに、前段のパストランジスタロジッ
クからの信号／Ｄ２およびＤ２を受けており、そのコン
ダクタンスが変化する。したがって、この内部出力ノー
ドＯＤ１およびＯＤ２からの信号／Ｄ３およびＤ３は、
ＭＯＳトランジスタＮＴ１およびＮＴ２の一方により放
電され、その電圧レベルは互いに等しくかつ徐々に低下
する。しかしながら、この場合においても、電源トラン
ジスタＰＱ５は非導通状態であるため、内部電源線２６
から接地ノードへ電流が流れる経路は存在せず、電流は
消費されない。

【０１０９】スレーブラッチ回路２４においては、転送
クロック信号ＴＧ２がＬレベルであるため、先のクロッ
クサイクルにおいて与えられた信号をラッチしている。

【０１１０】転送クロック信号ＴＧ１がＬレベルとなる
と、転送回路２１が非導通状態となり、一方、転送回路
２３が導通状態となる。マスタラッチ回路２２において
は、トランスミッションゲートＣＱ１が非導通状態とな
り、一方、電源トランジスタＰＱ５が導通し、ラッチ動
作を開始する。トランスミッションゲートＣＱ１の非導
通状態に従って、出力ノードＯＤ１およびＯＤ２の一方
の電圧レベルがさらに低下する。ゲートおよびドレイン
が交差結合されたｐチャネルＭＯＳトランジスタＰＴ１
およびＰＴ２により、内部出力ノードＯＤ１およびＯＤ
２の他方のノードが、電源電圧ＶＣＣ（ＶＣＣＣ）レベ
ルにプルアップされる。このプルアップされた信号は、
交差結合されたｐチャネルＭＯＳトランジスタＰＴ１お
よびＰＴ２によりラッチされる。マスタラッチ回路２２
の出力信号Ｄ３および／Ｄ３が、転送回路２３を介して
スレーブラッチ回路２４へ与えられる。

【０１１１】スレーブラッチ回路２４においては、ＭＯ
ＳトランジスタＮＴ３が導通状態にあり、また電源トラ
ンジスタＰＱ６が非導通状態にある。内部出力ノードＯ
Ｄ３およびＯＤ４の電圧はイコライズされている。信号
Ｄ４および／Ｄ４に従って、内部出力ノードＯＤ３およ
びＯＤ４の電圧レベルが低下する。ここで、スレーブラ
ッチ回路２４において、制御電源電圧ＰＳ１は電源電圧
ＶＣＣレベルに設定され、制御電源電圧ＮＳ１およびＥ
Ｓ１は、接地電圧レベルに固定されている。これは、先
の実施の形態１と同様である。転送クロック信号ＴＧ２
がＨレベルのときには、したがって、スレーブラッチ回
路２４は、イコライズ状態にあり、出力ドライブ回路２
５からの信号ＯＱおよび／ＯＱは、同じ電圧レベルの信
号となる。

【０１１２】転送クロック信号ＴＧ２がＬレベルとなる
と、このスレーブラッチ回路２４において、ＭＯＳトラ
ンジスタＮＴ３が非導通状態、電源トランジスタＰＱ６
が導通状態となり、ＭＯＳトランジスタＰＱ３、ＰＱ
４、ＮＱ３およびＮＱ４によるラッチ回路が作動状態と
され、内部出力ノードＯＤ３およびＯＤ４の電圧レベル
は、信号Ｄ４および／Ｄ４の電圧レベルに従って電源電
圧および接地電圧レベルへ駆動されてかつラッチされ
る。

【０１１３】上述の動作が、転送クロック信号ＴＧ１お
よびＴＧ２に従って繰返される。マスタラッチ回路をダ
イナミック型ラッチ回路（クロック信号に従ってその出
力ノードを所定電圧レベルにイコライズする）で構成す
ることにより、出力信号の変化は中間電圧レベルから始
まり、前段のパストランジスタロジックからの小振幅信
号を高速で増幅することができる。また、マスタラッチ
回路２２およびスレーブラッチ回路２４のそれぞれのイ
コライズ動作期間中、電源トランジスタＰＱ５およびＰ
Ｑ６を非導通状態とすることにより、イコライズ動作時
の消費電流をなくすことができ、低消費電流で動作する
フリップフロップを実現することができる。また、パス
トランジスタロジックは、この出力信号Ｄおよび／Ｄ
が、マスタロジック回路２２のＭＯＳトランジスタのＮ
Ｔ１およびＮＴ２のゲートへ与えられているため、リー
ク電流は生じず、ローＶｔｈＭＯＳトランジスタで構成
することができる。

【０１１４】スリープモード時においては、先の実施の
形態１と同様、内部電源線２６上の電源電圧ＶＣＣＣ
は、電源ノードからの切り離しにより、接地電圧レベル
に低下する。また、制御電源電圧ＰＳ１、ＮＳ１および
ＥＳ１も、先の実施の形態１と同様の上昇電圧レベルに
設定され、情報のラッチを低リーク電流で行なう。

【０１１５】なお、図９に示す構成においては、マスタ
ラッチ回路２２および２４は、それぞれ転送クロック信
号ＴＧ１およびＴＧ２に従ってイコライズ動作を行なっ
ている。しかしながら、このイコライズ動作は、十分な
振幅の電圧が伝達されるときに終了していればよい。図
１０において示すように、転送クロック信号ＴＧ１の立
下がりに対しある時間幅をもってマスタラッチ回路２２
のイコライズ動作を終了させてもよく、また、スレーブ
ラッチ回路も、この転送クロック信号ＴＧ２の立下がり
に対しある時間幅の期間内で、イコライズ動作が終了し
ていてもよい。

【０１１６】また、図１１に示すように、これらのマス
タラッチ回路２２およびスレーブラッチ回路２４は、転
送クロック信号ＴＧ（ＴＧ１，ＴＧ２）の立上がりに応
答して所定期間Ｈレベルとなるワンショットのパルス信
号φＴＧに従ってイコライズ動作を行なうように構成さ
れてもよい。

【０１１７】以上のように、この発明の実施の形態２に
従えば、マスタラッチ回路をダイナミック型ラッチ回路
で構成しているため、小振幅信号を高速で増幅すること
ができる。また、マスタラッチ回路およびスレーブラッ
チ回路をともに、イコライズ動作時、電源ノードから切
り離すように構成しているため、イコライズ動作時の電
流消費を低減することができる。

【０１１８】なお、この発明の実施の形態２における制
御電源電圧を生成する制御回路は、実施の形態１と同様
の構成を利用することができる。

【０１１９】［実施の形態３］図１２は、この発明の実
施の形態３に従うフリップフロップの構成を示す図であ
る。この図１２に示すフリップフロップ１２は、スレー
ブラッチ回路２４の構成が、図９に示すフリップフロッ
プの構成と異なるが、図１２に示すスレーブラッチ回路
２４は、図４に示すスレーブラッチ回路２４の構成と同
じであり、スタティック型ラッチ回路で構成される。マ
スタラッチ回路２２は、図９に示す実施の形態２と同
様、ダイナミック型ラッチ回路で構成される。図１２に
示すマスタラッチ回路２２と図９に示すマスタラッチ回
路とは構成が同じであり、対応する部分には同一参照番
号を付し、その詳細説明は省略する。また、図１２に示
すスレーブラッチ回路２４の構成は、図４に示すスレー
ブラッチ回路２４の構成と同じであり、対応する部分に
は同一参照番号を付し、その詳細説明は省略する。

【０１２０】この図１２に示すフリップフロップの構成
においては、マスタラッチ回路２２が、転送クロック信
号ＴＧ１に従ってダイナミック動作を行なう（内部出力
ノードのイコライズ）。したがって、前段のパストラン
ジスタロジックからの信号の振幅が小さい場合において
も、高速で小振幅信号を増幅して内部信号Ｄ３および／
Ｄ３を生成することができる。

【０１２１】一方、スレーブラッチ回路２４は、図１３
に動作波形を示すように、スタティックに動作してお
り、転送クロック信号ＴＧ２に従って転送回路２３を介
して与えられる信号Ｄ４および／Ｄ４を、高速で増幅す
る。したがって、このスレーブラッチ回路２４の出力信
号Ｄ５および／Ｄ５は、転送クロック信号ＴＧ２に従っ
て変化し、転送クロック信号ＴＧ２の１クロックサイク
ル期間ラッチされる。したがって、次段のパストランジ
スタロジックは、余裕をもって動作することができ、高
速クロックＣＬＫに従って高速動作することができる。

【０１２２】なおマスタラッチ回路２２の動作は、図９
に示す実施の形態２のマスタラッチ回路の動作と同じで
ある。

【０１２３】スリープモード時においては、実施の形態
１と同様、制御電源電圧の制御が行なわれ、内部電源線
２６上の電源電圧ＶＣＣＣは、そのリーク電流により接
地電圧レベルに放電され、また制御電源電圧ＰＳ１、Ｎ
Ｓ１およびＥＳ１は、それぞれ電圧レベルが高くされ、
リーク電流を生じることなく、信号をラッチする。

【０１２４】以上のように、この発明の実施の形態３に
従えば、マスタラッチ回路およびスレーブラッチ回路
を、ダイナミック型ラッチ回路およびスタティック型ラ
ッチ回路で構成しているため、小振幅の信号を高速で増
幅し、かつ１クロックサイクル期間持続的に出力信号を
出力することができ、高速動作する論理回路装置を実現
することができる。

【０１２５】［実施の形態４］図１４は、この発明の実
施の形態４に従うフリップフロップの構成を示す図であ
る。この図１４に示すフリップフロップ１２は、マスタ
ラッチ回路２２の構成が、図１２に示す構成と異なる。

【０１２６】図１４において、マスタラッチ回路２２
は、内部出力ノードＯＤ１と接地ノードの間に接続さ
れ、かつそのゲートに転送回路２１からの信号Ｄ２を受
けるｐチャネルＭＯＳトランジスタＰＧ１と、内部出力
ノードＯＤ２と接地ノードの間に接続され、かつそのゲ
ートに転送回路２１からの信号／Ｄ２を受けるｐチャネ
ルＭＯＳトランジスタＰＧ２と、内部出力ノードＯＤ１
と接地ノードの間に接続され、かつそのゲートが内部出
力ノードＯＤ２に接続されるｎチャネルＭＯＳトランジ
スタＮＴ４と、内部出力ノードＯＤ２と接地ノードの間
に接続され、かつそのゲートが内部出力ノードＯＤ１に
接続されるｎチャネルＭＯＳトランジスタＮＴ５と、共
通ソースノード２２ａと内部出力ノードＯＤ１の間に接
続されかつそのゲートが内部出力ノードＯＤ２に接続さ
れるｐチャネルＭＯＳトランジスタＰＴ１と、共通ソー
スノード２２ａと内部出力ノードＯＤ２の間に接続され
かつそのゲートが内部出力ノードＯＤ１に接続されるｐ
チャネルＭＯＳトランジスタＰＴ２と、転送クロック信
号ＴＧ１に応答して導通し、内部出力ノードＯＤ１およ
びＯＤ２を電気的に短絡するｎチャネルＭＯＳトランジ
スタＮＴ６を含む。ＭＯＳトランジスタＰＴ１、ＰＴ
２、ＮＴ４およびＮＴ５は、動作時、ＣＭＯＳインバー
タラッチとして動作する。

【０１２７】このマスタラッチ回路２２は、さらに、転
送クロック信号ＴＧ１に応答して、制御電源電圧ＰＳ０
を共通ソースノード２２ａに伝達する電源トランジスタ
ＰＱ７と、補の転送クロック信号／ＴＧ１に応答して内
部出力ノードＯＤ１とトランスファゲート２１ａとを接
続するｎチャネルＭＯＳトランジスタＮＴ７と、補の転
送クロック信号／ＴＧ１に応答して内部出力ノードＯＤ
２をトランスファゲート２１ａに接続するｎチャネルＭ
ＯＳトランジスタＮＴ８を含む。ＭＯＳトランジスタＮ
Ｔ７およびＮＴ８は、ＭＯＳトランジスタＮＴ６と相補
的に導通状態とされ、信号Ｄ２と信号／Ｄ３とを同一電
位とし、かつ信号／Ｄ２と信号Ｄ３とを同一電位に設定
する。

【０１２８】電源トランジスタＰＱ７は、制御電源電圧
ＰＳ０を受けている。このＭＯＳトランジスタＰＱ７
は、ローＶｔｈＭＯＳトランジスタで構成されていても
よいが、先の実施の形態３と同様、この電源トランジス
タＰＱ７は、低リーク電流ＭＯＳトランジスタで構成さ
れてもよく、また内部電源線２６に接続されてもよい。
この図１４に示すフリップフロップ１２の他の構成は、
先の図１２に示す構成と同じであり、対応する部分には
同一参照番号を付し、その詳細説明は省略する。

【０１２９】次に、この図１４に示すフリップフロップ
１２のノーマルモード時の動作を、図１５に示す信号波
形図を参照して説明する。転送クロック信号ＴＧ１がＨ
レベルのとき、転送回路２１が導通状態、転送回路２３
が非導通状態にある。したがって、スレーブラッチ回路
２４は、ラッチ状態にあり、先のサイクルにおいて取込
んだ信号をラッチし、出力ドライブ回路２５を介して信
号を出力する。

【０１３０】マスタラッチ回路２２においては、転送回
路２１を介して与えられる信号Ｄ２および／Ｄ２に従っ
て、ｐチャネルＭＯＳトランジスタＰＧ１およびＰＧ２
のコンダクタンスが変化する。ＭＯＳトランジスタＮＴ
６は導通状態にあるため、内部出力ノードＯＤ１および
ＯＤ２は、電気的に短絡されており、内部信号／Ｄ３お
よびＤ３は、その電圧レベルが同じである。ｐチャネル
ＭＯＳトランジスタＰＧ１およびＰＧ２が、信号Ｄ２お
よび／Ｄ２をゲートに受けており、これらの信号Ｄ２お
よび／Ｄ２の振幅が小さくても、ＭＯＳトランジスタＰ
Ｇ１およびＰＧ２を介して、内部出力ノードＯＤ１およ
びＯＤ２の電圧レベルが低下する（オン状態のｐチャネ
ルＭＯＳトランジスタのソースは内部出力ノード）。電
源トランジスタＰＱ７は非導通状態にあるため、このＭ
ＯＳトランジスタＰＴ１、ＰＴ２、ＮＴ４およびＮＴ５
によるラッチ回路のラッチ動作は停止されている。

【０１３１】転送クロック信号ＴＧ１がＬレベルに立下
がると、電源トランジスタＰＱ７が導通し、イコライズ
用のＭＯＳトランジスタＮＴ６が非導通状態となり、ラ
ッチ動作が開始される。このとき、また、ＭＯＳトラン
ジスタＮＴ７およびＮＴ８が導通し、内部出力ノードＯ
Ｄ１およびＯＤ２を、それぞれトランスファゲート２１
ａおよび２１ｂに接続する。ＭＯＳトランジスタＰＴ
１、ＰＴ２、ＮＴ４およびＮＴ５によるラッチ回路によ
るラッチ動作により、内部信号Ｄ３および／Ｄ３が信号
Ｄ２および／Ｄ２に従って駆動される。この信号Ｄ３お
よび／Ｄ３の信号変化は、また信号／Ｄ２およびＤ２へ
交差的にフィードバックされる。したがって、信号Ｄ２
および／Ｄ２の一方が、電源電圧レベルにまで立上げら
れ、これにより、ＭＯＳトランジスタＰＧ１およびＰＧ
２の一方を完全にオフ状態とし、リーク電流を防止す
る。たとえば、信号Ｄ２がＨレベルのときには、信号／
Ｄ３が、電源電圧レベルにまで駆動され、応じて、この
信号Ｄ２も、電源電圧レベルにまで駆動される。したが
って、小振幅信号が前段のパストランジスタロジックか
ら伝達されても、このマスタラッチ回路２２において、
入力信号Ｄ２および／Ｄ２の振幅が、電源電圧レベルに
まで拡大され、内部出力ノードＯＤ１およびＯＤ２のう
ちのＨレベルのノードが、ＭＯＳトランジスタＰＧ１お
よびＰＧ２の一方を介して放電されるのを防止し、消費
電流を低減する。

【０１３２】転送クロック信号ＴＧ１がＬレベルのと
き、また転送回路２３が導通状態となり、信号Ｄ３およ
び／Ｄ３が、スレーブラッチ回路２４に伝達される。ス
レーブラッチ回路２４は、そのＭＯＳトランジスタＮＧ
３およびＮＧ４のゲートに信号Ｄ４および／Ｄ４を受け
ている。したがって、マスタラッチ回路２２は、その内
部の信号線およびスレーブラッチ回路の入力ゲート容量
を駆動することが要求されるだけであり、高速で、信号
Ｄ３および／Ｄ３を転送回路２３を介してスレーブラッ
チ回路２４へ伝達することができる。

【０１３３】スレーブラッチ回路２４は、先の実施の形
態３と同様、スタティック型ラッチ回路であり、入力信
号Ｄ４および／Ｄ４に従って出力信号Ｄ５および／Ｄ５
を生成し、出力ドライブ回路２５を介して出力する。

【０１３４】なお、ノーマルモード時においては、制御
電源電圧ＰＳ０は、電源電圧ＶＣＣレベルであり、スリ
ープモード時においては、内部電源線２６上の電源電圧
ＶＣＣと同様、接地電圧レベルに放電される。スレーブ
ラッチ回路２４においても、制御電源電圧ＰＳ１、ＮＳ
１、およびＥＳ１は、先の実施の形態１の場合と同様に
駆動される。

【０１３５】この図１４に示す構成においても、マスタ
ラッチ回路２２は、ダイナミック型ラッチ回路で構成さ
れており、前段のパストランジスタロジックからの小振
幅の信号を高速で増幅することができる。特に、このマ
スタラッチ回路２２において、前段のパストランジスタ
ロジックの出力信号Ｄおよび／Ｄを、ｐチャネルＭＯＳ
トランジスタＰＧ１およびＰＧ２のゲートで受けること
により、ｎチャネルＭＯＳトランジスタを用いる場合に
比べて、小振幅信号であっても、より深いオン状態にこ
れらのＭＯＳトランジスタＰＧ１およびＰＧ２を設定す
ることができ、高速で、ラッチ動作時、内部出力ノード
ＯＤ１およびＯＤ２の電圧レベルに変化を生じさせるこ
とができ、高速のラッチ動作を実現することができる。

【０１３６】また、ＭＯＳトランジスタＮＴ７およびＮ
Ｔ８を用いて、ラッチ状態時、このマスタラッチ回路２
２の出力信号を入力部へ交差的に（信号Ｄ２と信号／Ｄ
３を結合し、信号／Ｄ２を信号Ｄ３と結合する）フィー
ドバックすることにより、Ｈレベルの入力信号を、電源
電圧レベルに駆動することができ、ＭＯＳトランジスタ
ＰＧ１およびＰＧ２を確実にオフ状態に設定することが
でき、リーク電流を低減することができる。

【０１３７】なお、この図１４に示す構成に対する制御
電源電圧を発生する部分の構成としては、先の実施の形
態１における制御電源電圧発生部の構成を利用すること
ができる。

【０１３８】［実施の形態５］図１６は、この発明の実
施の形態５に従うフリップフロップの構成を示す図であ
る。図１６に示すフリップフロップ１２においては、ス
レーブラッチ回路２４において、パワーダウンモード指
示信号ＰＤの活性化に応答して導通し、ｎチャネルＭＯ
ＳトランジスタＮＧ３およびＮＧ４のゲートをそれぞれ
接地電圧に駆動するｎチャネルＭＯＳトランジスタＮＴ
１０およびＮＴ１１が設けられる。このスレーブラッチ
回路２４の他の構成は、図４に示す構成と同じであり、
対応する部分には同一参照番号を付し、その詳細説明は
省略する。

【０１３９】マスタラッチ回路２２は、内部出力ノード
ＯＤ１およびＯＤ２を、活性化時その電圧をラッチする
ラッチ段を構成するＭＯＳトランジスタＰＴ１、ＰＴ
２、ＮＴ４およびＮＴ５と、転送回路２１の出力信号Ｄ
２および／Ｄ２を差動増幅してその出力信号を内部出力
ノードＯＤ１およびＯＤ２上に伝達するｎチャネルＭＯ
ＳトランジスタＮＴ１およびＮＴ２と、転送クロック信
号ＴＧ１がＬレベルのとき導通し、ラッチ段の共通ソー
スノード２２ａへ制御電源電圧ＰＳ０を伝達するｐチャ
ネルＭＯＳトランジスタＰＱ７を含む。このｐチャネル
ＭＯＳトランジスタＰＱ７は、低リーク電流ＭＯＳトラ
ンジスタで構成されてもよく、また、制御電源電圧ＰＳ
０に代えて、内部電源線２６上の電源電圧ＶＣＣＣを受
けるように結合されてもよい。

【０１４０】この図１６に示すマスタラッチ回路２２
は、ダイナミック型ラッチ回路であり、転送クロック信
号ＴＧ１がＨレベルのときには、その内部出力ノードＯ
Ｄ１およびＯＤ２の電圧をイコライズし、転送クロック
信号ＴＧ１がＬレベルとなると、ラッチ段が活性化され
て、内部出力ノードＯＤ１およびＯＤ２の電圧レベル
を、前段のパストランジスタロジックから与えられた信
号Ｄ２および／Ｄ２に応じて駆動しかつラッチする。こ
のマスタラッチ回路２２として、先の実施の形態１から
４のマスタラッチ回路が用いられてもよい。

【０１４１】ノーマルモード時においては、このスレー
ブラッチ回路２４は、スタティックに動作し、転送回路
２３を介して与えられる信号Ｄ４および／Ｄ４を差動増
幅しかつラッチして出力する。スレーブラッチ回路２４
のラッチ部の構成としても、先の実施の形態１から４の
いずれが用いられてもよい。

【０１４２】パワーダウンモード時においては、パワー
ダウンモード指示信号ＰＤがＨレベルとなり、ＭＯＳト
ランジスタＮＴ１０およびＮＴ１１が導通状態となる。
このパワーダウンモード時には、制御電源電圧ＰＳ０が
接地電圧レベルへ放電され、また制御電源電圧ＰＳ１
は、電源電圧ＶＣＣよりも高い電圧レベルに設定され、
また制御電圧ＥＳ１およびＮＳ１も接地電圧レベルから
所定の電圧レベルへ上昇される。

【０１４３】このパワーダウンモード時においては、Ｍ
ＯＳトランジスタＮＧ３およびＮＧ４のゲートは接地電
圧レベルに固定される。したがって、このＭＯＳトラン
ジスタＮＧ３およびＮＧ４のゲートがフローティング状
態となり、パワーダウンモード前の信号Ｄ４および／Ｄ
４の電圧レベルに応じて、ＭＯＳトランジスタＮＧ３お
よびＮＧ４の電圧レベルが不安定な場合、制御電源電圧
ＥＳ１は、これらの不安定な電圧レベルを考慮して、十
分高い電圧レベル（たとえば電源電圧ＶＣＣレベル）に
設定する必要がある。しかしながら、ＭＯＳトランジス
タＮＴ１０およびＮＴ１１により、ＭＯＳトランジスタ
ＮＧ３およびＮＧ４のゲートを接地電圧レベルに固定す
ることにより、制御電源電圧ＥＳ１の電圧レベルが中間
電圧レベルに設定されても、ＭＯＳトランジスタＮＧ３
およびＮＧ４は十分深いオフ状態に設定することがで
き、リーク電流を防止することができる。したがって、
たとえば制御電源電圧ＮＳ１およびＥＳ１はともに等し
い電圧レベル（たとえば中間電圧ＶＣＣ／２）の電圧レ
ベルに設定しても、十分にパワーダウンモード時のリー
ク電流を抑制することができる。

【０１４４】なお、パワーダウンモードは、ここでは、
システム電源が遮断された場合において、単にフリップ
フロップにおいて情報を保持する必要がある動作モード
を示す。スリープモードは、システム電源が投入された
状態で、所定期間何ら論理処理が行なわれず、信号状態
が変化しない場合に、コントローラ（ＣＰＵ）の制御の
下に、スリープモード指示信号ＳＬＥＥＰが活性状態と
される動作モードを示す。しかしながら、これらのパワ
ーダウンモードおよびスリープモードは、同じ動作モー
ドであってもよい。したがって、図１６において括弧で
示すように、パワーダウンモード指示信号ＰＤに代えて
スリープモード指示信号ＳＬＥＥＰがＭＯＳトランジス
タＮＴ１０およびＮＴ１１のゲートへ与えられてもよ
い。スリープモード時においても、正確に、情報を保持
した状態でリーク電流を低減することができ、また制御
電源電圧ＥＳ１の電圧レベルを低く設定することがで
き、消費電流が低減される。

【０１４５】以上のように、この発明の実施の形態５に
従えば、パワーダウンまたはスリープモード時に、スレ
ーブラッチ回路の信号入力段のＭＯＳトランジスタのゲ
ートを接地電圧レベルに固定しているため、情報保持時
において、入力段のＭＯＳトランジスタのゲートがフロ
ーティング状態とされて、その電圧レベルが変動して
も、低い制御電源電圧で、安定に情報を保持することが
でき、かつリーク電流を抑制することができる。

【０１４６】［実施の形態６］図１７は、この発明の実
施の形態６に従うフリップフロップの構成を示す図であ
る。図１７に示すフリップフロップ１２においては、ス
レーブラッチ回路２４において、チャネル長Ｌが他のＭ
ＯＳトランジスタよりも長くされたｐチャネルＭＯＳト
ランジスタＰＱ１０およびＰＱ１１ならびにｎチャネル
ＭＯＳトランジスタＮＱ１０およびＮＱ１１が、ｐチャ
ネルＭＯＳトランジスタＰＱ３およびＰＱ４ならびにｎ
チャネルＭＯＳトランジスタＮＱ３およびＮＱ４に代え
て用いられる。他の構成は、図１６に示す構成と同じで
あり、対応する部分には同一参照番号を付し、その詳細
説明は省略する。

【０１４７】微細化されたＭＯＳトランジスタにおいて
は、いわゆる「短チャネル効果」が発生する。この短チ
ャネル効果は、ドレイン電圧の影響がソースにまで及ぶ
ことにより生じる効果である。チャネル長Ｌが短くなる
と、ドレイン電界による空乏層が容易にソースにまで到
達し、反転層が形成されやすくなり、しきい値電圧の絶
対値が小さくなる。すなわち、しきい値電圧がチャネル
長Ｌに対して依存性を有する。このスレーブラッチ回路
２４においてラッチ段を構成するＭＯＳトランジスタＰ
Ｑ、ＮＱのチャネル長Ｌを他の構成要素のＭＯＳトラン
ジスタＰＴ、ＮＴおよびＮＧのチャネル長よりも長くす
る。これにより、これらのＭＯＳトランジスタＰＱ１
０、ＰＱ１１、ＮＱ１０およびＮＱ１１のしきい値電圧
の絶対値が他のＭＯＳトランジスタよりも大きくなる。
チャネル領域の不純物分布が同じであっても、ＭＯＳト
ランジスタのしきい値電圧はチャネル長Ｌにより変化す
る。したがって、単に、チャネル長Ｌを変えるだけで、
しきい値電圧の異なるＭＯＳトランジスタを生成するこ
とができる。これにより、製造工程を増加させることな
くしきい値電圧の絶対値の大きなＭＯＳトランジスタを
形成して、スレーブラッチ回路２４のラッチ段に利用す
ることができる。

【０１４８】［変更例］図１７においてスレーブラッチ
回路２４において括弧内に示すように、スレーブラッチ
回路２４においてＭＯＳトランジスタＰＱ１０、ＰＱ１
１、ＮＱ１０およびＮＱ１１のチャネル幅Ｗを、他のＭ
ＯＳトランジスタのチャネル幅よりも狭くする。いわゆ
る「狭チャネル効果」を生じさせる。この狭チャネル効
果は、チャネル領域に形成される空乏層を横方向の拡が
りを大きくして、その固定電荷を増大させることによ
り、しきい値電圧の絶対値を大きくする効果である。こ
のチャネル幅Ｗを小さくする構成においても、チャネル
領域の不純物濃度プロファイルは、他のＭＯＳトランジ
スタＰＱ、ＮＱおよびＮＧと同様であり、何ら製造工程
を増加させることなくしきい値電圧の絶対値の大きなＭ
ＯＳトランジスタを作製することができる。

【０１４９】なお、ＭＯＳトランジスタＰＱ１０、ＰＱ
１１、ＮＱ１０およびＮＱ１１は、チャネル長Ｌが大き
くされかつチャネル幅Ｗが小さくされてもよい。この構
成の場合、伝達係数β（Ｗ／Ｌに比例する定数）が小さ
くなり、電流駆動力が小さくなり、ＭＯＳトランジスタ
ＮＧ３およびＮＧ４のコンダクタンスの差に応じて、内
部出力ノードＯＤ３およびＯＤ４の電圧レベルを決定す
ることができる（ラッチ極性を決定することができ
る）。

【０１５０】［電源トランジスタＰＱ７の構成／配置］
マスタラッチ回路２２において、電源トランジスタＰＱ
７のしきい値電圧の絶対値はリーク電流低減のために大
きくする必要がある。この場合、図１８に示すように、
この電源トランジスタＰＱ７のバックゲートへ、高電圧
Ｖｐｐを与え、基板バイアスを深くして、しきい値電圧
の絶対値を大きくする。電源トランジスタＰＱ７は、ま
た、ＭＯＳトランジスタＰＱ１０およびＰＱ１１と同
様、そのチャネル長Ｌおよび／またはチャネル幅Ｗが調
整されてもよい。

【０１５１】［電源トランジスタの配置］図１９は、マ
スタラッチ回路に対する電源トランジスタの配置を示す
図である。図１９において、マスタラッチ回路２２♯０
〜２２♯ｎそれぞれに対応して、電源トランジスタＰＱ
♯０〜ＰＱ♯ｎが設けられる。これらの電源トランジス
タＰＱ♯０〜ＰＱ♯ｎの各々は転送クロック信号ＴＧ１
に応答して、制御電圧伝達線１４ｂ上の制御電源電圧Ｐ
Ｓ０を対応のマスタラッチ回路２２♯０〜２２♯ｎに伝
達する。この図１９に示す配置の場合、制御電圧伝達線
１４ｂ上の制御電源電圧ＰＳ０は、ほぼ一定の電圧レベ
ルである（制御電圧伝達線１４ｂの配線抵抗は十分小さ
い）。したがって、マスタラッチ回路２２♯０〜２２♯
ｎに対し、ノーマルモード時、同一レベルの制御電源電
圧を対応の電源トランジスタＰＱ♯０〜ＰＱ♯ｎを介し
て伝達することができ、安定に動作させることができ
る。

【０１５２】［電源トランジスタの配置２］図２０は、
マスタラッチ回路に対する電源トランジスタの配置２を
示す図である。この図２０に示す配置においては、マス
タラッチ回路２２♯０〜２２♯ｎは、複数のグループに
分割される。図２０においては、マスタラッチ回路２２
♯０〜２２♯ｋが１つのグループを構成し、マスタラッ
チ回路２２♯ｍ…２２♯ｎが１つのグループを構成す
る。これらのマスタラッチ回路のグループに対応して、
サブ電源線３４♯０〜３４♯ｉが設けられる。これらの
サブ電源線３４♯０〜３４♯ｉそれぞれに対応して電源
トランジスタＰＱ♯０〜ＰＱ♯ｉが設けられて、制御電
圧伝達線１４ｂからの制御電源電圧ＰＳ０が、サブ電源
線３４♯０〜３４♯ｉへそれぞれ伝達される。

【０１５３】この図２０に示す配置の場合、電源トラン
ジスタの数を低減することができる。また、電源トラン
ジスタＰＱ♯０〜ＰＱ♯ｉを分散配置させることによ
り、電流が流れる経路を分散させることができ、応じて
電流の局所集中を防止することができる。

【０１５４】なお、図１９および図２０においては、マ
スタラッチ回路２２に対する電源トランジスタの配置を
示している。しかしながら、スレーブラッチ回路におい
て電流源トランジスタが設けられる場合、同様、この図
１９または図２０に示す配置と同様の配置が用いられ
る。

【０１５５】また、上述の実施の形態１から５におい
て、マスタラッチ回路およびスレーブラッチ回路が適当
に組合わせて用いられてもよい。

【０１５６】以上のように、この発明の実施の形態６に
従えば、スレーブラッチ回路のラッチ用ＭＯＳトランジ
スタのチャネル長を他のＭＯＳトランジスタよりも長く
しているため、製造工程数を増加させることなくしきい
値電圧の異なるＭＯＳトランジスタを作成できる。

【０１５７】［実施の形態７］図２１は、この発明の実
施の形態７に従う半導体回路装置の構成を概略的に示す
図である。図２１において、この半導体回路装置は、２
相の転送クロック信号ＴＧ１およびＴＧ２に同期して、
互いに相補な多ビット２進数データＡおよびＡＢを伝達
するフリップフロップ（Ｆ／Ｆ）回路５０ａと、転送ク
ロック信号ＴＧ１およびＴＧ２に同期して、互いに相補
な多ビット２進数データＢおよびＢＢを転送するフリッ
プフロップ（Ｆ／Ｆ）回路５０ｂと、フリップフロップ
回路５０ａおよび５０ｂから与えられたデータを加算す
る全加算回路５２と、転送クロック信号ＴＧ１およびＴ
Ｇ２に同期して、全加算回路５２からのサム出力データ
ＳおよびＳＢならびにキャリ信号ＣＡおよびＣＡＢを出
力するフリップフロップ（Ｆ／Ｆ）回路５０ｃを含む。
２進数データＡおよびＡＢは、各ビットが互いに相補で
あり、２進数ＡＢは、２進数Ａの１の補数である。同
様、２進数ＢＢは、２進数Ｂの１の補数である。キャリ
信号ＣＡおよびＣＡＢは、互いに相補な信号である。ま
たサム出力データＳＢは、サム出力データＳの１の補数
である。これは、後にその構成は詳細に説明するが、全
加算回路５２においては、加算結果データの各ビットに
対して相補な論理レベルの信号が出力されるためであ
る。

【０１５８】図２２は、図２１に示す全加算回路５２の
構成の一例を示す図である。図２２においては、全加算
回路５２として、５ビットの２進数データＡ＜４：０＞
およびＢ＜４：０＞の加算を行なう構成を示す。図２２
において、この全加算回路５２は、それぞれ、同一構成
を有する全加算器５２ａ−５２ｅを含む。これらの全加
算器５２ａ−５２ｅの各々は、相補データビットを受け
る入力ＩＡおよびＩＢと、前段の全加算器からの相補キ
ャリ信号を入力するキャリ入力ＩＣと、相補キャリ信号
を出力するキャリ出力ＯＣと、加算結果を示す相補デー
タビットを出力するサム出力ＯＳを含む。

【０１５９】これらの全加算器５２ａ−５２ｅの各々へ
は、２進数データＡ＜４：０＞およびＡＢ＜４：０＞の
対応のビットおよび２進数データＢ＜４：０＞およびＢ
Ｂ＜４：０＞の対応のビットが与えられる。たとえば、
全加算器５２ａへは、最下位ビットＡ＜０＞、ＡＢ＜０
＞、Ｂ＜０＞およびＢＢ＜０＞が与えられる。この最下
位ビットに対して設けられる全加算器５２ａのキャリ入
力ＩＣへは、電源電圧Ｖｃおよび接地電圧が与えられ
る。この全加算器５２ａの与えられるキャリは、“０”
であり、真のキャリ入力へは接地電圧が与えられ、補の
キャリ入力へは、電源電圧Ｖｃが与えられる。この電源
電圧Ｖｃは、フリップフロップ回路へ与えられる電源電
圧と別の電源から与えられる。これらの全加算器５２ａ
−５２ｅからは、５ビットの加算結果データＳ＜４：０
＞およびＳＢ＜４：０＞が出力され、かつ相補キャリ信
号ＣＡおよびＣＡＢが出力される。

【０１６０】図２３は、図２２に示す全加算器５２ａ−
５２ｅの構成を示す図である。これらの全加算器５２ａ
−５２ｅは、同一構成を有するため、１ビット全加算器
の構成を示す。全加算器は、サム出力を生成する部分と
キャリ出力を生成する部分とを有しており、図２３にお
いては、全加算器のサム出力信号ＳｉおよびＳＢｉを生
成する部分の構成を示す。

【０１６１】図２３において、全加算器（５２ａ−５２
ｅ）は、入力信号ＡＢｉに応答して入力キャリ信号Ｃｉ
をノード６１ａに伝達するｎチャネルＭＯＳトランジス
タ６０ａと、入力信号Ａｉに応答して、補の入力キャリ
信号ＣＢｉをノード６１ａに伝達するｎチャネルＭＯＳ
トランジスタ６０ｂと、入力信号Ａｉに応答して、入力
キャリ信号Ｃｉをノード６１ｂに伝達するｎチャネルＭ
ＯＳトランジスタ６０ｃと、補の入力キャリ信号ＣＢｉ
を入力信号ＡＢｉに応答してノード６１ｂに伝達するｎ
チャネルＭＯＳトランジスタ６０ｄを含む。入力信号Ａ
ｉおよびＡＢｉは、入力ＩＡに与えられる互いに相補な
信号であり、２進数データビットＡ＜ｉ＞およびＡＢ＜
ｉ＞に対応する。キャリ信号ＣｉおよびＣＢｉは、前段
の全加算器から与えられるキャリ信号である。最下位ビ
ットの全加算器５２ａにおいては、キャリ信号Ｃｉが接
地電圧レベルに固定され、補のキャリ信号ＣＢｉが、電
源電圧Ｖｃレベルに固定される（ノーマルモード時）。

【０１６２】全加算器（５２ａ−５２ｅ）は、さらに、
入力信号ＢＢｉに応答してノード６１ａ上の信号をノー
ド６１ｃに伝達するｎチャネルＭＯＳトランジスタ６０
ｅと、入力信号Ｂｉに応答してノード６１ｂ上の信号を
ノード６１ｃに伝達するｎチャネルＭＯＳトランジスタ
６０ｆと、入力信号Ｂｉに応答して、ノード６１ａ上の
信号をノード６１ｄ上に伝達するｎチャネルＭＯＳトラ
ンジスタ６０ｇと、入力信号ＢＢｉに応答してノード６
１ｂ上の信号をノード６１ｄに伝達するｎチャネルＭＯ
Ｓトランジスタ６０ｈを含む。ノード６１ｃから、サム
出力信号Ｓｉが出力され、ノード６１ｄから、補のサム
出力信号ＳＢｉが出力される。

【０１６３】入力信号ＢｉおよびＢＢｉは、入力ＩＢに
与えられる２進数データビットＢ＜ｉ＞およびＢＢ＜ｉ
＞に対応する。サム出力ＯＳから出力されるサム出力信
号ＳｉおよびＳＢｉは、サム出力データビットＳ＜ｉ＞
およびＳＢ＜ｉ＞に対応する。次に、この図２３に示す
加算結果出力の動作について説明する。

【０１６４】（１） Ｂｉ＝０（Ｌレベル）：信号Ｂｉ
が“０”（Ｌレベル）のときには、信号ＢＢｉがＨレベ
ルであり、ＭＯＳトランジスタ６０ｅおよび６０ｈが導
通し、ノード６１ａがノード６１ｃに接続され、ノード
６１ｂがノード６１ｄに接続される。

【０１６５】（ｉ） 信号Ａｉが“１”のときには、Ｍ
ＯＳトランジスタ６０ｂおよび６０ｃが導通し、入力キ
ャリ信号ＣＢｉがノード６１ａに伝達され、入力キャリ
信号Ｃｉがノード６１ｂに伝達される。したがって、サ
ム出力信号Ｓｉは、入力キャリ信号ＣＢｉに従って生成
され、補のサム結果信号ＳＢｉが、入力キャリ信号Ｃｉ
により生成される。したがって、入力キャリ信号Ｃｉが
“１”のときには、サム出力信号Ｓｉが“０”となり、
一方、入力キャリ信号Ｃｉが“０”のときには、サム結
果信号Ｓｉが“１”となる。

【０１６６】すなわち、Ｓｉ＝１＋Ｃｉ＋０が実行され
る。ここで、“＋”は、モジュール２の加算を示す。

【０１６７】（ｉｉ） 入力信号Ａｉが“０”：この状
態においては、ＭＯＳトランジスタ６０ａおよび６０ｄ
が導通し、ノード６１ａに、入力キャリ信号Ｃｉが伝達
され、ノード６１ｂに、補の入力キャリ信号ＣＢｉが伝
達される。したがって、サム結果信号Ｓｉが、入力キャ
リ信号Ｃｉにより生成され、サム結果信号ＳＢｉが、補
のキャリ入力信号ＣＢｉに従って生成される。

【０１６８】したがって、この状態においては、Ｓｉ＝
０＋０＋Ｃｉが実現される。 （２） Ｂｉ＝１：この状態においては、ＭＯＳトラン
ジスタ６０ｆおよび６０ｇが導通し、ノード６０ａがノ
ード６１ｄに結合され、ノード６１ｂがノード６１ｃに
結合される。したがって、上述の入力信号Ｂｉが“０”
のときと逆の態様で、ノード６１ｃおよび６１ｄとノー
ド６１ａおよび６１ｂの接続が行なわれる。したがっ
て、入力信号Ａｉが“１”のときには、サム結果信号Ｓ
ｉが入力キャリ信号Ｃｉに従って生成され、一方、入力
信号Ａｉが“０”のときには、サム結果信号Ｓｉが補の
入力キャリ信号ＣＢｉに従って生成される。したがっ
て、Ｓｉ＝１＋Ａｉ＋Ｓｉが実現される。

【０１６９】したがって、入力信号Ｂｉに対する表現式
から、この図２３に示す構成は、次式を実現する。

【０１７０】Ｓｉ＝Ａｉ＋Ｂｉ＋Ｃｉ ＳＢｉ＝ＡＢｉ＋ＢＢｉ＋ＣＢｉ すなわち、前段の全加算器からのキャリ入力と、入力信
号ビットＡｉおよびＣｉの加算が行なわれ、その加算結
果を示す信号Ｓｉが生成される。

【０１７１】この図２３に示すように、全加算器におい
て、サム結果信号を生成する部分においては、最下位ビ
ットの全加算器に対するキャリ入力信号Ｃｉを除いて、
電源ノードから電流を消費してはいない。単に入力信号
を伝達しているだけであり、低消費電流を実現すること
ができる。たとえ、パストランジスタを介して信号が伝
達されてその振幅が小さくなっても、先の実施の形態１
から６において説明したように、小振幅信号を確実に増
幅して、次段のフリップフロップ回路で増幅してラッチ
することができる。

【０１７２】図２４は、図２２に示す全加算器５２ａ−
５２ｅのキャリ信号を生成する部分の構成を示す図であ
る。キャリ信号ＣＡｉおよびＣＡＢｉが次段の全加算器
のキャリ入力ＩＣへ与えられる。最上位ビットの全加算
器５２ｅからのキャリ信号ＣｉおよびＣＢｉは、次段の
フリップフロップ（Ｆ／Ｆ）回路へ与えられる（図２１
参照）。

【０１７３】図２４において、全加算器５２ａ−５２ｅ
の各々は、入力信号ＢＢｉに応答して入力信号Ａｉをノ
ード７１ａに伝達するｎチャネルＭＯＳトランジスタ７
０ａと、入力信号Ｂｉに応答して入力キャリ信号Ｃｉを
ノード７１ａに伝達するｎチャネルＭＯＳトランジスタ
７０ｂと、入力信号ＢＢｉに応答して入力信号ＡＢｉを
ノード７１ｂに伝達するｎチャネルＭＯＳトランジスタ
７０ｃと、入力信号Ｂｉに応答して入力キャリ信号ＣＢ
ｉをノード７１ｂに伝達するｎチャネルＭＯＳトランジ
スタ７０ｄと、入力信号ＢＢｉに応答して入力キャリ信
号Ｃｉをノード７１ｃに伝達するｎチャネルＭＯＳトラ
ンジスタ７０ｅと、入力信号Ｂｉに応答して入力信号Ａ
ｉをノード７１ｃ上に伝達するｎチャネルＭＯＳトラン
ジスタ７０ｆと、入力信号ＢＢｉに応答して入力キャリ
信号ＣＢｉをノード７１ｄに伝達するｎチャネルＭＯＳ
トランジスタ７０ｇと、入力信号Ｂｉに応答して入力信
号ＡＢｉをノード７１ｄ上に伝達するｎチャネルＭＯＳ
トランジスタ７０ｈを含む。

【０１７４】これらの入力信号Ａｉ、ＡＢｉ、Ｂｉおよ
びＢＢｉならびに入力キャリ信号ＣｉおよびＣＢｉは、
先の図２３に示す信号と同じである。

【０１７５】全加算器（５２ａ−５２ｅ）は、さらに、
入力信号ＡＢｉに応答してノード７１ａ上の信号をノー
ド７１ｅ上に伝達するｎチャネルＭＯＳトランジスタ７
０ｉと、入力信号Ａｉに応答してノード７１ｃ上の信号
をノード７１ｅ上に伝達するｎチャネルＭＯＳトランジ
スタ７０ｊと、入力信号ＡＢｉに応答してノード７１ｂ
上の信号をノード７１ｆ上に伝達するｎチャネルＭＯＳ
トランジスタ７０ｋと、入力信号Ａｉに応答してノード
７１ｂ上の信号をノード７１ｆ上に伝達するｎチャネル
ＭＯＳトランジスタ７０ｌを含む。ノード７１ｅからキ
ャリ信号ＣＡｉが出力され、ノード７１ｆから、補のキ
ャリ信号ＣＡＢｉが出力される。

【０１７６】全加算器は、さらに、ノード７１ｆおよび
７１ｅ上の信号をプルアップするためのプルアップ回路
７４を含む。このプルアップ回路７４は、そのゲートが
接地電圧に結合されて、周辺電源電圧Ｖｐをノード７５
に伝達するｐチャネルＭＯＳトランジスタ７４ａと、ノ
ード７５および７１ｅの間に接続されかつそのゲートが
ノード７１ｆに接続されるｐチャネルＭＯＳトランジス
タ７４ｂと、ノード７５とノード７１ｆの間に接続され
かつそのゲートがノード７１ｅに接続されるｐチャネル
ＭＯＳトランジスタ７４ｃを含む。

【０１７７】このプルアップ回路７４は、交差結合され
たｐチャネルＭＯＳトランジスタ７４ｂおよび７４ｃに
より、ノード７１ｅおよび７１ｆのうちの高電位のノー
ドを周辺電源電圧Ｖｐレベルまで上昇させかつラッチす
る。このプルアップ回路７４を利用することにより、キ
ャリ信号ＣＡｉおよびＣＡＢｉの振幅を周辺電源電圧Ｖ
ｐレベルとして、複数段（５段）の全加算器を介して伝
達されるキャリ信号振幅が小さくなるのを防止する。電
圧Ｖｐは電圧Ｖｃと同一電源から与えられてもよく、別
電源から与えられてもよい。次に、この図２４に示す全
加算器の動作について説明する。

【０１７８】（１） Ｂｉ＝０：入力信号Ｂｉが“０”
のときには、ＭＯＳトランジスタ７０ａおよび７０ｃが
導通し、一方ＭＯＳトランジスタ７０ｂおよび７０ｄが
非導通状態となる。したがって、ノード７１ａには、入
力信号Ａｉが伝達され、ノード７１ｂには、入力信号Ａ
Ｂｉが伝達される。

【０１７９】さらに、ＭＯＳトランジスタ７０ｅおよび
７０ｇが導通し、ＭＯＳトランジスタ７０ｆおよび７０
ｈが非導通状態となる。したがって、ノード７１ｃに
は、入力キャリ信号Ｃｉが伝達され、ノード７１ｄに
は、入力キャリ信号ＣＢｉが伝達される。

【０１８０】（ｉ） 入力信号Ａｉが“０”のときに
は、ＭＯＳトランジスタ７０ｉおよび７０ｋが導通し、
ＭＯＳトランジスタ７０ｊおよび７０ｌが非導通状態と
なる。したがって、ノード７１ｅには、ノード７１ａ上
の信号Ａｉが伝達され、ノード７１ｆには、ノード７０
ｄ上の信号ＣＢｉが伝達される。キャリ信号ＣＡｉが信
号Ａｉにより決定されて“０”となる。すなわち、Ｂｉ
＝Ａｉ＝０の場合には、入力キャリ信号Ｃｉの値にかか
わらず、キャリ信号ＣＡｉは“０”である。

【０１８１】（ｉｉ） Ａｉ＝１：この状態において
は、ＭＯＳトランジスタ７０ｊおよび７０ｌが導通し、
ＭＯＳトランジスタ７０ｉおよび７０ｋが非導通状態と
なる。ノード７１ｅ上には、ノード７１ｃ上のキャリ信
号Ｃｉが伝達され、ノード７１ｆには、ノード７１ｄ上
の信号ＣＢｉが伝達される。すなわち、この状態におい
ては、キャリ信号ＣＡｉが、入力キャリ信号Ｃｉにより
決定され、補のキャリ信号ＣＡＢｉは、入力キャリ信号
ＣＢｉにより決定される。すなわち、入力キャリ信号Ｃ
ｉおよび入力信号Ａｉがともに“１”のときには、桁上
げが生じ、キャリ信号ＣＡｉが“１”となり、一方、入
力信号Ａｉ＝１かつ入力キャリ信号Ｃｉ＝０のときに
は、桁上げが生じないため、キャリ信号ＣＡｉは“０”
となる。

【０１８２】（２） Ｂｉ＝１：この状態においては、
ＭＯＳトランジスタ７０ｂおよび７０ｄが導通状態とな
り、ＭＯＳトランジスタ７０ａおよび７０ｃが非導通状
態となる。さらに、ＭＯＳトランジスタ７０ｆおよび７
０ｈが導通状態となり、ＭＯＳトランジスタ７０ｅおよ
び７０ｇが非導通状態となる。したがって、ノード７１
ａには、キャリ信号Ｃｉが伝達され、ノード７１ｂに
は、補の入力キャリ信号ＣＢｉが伝達される。さらに、
ノード７１ｃには、信号Ａｉが伝達され、ノード７１ｄ
には、信号ＡＢｉが伝達される。

【０１８３】（ｉ） 入力信号Ａｉが“１”のときに
は、ノード７１ｅには、ノード７１ｃ上の入力信号Ａｉ
が伝達され、ノード７１ｆには、ノード７１ｄ上の信号
ＡＢｉが伝達される。したがって、キャリ信号ＣＡｉ
は、入力信号Ａｉにより決定される。すなわち、キャリ
信号ＣＡｉは“１”となる。すなわち、Ｂｉ＝Ａｉ＝１
の場合には、入力キャリ信号Ｃｉの値にかかわらず、桁
上げが生じているため、キャリ信号ＣＡｉは“１”とな
る。

【０１８４】（ｉｉ） 一方、入力信号Ａｉが“０”の
ときには、ノード７１ｅには、入力キャリ信号Ｃｉが伝
達され、ノード７１ｆには、ノード７１ｂ上の補の入力
キャリ信号ＣＢｉが伝達される。したがって、キャリ信
号ＣＡｉは、入力キャリ信号Ｃｉにより決定される。す
なわち、入力信号ＢｉおよびＡｉの一方のみが“１”の
ときには、キャリ信号ＣＡｉは、入力キャリ信号Ｃｉの
値によりその論理レベルが決定される。

【０１８５】入力信号ＡｉおよびＢｉがともに“１”お
よび“０”のときには、それぞれ、入力キャリ信号Ｃｉ
の値にかかわらずキャリ信号ＣＡｉは“１”および
“０”となり、入力信号ＡｉおよびＢｉの一方のみが
“１”のときには、キャリ信号ＣＡｉが、入力キャリ信
号Ｃｉの値により決定される。これにより、入力信号Ａ
ｉおよびＢｉならびに入力キャリ信号Ｃｉに従ってキャ
リ信号ＣＡｉおよびＣＡＢｉを生成することができる。

【０１８６】このキャリ信号ＣＡｉは、図２２に示す全
加算器５２ａ〜５２ｅを介して順次伝達される。しかし
ながら、プルアップ回路７４を用いることにより、この
キャリ信号ＣＡｉおよびＣＡＢｉの振幅は十分に大きく
することができ、数多くのパストランジスタを介してキ
ャリ信号が伝達されても、その信号振幅が低減されるの
を防止することができ、また高速でキャリ信号を伝達す
ることができる。なお、キャリ信号の振幅低減の度合い
が比較的小さく、次段のフリップフロップ回路ＦＦで十
分にレベル検出、増幅およびラッチを行なうことができ
る場合には、プルアップ回路７４は省略されてもよい。
消費電力を低減することができる。

【０１８７】また、図２３および図２４に示す全加算器
においては、ＭＯＳトランジスタはすべてローＶｔｈト
ランジスタで構成されており、高速で動作させることが
できる。

【０１８８】［フリップフロップの構成］図２５は、図
２１に示すフリップフロップ回路５０ａ−５０ｃの構成
を示す図である。図２５においては、１つの相補信号対
に対して設けられるフリップフロップＦ／Ｆを代表的に
示す。この図２５に示すフリップフロップＦ／Ｆの構成
は、図１２に示す構成と実質的に同じであり、対応する
部分には同一の参照番号を付し、その詳細説明は省略す
る。

【０１８９】この図２５に示すフリップフロップＦ／Ｆ
においては、さらに、転送回路２３の出力部に、安定化
容量８１ａおよび８１ｂがそれぞれ設けられる。ＭＯＳ
トランジスタＰＱ３およびＰＱ４は、ソースに制御電源
電圧ＰＳ１を受ける。

【０１９０】安定化容量８１ａおよび８１ｂは、転送回
路２３が非導通状態となったときに、ＭＯＳトランジス
タＮＧ３およびＮＧ４のゲートがフローティング状態と
なり、このＭＯＳトランジスタＮＧ３およびＮＧ４のゲ
ート電圧が変動し、ＭＯＳトランジスタＰＱ３、ＰＱ
４、ＮＱ３およびＮＱ４のラッチ状態に悪影響を及ぼす
のを防止する。

【０１９１】この図２５に示すフリップフロップＦ／Ｆ
においては、ＭＯＳトランジスタＰＱ３、ＰＱ４、ＰＱ
５、ＮＱ３およびＮＱ４が、そのしきい値電圧の絶対値
が大きくされたローリーク電流ＭＯＳトランジスタであ
る。残りのＭＯＳトランジスタはローＶｔｈトランジス
タであり、高速で小振幅の信号Ｄおよび／Ｄを転送クロ
ック信号ＴＧ１およびＴＧ２に従ってラッチ転送するこ
とができる。

【０１９２】なお、このパストランジスタロジックの構
成する論理回路は、全加算器に限定されず、他の論理回
路であってもよい。

【０１９３】なお、ＭＯＳトランジスタＰＱ３およびＰ
Ｑ４のソースは、電流源トランジスタ（ＰＱ６）を介し
て制御電源電圧ＰＳ１を受けてもよい。また、データ信
号Ｄ５および／Ｄ５をイコライズするためのイコライズ
トランジスタ（ＮＴ３）が設けられてもよい。また、ス
レーブラッチ回路２４は、マスク配線により、ダイナミ
ック型／スタティック型ラッチ回路に択一的に形成され
てもよい。

【０１９４】

【発明の効果】以上のように、この発明に従えば、論理
回路をパストランジスタで構成し、かつこのパストラン
ジスタのロジックの出力信号をＭＯＳトランジスタのゲ
ートへ与えるように構成しているため、ローＶｔｈトラ
ンジスタを用いて論理処理を行なうことができ、高速演
算処理を低消費電流で行なうことができる。

【０１９５】すなわち、請求項１に係る発明に従えば、
パストランジスタロジックの出力信号を高入力インピー
ダンスで受けて、増幅しラッチするように構成している
ため、論理処理を行なう回路部分を低しきい値電圧のＭ
ＯＳトランジスタで構成することができ、低電源電圧下
においても高速で論理処理を行なうことができる。ま
た、パストランジスタロジックの出力信号を高入力イン
ピーダンスに与えているため、パストランジスタロジッ
クにおいてリーク電流は生じず、低消費電流で論理処理
を行なうことができる。

【０１９６】請求項２に係る発明に従えば、請求項１の
増幅段を、相補信号対を差動増幅する差動増幅段で構成
しているため、小振幅信号を高速で増幅してラッチする
ことができる。

【０１９７】請求項３に係る発明に従えば、請求項１ま
たは２の装置において、パストランジスタロジックと第
１のラッチ回路との間にトランスファゲートを配置して
いるため、転送クロック信号に同期して信号を伝達する
ことができ、正確なタイミングで信号の入力およびラッ
チを行なうことができる。

【０１９８】請求項４に係る発明に従えば、請求項３の
装置において、さらに、第１のラッチ回路の出力信号を
第２のトランスファゲートを介して受けて増幅してラッ
チする第２のラッチ回路を設けているため、第１および
第２のラッチ回路を相補的に動作させることにより、転
送クロック信号に同期して正確に、信号の伝達を行なう
ことができる。

【０１９９】請求項５に係る発明に従えば、請求項４の
第２のラッチ回路を、高入力インピーダンスで第１のラ
ッチ回路の出力信号を受けて増幅する増幅段と、この増
幅段の出力信号をラッチするラッチ段とで構成している
ため、第１のラッチ回路から第２のラッチ回路への流入
電流はなく、第１のラッチ回路のリーク電流を防止する
ことができ、また逆に、ラッチ段のラッチ動作時、この
増幅段を介して第１のラッチ回路へリーク電流が生じる
のを防止することができる。

【０２００】請求項６に係る発明に従えば、請求項１の
回路装置が、さらに、特定動作モード時、この第１のラ
ッチ回路の動作電源電圧の供給を停止させるように構成
しているため、特定動作モード時第１のラッチ回路にお
ける消費電流を低減することができる。

【０２０１】請求項７に係る発明に従えば、請求項４の
回路装置において、第２のラッチ回路を、第１のラッチ
回路の出力信号を受ける差動ＭＯＳトランジスタ対と、
この差動ＭＯＳトランジスタの出力ノードの電圧を増幅
しかつラッチするインバータラッチとで構成しているた
め、簡易な回路構成で確実に相補信号対を増幅してラッ
チすることができる。また、差動ＭＯＳトランジスタ対
のゲートに第１のラッチ回路の出力信号を受けているた
め、第１のラッチ回路と第２のラッチ回路との間でのリ
ーク電流が生じるのを防止することができる。また差動
ＭＯＳトランジスタ対およびインバータラッチの２段構
成とすることにより、確実に、出力信号を増幅してラッ
チすることができる。

【０２０２】請求項８に係る発明に従えば、請求項７の
装置において、特定動作モード時第１のラッチ回路への
動作電源電圧の供給を停止しかつ第２のラッチ回路の電
源ノードへ供給される電圧を上昇させているため、第１
のラッチ回路の消費電流を低減しかつ第２のラッチ回路
において信号を、リーク電流を抑制しつつ確実に保持す
ることができる。

【０２０３】請求項９に係る発明に従えば、請求項８の
電源制御回路は、特定動作モード時差動ＭＯＳトランジ
スタ対の共通ソースノードの電圧をインバータラッチの
動作電源電圧の電圧の間の電圧レベルに設定するように
構成しているため、差動ＭＯＳトランジスタ対のゲート
がフローティング状態となっても、これらの差動ＭＯＳ
トランジスタ対のゲート−ソース間を逆バイアス状態と
して、リーク電流が生じるのを確実に防止することがで
きる。

【０２０４】請求項１０に係る発明に従えば、請求項８
の回路装置がさらに、第２のラッチ回路の出力信号を次
段へ伝達するドライブ回路に対し、特定動作モード時、
電源電圧の供給を停止しているため、この特定動作モー
ド時における消費電流を低減することができる。

【０２０５】請求項１１に係る発明に従えば、請求項４
の装置において、第１および第２のラッチ回路に別々に
電源が設けられかつこれらの電源は他回路の電源と別に
設けられており、他回路の動作電源電圧とに対する第１
および第２のラッチ回路の動作が相互に影響を及ぼすの
を防止することができ、また他回路と独立にこれらの第
１および第２のラッチ回路の電源電圧を動作モードに応
じて設定することができる。

【０２０６】請求項１２に係る発明に従えば、請求項３
の装置において、第１のラッチ回路をダイナミック型ラ
ッチ回路で構成しているため、この第１のラッチ回路の
出力ノードはプリチャージ電圧レベル（イコライズ電圧
レベル）から変化するため、小振幅信号を高速で増幅し
てラッチすることができる。

【０２０７】請求項１３に係る発明に従えば、第１のラ
ッチ回路を差動ＭＯＳトランジスタ対と、この差動ＭＯ
Ｓトランジスタ対の出力ノードをイコライズするイコラ
イズトランジスタ対と、この出力ノード対をプルアップ
するための交差結合されたセンスＭＯＳトランジスタ対
とで構成しているため、増幅動作時、常にイコライズ電
位からその出力電位を変化させることができ、小振幅信
号を高速で増幅してラッチすることができる。また交差
結合されたセンスＭＯＳトランジスタ対により、高速
で、プルアップ動作を行ない、プルアップ信号をラッチ
することができる。

【０２０８】請求項１４に係る発明に従えば、請求項１
３の第１のラッチ回路がさらに、イコライズ動作時動作
電源電圧の供給を停止する電源ＭＯＳトランジスタを備
えているため、イコライズ動作時の消費電流を低減する
ことができる。

【０２０９】請求項１５に係る発明に従えば、請求項１
３の装置に、第１のラッチ回路の出力信号を第２の転送
ゲートを介して与えられる信号をラッチする第２のラッ
チ回路を設けているため、正確に、２つのラッチ回路の
出力信号を転送して保持することができる。

【０２１０】請求項１６に係る発明に従えば、請求項１
５の第２のラッチ回路は、第１のラッチ回路の相補出力
信号をゲートに受ける増幅ＭＯＳトランジスタ対と、こ
の増幅ＭＯＳトランジスタ対の出力信号をラッチするラ
ッチ段と、この増幅ＭＯＳトランジスタ対の出力ノード
をイコライズするイコライズトランジスタと、このラッ
チ段への電源電圧の供給を選択的に行なう電流源トラン
ジスタとで構成しているため、第２のラッチ回路をダイ
ナミック型ラッチ回路で構成することができ、高速でラ
ッチ動作を行なうことができ、また第１のラッチ回路と
第２のラッチ回路との間でのリーク電流が生じるのを防
止することができ、低消費電流で高速に動作するラッチ
回路を実現することができる。

【０２１１】請求項１７に係る発明に従えば、請求項１
３の第１のラッチ回路を、パストランジスタロジックの
出力信号を増幅ＭＯＳトランジスタ対のゲートに与え、
この増幅ＭＯＳトランジスタ対のゲートを出力ノード対
と交差結合して、出力ノード対の電圧をラッチするとと
もに、このラッチ段への電源電圧供給を選択的に行なう
電源トランジスタとで構成しているため、小振幅信号を
高速で増幅しかつラッチすることができるとともに、イ
コライズ動作時、消費電流を低減することができ、かつ
さらにラッチ動作時、出力ノード対と増幅ＭＯＳトラン
ジスタ対と相互接続することができ、入力段の増幅ＭＯ
Ｓトランジスタ対のゲートがフローティング状態となる
のを防止することができ、正確にラッチ動作を行なうこ
とができる。また電源電圧供給を選択的に行なうことに
より、イコライズ動作時の消費電流を低減することがで
きる。

【０２１２】請求項１８に係る発明に従えば、請求項１
７の増幅ＭＯＳトランジスタ対をｐチャネルＭＯＳトラ
ンジスタ対で構成しているため、パストランジスタロジ
ックの出力信号が小振幅信号であっても、強いオン状態
となり、正確に増幅動作を行なうことができる。

【０２１３】請求項１９に係る発明に従えば、請求項１
７のラッチ段がさらに、出力ノード対をイコライズする
ように構成しているため、第１のラッチ回路をダイナミ
ック動作させることができ、小振幅信号を高速で増幅す
ることができる。

【０２１４】請求項２０に係る発明に従えば、請求項５
の装置にさらに、特定動作モード時、第２のラッチ回路
の増幅段の入力ノードの電圧を所定電圧レベルに固定す
る初期化トランジスタを設けているため、この特定動作
モード時第２のラッチ回路がラッチ状態となっても、確
実に、その増幅段のトランジスタのリーク電流を抑制す
ることができる。

【０２１５】請求項２１に係る発明に従えば、請求項５
の第２のラッチ回路のラッチ段をゲート長の長さが長く
されたＭＯＳトランジスタで構成しているため、同一製
造工程で、しきい値電圧の異なるＭＯＳトランジスタを
実現することができ、工程数を増加させることなく、低
消費電流の第２のラッチ回路を実現することができる。

【図面の簡単な説明】

【図１】 この発明に従う半導体回路装置の全体の構成
を概略的に示す図である。

【図２】 図１に示すラッチ電源制御回路および論理処
理回路の構成を概略的に示す図である。

【図３】 （Ａ）は、ＥＸＯＲゲートを示し、（Ｂ）
は、その等価回路を示し、（Ｃ）は、ＮＯＲゲートの構
成を示し、（Ｄ）は、ＥＸＯＲゲートのパストランジス
タによる構成を示す図である。

【図４】 この発明の実施の形態１に従うフリップフロ
ップの構成を示す図である。

【図５】 図４に示すフリップフロップの動作を示す信
号波形図である。

【図６】 （Ａ）は、図４に示すマスタラッチ回路の制
御電源電圧発生部の構成を示す図であり、（Ｂ）は、そ
の変更例を示す図である。

【図７】 図２に示すスレーブラッチ回路の制御電源電
圧発生部の構成を概略的に示す図である。

【図８】 図４に示す内部電源電圧発生部の構成を示す
図である。

【図９】 この発明の実施の形態２に従うフリップフロ
ップの構成を示す図である。

【図１０】 図９に示すフリップフロップの動作を示す
信号波形図である。

【図１１】 この発明の実施の形態２の変更例の動作を
示す信号波形図である。

【図１２】 この発明の実施の形態３に従うフリップフ
ロップの構成を示す図である。

【図１３】 図１２に示すフリップフロップの動作を示
す信号波形図である。

【図１４】 この発明の実施の形態４に従うフリップフ
ロップの構成を示す図である。

【図１５】 図１４に示すフリップフロップの動作を示
す信号波形図である。

【図１６】 この発明の実施の形態５に従うフリップフ
ロップの構成を示す図である。

【図１７】 この発明の実施の形態６に従うフリップフ
ロップの構成を示す図である。

【図１８】 図１７に示す電源トランジスタの構成の一
例を示す図である。

【図１９】 この発明におけるフリップフロップの電源
トランジスタの配置を示す図である。

【図２０】 この発明に従う電源トランジスタの配置の
他の例を示す図である。

【図２１】 この発明の実施の形態７に従う半導体回路
装置の全体の構成を概略的に示す図である。

【図２２】 図２１に示す全加算回路の構成の一例を示
す図である。

【図２３】 図２２に示す全加算器の構成を示す図であ
る。

【図２４】 図２２に示す全加算回路の構成を示す図で
ある。

【図２５】 図２２に示すフリップフロップ回路の構成
を示す図である。

【図２６】 従来の階層電源構成を示す図である。

【図２７】 従来の半導体回路装置の構成を概略的に示
す図である。

【図２８】 図２７に示すフリップフロップの構成を概
略的に示す図である。

【符号の説明】

１ 半導体回路装置、２ 論理処理回路、３ 別回路、
４ 主制御回路、５ラッチ電源制御回路、１０ａ−１０
ｃ パストランジスタロジック、１２，１２ａ，１２ｂ
フリップフロップ（Ｆ／Ｆ）、１４ マスタラッチ制
御回路、１６スレーブラッチ制御回路、２１，２３ 転
送回路、２２ マスタラッチ回路、２４ スレーブラッ
チ回路、２５ 出力ドライブ回路、ＰＱ１〜ＰＱ４ ｐ
チャネルＭＯＳトランジスタ、ＮＱ１〜ＮＱ４，ＮＧ１
〜ＮＧ４ ｎチャネルＭＯＳトランジスタ、２１ａ，２
１ｂ，２３ａ，２３ｂ トランスファゲート、２５ａ，
２５ｂ 出力ドライバ、ＮＴ１〜ＮＴ３ ｎチャネルＭ
ＯＳトランジスタ、ＰＱ５，ＰＱ６ ｐチャネルＭＯＳ
トランジスタ、ＣＱ１ ＣＭＯＳトランスミッションゲ
ート、ＰＧ１，ＰＧ２ ｎチャネルＭＯＳトランジス
タ、ＮＴ７，ＮＴ８ ｎチャネルＭＯＳトランジスタ、
ＰＱ７ ｐチャネルＭＯＳトランジスタ、ＮＴ１０，Ｎ
Ｔ１１ ｎチャネルＭＯＳトランジスタ、ＰＱ１０，Ｐ
Ｑ１１ ｐチャネルＭＯＳトランジスタ、ＮＱ１０，Ｎ
Ｑ１１ ｎチャネルＭＯＳトランジスタ、５０ａ−５０
ｃ フリップフロップ（Ｆ／Ｆ）回路、５２ 全加算回
路、５２ａ−５２ｅ 全加算器、６０ａ−６０ｈ パス
トランジスタ、７０ａ−７０ｌ パストランジスタ、７
４ プルアップ回路。

Claims (21)

【特許請求の範囲】
1. 【請求項１】 与えられた信号を通過させるパストラン
   ジスタで構成され、入力信号に所定の論理処理を施して
   出力するパストランジスタロジック、および高入力イン
   ピーダンスを有し、前記パストランジスタロジックの出
   力信号を受けて増幅する増幅段と、前記増幅段に結合さ
   れ、前記増幅段の出力信号をラッチするためのラッチ段
   とを有する第１のラッチ回路を含む、半導体回路装置。
2. 【請求項２】 前記パストランジスタロジックの出力信
   号は、互いに相補な信号の対を含み、 前記増幅段は、前記相補信号対を差動増幅する差動増幅
   段を備える、請求項１記載の半導体回路装置。
3. 【請求項３】 前記パストランジスタロジックと前記第
   １のラッチ回路との間に設けられ、第１のクロック信号
   に応答して前記パストランジスタロジックの出力信号を
   前記増幅段へ伝達するための第１のトランスファゲート
   をさらに備える、請求項１または２に記載の半導体回路
   装置。
4. 【請求項４】 前記第１のラッチ回路の出力信号をラッ
   チするための第２のラッチ回路と、 前記第１および第２のラッチ回路の間に設けられ、前記
   第１のトランスファゲートと相補的に導通して前記第１
   のラッチ回路の出力信号を前記第２のラッチ回路へ伝達
   するための第２のトランスファゲートをさらに備える、
   請求項３記載の半導体回路装置。
5. 【請求項５】 前記第２のラッチ回路は、 高入力インピーダンスを有し、前記第１のラッチ回路の
   出力信号を増幅するための増幅段と、 前記増幅段に結合され、前記増幅段の出力信号をラッチ
   するためのラッチ段とを備える、請求項４記載の半導体
   回路装置。
6. 【請求項６】 特定動作モード時、前記第１のラッチ回
   路への動作電源電圧の供給を停止させるための電源制御
   回路をさらに備える、請求項１記載の半導体回路装置。
7. 【請求項７】 前記第１のラッチ回路は互いに相補な信
   号を出力し、 前記第２のラッチ回路は、 出力ノード対の各々と第１の電源ノードとの間に結合さ
   れ、前記第１のラッチ回路からの相補信号をそれぞれの
   ゲートに受ける差動絶縁ゲート型電界効果トランジスタ
   対と、 第２および第３の電源ノード上の電圧を両動作電源電圧
   として受けて動作し、前記出力ノード対の電圧をラッチ
   するためのインバータラッチを備え、前記インバータラ
   ッチは入力と出力とが交差結合されるインバータ対を含
   む、請求項４記載の半導体回路装置。
8. 【請求項８】 特定動作モード時、前記第１のラッチ回
   路への動作電源電圧の供給を停止し、かつ前記第２のラ
   ッチ回路へ供給される前記第１ないし第３の電源ノード
   上の電圧を上昇させる電源制御回路をさらに備える、請
   求項７記載の半導体回路装置。
9. 【請求項９】 前記電源制御回路は、前記特定動作モー
   ド時、前記第１の電源ノードの電圧を前記第２および第
   ３の電源ノードの電圧の間の電圧レベルに設定する手段
   を含む、請求項８記載の半導体回路装置。
10. 【請求項１０】 前記第２のラッチ回路の出力信号を次
    段回路へ伝達するためのドライブ回路をさらに備え、 前記電源制御回路は、前記特定動作モード時前記ドライ
    ブ回路への電源電圧の供給を停止する手段を含む、請求
    項８記載の半導体回路装置。
11. 【請求項１１】 前記第１および第２のラッチ回路には
    別々に電源が設けられ、かつ前記別々の電源は、他回路
    の電源とは別に設けられる、請求項４記載の半導体回路
    装置。
12. 【請求項１２】 前記第１のラッチ回路は、前記第１の
    クロック信号と相補な第２のクロック信号に応答して活
    性化されて、増幅およびラッチ動作を行なうダイナミッ
    ク型ラッチ回路を備える、請求項３記載の半導体回路装
    置。
13. 【請求項１３】 前記パストランジスタロジックは、互
    いに相補な信号を出力し、 前記第１のラッチ回路は、 出力ノード対と第１の電源ノードとの間に結合され、前
    記パストランジスタロジックから出力される相補信号対
    をそれぞれのゲートに受ける差動絶縁ゲート型電界効果
    トランジスタ対と、 前記第１のクロック信号に対応する制御クロック信号に
    応答して、前記出力ノード対を電気的に短絡するイコラ
    イズ絶縁ゲート型電界効果トランジスタ対と、 前記出力ノード対と内部電源ノードとの間に交差結合さ
    れるセンス絶縁ゲート型電界効果トランジスタ対とを含
    む、請求項３記載の半導体回路装置。
14. 【請求項１４】 前記第１のラッチ回路は、さらに、前
    記制御クロック信号に応答して前記イコライズ絶縁ゲー
    ト型電界効果トランジスタ対の導通時、前記内部電源ノ
    ードへの電源電圧の供給を停止する電源絶縁ゲート型電
    界効果トランジスタをさらに備える、請求項１３記載の
    半導体回路装置。
15. 【請求項１５】 前記第１のクロック信号と相補な第２
    のクロック信号に応答して導通し、前記第１のラッチ回
    路の出力信号を伝達する第２のトランスファゲートと、 前記第２のクロック信号に応答して前記第２のトランス
    ファゲートの非導通時活性化され、前記第２のトランス
    ファゲートを介して与えられる信号を増幅してラッチす
    る第２のラッチ回路とをさらに備える、請求項１３記載
    の半導体回路。
16. 【請求項１６】 前記第１のラッチ回路は、互いに相補
    な信号を出力し、 前記第２のラッチ回路は、 出力ノード対と第１の電源との間に接続され、前記第１
    のラッチ回路からの相補信号をそれぞれのゲートに受け
    る増幅絶縁ゲート型電界効果トランジスタ対と、 前記出力ノード対に結合され、前記出力ノード対の電圧
    をラッチするラッチ段と、 前記第２のクロック信号に応答して前記出力ノード対を
    電気的に短絡するイコライズトランジスタと、 前記第２のクロック信号に応答して、前記ラッチ段へ電
    源電圧を供給するための電源トランジスタとを備える、
    請求項１５記載の半導体回路装置。
17. 【請求項１７】 前記パストランジスタロジックは、互
    いに相補な信号を出力し、 前記第１のラッチ回路は、 出力ノード対と第１の電源ノードの間に結合され、前記
    パストランジスタロジックの出力する相補信号をそれぞ
    れのゲートに受ける増幅絶縁ゲート型電界効果トランジ
    スタ対と、 前記第１のクロック信号に応答して導通し、前記出力ノ
    ード対と前記増幅絶縁ゲート型電界効果トランジスタ対
    のゲートとを交差的に結合するためのプルアップトラン
    ジスタと、 前記出力ノード対の電圧をラッチするためのラッチ段
    と、 前記第１のクロック信号に応答して前記プルアップトラ
    ンジスタの非導通時前記ラッチ段への電源供給を遮断す
    るための電源トランジスタとを含む、請求項３記載の半
    導体回路装置。
18. 【請求項１８】 前記第１の電源ノードは接地電圧を受
    け、前記増幅絶縁ゲート型電界効果トランジスタ対は、
    ｐチャネル絶縁ゲート型電界効果トランジスタ対を備え
    る、請求項１７記載の半導体回路装置。
19. 【請求項１９】 前記ラッチ段は、前記第１のクロック
    信号に応答して、前記第１のトランスファゲートの非導
    通時前記出力ノード対の電圧をイコライズするイコライ
    ズトランジスタを含む、請求項１７記載の半導体回路装
    置。
20. 【請求項２０】 特定動作モード時に前記第２のラッチ
    回路の増幅段の入力ノードの電圧を所定電圧レベルに固
    定するための初期化トランジスタをさらに備える、請求
    項５記載の半導体回路装置。
21. 【請求項２１】 前記第２のラッチ回路のラッチ段は、
    ゲートの長さが前記第１のラッチ回路の絶縁ゲート型電
    界効果トランジスタのゲート長さよりも長くされた絶縁
    ゲート型電界効果トランジスタを含む、請求項５記載の
    半導体回路装置。