CN101303882B - 用于可编程逻辑器件存储单元的功率调节器电路 - Google Patents

Abstract

提供功率调节器电路，用于可编程逻辑器件集成电路上的可编程存储单元。每个可编程逻辑存储单元可包括由交叉耦合的反相器形成的存储元件以及地址晶体管。地址驱动器可用于提供地址信号给地址晶体管。该功率调节器电路可包括地址电源电路以及存储元件电源电路，该地址电源电路产生提供给地址驱动器的时变地址电源电压，存储元件电源路提供时变存储元件电源电压给存储元件中的交叉耦合的反相器。单位增益缓冲器可用于将参考电压从带隙电压参考分配给这些电源电路。这些电源电路可采用分压器以及p沟道金属氧化物半导体控制晶体管。

Description

用于可编程逻辑器件存储单元的功率调节器电路

技术领域

本发明涉及为存储单元供电的功率调节器电路，并且更具体地，涉及为易失性存储单元供电的功率调节器电路，其中该易失性存储单元在诸如可编程逻辑器件之类的集成电路上提升了输出电压。

背景技术

集成电路通常包含易失性存储单元。典型的易失性存储单元基于交叉耦合的反相器(锁存器)并用于存储数据。每个存储单元可存储一位数据。

易失性存储单元通常用于存储配置数据到可编程逻辑器件中。可编程逻辑器件是一种集成电路，其可以相对进行小批量的定制，以实现期望的逻辑设计。在典型的情形中，可编程逻辑器件制造者预先设计并制造未定制的可编程逻辑器件集成电路。后来，逻辑设计者采用逻辑设计系统来设计定制的逻辑电路。该逻辑设计系统采用制造者的可编程逻辑器件的硬件容量信息，从而有助于设计者采用给定可编程逻辑器件上可用的资源来实现逻辑电路。

逻辑设计系统根据逻辑设计者的定制设计来产生配置数据。当配置数据加载到一个可编程逻辑器件的存储单元中时，其对该可编程逻辑器件的逻辑进行编程，使得可编程逻辑器件执行设计者的逻辑电路。可编程逻辑器件的使用可显著减小实现期望集成电路设计所需的工作量。

常规的可编程逻辑器件存储单元以恒定的正电源电压进行供电。用于给常规的可编程逻辑器件存储单元供电的正电源电压典型地称作Vcc或者Vcc-core，并且与用于给可编程逻辑器件中的核心逻辑供电的电源电压相同。

诸如可编程逻辑器件集成电路之类的以低值的Vcc操作的集成电路优于以较高值的Vcc操作的集成电路。例如，Vcc的减小通常使得功耗减小。由于这些好处，半导体工业不断致力于产生支持Vcc减小的工艺和电路设计。以前生产的可编程逻辑器件以2.0伏特，1.8伏特以及1.5伏特的Vcc电平进行操作。近年来，已经在可编程逻辑器件中使用了1.2伏特的Vcc电平。期望未来的可编程逻辑器件将支持小于1.2伏特(例如，1.1伏特或者1.0伏特)的Vcc电平。

可编程逻辑器件中的存储单元产生静态输出信号，该静态输出信号反映已经加载到存储单元中的配置数据。该静态输出信号驱动n沟道和p沟道金属氧化物半导体(MOS)晶体管的栅极。诸如n沟道晶体管之类的某些晶体管被用作传输晶体管，并且组合到多路复用器和其他逻辑元件中。P沟道晶体管有时用作断电晶体管，防止功率施加到集成电路的未使用部分。

n沟道和p沟道晶体管在它们以不充分的电压驱动时不能很好地操作。例如，如果n沟道传输晶体管的栅极接收太低的电压，那么该晶体管将不能正确导通，并且使通过该晶体管的逻辑信号恶化。如果p沟道断电晶体管的栅极太低，该晶体管将不能正确关断，呈现出不受欢迎的大的漏电流。

相对可编程逻辑器件上的核心逻辑电源电压升高的可编程存储单元电源电压可用于提高性能。然而，采用静态升高的电源电压给可编程存储单元供电可负面影响性能。例如，可能难于将配置数据加载到这种存储单元中。

期望能提供功率调节器电路，其能采用时变电源电压给可编程存储单元供电。

发明内容

根据本发明，提供功率调节器电路，用于给诸如可编程逻辑器件集成电路之类的集成电路上的可编程存储单元供电。

该可编程存储单元每个都包括由交叉耦合的反相器形成的存储元件、地址晶体管(address transistor)以及清除晶体管(clear transistor)。地址驱动器可用于提供地址信号给地址晶体管。该功率调节器电路可包括地址电源电路以及多个存储元件电源电路，该地址电源电路产生时变地址电源电压给地址驱动器，每个存储元件电源电路提供时变存储元件电源电压给存储元件中交叉耦合的反相器。

由地址电源产生的地址电源电压的幅值可取决于可编程逻辑器件集成电路的工作模式。例如，当可编程逻辑器件集成电路工作在配置模式时，地址电源电压可具有第一电压，并且在可编程逻辑器件集成电路正常工作在用户模式时，该地址电源电压可具有小于第一电压的第二电压，其中在配置模式中配置数据被加载到可编程存储单元中。

由存储元件电源产生的存储元件电源电压的幅值也取决于可编程逻辑器件集成电路的工作模式。例如，在可编程逻辑器件集成电路工作在配置模式时，存储元件电源电压可具有给定电压，并且在可编程逻辑器件集成电路正常工作在用户模式时，该存储元件电源电压可具有大于给定电压的另一电压，其中在配置模式中，配置数据被加载到可编程存储单元中。

单位增益缓冲器可用于将参考电压从带隙电压参考分配给地址电源电路和存储元件电源电路。这些电源电路可采用分压器以及p沟道金属氧化物半导体控制晶体管。分压器可减小内部反馈信号的幅值，这样可使用小型运算放大电路。p沟道控制晶体管可有助于减小由可编程逻辑器件上的电源电路消耗的面积。

本发明的其他特征，其特性以及各种好处将从附图以及下面的详细描述中可更加清楚。

附图说明

图1是示意性的可编程逻辑器件集成电路的图，该可编程逻辑器件集成电路可具有根据本发明一个实施例为可编程逻辑器件存储单元供电的功率调节器电路。

图2是可编程逻辑器件存储单元的阵列的图，可采用根据本发明一个实施例的功率调节器电路对其供电。

图3是示意性可编程逻辑器件存储单元的图，可采用根据本发明一个实施例的可编程调节器电路对其供电。

图4是具有根据本发明一个实施例的功率调节器电路的示意性集成电路的图。

图5是根据本发明一个实施例的示意性功率调节器电路的图，该功率调节器电路可用于产生为可编程逻辑器件存储单元中的交叉耦合的反相器供电的电源电压。

图6是根据本发明一个实施例的示意性功率调节器电路的图，该功率调节器电路可用于产生为可编程逻辑器件存储单元中的可编程逻辑器件存储单元地址晶体管供电的电源电压。

图7是示出根据本发明一个实施例，图4，5和6中所示类型的功率调节器电路是怎样用于为可编程逻辑器件存储单元提供电源电压的时序图。

具体实施方式

本发明涉及存储单元以及包含这些存储单元的集成电路。本发明还涉及为存储单元产生电源电压的功率调节器电路(电源电路)。包含这些存储单元和功率调节器电路的集成电路可以是存储器芯片，具有存储器阵列的数字信号处理电路，微处理器，具有存储器阵列的专用集成电路，其中存储单元用于结构存储器的可编程逻辑器件集成电路，或者任何其他合适的集成电路。为清楚起见，本发明总体上以可编程逻辑器件集成电路的背景进行描述，其中将可编程逻辑器件存储单元用于存储配置数据，并且其中将调节器电路用于为这些存储单元提供电源电压。

在可编程逻辑器件的编程过程中，配置数据被加载到存储单元中。在可编程逻辑器件的运行中，每个存储单元提供静态输出信号。将来自存储单元的输出信号施加到可编程逻辑上并将该可编程逻辑定制成执行期望逻辑功能。在典型的排列中，每个静态输出信号用作施加到n沟道和/或p沟道金属氧化物半导体晶体管栅极上的控制信号。

其中包含n沟道和p沟道晶体管的可编程逻辑形成了可编程逻辑器件的部分逻辑核心，因此有时称作可编程核心逻辑。采用通常称作Vcc的正电源电压和通常称作Vss的地电压对核心逻辑供电。

为了减小功率损耗，在半导体工业中正存在着减小Vcc幅值的趋势。减小核心逻辑电源电压减小了功率损耗，但是可导致设计风险。例如，可编程核心逻辑中的n沟道晶体管可能难于完全导通，核心逻辑中的p沟道晶体管可能难于完全关断。

根据本发明，功率调节器电路(有时称作电源电路)可用于为可编程逻辑器件集成电路上的可编程存储单元产生电源电压。每个存储单元可包括由交叉耦合的反相器形成的存储元件。每个存储单元还可包括地址晶体管(address transistor)和清除晶体管(clear transistor)。在配置数据加载操作中，可以用升高的电源电压(例如1.6伏特的电压Vh)来给可编程逻辑器件存储单元中的地址晶体管供电，并且可以用诸如Vcc之类的较低的电源电压来给可编程逻辑器件存储单元中的存储元件供电。在配置数据加载操作完成之后，该功率调节器电路可产生升高的电源电压(例如1.6伏特的电压Vh)，用于给可编程逻辑器件存储单元中的存储元件供电，同时可产生较低的电源电压(例如，Vcc)，用于为地址晶体管供电。

用于给可编程逻辑器件存储单元中的地址晶体管供电的电源电压有时可称作地址晶体管电源电压(Vccadd)。任何合适的值可用于Vccadd的最小和最大电压电平。采用一种合适的配置，Vccadd的值可在Vcc(例如，1.2伏特)的低电压到(例如，1.6伏特或者约1.5-1.7伏特范围内的另一电压)Vh的高电压范围变化。

用于为可编程逻辑器件集成电路存储单元中的存储元件供电的电源电压有时称作存储元件电源电压。可编程逻辑器件集成电路可被分成四个象限，每个象限采用单独形式的存储元件电源电压供电。可编程逻辑器件的四个象限中的每个象限的存储元件电源电压可称作电源电压Vcch1，Vcch2，Vcch3和Vcch4(总的称作Vcchx)。对于Vcchx的最小和最大电压电平可采用任何合适的值。在一种合适的配置中，Vcchx的值可在从Vcc的低电压(例如1.2伏特)到Vh的高电压(例如1.6伏特)范围内变化。

如果期望，存储元件电源电压Vcchx可具有最大值(例如，1.55伏特)，该最大值稍微低于地址晶体管电源电压(例如，1.6伏特)的最大值。这种类型的配置有助于增加存储元件的可靠性。地址晶体管仅在数据加载过程中被使用，因此通常承受较大的电压。为清楚起见，示出的1.55伏特升高的地址电源电压电平以及所示出的1.6伏特升高的存储元件电源电压电平通常在此称作升高的电压电平Vh。

在可编程逻辑器件存储单元的加载操作过程中，采用Vh的Vccadd值为地址晶体管供电。在加载之后，可编程逻辑器件进入正常操作(有时称作用户模式)。在正常操作过程中，存储元件电源电压Vcchx维持在值Vh上。结果是，包含逻辑1(logic ones)的存储单元产生大小为Vh的输出信号。Vh的值大于Vcc，这样与存储元件以Vcc供电时相比，可编程核心逻辑中的n沟道晶体管更完全地导通，可编程核心逻辑中的p沟道晶体管更完全地关断。这样提高了整个器件的性能。

在图1中示出了可包含根据本发明的功率调节器电路的示意性可编程逻辑器件10。

可编程逻辑器件10可具有输入/输出电路12，用于驱动器件10的信号关断，并用于通过输入/输出管脚14从其他器件接收信号。诸如全球及本地垂直和水平导线以及总线的互连资源(interconnection resource)16可用于在器件10上发送信号。互连资源16包括固定互连(导线)以及可编程互连(即，每个固定互连之间的可编程连接)。可编程逻辑18可包括组合、顺序逻辑电路。可编程逻辑18可构造成执行定制的逻辑功能。与互连资源相关的可编程互连可认为是可编程逻辑18的一部分。

可编程逻辑器件10包含易失性存储单元20，其中易失性存储单元20采用管脚14和输入/输出电路12加载配置数据(也称作编程数据)。一旦加载，每个存储单元分别提供对应的静态控制输出信号，该静态控制输出信号控制可编程逻辑18中相关逻辑元件的状态。典型的是，将存储单元输出信号用于控制金属氧化物半导体(MOS)晶体管的栅极。在诸如多路复用器之类的可编程部件中，这些晶体管中大多数通常是n沟道金属氧化物半导体(NMOS)传输晶体管(pass transistor)。当存储单元输出为高时，由那个存储单元控制的传输晶体管导通，使逻辑信号从其输入传输到其输出。当存储单元输出为低时，传输晶体管关断，不传输逻辑信号。P沟道金属氧化物半导体(PMOS)晶体管也可由存储单元控制。

典型的存储单元20具有存储元件部分，该存储元件部分由构造成交叉耦合的反相器的许多晶体管形成。一种合适的方案中，互补型金属氧化物半导体(CMOS)集成电路技术用于形成存储单元20，这样基于CMOS的存储单元实现方式在本文中作为一个实例进行描述。在可编程逻辑器件集成电路的背景下，存储单元存储配置数据，因此有时被称作配置随机存取(CRAM)单元。

存储单元可从任何合适的来源中进行加载。在一个示意性的设置中，存储单元从外部可擦除编程只读存储器和称作配置器件的控制芯片通过管脚14和输入/输出电路12进行加载。来自被加载的存储单元20的输出信号施加到可编程逻辑18中的电路元件(例如，金属氧化物半导体晶体管)的端子(例如，栅极)，从而控制那些元件(例如，使特定的晶体管导通或关断)，因此配置可编程逻辑18中的逻辑。电路元件可以是诸如传输晶体管之类的晶体管，部分多路复用器，查找表，逻辑阵列，与门，或门，与非门以及或非逻辑门，等等。存储单元20通常以阵列形式设置。在典型的现代可编程逻辑器件中，在每个芯片上可存在成百上千万的存储单元20。

器件10的电路可采用任何合适的结构进行组织。一个实例是，可编程逻辑器件10的逻辑可以较大的可编程逻辑区域的一系列行和列来进行组织，其中每个区域包含多个较小的逻辑区域。器件10的逻辑资源可通过互连资源16进行互连，该互连资源16例如相关的垂直导体和水平导体。这些导体可包括基本覆盖全部器件10的全局导线，诸如覆盖部分器件10的1/2线路或者1/4线路的部分线路，特定长度的(例如，足以互连几个逻辑区域)的交叉线路，较小的本地线路，或者任何其他合适的互连资源设置。如果期望，器件10的逻辑可设置在更多级或者层中，其中多个大区域进行互连以形成更大的部分逻辑。其他另外的器件设置可采用未以行和列进行排列的逻辑。

当存储单元是以阵列设置时，水平和垂直导体以及相关的加载电路可用于向这些存储单元加载配置数据。图2中示出了存储单元20的示意性阵列88。当数据在数据线108上传送时，地址线112用于地址阵列88。每条地址线112具有相关的地址线驱动器140。驱动器140可由正电源电压Vccadd以及接地电源电压Vss(例如，0伏特)供电。每个驱动器140可在其输入接收地址信号ADD_IN，并且在其输出为线路112中的一条线路产生对应的地址信号ADD。当确定合适的地址线112时，可经由数据线108将配置数据加载在阵列88的存储单元20中。清零线104上的清零信号CLR可用于在准备数据加载操作中清除存储单元20。清零信号CLR可由清零线驱动器142产生，该清零线驱动器采用正电源电压Vcc和接地电压Vss供电。如果期望，阵列88可通过给存储单元20供电同时使得清零信号CLR在维持为高电平Vcc而进行清除。每个存储单元20在相应的数据输出线114上产生输出。

可编程逻辑器件10包含核心逻辑(例如，图1的硬连线逻辑和可编程逻辑18)。以正的电源电压Vcc和接地电压Vss对该核心逻辑供电。器件10上的功率调节器电路可采用核心逻辑电源电压Vcc，接地电压Vss，以及诸如电源电压Vccr(例如，大于Vcc的电源电压Vccr)之类的其他电源电压进行供电。一种示意性的设置中，电源电压Vcc大约是1.2伏特，电源电压Vccr是2.5伏特，接地电压Vss是0伏特。可采用其他的设置。例如，Vcc可大于或者小于1.2伏特，Vccr可大于或者小于2.5伏特，并且Vss可大于或者小于0伏特。采用Vcc值为1.2伏特，Vccr的值为2.5伏特，以及Vss的值为0伏特仅仅是示意性的。

可采用任何合适的设置将诸如Vcc，Vccr以及Vss之类的电源电压提供给器件10上的电路。例如，诸如Vcc，Vccr以及Vss之类的电源电压可从一个或多个外部电源管脚得到。采用芯片上(on-chip)电路可产生大于或者小于外部供电电源电压的电源电压。例如，可采用分压器来减小外部供电电压，可采用电荷泵或者其他升压电路来产生大于外部供电电源电压的电源电压。

器件10上的数据加载以及读取电路可用于给阵列88提供地址、清除以及数据信号。在写操作过程中，将要被加载到阵列88中的配置数据提供给数据线108。在正常操作(用户模式)过程中，输出线114上的信号用于控制相关的可编程逻辑元件。

器件10上的核心逻辑包含n沟道和p沟道金属氧化物半导体晶体管以及可编程逻辑元件，该可编程逻辑元件诸如反相器，多路复用器，逻辑门，寄存器逻辑，查找表等等，由n沟道和p沟道金属氧化物半导体晶体管形成。在典型的情形中，可编程逻辑18中的电路或者部件具有接收正电源电压Vcc的正电源端以及接收接地电源电压Vss的接地电源端。

器件10上的功率调节器电路提供接地电源电压Vss以及正电源电压信号Vccadd以及Vcchx给驱动器140以及可编程逻辑器件存储单元20。在正常操作中，Vcchx的值大于Vcc。当电源电压以这种方式升高时(即，当正电源电压Vcchx和接地电压之间的差大于Vcc时)，提高了器件10的性能。特别是，采用升压的电源电压可以使得存储单元20的输出控制信号OUT更完全地导通器件10的核心逻辑中的n沟道晶体管，并且可以更完全地关断器件10的核心逻辑中的p沟道晶体管。

总的来说，采用增加的正电源电压和/或减小的接地电源电压来实现电源电压升压。将具有不同电压电平的电源线引入到可编程逻辑器件结构中将增加复杂性。为了避免增加不必要的复杂性，期望限制使用不同的电源电压。限制电源电平数量的一个合适的方案是采用相同的接地电压Vss给阵列88供电，该阵列88用于器件10上的核心逻辑和调节器电路。将这种设置作为一个实例进行描述。然而，如果期望的话，诸如其中阵列88的接地电压不同于核心逻辑18或调节器电路的接地电压的其他设置也可采用。

可采用任何合适的方案将电源电压Vcchx，Vccadd以及Vss分配给驱动器140以及存储单元阵列88中的存储单元20。例如，可采用具有电源线的互连的行和列的配电网来将电源电压Vcchx分配给阵列88中的存储单元。在图2的实例中，在阵列88中存在三行和三列的存储单元20。这仅仅是示意性的。诸如集成电路10之类的集成电路可具有任何合适数量的存储单元20。作为一个实例，典型的存储阵列可具有设置在成百上千或者成千上万行和列的成千上万或者上百万的存储单元20。

信号Vss是恒定的。电源信号Vcchx和Vccadd优选的是可以变化。例如，信号Vcchx可在写操作过程中的Vcc(其中相对低的电压使得更容易加载数据到单元20中)和读操作过程中的Vh(其中相对较高的电压使得更容易确定数据线108上的电压电平)之间变化。在正常操作中，Vcchx可等于Vh，从而改进器件10的性能。电源信号Vccadd可在写操作过程中的Vh(其中增加的电压Vh可以更容易地通过单元20中的地址晶体管加载数据)以及在读操作过程(例如，当从阵列88读出数据用于测试时)的Vcc之间变化。

器件10上的数据加载和读取电路控制阵列88的清除和数据加载操作。数据加载和读取电路从外部源接收配置数据。在典型的系统中，将配置数据从存储器和数据加载电路加载到可编程逻辑器件中。这种电路有时称作配置器件，其将配置数据加载到数据加载和读取电路中的寄存器中。数据加载和读取电路在清除路径104上产生清除信号(标记为CLR)。当单元20上电时维持信号CLR可以清除存储阵列88的内容。一旦系统上电或者在随后的再配置操作中可执行清除操作。在已经清除阵列之后，不维持CLR信号，加载配置数据。

可将配置数据加载到加载和读取电路中的寄存器中。这些寄存器可用于将配置数据通过DATA1，DATA2，DATA3线108并行施加到阵列88上。地址解码器电路可从外部源接收地址信息，作为响应可系统地维持和不维持期望的地址线112(即，ADD1，ADD2或ADD3)。在每列中的地址线维持时，将数据线108上的数据加载到那列的存储单元20中。通过以这种方式对每列进行寻址，整个阵列88可用配置数据进行加载。

在该阵列已经被加载之后，可通过读取已经编程到存储单元20中的数据来确认正确的数据加载。这种操作用于确保在加载过程中没有错误出现，其中这种操作有时称作数据确认。如果从阵列88读取的确认数据值与数据加载过程中所用的那些值不匹配，可生成错误消息，可重复加载过程，或者可进行其他合适的校正动作。

在数据读取操作中，数据线108用作读取线。特别是，DATA1，DATA2以及DATA3线108可用于将加载的配置数据值从一列地址存储单元20传送到数据加载和读取电路中的寄存器上。

在完成数据加载过程的成功确认之后，加载的配置数据用于控制器件10上的可编程逻辑的操作，这样器件10可用于系统中。在正常操作(用户模式操作)过程中，每个存储单元20的输出114产生对应的静态控制信号，用于控制诸如NMOS传输晶体管之类的NMOS晶体管的栅极，诸如PMOS断电晶体管的PMOS晶体管，或者可编程逻辑器件10的可编程核心逻辑18中的其他电路部件。

图3中示出了示意性的存储单元20。通过在线104上维持CLR信号以导通清除晶体管128来清除存储单元20，从而在电压Vcchx升高时将节点N2与接地端子90连接。

在编程过程中，存储单元20接收DATA_IN线108上的数据。在数据已经加载到阵列中之后，执行数据确认操作，以确定数据是否被正确加载。在数据确认操作中，DATA_IN线用作验证路径。在加载时，数据沿着线108流进阵列88中。当执行数据确认操作时，数据沿着线108以相反的方向从阵列88流进相关数据加载和读取电路中的寄存器中。

在加载和读取操作中，在地址线112上系统地维持地址信号ADD。这样使得数据加载和读取电路可对阵列88的列进行寻址以用于数据写入或读取。

存储单元20的存储元件82由两个交叉耦合的反相器形成。反相器116具有晶体管120和122。反相器118具有晶体管124和126。晶体管120和124是p沟道金属氧化物半导体晶体管。晶体管122和126是n沟道金属氧化物半导体晶体管。节点N1和N2上的电压极性相反。当N1为低时，N2为高，存储单元20称作被编程。此情况中被编程的存储单元的内容为逻辑1。当N1为高并且N2为低时，存储单元包含逻辑0，被称作为清除。

如图3所示，节点N2上的电压与DATA_OUT电压相同。将DATA_OUT信号施加到可编程核心逻辑元件上，该可编程核心逻辑元件诸如线130(图2中以输出114示出)之类的线上的晶体管136。

采用端子86上的正电源电压Vcchx以及接地端子90上的接地电源Vss向存储元件82供电。诸如地址驱动器140之类的地址驱动器采用端子144上的正电源电压Vccadd以及接地端子90上的接地电源Vss供电。器件10上的功率调节器电路提供电源电压Vcchx和电源电压Vccadd，电源电压Vcchx在写操作过程中幅值相对低而在数据确认(读)操作过程中电压相对高，电源电压Vccadd在写操作过程中电压相对高而在读操作中电压相对低。

在写操作过程中所用的升压的地址电压(本例子中为1.6伏特)尽可能地导通地址晶体管132，这样减小了地址晶体管132的面积(realestate)要求和/或增加了存储单元20的写入余量。在数据确认读操作过程中所用的降低的地址电压(本例子中为1.2伏特)增加了存储单元20的读取余量。

可用于产生用于器件10的电源电压Vcchx和Vccadd的示意性功率调节器电路在图4中示出。图4的可编程逻辑器件10通过管脚14从外部源接收电源信号Vccr，Vcc以及Vss。

将存储阵列88分成四个子阵列88-1，88-2，88-3，88-4。每个子阵列从每组晶体管148接收功率。晶体管148可以是并联的金属氧化物半导体(MOS)晶体管源极和漏极(共源-漏极)和栅极。诸如并联晶体管148之类的并联晶体管的使用是需要的，这是因为这种设置增加了晶体管的驱动强度而不违反在单个晶体管栅极结构上设置最大宽度的设计规则。这种设置也在每个象限上形成功率的一致分布，减小了象限中每个元件上Vcchx的差别。

与每个子阵列相关的晶体管148的源极短接在一起，并连接到每个电源电压Vccr。

与每个子阵列相关的晶体管148的漏极也短接在一起。漏极连接到配电线的栅格上，其中该配电线分配电压Vcchx。存在与阵列88的每个象限相关的栅格。一个栅格与子阵列88-1相关并用于分配电压Vcch1。子阵列88-2，88-3以及88-4分别具有相关的配电网，其用于分配电压Vcch2，Vcch3以及Vcch4。配电网和晶体管148的漏极由图4中的线154示意性示出。

每个子阵列中所有的晶体管148的栅极短接到一起，并在相关控制路径152上从相关的存储元件电源电路150接收共同的控制信号Vrp。每个电路150也包含运算放大器，用于产生其相关的控制信号Vrp。

每个存储单元电源电路150可被单独控制。由于每个存储元件电源电路150经受的与阵列88相关的电容小于单个较大的电源电路所经受的电容，因此提高了稳定性。电路仿真已经示出电路150中的电路稳定性改进了，这是因为每个电路反馈系统中的输出负载极更远离它的主要极(dominant pole)，因此改进了系统相位余量。在图4所示的这种设置中，其中每个电路150仅与阵列88的一部分相关联，每个电路150中的运算放大器上的负载减小了，这是因为每个运算放大器驱动的晶体管148数量减小了。线152在象限之间没有短接在一起，这样每个电路150中出现工作点的变化，而不影响其他电路150。由每个电路150处理的电流负载量因此平衡，功率调节器电路的反应时间得到了改进。

通过地址电源电路156产生地址电源电压Vccadd。电压Vccadd通过配电路径158分配到地址驱动器142上。在图4的例子中，存在单行地址驱动器142。阵列88的每一列可具有相关的地址驱动器142。如果期望，可设置多行地址驱动器142，以增加大阵列88中的响应特性。地址电源电路156可与存储元件电源电路150单独控制。通过减小电路150和电路156之间不期望的耦合，这种独立控制设置有助于改进电路相应特性以及准确度。

电源电路150和156可采用稳定的参考电压VBG来产生电源电压Vccadd以及Vcchx。参考电压VBG可以由任何合适的电压参考来产生。一种合适的设置中，参考电压VBG由带隙参考电路160产生。在器件10上可存在任何合适数量的带隙参考电路160。在图4所示的示意性设置中，单个带隙参考电路160产生由全部的四个存储元件电源电路150和地址电源电路156共享的参考电压VBG。采用单个带隙参考电路160可能是有益的，这是因为这样减小了电路面积(real estate)量，并且另外减小了由芯片消耗的待机功率量，其中电路面积量是参考电路在器件10上消耗的。单位增益运算放大驱动器162可用于加强分配给器件10的远端部分(例如地址电源电路156)的信号VBG，而不改变VBG的大小。单位增益缓冲器162在性能上可表现出轻微的变化，但是由于这些性能变化导致的不准确的潜在性通常比不上由仅采用单个带隙参考电路的节省空间的潜在性。

图5中示出了示意性的存储元件电源电路150。如图5所示，电路150可具有接地端子90。可将正电源电压Vcc从电源管脚施加到端子164上。在正电源端子166上可接收到正电源电压Vccr。参考电压VBG可由控制电路168通过路径170接收。

控制电路168可产生控制信号WC1和WC2，用于控制开关电路173。开关电路173可具有PMOS晶体管T3和T4。控制信号WC1可提供给晶体管T3的栅极。控制信号WC2可提供给晶体管T4的栅极端子。晶体管T3和T4在正电源Vcc和输出154之间可串联连接。输出154连接到配电网并且提供电源电压Vcchx给阵列88中存储元件的相关子阵列。当Vcchx的期望输出电压电平为Vcc时并且期望电路150具有大的电流容量时，控制器168可导通晶体管T3和T4，从而将输出154短接到提供Vcc给端子164的电源管脚上。

晶体管T2是通电复位下拉(power-on-reset pull-down)晶体管。为晶体管T2的栅极端G提供来自控制电路168的通电复位信号POR。控制电路168可包含通电复位电路，其检测从外部电源施加给器件10的电源电压何时已经达到他们的期望电平。例如，控制电路168可确定诸如Vcc和Vccr这样的信号何时已经达到足够使器件10上的电路正确操作的幅值。通电复位信号POR在电源信号升高时保持为高。在此情况下，晶体管T2导通，将输出线154上的电源电压Vcchx拉到已知的值(接地信号Vss)。一旦通电复位电路确定电源电压已经充分上升，那么信号POR可变为低(例如，为Vss)。这样就关断晶体管T2，使得Vcchx上升。

控制电路168采用来自路径170的参考电压VBG来在路径172上产生VREF的准确值。该VREF的值在不同的时间上是不相同的。例如，VREF可在上电操作过程中具有一个值，并且可在正常操作(用户模式)过程中具有另一个值。

存储元件电源电路150可具有运算放大器176以及其他控制电路174，控制电路174接收路径172上的电压VREF的各个值，并且在输出路径154上提供电源电压Vcchx的对应值。控制电路174包括控制晶体管T1。晶体管T1优选采用多个并联晶体管148来实现，如结合图4所示的。这使得晶体管T1可以运载充足的电流，用于给阵列88的相关子阵列中的存储单元20供电。

晶体管T1的栅极(即，图4的并联晶体管148的栅极)在路径152上从运算放大器176接收控制信号Vrp。晶体管T1与分压器178串联连接在正电源端子166和接地端子90之间。分压器178中电阻器R1和R2的值可选择成减小节点184以及反馈线180上相对节点182和路径154上的电源电压Vcchx的反馈电压FB的幅值。一种合适的设置是，电阻器R1和R2具有相同的电阻R。在这种配置中，反馈信号FB的幅值是电压Vcchx的一半。典型出现在路径180上的电压范围因此可以是约100mV(当Vcchx为200mV时)到0.8伏特(当Vcchx是1.6伏特时)，而不是200mV到1.6伏特。分压器178用于减小信号FB的幅值使得运算放大器176可以处理宽电压范围，而不需要借助复杂和庞大的电路。一种合适的设置是，运算放大器176可以基于单PMOS读出对(sensepair)。

晶体管T1优选为PMOS晶体管。对形成晶体管T1的并联晶体管148采用PMOS设置的好处是使得功率调节器电路的整个尺寸减小。尽管NMOS设置可以呈现出优良的噪声抑制，但是可采用较少的电路面积(real estate)来制造PMOS晶体管，而不需要经受不期望的击穿效应。

补偿电容器183可用于帮助稳定电路150的操作。

路径180形成电路174中的反馈环。当节点182上的电压FB升高到高于Vcchx的期望值时，分压器178中反馈节点184上的电压将升高到高于VREF。运算放大器176比较其正负输入上的电压，在其输出产生对应的控制信号Vrp。

当反馈信号FB升高到高于VREF时，控制信号Vrp由运算放大器176增加。将控制信号Vrp施加到晶体管T1的栅极。因为晶体管T1是PMOS晶体管，因此其栅极上增加的控制信号电压Vrp导致晶体管T1源漏电阻增加。当晶体管T1的电阻增加时，节点182上的电压幅值(电源电压Vcchx)以及节点184上的电压幅值(反馈电压FB)减小，直到FB小于VREF并且Vcchx已经达到它的期望电压电平为止。

当电源信号Vcchx下降到低于其期望设定点时，反馈信号FB将下降到低于VREF。当反馈信号FB下降到低于VREF时，运算放大器176将减小晶体管T1的栅极上的控制电压Vrp。这样就减小了晶体管T1的电阻。当晶体管T1的电阻减小时，电源电压Vcchx将上升到它的期望电平，反馈信号FB将上升到VREF。

控制电路168依据可编程逻辑器件10的操作模式实时改变VREF的值。这使得运算放大器176和其他电路174可以在输出154上产生电源电压Vcchx的期望值。当在通电复位操作以及其他操作模式中需要时，控制电路168产生控制信号WC1和WC2，以启动开关172并产生POR信号给控制晶体管T2。

图6中示出示意性的地址电源电路156。电路156可具有接地端子90。可将正电源电压Vcc从电源管脚提供给端子186。正电源电压Vccr可在正电源端子188上接收。参考电压VBG可由控制电路192通过路径190接收。

控制电路192可产生控制信号WC1_A和WC2_A，用于控制开关电路206。开关电路206可具有PMOS晶体管T3_A和T4_A。控制信号WC1_A可提供给晶体管T3_A的栅极。控制信号WC2_A可提供给晶体管T4_A的栅极端子。晶体管T3_A和T4_A可串联连接在正电源电压Vcc和输出158之间。输出158提供电源电压Vccadd给地址驱动器142(图4)。当Vccadd的期望输出电压电平是Vcc并且期望电路156具有大的电流容量时，控制器192可导通晶体管T3_A和T4_A，以将输出158短接到电源管脚上，该电源管脚正提供电源电压Vcc给端子186。

晶体管T2A是通电复位下拉晶体管。向晶体管T2_A的栅极端子G提供来自控制电路192的通电复位信号POR。控制电路192可包含通电复位电路，该通电复位电路检测从外部电源施加给器件10的电源电压何时已经达到它们的期望电平。例如，控制电路192可确定诸如Vcc和Vccr这样的信号何时已经达到充足的幅值，以使得器件10上的电路可以正确操作。在电源信号升高时通电复位信号POR保持为高。在此情形下，晶体管T2_A导通，将输出线158上的电源电压Vccadd拉到已知的值(接地信号Vss)。一旦通电复位电路确定电源电压已经充分上升，信号POR可变为低(例如变为Vss)。这样关断晶体管T2_A，使得Vccadd上升。电路156中的信号POR以及电路150中的信号POR(图5)可由单独的通电复位电路或者由共享的通电复位电路来提供。将器件10上的通电复位电路在图5和6中示出为控制电路192和168的一部分，但是如果期望的话，也可与存储元件和地址电源电路分开。

图6的控制电路192采用来自路径190的参考电压VBG以在路径194上产生VREF_A的准确值。VREF_A的值在不同的时间上是不同的。例如，VREF_A可在配置数据加载操作过程中具有一个值，在正常操作(用户模式)过程中具有另一个值。

地址电源电路156可具有运算放大器196和其他控制电路198，该其他控制电路198在路径194上接收电压VREF_A的各个值，并且在输出路径158上提供电源电压Vccadd的相应值。控制电路198包括控制晶体管T1_A。晶体管T1_A可采用单个晶体管或多个并联的晶体管来实现。

晶体管T1_A的栅极在路径210上从运算放大器196接收控制信号Vrp_A。晶体管T1_A与分压器串联连接在正电源端子188和接地端子90之间。分压器208的电阻器R1_A和R2_A的值可选择成减小节点202以及反馈线200上相对于节点204和路径158上的电源电压Vccadd的反馈电压FB_A的幅值。一种合适的设置是，电阻器R1_A和R2_A具有相同的电阻R，这样反馈信号FB_A的幅值是电压Vccadd的一半。这样就减小了出现在路径200上的运算放大器196的电压范围，可以在运算放大器196中采用小型电路。例如，运算放大器196可基于单个PMOS读出对(sense pair)来形成。晶体管T1_A优选为PMOS晶体管，以使得地址电源电路156的尺寸最小化。

补偿电容器201可用于帮助电路156的操作稳定化。

路径200形成电路198中的反馈环。当节点204上的电压升高到高于Vccadd的期望值时，分压器208中反馈节点202上的电压将升高到高于VREF_A。运算放大器196将其正负输入上的电压进行比较，并在其输出上产生相应的控制信号Vrp_A。

当Vccadd升高到高于其期望设定点时，反馈信号FB_A将升高到高于由控制电路192产生的VREF_A的值。当反馈信号FB_A升高到高于VREF_A时，由运算放大器196产生的控制信号Vrp_A增加。将控制信号Vrp_A施加到晶体管T1_A的栅极。由于晶体管T1_A是PMOS晶体管，因此其栅极上增加的控制信号电压Vrp_A导致晶体管T1_A的源漏电阻增加。当晶体管T1_A的电阻增加时，节点204上的电压(电源电压Vccadd)的幅值以及节点202上的电压(反馈电压FB_A)的幅值减小，直到FB_A小于VREF_A为止。

当电源信号Vccadd下降到低于其期望设定点时，反馈信号FB_A将下降到低于VREF_A。当反馈信号FB_A下降到低于VREF_A时，运算放大器196将减小晶体管T1_A栅极上的控制电压Vrp_A。这样减小了晶体管T1_A的电阻。当晶体管T1_A的电阻减小时，电源电压Vccadd将增加到它的期望电平，并且反馈信号FB_A将增加到VREF_A。

控制电路192依据可编程逻辑器件10的操作模式来实时改变VREF_A的值。这使得运算放大器196和其他电路198在输出154上产生电源电压Vccadd的期望值。当在通电复位操作和其他操作模式中需要时，控制电路192产生控制信号WC1_A和WC2_A，以启动开关206，并产生POR信号以控制晶体管T2_A。

图7中示出了功率调节器电路怎样改变电源电压Vcchx和Vccadd的图，其中功率调节器电路由存储元件电源电路150和地址电源电路156构成，电源电压Vcchx和Vccadd作为可编程逻辑器件集成电路10的操作模式的函数。器件10存在四种操作模式：(1)上电模式，(2)清除模式，(3)配置(写)模式，以及(4)用户模式(正常操作)。

在上电模式中，器件10上的通电复位电路监测由器件10接收的电源信号。当所有的电源电压都已经达到它们的期望电平时，通电复位电路将使通电复位信号POR由高变为低。如图7中POR轨迹所示，通电复位信号POR在t1(当通电复位电路启动时)之后的时间上升，并且在所有电源电压已经达到它们的期望电平的时刻t2上变为低。

在时刻t2和t3之间，器件10从上电模式变换为清除模式。在这个变换期间，功率调节器电路为接下来的清除操作准备存储元件电源电压Vcchx和地址电源电压Vccadd。电源电路150将电压Vcch1，Vcch2，Vcch3以及Vcch4从Vss提升到约2/3Vth，其中Vth是与存储元件82(图3)的PMOS晶体管120和124相关的阈值电压。Vth的值典型为约300mV，这样2/3Vth的值典型为约200mV。将Vcch1，Vcch2，Vcch3和Vcch4升高到2/3Vth可将存储元件82的反相器116和118设置在这样的一个状态，在这种状态中，它们在重新配置操作过程中(即，当进入用户模式操作之后的配置模式时)不可能经历闭锁(latchup)。

与传统的方案相比，在重新配置操作过程中防止闭锁的方式是可以理解的。传统地，在重新配置之前，存储单元中存储元件PMOS晶体管供电下降到0伏特。在重新配置之前，传统的存储单元可存储逻辑1。在此情况下，存储单元的输出电压可以为高(例如，1.2伏特)。当存储单元的电源电压下降时，电荷从输出节点泄漏。因此输出节点的电压也下降。继续这样直到电源电压和输出节点电压达到一个晶体管阈值电压(约0.3伏特)为止。此时，存储单元反相器中的PMOS晶体管关断，输出电压不再下降。结果是，当电源电压达到0伏特时，在输出上捕获0.3伏特的电荷。因为，PMOS晶体管漏极上的电压比其体端子(bodyterminal)上的电压大得多(例如，0.3伏特＞＞0伏特)，因此这是导致闭锁条件的潜在原因。

本发明中，存储元件82中反相器116和118的电源电压Vcchx不低于0.2伏特(0.3伏特的晶体管阈值电压Vth的2/3)。这使得PMOS反相器晶体管处于PMOS晶体管的体端子为0.2伏特，并且PMOS晶体管的漏极为0.3伏特的状态。由于PMOS晶体管漏极电压(0.3伏特)仅略大于PMOS晶体管体电压(0.2伏特)，因此不可能发生闭锁。如果期望的话，可通过使得存储元件82中的反相器116和118的电源电压Vcchx不低于Vth的约0.5到0.75(例如，为约0.15伏特到约0.225伏特)而防止闭锁。

这种防闭锁操作在器件10的初始上电顺序不是必需的，但是在接下来的重新配置操作过程中(即，在器件10已经采用现有的一组配置数据在现场操作之后新的配置数据加载到可编程逻辑器件10中时)可用于防止闭锁。

当电源电压Vcchx从0升高到2/3Vth时，地址电源电路156将电源电压Vccadd从接地电压Vss升高到电源电压Vcc。这样就对地址线驱动器140进行供电。器件10上的读/写电路将信号ADD_IN(图3)保持在Vss，这样信号ADD在时刻t3为Vss。结果是，存储单元20中的地址晶体管132在时刻t3上全部关断。

器件10在时刻t3进入清除模式。在时刻t3，信号CLR升高到Vcc。电源电压Vccadd从时刻t3到t4维持在电压Vcc上。存储元件电源电路150将电源电压Vcchx从Vth的2/3上升到Vcc。因为信号CLR为高，将Vcchx升高到Vcc清除了存储单元20。在它们的清除状态中，存储单元20产生为低(Vss)的输出信号OUT。在时刻t4，阵列88被清除。

在时刻t4和t5之间，器件10在清除模式和配置模式之间变换。在时刻t4，控制电路168(图5)使得信号WC1和WC2为低，因此导通开关电路173。开关电路173导通时，提供电压Vcc给图5的端子164的Vcc电源管脚电连接到输出线154上。这样确保了即使呈现出大电流时电源电压Vcchx也能维持电压Vcc，其中大电流在许多存储单元20同时加载的数据加载操作过程中产生。图6的控制电路192维持WC1_A和WC2A为高，这样图6的开关电路206关断。地址电源电路156在准备数据加载操作时将地址电源电压Vccadd从Vcc升高到Vh。

在时刻t5，器件10进入配置模式。在时刻t5和t6之间，将配置数据在数据线108上加载到存储单元20中，同时维持恰当的地址信号ADD以寻址阵列88的列。在配置模式中，Vcchx由开关电路173(图5)维持为Vcc，Vccadd通过电路156维持为Vh。

在时刻t6和t7之间，器件10在配置模式和用户模式之间变换。在时刻t6，信号WC1和WC2为高，关断开关电路173。由于开关电路173关断，电源电压Vcchx由控制电路174的输出提供在节点182(图5)上。在t6和t7之间，控制电路168增加VREF，这样Vcchx的幅值从Vcc升高到Vh。控制电路192降低VREF_A，这样Vccadd从Vh降低到Vcc。在时刻t7，控制电路192使得控制信号WC1_A和WC2_A为低，因此导通开关电路206，将输出线158连接到电源管脚上，该电源管脚用于将电源电压Vcc提供给端子186。开关电路206在用户模式中提供驱动与地址线112相关的寄生电容所需的电流。如果期望，开关电路206还在时刻t3和t4之间导通，从而在清除模式中提供电流给地址电源电压线。

在时刻t7，器件10进入用户模式(器件10的正常操作作为系统中配置的逻辑电路)。在时刻t7到t8之间的用户模式操作中，输入和输出数据信号通过输入-输出管脚14传送。器件10上的可编程逻辑18用于执行数据信号上定制的逻辑功能，其中器件已经在时刻t5和t6之间的数据加载操作中根据已经加载到阵列88中的配置数据进行了配置。

如果期望重新配置器件10而不将器件10从系统中拆卸，那么可通过返回到清除模式(时刻t3)来执行系统内的重新配置操作。在时刻t8，在准备返回到时刻t3时，信号WC1_A和WC2_A为高，这样在时刻t5和t6之间，Vccadd可通过地址电源电路156升高到Vh。当从时刻t8返回到时刻t3时，将电源电压Vcchx保持约为Vth的2/3，从而防止闭锁，并且Vccadd保持为Vcc。

前面仅仅是本发明示意性的原理，不脱离本发明的原理和精神下，本领域的技术人员可进行各种变形。

Claims (19)

1.在包含存储单元和地址驱动器的集成电路上的功率调节器电路，其中地址驱动器为该存储单元提供地址信号，包括：

地址电源电路，其提供时变地址电源电压给所述地址驱动器；以及

一个或多个存储元件电源电路，其提供时变存储元件电源电压给存储单元中的存储元件，

其中所述集成电路以配置模式和用户模式运行，该配置模式中将数据加载到所述存储单元中，在所述用户模式中所述一个或多个存储元件电源电路包括控制电路，该控制电路在所述配置模式中将所述时变存储元件电源电压配置为第一电压，而在所述用户模式中将其配置为第二电压，其中所述地址电源电路包括控制电路，该控制电路在所述配置模式中将所述时变地址电源电压配置为第三电压，而在所述用户模式中将其配置为第四电压；其中所述第一电压小于所述第三电压，并且其中所述第二电压大于所述第四电压。

2.权利要求1所述的功率调节器电路，其中所述存储单元包括在一个存储单元的阵列中。

3.权利要求1所述的功率调节器电路，其中所述存储单元包括在多个存储单元的阵列中。

4.权利要求1所述的功率调节器电路，还包括单电压参考电路，该单电压参考电路为所述一个或多个存储元件电源电路中的每个提供参考电压。

5.权利要求1所述的功率调节器电路，还包括单电压参考电路，该单电压参考电路为所述一个或多个存储元件电源电路中的每个以及所述地址电源电路提供参考电压。

6.权利要求1所述的功率调节器电路，还包括：

单电压参考电路，该单电压参考电路为所述一个或多个存储元件电源电路中的每个以及所述地址电源电路提供参考电压；以及

增强参考电压的至少一个单位增益缓冲器。

7.权利要求1所述的功率调节器电路，其中所述存储单元被分成四个阵列的存储单元，其中一个或多个存储元件电源电路包括四个存储元件电源电路，每个存储元件电源电路提供时变存储元件电源电压给每个阵列中的存储元件。

8.权利要求1所述的功率调节器电路，还包括：

多个单位增益缓冲器；以及

单带隙电压参考电路，该单带隙电压参考电路采用所述单位增益缓冲器提供参考电压给所述一个或多个存储元件电源电路中的每个以及所述地址电源电路。

9.权利要求1所述的功率调节器电路，其中所述一个或多个存储元件电源电路包括：

由多个并联的p沟道金属氧化物半导体晶体管形成的控制晶体管；

与所述控制晶体管串联连接的分压器；

输出端，其耦合到所述分压器，所述一个或多个存储元件电源电路在输出端上提供所述时变存储元件电源电压；

运算放大器，其产生控制所述控制晶体管的控制信号；以及

反馈路径，其反馈来自所述分压器的反馈信号，其中所述运算放大器在一个输入端上接收所述反馈信号并且在另一个输入端上接收时变信号，其中所述运算放大器通过比较所述反馈信号和所述时变信号产生所述控制信号。

10.权利要求1所述的功率调节器电路，其中所述一个或多个存储元件电源电路包括：

控制晶体管；

在第一节点上与所述控制晶体管串联连接的第一电阻器；

在第二节点上与所述第一电阻器串联连接的第二电阻器；

输出端，其耦合到所述第一节点，所述一个或多个存储元件电源电路在该输出端上提供所述时变存储元件电源电压；

运算放大器，其产生控制所述控制晶体管的控制信号；以及

连接到所述第二节点的反馈路径，该反馈路径反馈来自所述第二节点的反馈信号，其中所述运算放大器在一个输入端上接收所述反馈信号，在另一个输入端上接收时变信号，其中所述运算放大器将所述反馈信号与所述时变信号进行比较而产生所述控制信号。

11.权利要求1所述的功率调节器电路，其中所述地址电源电路包括：

p沟道金属氧化物半导体控制晶体管；

与所述控制晶体管串联连接的分压器；

输出端，其耦合到所述分压器，地址电源电路在该输出端上提供所述时变地址电源电压；

运算放大器，其产生控制所述控制晶体管的控制信号；以及

反馈路径，其反馈来自所述分压器的反馈信号，其中所述运算放大器在一个输入端上接收所述反馈信号，在另一个输入端上接收时变信号，并且其中所述运算放大器将所述反馈信号与所述时变信号进行比较而产生所述控制信号。

12.权利要求1所述的功率调节器电路，其中所述地址电源电路包括：

第一地址电源电路控制晶体管；

与所述第一地址电源电路控制晶体管串联连接的第一地址电源电路分压器；

第一地址电源电路输出端，其耦合到所述第一地址电源电路分压器，其中所述地址电源电路在该第一地址电源电路输出端上提供所述时变地址电源电压；

第一地址电源电路运算放大器，其产生控制所述第一地址电源电路控制晶体管的第一地址电源电路控制信号；以及

第一地址电源电路反馈路径，该第一地址电源电路反馈路径反馈来自所述第一地址电源电路分压器的第一地址电源电路反馈信号，其中所述第一地址电源电路运算放大器接收所述第一地址电源电路反馈信号并接收第一地址电源电路时变信号，并且其中所述第一地址电源电路运算放大器通过比较所述第一地址电源电路反馈信号和所述第一地址电源电路时变信号来产生第一地址电源电路控制信号，并且其中所述一个或多个存储元件电源电路包括：

第一存储元件电源电路控制晶体管；

与该第一存储元件电源电路控制晶体管串联连接的第一存储元件电源电路分压器；

耦合到所述第一存储元件电源电路分压器上的第一存储元件电源电路输出端，所述一个或多个存储元件电源电路在该第一存储元件电源电路输出端上提供所述时变存储元件电源电压；

第一存储元件电源电路运算放大器，其产生控制所述第一存储元件电源电路控制晶体管的第一存储元件电源电路控制信号；以及

第一存储元件电源电路反馈路径，该第一存储元件电源电路反馈路径反馈来自所述第一存储元件电源电路分压器的第一存储元件电源电路反馈信号，其中所述第一存储元件电源电路运算放大器接收所述第一存储元件电源电路反馈信号，并接收第一存储元件电源电路时变信号，并且其中该第一存储元件电源电路运算放大器通过比较所述第一存储元件电源电路反馈信号和所述第一存储元件电源电路时变信号而产生第一存储元件电源电路控制信号。

13.权利要求1所述的功率调节器电路，其中存储元件包括具有阈值电压的晶体管，其中所述一个或多个存储元件电源电路包括调节所述时变存储元件电源电压的控制电路，并且其中该被调节的时变存储元件电源电压具有在0.5倍阈值电压到1.6伏特范围内变化的电压。

14.权利要求1所述的功率调节器电路，在所述用户模式中，将存储单元中的数据配置在集成电路的电路上，用于系统的正常操作，并且其中所述一个或多个存储元件电源电路包括控制电路，该控制电路在所述配置模式中将所述时变存储元件电源电压配置为所述第一电压，而在所述用户模式中将其配置为所述第二电压。

15.权利要求1所述的功率调节器电路，其中在所述用户模式下，将所述存储单元中的数据配置在集成电路的电路上，用于系统的正常操作，并且其中该地址电源电路包括控制电路，该控制电路在所述配置模式中将所述时变地址电源电压配置为所述第三电压，而在用户模式中将其配置为所述第四电压。

16.权利要求1所述的功率调节器电路，其中在所述用户模式下，将所述存储单元中的数据配置在集成电路的电路上，用于系统的正常操作；其中所述一个或多个存储元件电源电路包括控制电路，该控制电路在所述配置模式中将所述时变存储元件电源电压配置为所述第一电压，而在所述用户模式中将其配置为所述第二电压；并且其中所述地址电源电路包括控制电路，该控制电路在所述配置模式中将所述时变地址电源电压配置为所述第三电压，而在所述用户模式中将其配置为所述第四电压。

17.权利要求1所述的功率调节器电路，其中所述存储单元包括在存储单元阵列中，该存储单元阵列被分成至少两个子阵列，其中每个存储单元具有由交叉耦合的反相器形成的存储元件，所述功率调节器电路还包括：

由所述存储单元中的数据配置的电路，其中每个存储元件电源电路提供单独的电压给子阵列中的每个子阵列，用于为该子阵列的存储单元中的存储元件供电。

18.权利要求17所述的功率调节器电路，其中每个存储单元包括至少一个地址晶体管，其中所述地址驱动器提供地址信号给所述地址晶体管。

19.权利要求18所述的功率调节器电路，还包括：

带隙电压参考电路，其提供带隙参考电压；以及

多个单位增益缓冲器，该多个单位增益缓冲器接收所述带隙参考电压，并提供所述带隙参考电压的加强形式给所述电源电路中的至少某些电源电路。

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