CN102969019B - 一种增强静态随机存储器写操作的电路 - Google Patents

Abstract

本发明提供一种增强静态随机存储器写操作的电路，写操作时，写‘1’的位线上的电压高于存储单元的电源电压，写‘0’的位线上的电压低于存储单元的地电压。本发明在写操作时，第一位线与第二位线之间的最大电压差将增大，即使经过位线的传输导致了一定的电压损失，但仍然比不采用多电压或者仅采用负电压的技术方案在被选中的存储单元处能获得更大的电压差，从而更迅速、可靠的覆盖存储单元中的原有数据。

Description

一种增强静态随机存储器写操作的电路

【技术领域】

本发明涉及静态随机存储器设计领域，特别涉及一种静态随机存储器写操作的电路。

【背景技术】

静态随机存储器是一种常见的随机存取存储器，广泛应用于集成电路领域，相对于动态随机存储器随其优点是存储数据不需要刷新；缺点是集成度较低。因此一方面静态随机存储器因其性能上的优势被广泛使用，另一方面其较低的集成度导致大容量静态随机存储器设计成为一个难题。

常见的静态随机存储器的存储单元为六个晶体管组成的所谓6T结构。每个存储单元由两个首位相连的反相器和两个开关晶体管组成，其中反相器的输出节点构成了一对互补的存储节点，该存储节点分别通过开关晶体管与两个互补的位线相连。开关晶体管由一个字线控制。在读写操作时，字线控制开关晶体管导通，数据通过位线进行传输。一个静态随机存储器包含了大量的存储单元。

随着静态随机存储器容量的增加，其存储单元阵列中的字线和位线越来越长，最终导致存储器读写操作变慢，甚至出错。目前常使用一种位线负电压的技术来增强写操作，这种技术通过产生一个低于存储单元的地电压的负电压来驱动位线，以克服数据‘0’在位线上传输时由于寄生参数等造成的电压损失，保证写操作成功。

实际在写操作时，选中的两个互补的位线上分别传输着‘0’和‘1’，而上述的负电压技术只考虑了传输‘0’的位线，忽略了传输‘1’的位线。

【发明内容】

本发明的目的在于提出一种增强静态随机存储器写操作的电路，用以保证静态随机储存器写操作的可靠性和速度。

为了实现上述目的，本发明采用如下技术方案：

一种增强静态随机存储器写操作的电路，写操作时，写‘1’的位线上的电压高于存储单元的电源电压，写‘0’的位线上的电压低于存储单元的地电压。

本发明进一步的改进在于：所述电路包括：存储单元阵列、字线高电压发生 器、位线高电压发生器、位线负电压发生器、写驱动器、字线驱动器、位选驱动器和位线选择器阵列；字线驱动器连接存储单元阵列，位线选择器阵列包括多列，每列连接存储单元阵列中对应的一列；写驱动器的第一输出线经由位选选择器阵列连接所有第一位线，写驱动器的第二输出线经由位选选择器阵列连接所有第二位线；位选驱动器通过多个位选信号线连接对应行的位线选择器；字线高电压发生器连接字线驱动器和位选驱动器；位线高电压发生器和位线负电压发生器连接写驱动器。

本发明进一步的改进在于：所述字线高电压发生器为字线驱动器和位选驱动器供电，所产的电压高于位线高电压发生器所产的电压。

本发明进一步的改进在于：所述位线高电压发生器为写驱动器供电，所产的电压低于字线高电压发生器所产的电压，但高于存储单元的电源电压。

本发明进一步的改进在于：所述位线负电压发生器为写驱动器供电，所产的电压低于存储单元的地电压。

本发明进一步的改进在于：写驱动器的第一输出线通过第一高压开关晶体管与位线高电压发生器相连，第一高压开关晶体管由第一逻辑信号控制，当第一逻辑信号为‘0’时，第一高压开关晶体管导通，第一输出线上的电压为位线高电压发生器输出的位线高电压；第一输出线通过第一负电压开关晶体管与位线负电压发生器相连，第一负电压开关晶体管由第二逻辑信号控制，当第二逻辑信号为‘1’时，第一负电压开关晶体管导通，第一输出线上的电压为位线负电压发生器输出的位线负电压；第二输出线通过第二高压开关晶体管与位线高电压发生器相连，第二高压开关晶体管由第三逻辑信号控制，当第三逻辑信号为‘0’时，第二高压开关晶体管导通，第二输出线上的电压为位线高电压发生器输出的位线高电压；第二输出线通过第二负电压开关晶体管与位线负电压发生器相连，第二负电压开关晶体管由第四逻辑信号(DNL)控制，当第四逻辑信号为‘1’时，第二负电压开关晶体管导通，第二输出线上的电压为位线负电压发生器输出的位线负电压。

本发明进一步的改进在于：当写驱动器的写使能输入线的输入信号为‘0’时，第二逻辑信号和第四逻辑信号均为‘0’，第一逻辑信号和第三逻辑信号均为‘1’；当写使能输入线的输入信号为‘1’，数据输入线的输入信号为‘1’时， 第一逻辑信号和第二逻辑信号均为‘0’，第三逻辑信号和第四逻辑信号均为‘1’；当写使能输入线的输入信号为‘1’，数据输入线的输入信号为‘0’时，第一逻辑信号和第二逻辑信号均为‘1’，第三逻辑信号和第四逻辑信号均为‘0’。

本发明进一步的改进在于：所述写驱动器还包括第一反相器、第二反相器、第一与非门、第一或非门、第二与非门和第二或非门；写使能输入线连接第一反相器的输入端、第一与非门的第一输入端和第二与非门的第一输入端；数据输入线连接第二反相器的输入端、第一与非门的第二输入端和第一或非门的第二输入端；第一反相器的输出端连接第一或非门的第一输入端和第二或非门的第一输入端；第二反相器的输出端连接第二与非门的第二输入端和第二或非门的第二输入端。

本发明进一步的改进在于：所述字线驱动器和位选驱动器采用相同的驱动器电路结构完成信号电压域的转换：输入信号为字线使能信号或者位选使能信号，经过反相器后，通过第一晶体管和第二晶体管驱动字线或位选信号；当输入信号为‘1’时，输出电压为字线高电压发生器输出的高电压；当输入信号为‘0’时，输出的电压为位线负电压发生器输出的负电压。

本发明进一步的改进在于：字线高电压发生器产生的电压大于或等于位线高电压发生器所产的电压与存储器开关晶体管阈值电压之和。

相对于现有技术，本发明具有以下优点：

本发明提供一种增强静态随机存储器写操作的电路，该电路主要由高电压发生器，负电压发生器，字线驱动器，写驱动器组成，位选驱动器和位线选择器组成；由高电压发生器和负电压发生器分别产生电路所需的电压，字线驱动器、位选驱动器和写驱动器根据输入命令信号产生不同电压的位线、字线和位选信号，以完成对存储器单元的读写操作，同时也对高/负电压发生器进行控制。

本发明提出一种增强静态随机存储器写操作的电路，静态随机存储器写操作时，在选中的字线和位选线上使用比位线高电压更高的电压，以消除传输‘1’的位线上高电压在通过位线选择晶体管和存储单元开关晶体管时的阈值损失；静态随机存储器写操作时，在非选中的字线和位选线上使用负电压，以关闭相应的位线选择晶体管和存储单元开关晶体管；本发明在写操作时，第一位线与第二位线之间的最大电压差将增大，即使经过位线的传输导致了一定的电压损失，但仍 然比不采用多电压或者仅采用负电压的技术方案在被选中的存储单元处能获得更大的电压差，从而更迅速、可靠的覆盖存储单元中的原有数据。

【附图说明】

图1为根据本发明实施的一个静态随机存储器的实例示意图。

图2为静态随机存储器的一个存储单元的实例示意图。

图3为写驱动器的电路设计原理图。

图4为字线驱动器和位选驱动器的电路设计原理图。

图5为所示实例中主要信号的波形图。

【具体实施方式】

下面结合附图对本发明的实施方式做进一步描述。

请参阅图1所示，图1为根据本发明实施的一个静态随机存储器实例。通常静态随机存储器在写操作时需要工作的电路包含存储单元阵列、字线驱动器S5，写驱动器S4，位选驱动器S6、位线选择器阵列S7。字线驱动器S5连接存储单元阵列，位线选择器阵列S7包括多列，每列包括一个位线选择器，该位线选择器连接存储单元阵列中对应的一列；写驱动器S4的第一输出线WRBL经由位选选择器阵列S7连接所有第一位线BL，写驱动器S4的第二输出线WRBLN经由位选选择器阵列S7连接所有第二位线BLN。位选驱动器S6通过多个位选线(MUX_0、MUX_1……MUX_N)连接对应行的位线选择器。

如图2所示，图2为静态随机存储器的一个存储单元实例，每个存储单元含有一对存储节点Q/QN，一个字线WL，第一位线BL和第二位线BLN。写驱动器S4在写使能WE有效时工作，否则为输出为高阻态。位线选择器阵列S7根据位选信号线MUX_0，…，MUX_N的位选信号将写驱动器S4的第一输出线WRBL/第二输出线WRBLN与被选中的位线联通，数据由写驱动器S4传输至位线(BL_0、BLN_0、BL_1、BLN_1……BL_N、BLN_N)。同时字线驱动器S5根据行译码结果WLEN，驱动被选中的字线(WL_0、WL_1……WL_N)，将被选中存储单元的开关晶体管打开，位线上数据将覆盖存储节点上原有的数据。此后字线关闭，写操作完成。

仍然请参阅图1所示，除了存储阵列的电源电压VDD和地电压GND外，本发明使用了3个不同的电压发生器：位线高电压发生器S2，产生位线高电压 VBLH，且满足VBLH大于VDD；位线负电压发生器S3，产生位线负电压VBLL，且满足VBLL小于GND；字线高电压发生器S1，产生字线高电压VWLH，且满足VWLH不小于VBLH与存储器开关晶体管阈值电压之和。在写操作时，第一位线BL与第二位线BLN之间的最大电压差将增大至VBLH-VBLL，其中VBLH-VBLL>VDD-VBLL>VDD-GND，即使经过位线的传输导致了一定的电压损失，但仍然比不采用多电压或者仅采用负电压的技术方案在被选中的存储单元处能获得更大的电压差，从而更迅速、可靠的覆盖存储单元中的原有数据。由于位线选择器阵列S7中传输门和存储单元中的开关管一般使用的为N型晶体管，为了避免其在传输高电压时的电压损失，位选信号线MUX和字线WL都采用高电压VWLH。

请参阅图3所示，图3为写驱动器S4的电路设计原理图。

写驱动器S4包括第一反相器1、第二反相器2、第一与非门3、第一或非门4、第二与非门5、第二或非门6、第一高压开关晶体管DPH、第一负电压开关晶体管DPL、第二高压开关晶体管DNPH和第二负电压开关晶体管DNPL。写使能输入线WE连接第一反相器1的输入端、第一与非门3的第一输入端和第二与非门5的第一输入端；数据输入线DIN连接第二反相器2的输入端、第一与非门3的第二输入端和第一或非门4的第二输入端；第一反相器1的输出端连接第一或非门4的第一输入端和第二或非门6的第一输入端；第二反相器2的输出端连接第二与非门5的第二输入端和第二或非门6的第二输入端。第一高压开关晶体管DPH连接位线高电压发生器S2、第一输出线WRBL和第一与非门3的输出端；第一负电压开关晶体管DPL连接位线负电压发生器S3、第一输出线WRBL和第一或非门4的输出端；第二高压开关晶体管DNPH连接位线高电压发生器S2、第二输出线WRBLN和第二与非门5的输出端；第二负电压开关晶体管DNPL连接位线负电压发生器S3、第二输出线WRBLN和第二或非门6的输出端。

写驱动器S4的第一输出线WRBL通过第一高压开关晶体管DPH与位线高电压发生器S2相连，第一高压开关晶体管DPH由第一与非门3输出的第一逻辑信号DHN控制，当第一逻辑信号DHN为‘0’时，第一高压开关晶体管DPH导通，第一输出线WRBL上的电压为位线高电压发生器S2输出的位线高电压VBLH。

第一输出线WRBL通过负电压开关晶体管DPL与位线负电压发生器S3相连， 第一负电压开关晶体管DPL由第一或非门4输出的第二逻辑信号DL控制，当第二逻辑信号DL为‘1’时，第一负电压开关晶体管DPL导通，第一输出线WRBL上的电压为位线负电压发生器S3输出的位线负电压VBLL。

第二输出线WRBLN通过第二高压开关晶体管DNPH与位线高电压发生器S2相连，第二高压开关晶体管DNPH由第二与非门5输出的第三逻辑信号DNHN控制，当第三逻辑信号DNHN为‘0’时，第二高压开关晶体管DNPH导通，第二输出线WRBLN上的电压为位线高电压发生器S2输出的位线高电压VBLH。

第二输出线WRBLN通过第二负电压开关晶体管DNPL与位线负电压发生器S3相连，第二负电压开关晶体管DNPL由第二或非门6输出的第四逻辑信号DNL控制，当第四逻辑信号DNL为‘1’时，第二负电压开关晶体管DNPL导通，第二输出线WRBL上的电压为位线负电压发生器S3输出的位线负电压VBLL。

写驱动器S4在写使能WE为低时，输出为高阻态。写驱动器S4在写使能WE为高时，开始工作。当输入数据DIN为低时，将第一输出线WRBL驱动至VBLL，将第二输出线WRBLN驱动为VBLH；相对地，在输入数据DIN为高时，将第一输出线WRBL驱动为VBLH，将第二输出线WRBLN驱动为VBLL。

请参阅图4所示，图4为字线驱动器S5和位选驱动器S6的电路设计原理图，字线驱动器S5和位选驱动器S6的结构相同；均包括第三反相器7、第一晶体管和PH和第二晶体管PL；第一晶体管和PH连接第三反相器7的输出端、字线高电压发生器S1和字线WL或位选线MUX；第二晶体管和PL连接第三反相器7的输出端、位线负电压发生器S3和字线WL或位选线MUX。字线驱动器S5和位选驱动器S6采用相同的驱动器电路结构完成信号电压域的转换：输入信号为字线使能信号WLEN或者位选使能信号MUXEN，经过反相器后，通过第一晶体管PH和第二晶体管PL驱动字线WL或位选信号MUX；当输入信号为‘1’时，输出电压为字线高电压发生器S1输出的高电压VWLH；当输入信号为‘0’时，输出的电压为位线负电压发生器S3输出的负电压VBLL。字线驱动器S5/位选驱动器S6主要作用是将输入的高电平为VDD、低电平GND的行/列译码结果WLEN/MUXEN信号，转化为高电平为VWLH和低电平为VBLL的信号WL/MUX。

请参阅图5所示，图5为所示实例中主要信号的波形图。写使能WE为高时写操作开始。输入的数据DIN为‘0’，写驱动器S4的第一输出线WRBL输出为 ‘0’电压为VBLL，第二输出线WRBLN输出为‘1’电压为VBLH；根据输入的列地址此时第N列存储单元被选中，即MUX_N为‘1’电压为VWLH，该列单元所对应的位线BL_N/BLN_N被连接至写驱动器S4，BL_N的电压由预充电压降低为VBLL，BLN_N的电压由预充电压升高为VBLH；根据输入的行地址此时第N行存储单元被选中，即WL_N为‘1’电压为VWLH时，存储单元开关晶体管打开，位线上数据开始改写存储节点上的数据。本图中表示了写操作的最坏情况，即内部存储节点上的数据与位线上的数据相反。存储节点Q与位线BL_N连接后由原来的‘1’被改写为‘0’，其电压由VDD被拉低至VBLL；而存储节点QN与位线BLN_N连接后由原来的‘0’被改写为‘1’，其电压由GND被拉升至VBLH；当Q/QN完成翻转后，写操作成功。随着字线变为低，存储单元的开关晶体管关闭，存储节点与位线断开，Q上保存数据‘0’，电压回到VDD；QN上保存数据‘1’，电压回到GND。此后数据将一直在该存储单元中保持直到下次读写。

Claims (9)

1.一种增强静态随机存储器写操作的电路，其特征在于，写操作时，写‘1’的位线上的电压高于存储单元的电源电压，写‘0’的位线上的电压低于存储单元的地电压；所述电路包括：存储单元阵列、字线高电压发生器(S1)、位线高电压发生器(S2)、位线负电压发生器(S3)、写驱动器(S4)、字线驱动器(S5)、位选驱动器(S6)和位线选择器阵列(S7)；字线驱动器(S5)连接存储单元阵列，位线选择器阵列(S7)包括多列，每列连接存储单元阵列中对应的一列；写驱动器(S4)的第一输出线(WRBL)经由位线选择器阵列(S7)连接所有第一位线(BL)，写驱动器(S4)的第二输出线(WRBLN)经由位线选择器阵列(S7)连接所有第二位线(BLN)；位选驱动器(S6)通过多个位选信号线连接对应行的位线选择器；字线高电压发生器(S1)连接字线驱动器(S5)和位选驱动器(S6)；位线高电压发生器(S2)和位线负电压发生器(S3)连接写驱动器(S4)。

2.如权利要求1所述的电路，其特征在于，所述字线高电压发生器(S1)为字线驱动器(S5)和位选驱动器(S6)供电，所产的电压高于位线高电压发生器(S2)所产的电压。

3.如权利要求1所述的电路，其特征在于，所述位线高电压发生器(S2)为写驱动器(S4)供电，所产的电压低于字线高电压发生器(S1)所产的电压，但高于存储单元的电源电压。

4.如权利要求1所述的电路，其特征在于，所述位线负电压发生器(S3)为写驱动器(S4)供电，所产的电压低于存储单元的地电压。

5.如权利要求1所述的电路，其特征在于，

写驱动器(S4)的第一输出线(WRBL)通过第一高压开关晶体管(DPH)与位线高电压发生器(S2)相连，第一高压开关晶体管(DPH)由第一逻辑信号(DHN)控制，当第一逻辑信号(DHN)为‘0’时，第一高压开关晶体管(DPH)导通，第一输出线(WRBL)上的电压为位线高电压发生器(S2)输出的位线高电压(VBLH)；

第一输出线(WRBL)通过第一负电压开关晶体管(DPL)与位线负电压发生器(S3)相连，第一负电压开关晶体管(DPL)由第二逻辑信号(DL)控制，当第二逻辑信号(DL)为‘1’时，第一负电压开关晶体管(DPL)导通，第一输出线(WRBL)上的电压为位线负电压发生器(S3)输出的位线负电压(VBLL)；

第二输出线(WRBLN)通过第二高压开关晶体管(DNPH)与位线高电压发生器 (S2)相连，第二高压开关晶体管(DNPH)由第三逻辑信号(DNHN)控制，当第三逻辑信号(DNHN)为‘0’时，第二高压开关晶体管(DNPH)导通，第二输出线(WRBLN)上的电压为位线高电压发生器(S2)输出的位线高电压(VBLH)；

第二输出线(WRBLN)通过第二负电压开关晶体管(DNPL)与位线负电压发生器(S3)相连，第二负电压开关晶体管(DNPL)由第四逻辑信号(DNL)控制，当第四逻辑信号(DNL)为‘1’时，第二负电压开关晶体管(DNPL)导通，第二输出线(WRBL)上的电压为位线负电压发生器(S3)输出的位线负电压(VBLL)。

6.如权利要求5所述的电路，其特征在于，当写驱动器(S4)的写使能输入线(WE)的输入信号为‘0’时，第二逻辑信号(DL)和第四逻辑信号(DNL)均为‘0’，第一逻辑信号(DHN)和第三逻辑信号(DNHN)均为‘1’；

当写使能输入线(WE)的输入信号为‘1’，数据输入线(DIN)的输入信号为‘1’时，第一逻辑信号(DHN)和第二逻辑信号(DL)均为‘0’，第三逻辑信号(DNHN)和第四逻辑信号(DNL)均为‘1’；

当写使能输入线(WE)的输入信号为‘1’，数据输入线(DIN)的输入信号为‘0’时，第一逻辑信号(DHN)和第二逻辑信号(DL)均为‘1’，第三逻辑信号(DNHN)和第四逻辑信号(DNL)均为‘0’。

7.如权利要求5或6所述的电路，其特征在于，所述写驱动器(S4)还包括第一反相器(1)、第二反相器(2)、第一与非门(3)、第一或非门(4)、第二与非门(5)和第二或非门(6)；写使能输入线(WE)连接第一反相器(1)的输入端、第一与非门(3)的第一输入端和第二与非门(5)的第一输入端；数据输入线(DIN)连接第二反相器(2)的输入端、第一与非门(3)的第二输入端和第一或非门(4)的第二输入端；第一反相器(1)的输出端连接第一或非门(4)的第一输入端和第二或非门(6)的第一输入端；第二反相器(2)的输出端连接第二与非门(5)的第二输入端和第二或非门(6)的第二输入端。

8.如权利要求1所述的电路，其特征在于，所述字线驱动器(S5)和位选驱动器(S6)采用相同的驱动器电路结构完成信号电压域的转换：输入信号为字线使能信号(WLEN)或者位选使能信号(MUXEN)，经过反相器后，通过第一晶体管(PH)和第二晶体管(PL)驱动字线(WL)或位选信号(MUX)；当输入信号为‘1’时，输出电压为字线高电压发生器(S1)输出的高电压(VWLH)；当输入信 号为‘0’时，输出的电压为位线负电压发生器(S3)输出的负电压(VBLL)。

9.如权利要求2所述的电路，其特征在于，字线高电压发生器(S1)产生的电压大于或等于位线高电压发生器(S2)所产的电压与存储器开关晶体管阈值电压之和。