JP2003188704A - Ｆｐｇａ制御回路およびそれを用いたモータ駆動装置 - Google Patents
Ｆｐｇａ制御回路およびそれを用いたモータ駆動装置Info
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- JP2003188704A JP2003188704A JP2001389140A JP2001389140A JP2003188704A JP 2003188704 A JP2003188704 A JP 2003188704A JP 2001389140 A JP2001389140 A JP 2001389140A JP 2001389140 A JP2001389140 A JP 2001389140A JP 2003188704 A JP2003188704 A JP 2003188704A
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Abstract
(57)【要約】
【課題】 ＦＰＧＡの破壊や誤動作を防止できる信頼性
の高いＦＰＧＡ制御回路およびそれを用いたモータ駆動
装置を安価に提供することを目的とする。 【解決手段】 ＦＰＧＡ１は、この直流電圧Ａ２と直流
電圧Ｂ３の異なる２つの電源電圧により駆動され、２つ
の直流電圧の投入順序が規定されており、直流電圧Ａ２
がある一定レベルに達するまでは電圧監視信号６は出力
されず、レギュレータ４の出力を停止する。
の高いＦＰＧＡ制御回路およびそれを用いたモータ駆動
装置を安価に提供することを目的とする。 【解決手段】 ＦＰＧＡ１は、この直流電圧Ａ２と直流
電圧Ｂ３の異なる２つの電源電圧により駆動され、２つ
の直流電圧の投入順序が規定されており、直流電圧Ａ２
がある一定レベルに達するまでは電圧監視信号６は出力
されず、レギュレータ４の出力を停止する。
Description
【０００１】
【発明の属する技術分野】本発明はＦＰＧＡのプログラ
ムブート時の誤動作防止に関するものである。
ムブート時の誤動作防止に関するものである。
【０００２】
【従来の技術】近年、オンボードプログラミング可能な
集積回路であるＦＰＧＡが、集積回路設計と製品全体の
並列開発を可能にするため、注目されている。
集積回路であるＦＰＧＡが、集積回路設計と製品全体の
並列開発を可能にするため、注目されている。
【０００３】そして、ＦＰＧＡの内部回路は微細化さ
れ、内部コアの駆動電源電圧は低電圧化してきている。
れ、内部コアの駆動電源電圧は低電圧化してきている。
【０００４】このため、ＦＰＧＡの周辺回路は、内部コ
アの駆動電圧より高い電圧で動作することが多く、イン
ターフェース回路部は周辺回路の電圧レベルに合わせ、
内部コアとは異なった電源電圧を供給する必要があっ
た。
アの駆動電圧より高い電圧で動作することが多く、イン
ターフェース回路部は周辺回路の電圧レベルに合わせ、
内部コアとは異なった電源電圧を供給する必要があっ
た。
【０００５】このＦＰＧＡのように、複数電源を必要と
する部品では、電源電圧の投入順序を規定されているも
のが多く、この規定を満足する回路設計を行う必要があ
った。
する部品では、電源電圧の投入順序を規定されているも
のが多く、この規定を満足する回路設計を行う必要があ
った。
【０００６】ここで、従来のＦＰＧＡ制御回路について
説明する。図２において、２１はＦＰＧＡ、２２は直流
電圧Ａ、２３は異なる直流電圧Ｂ、２４はレギュレータ
である。
説明する。図２において、２１はＦＰＧＡ、２２は直流
電圧Ａ、２３は異なる直流電圧Ｂ、２４はレギュレータ
である。
【０００７】直流電圧Ａ２２をレギュレータ２４の入力
として直流電圧Ｂ２３を生成することで、電源投入時に
は直流電圧Ａ２２があるレベルに達しないと直流電圧Ｂ
２３は発生せず、ＦＰＧＡ２１の電源投入順序の規定を
満足させていた。
として直流電圧Ｂ２３を生成することで、電源投入時に
は直流電圧Ａ２２があるレベルに達しないと直流電圧Ｂ
２３は発生せず、ＦＰＧＡ２１の電源投入順序の規定を
満足させていた。
【０００８】しかし、入力電源の瞬時停止時には、例え
ば、電源電圧Ａ２２の負荷が大きく、電源電圧Ｂ２３の
負荷が小さいなどの場合、２つの電圧レベルが逆転する
ことがあり、ＦＰＧＡ２１は最悪の場合には故障する
か、あるいは誤動作を引き起こす可能性があった。
ば、電源電圧Ａ２２の負荷が大きく、電源電圧Ｂ２３の
負荷が小さいなどの場合、２つの電圧レベルが逆転する
ことがあり、ＦＰＧＡ２１は最悪の場合には故障する
か、あるいは誤動作を引き起こす可能性があった。
【０００９】これを防ぐために、放電抵抗器２５を電源
電圧Ｂ２３の充電部に並列に取り付けて負荷調整を行う
と共に、充電用電解コンデンサの容量の調整を行ってい
た。
電圧Ｂ２３の充電部に並列に取り付けて負荷調整を行う
と共に、充電用電解コンデンサの容量の調整を行ってい
た。
【００１０】
【発明が解決しようとする課題】しかしながら、上記従
来のＦＰＧＡ制御回路は、入力電源の瞬時停止時にはＦ
ＰＧＡ内部のリセット回路が正常に働かずに、プログラ
ムのリブートが正常にできないという課題があった。
来のＦＰＧＡ制御回路は、入力電源の瞬時停止時にはＦ
ＰＧＡ内部のリセット回路が正常に働かずに、プログラ
ムのリブートが正常にできないという課題があった。
【００１１】また、放電抵抗器での電力損失による効率
低下、発熱による品質低下、およびコストが課題となっ
ていた。
低下、発熱による品質低下、およびコストが課題となっ
ていた。
【００１２】本発明は上記従来の課題を解決するもので
あり、ＦＰＧＡの破壊や誤動作を防止できる信頼性の高
いＦＰＧＡ制御回路およびそれを用いたモータ駆動装置
を安価に提供することを目的とする。
あり、ＦＰＧＡの破壊や誤動作を防止できる信頼性の高
いＦＰＧＡ制御回路およびそれを用いたモータ駆動装置
を安価に提供することを目的とする。
【００１３】
【課題を解決するための手段】上記の課題を解決するた
め本発明のＦＰＧＡ制御回路は、異なる２つの直流電圧
の投入順序が規定されているＦＰＧＡと、一方の直流電
圧Ａが一定レベルとなった場合に信号を出力する電源監
視回路と、異なる直流電圧Ｂを生成するレギュレータと
を備え、前記電源監視回路の出力信号を用いて前記レギ
ュレータの電圧出力を制御するものである。
め本発明のＦＰＧＡ制御回路は、異なる２つの直流電圧
の投入順序が規定されているＦＰＧＡと、一方の直流電
圧Ａが一定レベルとなった場合に信号を出力する電源監
視回路と、異なる直流電圧Ｂを生成するレギュレータと
を備え、前記電源監視回路の出力信号を用いて前記レギ
ュレータの電圧出力を制御するものである。
【００１４】また、異なる２つの直流電圧の投入順序が
規定されているＦＰＧＡと、一方の直流電圧Ａが一定レ
ベルとなった場合に信号を出力する電源監視回路と、前
記電源監視回路の出力信号により論理を切り換える論理
回路と、ＦＰＧＡへブート開始信号を出力するブート回
路とを備え、このブート開始信号を前記論理回路に入力
し、この論理回路の出力信号によりブート開始タイミン
グを制御するものである。
規定されているＦＰＧＡと、一方の直流電圧Ａが一定レ
ベルとなった場合に信号を出力する電源監視回路と、前
記電源監視回路の出力信号により論理を切り換える論理
回路と、ＦＰＧＡへブート開始信号を出力するブート回
路とを備え、このブート開始信号を前記論理回路に入力
し、この論理回路の出力信号によりブート開始タイミン
グを制御するものである。
【００１５】また、上記ＦＰＧＡ制御回路を少なくとも
１つ備えたモータ制御装置である。
１つ備えたモータ制御装置である。
【００１６】これにより、ＦＰＧＡの電源投入順序を維
持できるので、ＦＰＧＡのプログラムブートを確実に実
行でき、ＦＰＧＡの破壊または誤動作を防止することが
できる。
持できるので、ＦＰＧＡのプログラムブートを確実に実
行でき、ＦＰＧＡの破壊または誤動作を防止することが
できる。
【００１７】
【発明の実施の形態】上記の課題を解決するために、請
求項１記載のＦＰＧＡ制御回路は、異なる２つの直流電
圧の投入順序が規定されているＦＰＧＡと、一方の直流
電圧Ａが一定レベルとなった場合に出力信号の論理を切
り換える電源監視回路と、異なる直流電圧Ｂを生成する
レギュレータとを備え、前記電源監視回路の出力信号を
用いて前記レギュレータの電圧出力を制御するもので、
ＦＰＧＡの電源投入順序を維持でき、ＦＰＧＡのプログ
ラムブートを確実に実行できる。
求項１記載のＦＰＧＡ制御回路は、異なる２つの直流電
圧の投入順序が規定されているＦＰＧＡと、一方の直流
電圧Ａが一定レベルとなった場合に出力信号の論理を切
り換える電源監視回路と、異なる直流電圧Ｂを生成する
レギュレータとを備え、前記電源監視回路の出力信号を
用いて前記レギュレータの電圧出力を制御するもので、
ＦＰＧＡの電源投入順序を維持でき、ＦＰＧＡのプログ
ラムブートを確実に実行できる。
【００１８】また、請求項２記載のＦＰＧＡ制御回路
は、異なる２つの直流電圧の投入順序が規定されている
ＦＰＧＡと、一方の直流電圧Ａが一定レベルとなった場
合に信号を出力する電源監視回路と、前記電源監視回路
の出力信号により論理を切り換える論理回路と、ＦＰＧ
Ａへブート開始信号を出力するブート回路とを備え、こ
のブート開始信号を前記論理回路に入力し、この論理回
路の出力信号によりブート開始タイミングを制御するも
ので、ＦＰＧＡの破壊または誤動作を防止することがで
きる。
は、異なる２つの直流電圧の投入順序が規定されている
ＦＰＧＡと、一方の直流電圧Ａが一定レベルとなった場
合に信号を出力する電源監視回路と、前記電源監視回路
の出力信号により論理を切り換える論理回路と、ＦＰＧ
Ａへブート開始信号を出力するブート回路とを備え、こ
のブート開始信号を前記論理回路に入力し、この論理回
路の出力信号によりブート開始タイミングを制御するも
ので、ＦＰＧＡの破壊または誤動作を防止することがで
きる。
【００１９】さらに、請求項３記載のモータ制御装置
は、請求項１または請求項２記載のＦＰＧＡ制御回路を
少なくとも１つ備えたもので、ＦＰＧＡの破壊および誤
動作を防止し、プログラムのリブートが確実にできるの
で、信頼性の高いモータ制御が可能となる。
は、請求項１または請求項２記載のＦＰＧＡ制御回路を
少なくとも１つ備えたもので、ＦＰＧＡの破壊および誤
動作を防止し、プログラムのリブートが確実にできるの
で、信頼性の高いモータ制御が可能となる。
【００２０】
【実施例】以下、本発明の一実施例におけるモータ駆動
装置のＦＰＧＡの電源回路とコンフィギュレーション制
御回路を中心に図面を参照して説明する。
装置のＦＰＧＡの電源回路とコンフィギュレーション制
御回路を中心に図面を参照して説明する。
【００２１】図１において、１はＦＰＧＡ、２は入力電
源の直流電圧Ａ、３は直流電圧Ｂ、４はレギュレータ、
５は電源監視回路、６は電圧監視信号、７はブート回
路、８はブート開始信号、９は論理回路、１０は論理回
路の出力信号である。
源の直流電圧Ａ、３は直流電圧Ｂ、４はレギュレータ、
５は電源監視回路、６は電圧監視信号、７はブート回
路、８はブート開始信号、９は論理回路、１０は論理回
路の出力信号である。
【００２２】この電源監視回路５は、直流電圧Ａ２があ
る一定レベルとなった場合に電圧監視信号６をレギュレ
ータ４に出力する。これを受けてレギュレータ４は、そ
れとは異なる直流電圧Ｂ３を生成する。
る一定レベルとなった場合に電圧監視信号６をレギュレ
ータ４に出力する。これを受けてレギュレータ４は、そ
れとは異なる直流電圧Ｂ３を生成する。
【００２３】ところで、直流電圧Ａ２は外部Ｉ／Ｏとの
インターフェース回路駆動用電源であり、直流電圧Ｂ３
はＦＰＧＡ１の内部コア駆動用の電源で、Ｉ／Ｏ用電源
が内部コア用電源よりも先に立ち上がる必要がある。こ
のため、直流電圧Ａ２がある一定レベルに達するまでは
電圧監視信号６を出力せず、レギュレータ４の出力を停
止させている。
インターフェース回路駆動用電源であり、直流電圧Ｂ３
はＦＰＧＡ１の内部コア駆動用の電源で、Ｉ／Ｏ用電源
が内部コア用電源よりも先に立ち上がる必要がある。こ
のため、直流電圧Ａ２がある一定レベルに達するまでは
電圧監視信号６を出力せず、レギュレータ４の出力を停
止させている。
【００２４】つまり、電源監視回路５により直流電圧Ａ
２のレベルを精度よく監視し、ある一定の電圧レベルを
上回った場合のみ、レギュレータ４の出力をオンにす
る。また、ある一定の電圧レベルに満たない場合は、電
圧監視信号６は出力されず（レギュレータ４の出力をオ
ンできない）ＦＰＧＡ１の異なる２つの電源の投入順序
を維持することができる。
２のレベルを精度よく監視し、ある一定の電圧レベルを
上回った場合のみ、レギュレータ４の出力をオンにす
る。また、ある一定の電圧レベルに満たない場合は、電
圧監視信号６は出力されず（レギュレータ４の出力をオ
ンできない）ＦＰＧＡ１の異なる２つの電源の投入順序
を維持することができる。
【００２５】これにより、入力電源の瞬時停止で直流電
圧Ａ２が一時的に低下した場合（例えば、直流電圧Ｂ３
の負荷が小さく、直流電圧Ａ２の負荷が大きい場合）、
従来例のように充電用電解コンデンサの容量との関係
で、直流電圧Ａ２と直流電圧Ｂ３のレベルが逆転してし
まうこともなく、ＦＰＧＡの破壊と誤動作を防止でき
る。
圧Ａ２が一時的に低下した場合（例えば、直流電圧Ｂ３
の負荷が小さく、直流電圧Ａ２の負荷が大きい場合）、
従来例のように充電用電解コンデンサの容量との関係
で、直流電圧Ａ２と直流電圧Ｂ３のレベルが逆転してし
まうこともなく、ＦＰＧＡの破壊と誤動作を防止でき
る。
【００２６】一方、ブート回路７が出力するブート開始
信号８と、電源監視回路５の電圧監視信号６とを論理回
路９に入力することで論理を切り換え、ＦＰＧＡ１に論
理回路出力信号１０を出力してブート開始タイミングを
制御することができる。
信号８と、電源監視回路５の電圧監視信号６とを論理回
路９に入力することで論理を切り換え、ＦＰＧＡ１に論
理回路出力信号１０を出力してブート開始タイミングを
制御することができる。
【００２７】これにより、ＦＰＧＡの内部リセット状態
を維持し、電圧異常時の誤信号を防止し、かつ確実なプ
ログラムリブートを行うことが可能となる。
を維持し、電圧異常時の誤信号を防止し、かつ確実なプ
ログラムリブートを行うことが可能となる。
【００２８】さらに、従来の回路構成上、課題のあった
放電抵抗器を不要にでき、モータ駆動装置に搭載すれ
ば、ＦＰＧＡの破壊および誤動作を防止し、プログラム
のリブートが確実にできるので、信頼性の高いモータ制
御が可能となる。
放電抵抗器を不要にでき、モータ駆動装置に搭載すれ
ば、ＦＰＧＡの破壊および誤動作を防止し、プログラム
のリブートが確実にできるので、信頼性の高いモータ制
御が可能となる。
【００２９】なお、本実施例では、レギュレータ、ブー
ト回路および論理回路を用いてＦＰＧＡ制御の万全を期
したが、論理回路を通さず、直接ブート回路にてＦＰＧ
Ａ制御を実行できる。
ト回路および論理回路を用いてＦＰＧＡ制御の万全を期
したが、論理回路を通さず、直接ブート回路にてＦＰＧ
Ａ制御を実行できる。
【００３０】
【発明の効果】上記の実施例から明らかなように請求項
１記載の発明によれば、電源投入時および瞬時停止時に
おけるＦＰＧＡの破壊および誤動作を防止できる。
１記載の発明によれば、電源投入時および瞬時停止時に
おけるＦＰＧＡの破壊および誤動作を防止できる。
【００３１】また、請求項２記載の発明によれば、ＦＰ
ＧＡのプログラムブートのタイミングを制御でき、電源
投入時および瞬時停止時におけるＦＰＧＡのプログラム
のリブートを確実に実行できる。
ＧＡのプログラムブートのタイミングを制御でき、電源
投入時および瞬時停止時におけるＦＰＧＡのプログラム
のリブートを確実に実行できる。
【００３２】さらに、請求項３記載の発明によれば、Ｆ
ＰＧＡの破壊および誤動作を防止し、プログラムのリブ
ートが確実にできるので、信頼性の高いモータ制御が可
能となる。
ＰＧＡの破壊および誤動作を防止し、プログラムのリブ
ートが確実にできるので、信頼性の高いモータ制御が可
能となる。
【図１】本発明の一実施例におけるＦＰＧＡ制御回路図
【図２】従来のＦＰＧＡ制御回路図
１ ＦＰＧＡ
２ 直流電圧Ａ
３ 直流電圧Ｂ
４ レギュレータ
５ 電源監視回路
６ 電圧監視信号
７ ブート回路
８ ブート開始信号
９ 論理回路
１０ 論理回路出力信号
Claims (3)
- 【請求項１】 異なる２つの直流電圧の投入順序が規定
されているＦＰＧＡと、一方の直流電圧Ａが一定レベル
となった場合に信号を出力する電源監視回路と、異なる
直流電圧Ｂを生成するレギュレータとを備え、前記電源
監視回路の出力信号を用いて前記レギュレータの電圧出
力を制御するＦＰＧＡ制御回路。 - 【請求項２】 異なる２つの直流電圧の投入順序が規定
されているＦＰＧＡと、一方の直流電圧Ａが一定レベル
となった場合に信号を出力する電源監視回路と、前記電
源監視回路の出力信号により論理を切り換える論理回路
と、ＦＰＧＡへブート開始信号を出力するブート回路と
を備え、このブート開始信号を前記論理回路に入力し、
この論理回路の出力信号によりブート開始タイミングを
制御するＦＰＧＡ制御回路。 - 【請求項３】 請求項１または請求項２記載のＦＰＧＡ
制御回路を少なくとも１つ備えたモータ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001389140A JP2003188704A (ja) | 2001-12-21 | 2001-12-21 | Ｆｐｇａ制御回路およびそれを用いたモータ駆動装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001389140A JP2003188704A (ja) | 2001-12-21 | 2001-12-21 | Ｆｐｇａ制御回路およびそれを用いたモータ駆動装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003188704A true JP2003188704A (ja) | 2003-07-04 |
Family
ID=27597446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001389140A Pending JP2003188704A (ja) | 2001-12-21 | 2001-12-21 | Ｆｐｇａ制御回路およびそれを用いたモータ駆動装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003188704A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204709A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 電源電圧監視ｉｃ |
| JPH04321315A (ja) * | 1991-04-19 | 1992-11-11 | Nec Corp | パワーオンリセット装置 |
| JP2000138348A (ja) * | 1998-08-25 | 2000-05-16 | Toshiba Corp | 半導体装置 |
-
2001
- 2001-12-21 JP JP2001389140A patent/JP2003188704A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03204709A (ja) * | 1990-01-08 | 1991-09-06 | Nec Corp | 電源電圧監視ｉｃ |
| JPH04321315A (ja) * | 1991-04-19 | 1992-11-11 | Nec Corp | パワーオンリセット装置 |
| JP2000138348A (ja) * | 1998-08-25 | 2000-05-16 | Toshiba Corp | 半導体装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007053761A (ja) * | 2005-08-16 | 2007-03-01 | Altera Corp | プログラマブルロジックデバイスの性能最適化装置および方法 |
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