JP2008067411A5 - - Google Patents

Claims (16)

1. 同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、前記共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、前記共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置した半導体装置。
2. 同じ電源電圧で動作する複数の論理回路をまとめて共通電源論理回路ブロックとして配置し、前記共通電源論理回路ブロックの周囲に、レベルシフタ回路を形成したレベルシフタ回路ブロックを挟んで、前記共通電源論理回路ブロックと異なる電源電圧で動作する論理回路ブロックを配置し、
   前記レベルシフタ回路ブロックを介して前記共通電源論理回路ブロックと前記論理回路ブロックを接続した半導体装置。
3. 異なる電源電圧で動作する２つの論理回路ブロック内に、レベルシフタ回路を分割して配置し、
   前記レベルシフタ回路を介して前記２つの論理回路ブロックを接続した半導体装置。
4. 異なる電源電圧で動作する２つの論理回路ブロック間の配線が、レベルシフタ回路の入力信号の非反転信号および反転信号の信号線となるように、前記レベルシフタ回路を前記２つの論理回路ブロック内に分割して配置した半導体装置。
5. 前記レベルシフタ回路は、
   第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
   前記入力信号の非反転信号と反転信号を入力し前記出力信号を出力する、少なくとも２つのＮチャネルＭＯＳトランジスタと少なくとも２つのＰチャネルＭＯＳトランジスタを備えたレベルシフタ回路と、
   前記レベルシフタ回路を構成する少なくとも２つの前記Ｎチャネルトランジスタのソースに接続された第１のＰチャネルＭＯＳトランジスタと、
   を備えていて、
   前記第１のＰチャネルＭＯＳトランジスタのゲート電位が、動作モードに応じて変化する前記第３の電源電位の変化に応じて制御を行う制御回路によって制御されることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
6. 前記レベルシフタ回路は、
   第１の電源電位と前記第１の電源電位より高い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より高い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
   前記入力信号の非反転信号と反転信号を入力し前記出力信号を出力する、少なくとも２つのＮチャネルＭＯＳトランジスタと少なくとも２つのＰチャネルＭＯＳトランジスタを備えたレベルシフタ回路と、
   前記レベルシフタ回路を構成する少なくとも２つの前記Ｎチャネルトランジスタのソースに接続された第１のＰチャネルＭＯＳトランジスタと、
   を備えていて、
   前記第１のＰチャネルＭＯＳトランジスタのゲート電位が、動作モードに応じて変化する前記第２の電源電位の変化に応じて制御を行う制御回路によって制御されることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
7. 前記レベルシフタ回路は、
   第１の電源電位と前記第１の電源電位より低い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より低い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
   前記入力信号の非反転信号と反転信号を入力し前記出力信号を出力する、少なくとも２つのＮチャネルＭＯＳトランジスタと少なくとも２つのＰチャネルＭＯＳトランジスタを備えたレベルシフタ回路と、
   前記レベルシフタ回路を構成する少なくとも２つの前記Ｐチャネルトランジスタのソースに接続された第１のＮチャネルＭＯＳトランジスタと、
   を備えていて、
   前記第１のＮチャネルＭＯＳトランジスタのゲート電位が、動作モードに応じて変化する前記第３の電源電位の変化に応じて制御を行う制御回路によって制御されることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
8. 前記レベルシフタ回路は、
   第１の電源電位と前記第１の電源電位より低い第２の電源電位との差を振幅とする入力信号を、前記第１の電源電位と前記第２の電源電位より低い第３の電源電位との差を振幅とする出力信号に変換するレベルシフタ回路であって、
   前記入力信号の非反転信号と反転信号を入力し前記出力信号を出力する、少なくとも２つのＮチャネルＭＯＳトランジスタと少なくとも２つのＰチャネルＭＯＳトランジスタを備えたレベルシフタ回路と、
   前記レベルシフタ回路を構成する少なくとも２つの前記Ｐチャネルトランジスタのソースに接続された第１のＮチャネルＭＯＳトランジスタと、
   を備えていて、
   前記第１のＮチャネルＭＯＳトランジスタのゲート電位が、動作モードに応じて変化する前記第２の電源電位の変化に応じて制御を行う制御回路によって制御されることを特徴とする請求項１から請求項４までのいずれか１項に記載の半導体装置。
9. 前記制御回路は、
   ソースを第３の電源電位に接続した第２のＰチャネルＭＯＳトランジスタと、
   前記第２のＰチャネルＭＯＳトランジスタのドレインと第１の電源電位との間に接続した抵抗と、
   プラス側入力端に前記第２のＰチャネルＭＯＳトランジスタのドレインを接続し、マイナス側入力端に参照電圧を接続し、出力端を前記第２のＰチャネルＭＯＳトランジスタのゲートに接続したカレントミラー増幅回路とからなり、
   前記第２のＰチャネルＭＯＳトランジスタのゲートを第１のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とする請求項５に記載の半導体装置。
10. 前記制御回路は、
    ソースを第３の電源電位に接続しドレインおよびゲート間を接続した第２のＰチャネルＭＯＳトランジスタと、
    ドレインを前記第２のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第１のＮチャネルＭＯＳトランジスタとからなり、
    前記第２のＰチャネルＭＯＳトランジスタのゲートを第１のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とする請求項５に記載の半導体装置。
11. 前記制御回路は、
    ソースを第２の電源電位に接続しドレインおよびゲート間を接続した第２のＰチャネルＭＯＳトランジスタと、
    ドレインを前記第２のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第１のＮチャネルＭＯＳトランジスタと、
    ソースを第３の電源電位に接続しゲートを前記第２のＰチャネルＭＯＳトランジスタのゲートに接続した第３のＰチャネルＭＯＳトランジスタと、
    ドレインを前記第３のＰチャネルＭＯＳトランジスタのドレインに接続し、ソースを前記第１の電源電位に接続し、ゲートに飽和領域で動作する電圧を印加するようにした第２のＮチャネルＭＯＳトランジスタとからなり、
    前記第３のＰチャネルＭＯＳトランジスタのドレインを第１のＰチャネルＭＯＳトランジスタのゲートに接続したことを特徴とする請求項６に記載の半導体装置。
12. 前記レベルシフタ回路は、
    ソースを第３の電源電位に接続しドレインを第１のＰチャネルＭＯＳトランジスタのゲートに接続した第３のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に前記第３のＰチャネルＭＯＳトランジスタをオンにするとともにカレントミラー増幅回路の動作を停止させるようにしたことを特徴とする請求項９に記載の半導体装置。
13. 前記カレントミラー増幅回路は、
    ソースを前記第３の電源電位に接続し、ゲートおよびドレイン間を接続した第４のＰチャネルＭＯＳトランジスタと、
    ソースを前記第３の電源電位に接続し、ゲートを前記第４のＰチャネルＭＯＳトランジスタのゲートに接続し、ドレインを前記カレントミラー増幅回路の出力端とした第５のＰチャネルＭＯＳトランジスタと、
    ドレインを前記第４のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを前記カレントミラー増幅回路のプラス側入力端とした第１のＮチャネルＭＯＳトランジスタと、
    ドレインを前記第５のＰチャネルＭＯＳトランジスタのドレインに接続し、ゲートを前記カレントミラー増幅回路のマイナス側入力端とした第２のＮチャネルＭＯＳトランジスタと、
    ドレインを前記第１および第２のＮチャネルＭＯＳトランジスタのソースに接続し、ソースを第１の電源電位に接続した第３のＮチャネルＭＯＳトランジスタと、
    ドレインを前記第３の電源電位に接続した第４のＮチャネルＭＯＳトランジスタと、
    前記第４のＮチャネルＭＯＳトランジスタのソースと前記第１の電源電位との間に接続され前記第３のＮチャネルＭＯＳトランジスタのゲートに飽和領域で動作する電圧を印加するための分圧用の抵抗とからなり、
    第２の電源電位の供給を停止する際に前記第４のＮチャネルＭＯＳトランジスタをオフにして動作を停止させるようにしたことを特徴とする請求項１２に記載の半導体装置。
14. 前記レベルシフタ回路は、
    ソースを第３の電源電位に接続しドレインを第１のＰチャネルＭＯＳトランジスタのゲートに接続した第３のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に前記第３のＰチャネルＭＯＳトランジスタをオンにすることを特徴とする請求項１０に記載の半導体装置。
15. 前記レベルシフタ回路は、
    ソースを第３の電源電位に接続しドレインを第１のＰチャネルＭＯＳトランジスタのゲートに接続した第４のＰチャネルＭＯＳトランジスタを設け、第２の電源電位の供給を停止する際に前記第４のＰチャネルＭＯＳトランジスタをオンにすることを特徴とする請求項１１に記載の半導体装置。
16. ソースを第１の電源電位に接続し、ドレインをレベルシフタ回路の出力信号線に接続し、ゲートを第１のＰチャネルＭＯＳトランジスタのゲートに接続した出力固定用のＮチャネルＭＯＳトランジスタを設けたことを特徴とする請求項１２から請求項１５までのいずれか１項に記載の半導体装置。