JPH06314960A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH06314960A JPH06314960A JP5102618A JP10261893A JPH06314960A JP H06314960 A JPH06314960 A JP H06314960A JP 5102618 A JP5102618 A JP 5102618A JP 10261893 A JP10261893 A JP 10261893A JP H06314960 A JPH06314960 A JP H06314960A
- Authority
- JP
- Japan
- Prior art keywords
- potential
- node
- mos transistor
- channel mos
- power supply
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Pulse Circuits (AREA)
Abstract
(57)【要約】
【目的】 低消費電流の遅延回路を得る。
【構成】 第１のインバータ103 と、第２のインバータ
107 と、第１のインバータ103 の出力側と第２のインバ
ータ107 の入力側との間に並列に接続され、ゲート電極
に中間電位(1/2) Ｖccを受けるｐチャネルＭＯＳトラン
ジスタ105aおよびｎチャネルＭＯＳトランジスタ105bか
らなる第１の遅延抵抗手段105 とから構成される。
107 と、第１のインバータ103 の出力側と第２のインバ
ータ107 の入力側との間に並列に接続され、ゲート電極
に中間電位(1/2) Ｖccを受けるｐチャネルＭＯＳトラン
ジスタ105aおよびｎチャネルＭＯＳトランジスタ105bか
らなる第１の遅延抵抗手段105 とから構成される。
Description
【０００１】
【産業上の利用分野】この発明は半導体集積回路に係
り、特にインバータ、遅延回路および発振回路に関する
ものである。
り、特にインバータ、遅延回路および発振回路に関する
ものである。
【０００２】
【従来の技術】ＭＯＳトランジスタにより構成される半
導体集積回路の論理回路には、至るところでインバータ
を偶数個直列に接続した遅延回路が使用されている。図
８から図１０はこの従来の遅延回路を示しており、図８
において１は電源電位Ｖccが印加される電源電位ノー
ド、２は接地電位が印加される接地電位ノード、３は電
源電位Ｖccを受けて駆動し、入力側から入力信号INを受
け、出力側がノード４に接続されたインバータで、電源
電位ノード１とノード４との間に接続され、ゲート電極
に入力信号INを受けるｐチャネルＭＯＳトランジスタ3a
とノード４と接地電位ノード２との間に接続され、ゲー
ト電極に入力信号INを受けるｎチャネルＭＯＳトランジ
スタ3bとにより構成される。
導体集積回路の論理回路には、至るところでインバータ
を偶数個直列に接続した遅延回路が使用されている。図
８から図１０はこの従来の遅延回路を示しており、図８
において１は電源電位Ｖccが印加される電源電位ノー
ド、２は接地電位が印加される接地電位ノード、３は電
源電位Ｖccを受けて駆動し、入力側から入力信号INを受
け、出力側がノード４に接続されたインバータで、電源
電位ノード１とノード４との間に接続され、ゲート電極
に入力信号INを受けるｐチャネルＭＯＳトランジスタ3a
とノード４と接地電位ノード２との間に接続され、ゲー
ト電極に入力信号INを受けるｎチャネルＭＯＳトランジ
スタ3bとにより構成される。
【０００３】５はノード４と接地電位ノード２との間に
接続されたキャパシタ、６は電源電位Ｖccを受けて駆動
し、入力側がノード４に接続され、出力側が出力ノード
７に接続されたインバータで、電源電位ノード１と出力
ノード７との間に接続され、ゲート電極がノード４に接
続されたｐチャネルＭＯＳトランジスタ6aと出力ノード
７と接地電位ノード２との間に接続され、ゲート電極が
ノード４に接続されたｎチャネルＭＯＳトランジスタ6b
とから構成される。８は出力ノード７と接地電位ノード
２との間に接続されたキャパシタである。また、図９に
おいて９はインバータ３の出力側とインバータ６の入力
側に接続されたポリシリコンからなる抵抗、10はインバ
ータ６の出力側と出力ノード７との間に接続されたポリ
シリコンからなる抵抗である。
接続されたキャパシタ、６は電源電位Ｖccを受けて駆動
し、入力側がノード４に接続され、出力側が出力ノード
７に接続されたインバータで、電源電位ノード１と出力
ノード７との間に接続され、ゲート電極がノード４に接
続されたｐチャネルＭＯＳトランジスタ6aと出力ノード
７と接地電位ノード２との間に接続され、ゲート電極が
ノード４に接続されたｎチャネルＭＯＳトランジスタ6b
とから構成される。８は出力ノード７と接地電位ノード
２との間に接続されたキャパシタである。また、図９に
おいて９はインバータ３の出力側とインバータ６の入力
側に接続されたポリシリコンからなる抵抗、10はインバ
ータ６の出力側と出力ノード７との間に接続されたポリ
シリコンからなる抵抗である。
【０００４】さらに、図１０において11は電源電位Ｖcc
を受けて駆動し、入力側から入力信号INを受け、出力側
がノード４に接続されたインバータで、電源電位ノード
１とノード４との間に接続され、ゲート電極に入力信号
INを受け、チャネル長Ｌが大きくオン抵抗が大きいｐチ
ャネルＭＯＳトランジスタ11a とノード４と接地電位ノ
ード２との間に接続され、ゲート電極に入力信号INを受
け、チャネル長Ｌが大きくオン抵抗が大きいｎチャネル
ＭＯＳトランジスタ11b とにより構成される。12は電源
電位Ｖccを受けて駆動し、入力側がノード４に接続さ
れ、出力側が出力ノード７に接続されたインバータで、
電源電位ノード１と出力ノード７との間に接続され、ゲ
ート電極がノード４に接続され、チャネル長Ｌが大きく
オン抵抗が大きいｐチャネルＭＯＳトランジスタ12a と
出力ノード７と接地電位ノード２との間に接続され、ゲ
ート電極がノード４に接続され、チャネル長Ｌが大きく
オン抵抗が大きいｎチャネルＭＯＳトランジスタ12b と
から構成される。
を受けて駆動し、入力側から入力信号INを受け、出力側
がノード４に接続されたインバータで、電源電位ノード
１とノード４との間に接続され、ゲート電極に入力信号
INを受け、チャネル長Ｌが大きくオン抵抗が大きいｐチ
ャネルＭＯＳトランジスタ11a とノード４と接地電位ノ
ード２との間に接続され、ゲート電極に入力信号INを受
け、チャネル長Ｌが大きくオン抵抗が大きいｎチャネル
ＭＯＳトランジスタ11b とにより構成される。12は電源
電位Ｖccを受けて駆動し、入力側がノード４に接続さ
れ、出力側が出力ノード７に接続されたインバータで、
電源電位ノード１と出力ノード７との間に接続され、ゲ
ート電極がノード４に接続され、チャネル長Ｌが大きく
オン抵抗が大きいｐチャネルＭＯＳトランジスタ12a と
出力ノード７と接地電位ノード２との間に接続され、ゲ
ート電極がノード４に接続され、チャネル長Ｌが大きく
オン抵抗が大きいｎチャネルＭＯＳトランジスタ12b と
から構成される。
【０００５】次に、以上のように構成された遅延回路の
動作について説明する。まず、信号遅延の原理を説明し
ておく。信号の遅延時間はキャパシタの容量Ｃおよび抵
抗の抵抗値ＲのＣＲ時定数で決まる。例えば、Ｃ＝10p
F、Ｒ＝１ｋΩのとき、遅延時間はＴd ＝Ｃ・Ｒ＝10pF
・１ｋΩ＝10nsといったふうになる。ここでは、トラン
ジスタのオン抵抗をチャネル長Ｌ＝１μｍ、チャネル幅
Ｗ＝１μｍのとき10ｋΩ、トランジスタのゲート容量Ｃ
TR＝１fF／μｍ2 、電源電位Ｖcc＝５Ｖとして動作を説
明する。
動作について説明する。まず、信号遅延の原理を説明し
ておく。信号の遅延時間はキャパシタの容量Ｃおよび抵
抗の抵抗値ＲのＣＲ時定数で決まる。例えば、Ｃ＝10p
F、Ｒ＝１ｋΩのとき、遅延時間はＴd ＝Ｃ・Ｒ＝10pF
・１ｋΩ＝10nsといったふうになる。ここでは、トラン
ジスタのオン抵抗をチャネル長Ｌ＝１μｍ、チャネル幅
Ｗ＝１μｍのとき10ｋΩ、トランジスタのゲート容量Ｃ
TR＝１fF／μｍ2 、電源電位Ｖcc＝５Ｖとして動作を説
明する。
【０００６】まず、図８ではトランジスタ3a、3b、6a、
6bのサイズがチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝10
μｍ、キャパシタ５および８の容量Ｃ＝10pFとすると、
トランジスタ3a、3b、6a、6bのオン抵抗は10ｋΩ／10＝
１ｋΩ、ゲート容量は１fF／μｍ2 ・10μｍ・１μｍ＝
0.01pFで、トランジスタ3a、3bが充放電する総容量は 10pF＋0.01pF・２＝10.02pF ≒10pF となる。よって遅延時間Ｔd は Ｔd ＝10pF・１ｋΩ＝10ns となる。このときの消費電流はＱ／ｔ＝Ｖcc・Ｃ／Ｔd
＝５Ｖ・10pF／10ns＝５mAである。
6bのサイズがチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝10
μｍ、キャパシタ５および８の容量Ｃ＝10pFとすると、
トランジスタ3a、3b、6a、6bのオン抵抗は10ｋΩ／10＝
１ｋΩ、ゲート容量は１fF／μｍ2 ・10μｍ・１μｍ＝
0.01pFで、トランジスタ3a、3bが充放電する総容量は 10pF＋0.01pF・２＝10.02pF ≒10pF となる。よって遅延時間Ｔd は Ｔd ＝10pF・１ｋΩ＝10ns となる。このときの消費電流はＱ／ｔ＝Ｖcc・Ｃ／Ｔd
＝５Ｖ・10pF／10ns＝５mAである。
【０００７】図９でもトランジスタ3a、3b、6a、6bのサ
イズがチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝10μｍと
し、抵抗９および10の抵抗値Ｒ＝500 ｋΩとすると、ト
ランジスタ3a、3bが充放電する総容量は0.01pF・２＝0.
02pFであるので遅延時間Ｔdは、 Ｔd ＝0.02pF・(500ｋΩ＋１ｋΩ）≒10ns となる。このときの消費電流は５Ｖ・0.02pF／10ns＝0.
01mAであり、同じ遅延時間でも図８に示された遅延回路
よりも消費電流が1/500 となっている。このように遅延
回路は同じ遅延時間でも抵抗値Ｒを大きくして容量Ｃを
小さくすることで消費電流を減少させることができる。
イズがチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝10μｍと
し、抵抗９および10の抵抗値Ｒ＝500 ｋΩとすると、ト
ランジスタ3a、3bが充放電する総容量は0.01pF・２＝0.
02pFであるので遅延時間Ｔdは、 Ｔd ＝0.02pF・(500ｋΩ＋１ｋΩ）≒10ns となる。このときの消費電流は５Ｖ・0.02pF／10ns＝0.
01mAであり、同じ遅延時間でも図８に示された遅延回路
よりも消費電流が1/500 となっている。このように遅延
回路は同じ遅延時間でも抵抗値Ｒを大きくして容量Ｃを
小さくすることで消費電流を減少させることができる。
【０００８】図１０では、トランジスタ11a 、11b 、12
a 、12b のチャネル長Ｌを大きくし、トランジスタ11a
、11b 、12a 、12b のオン抵抗を大きくして、消費電
流を小さくしようとしたものであるが、チャネル長Ｌを
大きくするとゲート容量も大きくなってしまう。遅延時
間Ｔd ＝10nsを得ようとすると、 Ｔd ＝Ｃ・Ｒ＝（１fF／μｍ2 ・Ｌ・Ｗ・２）・（10ｋ
Ω・Ｌ／Ｗ）＝10ns 20pF／μｍ2 Ω・Ｌ2 ＝10ns、Ｌ≒22μｍ に決まってしまい、このときの消費電流はチャネル幅Ｗ
を10μｍとして５Ｖ・１fF・22・10・２／10ns＝0.22mA
と図９に示された遅延回路ほど消費電流を小さくできな
い。
a 、12b のチャネル長Ｌを大きくし、トランジスタ11a
、11b 、12a 、12b のオン抵抗を大きくして、消費電
流を小さくしようとしたものであるが、チャネル長Ｌを
大きくするとゲート容量も大きくなってしまう。遅延時
間Ｔd ＝10nsを得ようとすると、 Ｔd ＝Ｃ・Ｒ＝（１fF／μｍ2 ・Ｌ・Ｗ・２）・（10ｋ
Ω・Ｌ／Ｗ）＝10ns 20pF／μｍ2 Ω・Ｌ2 ＝10ns、Ｌ≒22μｍ に決まってしまい、このときの消費電流はチャネル幅Ｗ
を10μｍとして５Ｖ・１fF・22・10・２／10ns＝0.22mA
と図９に示された遅延回路ほど消費電流を小さくできな
い。
【０００９】
【発明が解決しようとする課題】図８に示された従来の
遅延回路においては消費電流が大きいという問題があ
る。また、図９に示された遅延回路においては消費電流
は小さいものの、抵抗９および10の面積が大きいという
問題点がある。また、図１０に示された遅延回路におい
てはオン抵抗を大きくしようとトランジスタ11a 、11b
、12a 、12b のチャネル長を大きくすると、容量Ｃも
大きくなってしまうため消費電流を図９に示された遅延
回路程度にできないという問題がある。この発明は上記
した点に鑑みてなされたものであり、レイアウト面積が
小さく、かつ低消費電流の遅延回路を備えた半導体集積
回路を得るべく、レイアウト面積が小さく、かつ高抵抗
値をもつ抵抗手段を得ることを目的とする。また、レイ
アウト面積が小さく消費電流の小さい遅延回路を備えた
半導体集積回路を得るべく、オン抵抗とゲート容量が独
立して決まるようにして、オン抵抗が大きくゲート容量
が小さいインバータを得ることを目的としている。
遅延回路においては消費電流が大きいという問題があ
る。また、図９に示された遅延回路においては消費電流
は小さいものの、抵抗９および10の面積が大きいという
問題点がある。また、図１０に示された遅延回路におい
てはオン抵抗を大きくしようとトランジスタ11a 、11b
、12a 、12b のチャネル長を大きくすると、容量Ｃも
大きくなってしまうため消費電流を図９に示された遅延
回路程度にできないという問題がある。この発明は上記
した点に鑑みてなされたものであり、レイアウト面積が
小さく、かつ低消費電流の遅延回路を備えた半導体集積
回路を得るべく、レイアウト面積が小さく、かつ高抵抗
値をもつ抵抗手段を得ることを目的とする。また、レイ
アウト面積が小さく消費電流の小さい遅延回路を備えた
半導体集積回路を得るべく、オン抵抗とゲート容量が独
立して決まるようにして、オン抵抗が大きくゲート容量
が小さいインバータを得ることを目的としている。
【００１０】
【課題を解決するための手段】この発明の第１の発明に
係る半導体集積回路は、第１の電位と第２の電位との２
値レベルをもつ信号が入力される第１のノードと、第２
のノードとの間に並列に接続され、ゲート電極に上記第
１の電位と上記第２の電位との間の中間電位を受けるｐ
チャネルＭＯＳトランジスタおよびｎチャネルＭＯＳト
ランジスタを有する抵抗手段を備えたものである。
係る半導体集積回路は、第１の電位と第２の電位との２
値レベルをもつ信号が入力される第１のノードと、第２
のノードとの間に並列に接続され、ゲート電極に上記第
１の電位と上記第２の電位との間の中間電位を受けるｐ
チャネルＭＯＳトランジスタおよびｎチャネルＭＯＳト
ランジスタを有する抵抗手段を備えたものである。
【００１１】この発明の第２の発明に係る半導体集積回
路は、電源電位および接地電位を受けて駆動する第１の
インバータおよび第２のインバータと、第１のインバー
タの出力側と第２のインバータの入力側との間に並列に
接続され、ゲート電極に上記電源電位と上記接地電位と
の間の中間電位を受けるｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタを有する遅延抵抗
手段とで構成される遅延回路を備えたものである。
路は、電源電位および接地電位を受けて駆動する第１の
インバータおよび第２のインバータと、第１のインバー
タの出力側と第２のインバータの入力側との間に並列に
接続され、ゲート電極に上記電源電位と上記接地電位と
の間の中間電位を受けるｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタを有する遅延抵抗
手段とで構成される遅延回路を備えたものである。
【００１２】この発明の第３の発明に係る半導体集積回
路は、第１の電位が印加される第１電位ノード、第２の
電位が印加される第２電位ノード、上記第１電位ノード
と出力ノードとの間に直列に接続される、ゲート電極に
入力信号を受ける第１導電型の第１のＭＯＳトランジス
タおよびゲート電極に上記第１の電位と上記第２の電位
との中間電位を受ける第１導電型の第２のＭＯＳトラン
ジスタと、上記出力ノードと第２の電位ノードとの間に
接続され、ゲート電極に上記入力信号を受ける上記第１
導電型と逆導電型の第２導電型の第３のＭＯＳトランジ
スタとを有したインバータを備えたものである。
路は、第１の電位が印加される第１電位ノード、第２の
電位が印加される第２電位ノード、上記第１電位ノード
と出力ノードとの間に直列に接続される、ゲート電極に
入力信号を受ける第１導電型の第１のＭＯＳトランジス
タおよびゲート電極に上記第１の電位と上記第２の電位
との中間電位を受ける第１導電型の第２のＭＯＳトラン
ジスタと、上記出力ノードと第２の電位ノードとの間に
接続され、ゲート電極に上記入力信号を受ける上記第１
導電型と逆導電型の第２導電型の第３のＭＯＳトランジ
スタとを有したインバータを備えたものである。
【００１３】この発明の第４の発明に係る半導体集積回
路は、電源電位が印加される電源電位ノード、接地電位
が印加される接地電位ノード、上記電源電位ノードと出
力ノードとの間に直列に接続される、ゲート電極に入力
信号を受ける第１のｐチャネルＭＯＳトランジスタおよ
びゲート電極に上記電源電位と接地電位との間の中間電
位を受ける第２のｐチャネルＭＯＳトランジスタと、上
記出力ノードと上記接地電位ノードとの間に直列に接続
される、ゲート電極に上記入力信号を受ける第１のｎチ
ャネルＭＯＳトランジスタおよびゲート電極に上記中間
電位を受ける第２のｎチャネルＭＯＳトランジスタとを
有したインバータを備えたものである。
路は、電源電位が印加される電源電位ノード、接地電位
が印加される接地電位ノード、上記電源電位ノードと出
力ノードとの間に直列に接続される、ゲート電極に入力
信号を受ける第１のｐチャネルＭＯＳトランジスタおよ
びゲート電極に上記電源電位と接地電位との間の中間電
位を受ける第２のｐチャネルＭＯＳトランジスタと、上
記出力ノードと上記接地電位ノードとの間に直列に接続
される、ゲート電極に上記入力信号を受ける第１のｎチ
ャネルＭＯＳトランジスタおよびゲート電極に上記中間
電位を受ける第２のｎチャネルＭＯＳトランジスタとを
有したインバータを備えたものである。
【００１４】この発明の第５の発明に係る半導体集積回
路は、電源電位が印加される電源電位ノード、接地電位
が印加される接地電位ノード、上記電源電位ノードと第
１の出力ノードとの間に直列に接続される、ゲート電極
に入力信号を受ける第１のｐチャネルＭＯＳトランジス
タおよびゲート電極に上記電源電位と接地電位との間の
中間電位を受ける第２のｐチャネルＭＯＳトランジスタ
と、上記第１の出力ノードと上記接地電位ノードとの間
に直列に接続される、ゲート電極に上記入力信号を受け
る第１のｎチャネルＭＯＳトランジスタおよびゲート電
極に上記中間電位を受ける第２のｎチャネルＭＯＳトラ
ンジスタとを有した第１のインバータおよびこの第１の
インバータと直列に接続された第２のインバータとから
なる遅延回路を備えたものである。
路は、電源電位が印加される電源電位ノード、接地電位
が印加される接地電位ノード、上記電源電位ノードと第
１の出力ノードとの間に直列に接続される、ゲート電極
に入力信号を受ける第１のｐチャネルＭＯＳトランジス
タおよびゲート電極に上記電源電位と接地電位との間の
中間電位を受ける第２のｐチャネルＭＯＳトランジスタ
と、上記第１の出力ノードと上記接地電位ノードとの間
に直列に接続される、ゲート電極に上記入力信号を受け
る第１のｎチャネルＭＯＳトランジスタおよびゲート電
極に上記中間電位を受ける第２のｎチャネルＭＯＳトラ
ンジスタとを有した第１のインバータおよびこの第１の
インバータと直列に接続された第２のインバータとから
なる遅延回路を備えたものである。
【００１５】この発明の第６の発明に係る半導体集積回
路は、電源電位および接地電位を受けて駆動する奇数個
のインバータと、第１のノードと第２のノードとの間に
並列に接続され、ゲート電極に上記電源電位と上記接地
電位との間の中間電位を受けるｐチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタを有する遅
延抵抗手段とが直列に接続され、第１段目のインバータ
の入力と最終段のインバータの出力とが接続された発振
回路を備えたものである。
路は、電源電位および接地電位を受けて駆動する奇数個
のインバータと、第１のノードと第２のノードとの間に
並列に接続され、ゲート電極に上記電源電位と上記接地
電位との間の中間電位を受けるｐチャネルＭＯＳトラン
ジスタおよびｎチャネルＭＯＳトランジスタを有する遅
延抵抗手段とが直列に接続され、第１段目のインバータ
の入力と最終段のインバータの出力とが接続された発振
回路を備えたものである。
【００１６】この発明の第７の発明に係る半導体集積回
路は、第１の電位が印加される第１電位ノード、第２の
電位が印加される第２電位ノード、この第１電位ノード
と出力ノードとの間に直列に接続される、ゲート電極に
入力信号を受ける第１導電型の第１のＭＯＳトランジス
タおよびゲート電極に上記第１の電位と上記第２の電位
との中間電位を受ける第１導電型の第２のＭＯＳトラン
ジスタと、上記出力ノードと第２の電位ノードとの間に
接続され、ゲート電極に上記入力信号を受ける上記第１
導電型と逆導電型の第２導電型の第３のＭＯＳトランジ
スタとを有したインバータと、偶数個のインバータが直
列に接続され、第１段目のインバータの入力と最終段の
インバータの出力とが接続された発振回路を備えたもの
である。
路は、第１の電位が印加される第１電位ノード、第２の
電位が印加される第２電位ノード、この第１電位ノード
と出力ノードとの間に直列に接続される、ゲート電極に
入力信号を受ける第１導電型の第１のＭＯＳトランジス
タおよびゲート電極に上記第１の電位と上記第２の電位
との中間電位を受ける第１導電型の第２のＭＯＳトラン
ジスタと、上記出力ノードと第２の電位ノードとの間に
接続され、ゲート電極に上記入力信号を受ける上記第１
導電型と逆導電型の第２導電型の第３のＭＯＳトランジ
スタとを有したインバータと、偶数個のインバータが直
列に接続され、第１段目のインバータの入力と最終段の
インバータの出力とが接続された発振回路を備えたもの
である。
【００１７】
【作用】この発明の第１の発明においては、第１のノー
ドと第２のノードとの間に接続されているｎチャネルＭ
ＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ
のゲート電極に第１の電位と第２の電位との間の中間電
位が入力されているので、このｎチャネルＭＯＳトラン
ジスタおよびｐチャネルＭＯＳトランジスタは中途半端
に導通している状態となり、第１のノードと第２のノー
ドとの間の抵抗値が大きくなる。そして、このｎチャネ
ルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジ
スタの２つのＭＯＳトランジスタで抵抗手段が構成され
ているため、レイアウト面積が小さい。
ドと第２のノードとの間に接続されているｎチャネルＭ
ＯＳトランジスタおよびｐチャネルＭＯＳトランジスタ
のゲート電極に第１の電位と第２の電位との間の中間電
位が入力されているので、このｎチャネルＭＯＳトラン
ジスタおよびｐチャネルＭＯＳトランジスタは中途半端
に導通している状態となり、第１のノードと第２のノー
ドとの間の抵抗値が大きくなる。そして、このｎチャネ
ルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジ
スタの２つのＭＯＳトランジスタで抵抗手段が構成され
ているため、レイアウト面積が小さい。
【００１８】また、この発明の第２の発明においては、
第１のインバータと第２のインバータとの間に接続され
た遅延抵抗手段におけるｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタのゲート電極に電
源電位と接地電位との間の中間電位を印加しているの
で、このｐチャネルＭＯＳトランジスタおよびｎチャネ
ルＭＯＳトランジスタは中途半端に導通している状態と
なり、この遅延抵抗手段の抵抗値が大きくなる。そし
て、遅延抵抗手段の抵抗値が大きくなったぶん、所定の
遅延時間を得ようとする時、第２のインバータのゲート
容量を小さくすることができ、この容量を充放電すると
きの消費電流が低減される。また、遅延抵抗手段を２つ
のＭＯＳトランジスタで構成しているため、レイアウト
面積が小さい。
第１のインバータと第２のインバータとの間に接続され
た遅延抵抗手段におけるｐチャネルＭＯＳトランジスタ
およびｎチャネルＭＯＳトランジスタのゲート電極に電
源電位と接地電位との間の中間電位を印加しているの
で、このｐチャネルＭＯＳトランジスタおよびｎチャネ
ルＭＯＳトランジスタは中途半端に導通している状態と
なり、この遅延抵抗手段の抵抗値が大きくなる。そし
て、遅延抵抗手段の抵抗値が大きくなったぶん、所定の
遅延時間を得ようとする時、第２のインバータのゲート
容量を小さくすることができ、この容量を充放電すると
きの消費電流が低減される。また、遅延抵抗手段を２つ
のＭＯＳトランジスタで構成しているため、レイアウト
面積が小さい。
【００１９】また、この発明の第３の発明においては、
第２のＭＯＳトランジスタがゲート電極に第１の電位と
第２の電位との間の中間電位を受けて中途半端に導通す
る状態となり高抵抗値をもつので、入力信号が第１の電
位から第２の電位に変化し、第１のＭＯＳトランジスタ
が導通状態となり、第３のＭＯＳトランジスタが非導通
状態となり、出力ノードに第１の電位が出力されると
き、第１電位ノードと出力ノード間の抵抗値が大きく、
第１のＭＯＳトランジスタのオン抵抗を大きくしたのと
等価となる。また、入力信号をゲート電極に受けるトラ
ンジスタは第１および第３のＭＯＳトランジスタだけ
で、オン抵抗を大きくしても入力信号を受けるゲート容
量は大きくならない。さらにオン抵抗を大きくするため
の第２のＭＯＳトランジスタはＭＯＳトランジスタであ
るので面積が小さい。
第２のＭＯＳトランジスタがゲート電極に第１の電位と
第２の電位との間の中間電位を受けて中途半端に導通す
る状態となり高抵抗値をもつので、入力信号が第１の電
位から第２の電位に変化し、第１のＭＯＳトランジスタ
が導通状態となり、第３のＭＯＳトランジスタが非導通
状態となり、出力ノードに第１の電位が出力されると
き、第１電位ノードと出力ノード間の抵抗値が大きく、
第１のＭＯＳトランジスタのオン抵抗を大きくしたのと
等価となる。また、入力信号をゲート電極に受けるトラ
ンジスタは第１および第３のＭＯＳトランジスタだけ
で、オン抵抗を大きくしても入力信号を受けるゲート容
量は大きくならない。さらにオン抵抗を大きくするため
の第２のＭＯＳトランジスタはＭＯＳトランジスタであ
るので面積が小さい。
【００２０】また、この発明の第４の発明においては、
第２のｐチャネルＭＯＳトランジスタおよび第２のｎチ
ャネルＭＯＳトランジスタがゲート電極に電源電位と接
地電位との間の中間電位を受けて中途半端に導通する状
態となり、高抵抗値をもつので、入力信号が電源電位か
ら接地電位に変化し、第１のｐチャネルＭＯＳトランジ
スタが導通状態となり、第１のｎチャネルＭＯＳトラン
ジスタが非導通状態となり、出力ノードに電源電位が出
力されるとき、電源電位ノードと出力ノード間の抵抗値
が大きく、第１のｐチャネルＭＯＳトランジスタのオン
抵抗を大きくしたのと等価となり、入力信号が接地電位
から電源電位に変化し、第１のｎチャネルＭＯＳトラン
ジスタが導通状態となり、第１のｐチャネルＭＯＳトラ
ンジスタが非導通状態となり、出力ノードに接地電位が
出力されるとき、接地電位ノードと出力ノード間の抵抗
値が大きく、第１のｎチャネルＭＯＳトランジスタのオ
ン抵抗を大きくしたのと等価となる。また、入力信号を
ゲート電極に受けるトランジスタは第１のｐチャネルＭ
ＯＳトランジスタおよび第１のｎチャネルＭＯＳトラン
ジスタだけで、オン抵抗を大きくしても入力信号を受け
るゲート容量は大きくならない。さらに、オン抵抗を大
きくするための第２のｐチャネルＭＯＳトランジスタお
よび第２のｎチャネルＭＯＳトランジスタはＭＯＳトラ
ンジスタであるので面積が小さい。
第２のｐチャネルＭＯＳトランジスタおよび第２のｎチ
ャネルＭＯＳトランジスタがゲート電極に電源電位と接
地電位との間の中間電位を受けて中途半端に導通する状
態となり、高抵抗値をもつので、入力信号が電源電位か
ら接地電位に変化し、第１のｐチャネルＭＯＳトランジ
スタが導通状態となり、第１のｎチャネルＭＯＳトラン
ジスタが非導通状態となり、出力ノードに電源電位が出
力されるとき、電源電位ノードと出力ノード間の抵抗値
が大きく、第１のｐチャネルＭＯＳトランジスタのオン
抵抗を大きくしたのと等価となり、入力信号が接地電位
から電源電位に変化し、第１のｎチャネルＭＯＳトラン
ジスタが導通状態となり、第１のｐチャネルＭＯＳトラ
ンジスタが非導通状態となり、出力ノードに接地電位が
出力されるとき、接地電位ノードと出力ノード間の抵抗
値が大きく、第１のｎチャネルＭＯＳトランジスタのオ
ン抵抗を大きくしたのと等価となる。また、入力信号を
ゲート電極に受けるトランジスタは第１のｐチャネルＭ
ＯＳトランジスタおよび第１のｎチャネルＭＯＳトラン
ジスタだけで、オン抵抗を大きくしても入力信号を受け
るゲート容量は大きくならない。さらに、オン抵抗を大
きくするための第２のｐチャネルＭＯＳトランジスタお
よび第２のｎチャネルＭＯＳトランジスタはＭＯＳトラ
ンジスタであるので面積が小さい。
【００２１】また、この発明の第５の発明においては、
第１のインバータにおける第１のｐチャネルＭＯＳトラ
ンジスタおよび第１のｎチャネルＭＯＳトランジスタが
第４の発明同様ゲート電極に電源電位と接地電位との間
の中間電位を受ける第２のｐチャネルＭＯＳトランジス
タおよび第２のｎチャネルＭＯＳトランジスタにより、
オン抵抗を大きくされたのと等価となる。よって第２の
インバータがこの第１のインバータの出力ノードに接続
されるときは、第１のインバータにおける電源電位ノー
ドと第１の出力ノード間および接地電位ノードと第１の
出力ノード間の抵抗値が大きくなったぶん、所定の遅延
時間を得るのに第１の出力ノードの電位を受ける第２の
インバータにおけるＭＯＳトランジスタのゲート容量を
小さくすることができ、この容量を充放電するときの消
費電流が低減される。また、第２のインバータからの出
力を第１のインバータが入力信号として受ける場合で
も、第２のインバータのオン抵抗を大きくし、第１のイ
ンバータの第１のｐチャネルＭＯＳトランジスタおよび
第１のｎチャネルＭＯＳトランジスタのゲート容量を小
さくすることで所定の遅延時間を得て、消費電流が低減
される。さらに、第２のｐチャネルＭＯＳトランジスタ
および第２のｎチャネルＭＯＳトランジスタはＭＯＳト
ランジスタであるためレイアウト面積が小さい。
第１のインバータにおける第１のｐチャネルＭＯＳトラ
ンジスタおよび第１のｎチャネルＭＯＳトランジスタが
第４の発明同様ゲート電極に電源電位と接地電位との間
の中間電位を受ける第２のｐチャネルＭＯＳトランジス
タおよび第２のｎチャネルＭＯＳトランジスタにより、
オン抵抗を大きくされたのと等価となる。よって第２の
インバータがこの第１のインバータの出力ノードに接続
されるときは、第１のインバータにおける電源電位ノー
ドと第１の出力ノード間および接地電位ノードと第１の
出力ノード間の抵抗値が大きくなったぶん、所定の遅延
時間を得るのに第１の出力ノードの電位を受ける第２の
インバータにおけるＭＯＳトランジスタのゲート容量を
小さくすることができ、この容量を充放電するときの消
費電流が低減される。また、第２のインバータからの出
力を第１のインバータが入力信号として受ける場合で
も、第２のインバータのオン抵抗を大きくし、第１のイ
ンバータの第１のｐチャネルＭＯＳトランジスタおよび
第１のｎチャネルＭＯＳトランジスタのゲート容量を小
さくすることで所定の遅延時間を得て、消費電流が低減
される。さらに、第２のｐチャネルＭＯＳトランジスタ
および第２のｎチャネルＭＯＳトランジスタはＭＯＳト
ランジスタであるためレイアウト面積が小さい。
【００２２】また、この発明の第６の発明においては、
第２の発明と同様にして消費電流が低減され、レイアウ
ト面積が小さくなる。また、この発明の第７の発明にお
いては、第５の発明と同様にして消費電流が低減され、
レイアウト面積が小さくなる。
第２の発明と同様にして消費電流が低減され、レイアウ
ト面積が小さくなる。また、この発明の第７の発明にお
いては、第５の発明と同様にして消費電流が低減され、
レイアウト面積が小さくなる。
【００２３】
実施例１．以下にこの発明の実施例１である遅延回路に
ついて図１に基づき説明する。図１において101 は電源
電位Ｖccが印加される電源電位ノード、102 は接地電位
が印加される接地電位ノード、103 は電源電位Ｖccを受
けて駆動し、入力側に入力信号INを受け、出力側が第１
のノード104 に接続された第１のインバータで、電源電
位ノード101 と第１のノード104 との間に接続され、ゲ
ート電極に入力信号INを受けるｐチャネルＭＯＳトラン
ジスタ103aと、第１のノード104 と接地電位ノード102
との間に接続され、ゲート電極に入力信号INを受けるｎ
チャネルＭＯＳトランジスタ103bとで構成されている。
105 は第１のノード104 と第２のノード106 との間に並
列に接続され、ゲート電極に電源電位Ｖccと接地電位と
の間の中間電位である（1/2)Ｖccが印加されるｐチャネ
ルＭＯＳトランジスタ105a（閾値電圧Ｖtp）およびｎチ
ャネルＭＯＳトランジスタ105b（閾値電圧Ｖtn）から構
成される第１の遅延抵抗手段で、第１のノード104 の電
位を第２のノード106 に伝えるには、閾値電圧の条件Ｖ
cc−｜Ｖtp｜＞Ｖtn、中間電圧Ｖ0 はＶth＜Ｖ0＜Ｖcc
−｜Ｖtp｜をみたす必要がある。
ついて図１に基づき説明する。図１において101 は電源
電位Ｖccが印加される電源電位ノード、102 は接地電位
が印加される接地電位ノード、103 は電源電位Ｖccを受
けて駆動し、入力側に入力信号INを受け、出力側が第１
のノード104 に接続された第１のインバータで、電源電
位ノード101 と第１のノード104 との間に接続され、ゲ
ート電極に入力信号INを受けるｐチャネルＭＯＳトラン
ジスタ103aと、第１のノード104 と接地電位ノード102
との間に接続され、ゲート電極に入力信号INを受けるｎ
チャネルＭＯＳトランジスタ103bとで構成されている。
105 は第１のノード104 と第２のノード106 との間に並
列に接続され、ゲート電極に電源電位Ｖccと接地電位と
の間の中間電位である（1/2)Ｖccが印加されるｐチャネ
ルＭＯＳトランジスタ105a（閾値電圧Ｖtp）およびｎチ
ャネルＭＯＳトランジスタ105b（閾値電圧Ｖtn）から構
成される第１の遅延抵抗手段で、第１のノード104 の電
位を第２のノード106 に伝えるには、閾値電圧の条件Ｖ
cc−｜Ｖtp｜＞Ｖtn、中間電圧Ｖ0 はＶth＜Ｖ0＜Ｖcc
−｜Ｖtp｜をみたす必要がある。
【００２４】107 は電源電位を受けて駆動し、入力側が
第２のノード106 に接続され、出力側が第３のノード10
8 に接続されたインバータで、電源電位ノード101 と第
３のノード108 との間に接続され、ゲート電極が第２の
ノード106 に接続されたｐチャネルＭＯＳトランジスタ
107aと、第３のノード108 と接地電位ノード102 との間
に接続され、ゲート電極が第２のノード106 に接続され
たｎチャネルＭＯＳトランジスタ107bから構成されてい
る。109 は、第３のノード108 と出力ノード110 との間
に並列に接続され、ゲート電極に電源電位Ｖccと接地電
位との間の中間電位である(1/2) Ｖccが印加されるｐチ
ャネルＭＯＳトランジスタ109aおよびｎチャネルＭＯＳ
トランジスタ109bから構成される第２の遅延抵抗手段
で、第３のノード108 の電位を出力ノード110 に伝える
のに第１の遅延抵抗手段105 と同様の条件をみたす必要
がある。また、第１の抵抗手段および第２の抵抗手段の
抵抗値を大きくするにはチャネル長を大きくするか、ま
たはチャネル幅を小さくすることで達成できる。
第２のノード106 に接続され、出力側が第３のノード10
8 に接続されたインバータで、電源電位ノード101 と第
３のノード108 との間に接続され、ゲート電極が第２の
ノード106 に接続されたｐチャネルＭＯＳトランジスタ
107aと、第３のノード108 と接地電位ノード102 との間
に接続され、ゲート電極が第２のノード106 に接続され
たｎチャネルＭＯＳトランジスタ107bから構成されてい
る。109 は、第３のノード108 と出力ノード110 との間
に並列に接続され、ゲート電極に電源電位Ｖccと接地電
位との間の中間電位である(1/2) Ｖccが印加されるｐチ
ャネルＭＯＳトランジスタ109aおよびｎチャネルＭＯＳ
トランジスタ109bから構成される第２の遅延抵抗手段
で、第３のノード108 の電位を出力ノード110 に伝える
のに第１の遅延抵抗手段105 と同様の条件をみたす必要
がある。また、第１の抵抗手段および第２の抵抗手段の
抵抗値を大きくするにはチャネル長を大きくするか、ま
たはチャネル幅を小さくすることで達成できる。
【００２５】次に以上のように構成された遅延回路の動
作について説明する。ここでは、トランジスタのオン抵
抗をチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝１μｍのと
き10ｋΩ、トランジスタのゲート容量を１fF／μｍ2 、
電源電位Ｖcc＝５Ｖとして動作を説明する。第１のイン
バータ103 および第２のインバータ107 を構成するトラ
ンジスタのチャネル長を１μｍ、チャネル幅を10μｍ、
第１の遅延抵抗手段105 および第２の遅延抵抗手段109
を構成するトランジスタのチャネル長を250 μｍ、チャ
ネル幅を10μｍとすると、トランジスタ103a、103b、10
7a、107bのオン抵抗は10ｋΩ／10＝１ｋΩ、ｐチャネル
ＭＯＳトランジスタ105a、109aはゲート電極に中間電位
(1/2) Ｖccが印加されているので、接地電位が印加され
ているときのオン抵抗の約２倍のオン抵抗２×10ｋΩ×
250 ／10＝500 ｋΩをもち、同様にｎチャネルＭＯＳト
ランジスタ105b、109bはゲート電極に中間電位(1/2) Ｖ
ccが印加されているので、電源電位Ｖccが印加されてい
るときのオン抵抗の約２倍のオン抵抗500 ｋΩをもつ。
入力信号INが入力されるノードから第２のノード106 ま
での遅延時間Ｔd はトランジスタ107aおよび107bのゲー
ト容量がそれぞれ１fF／μｍ2 ・１μｍ・10μｍ＝0.01
pFであるのでＴd ＝0.01pF・２・（500 ｋΩ＋１ｋΩ）
≒10nsとなる。
作について説明する。ここでは、トランジスタのオン抵
抗をチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝１μｍのと
き10ｋΩ、トランジスタのゲート容量を１fF／μｍ2 、
電源電位Ｖcc＝５Ｖとして動作を説明する。第１のイン
バータ103 および第２のインバータ107 を構成するトラ
ンジスタのチャネル長を１μｍ、チャネル幅を10μｍ、
第１の遅延抵抗手段105 および第２の遅延抵抗手段109
を構成するトランジスタのチャネル長を250 μｍ、チャ
ネル幅を10μｍとすると、トランジスタ103a、103b、10
7a、107bのオン抵抗は10ｋΩ／10＝１ｋΩ、ｐチャネル
ＭＯＳトランジスタ105a、109aはゲート電極に中間電位
(1/2) Ｖccが印加されているので、接地電位が印加され
ているときのオン抵抗の約２倍のオン抵抗２×10ｋΩ×
250 ／10＝500 ｋΩをもち、同様にｎチャネルＭＯＳト
ランジスタ105b、109bはゲート電極に中間電位(1/2) Ｖ
ccが印加されているので、電源電位Ｖccが印加されてい
るときのオン抵抗の約２倍のオン抵抗500 ｋΩをもつ。
入力信号INが入力されるノードから第２のノード106 ま
での遅延時間Ｔd はトランジスタ107aおよび107bのゲー
ト容量がそれぞれ１fF／μｍ2 ・１μｍ・10μｍ＝0.01
pFであるのでＴd ＝0.01pF・２・（500 ｋΩ＋１ｋΩ）
≒10nsとなる。
【００２６】まず、入力信号INが接地電位のときは第１
のインバータ103 は電源電位Ｖccを第１のノード104 に
出力しており、第２のインバータはこの第１のノード10
4 の電位を第１の遅延抵抗手段105 を介して受け、接地
電位の信号を出力し、出力ノード110 の電位は接地電位
となっている。そして、入力信号INが時刻ｔ0 で接地電
位から電源電位Ｖccに立ち上がると、第１のインバータ
103 におけるｐチャネルＭＯＳトランジスタ103aは非導
通状態、ｎチャネルＭＯＳトランジスタ103bは導通状態
となり、第２のインバータ107 におけるｐチャネルＭＯ
Ｓトランジスタ107aおよびｎチャネルＭＯＳトランジス
タ107bのゲート電極から第１の遅延抵抗手段105 および
ｎチャネルＭＯＳトランジスタ103bを介して接地電位ノ
ード102に電荷が放電され、時刻ｔo ＋Ｔd でこのゲー
ト電極は接地電位となり、ｐチャネルＭＯＳトランジス
タ107aは導通状態、ｎチャネルＭＯＳトランジスタ107b
は非導通状態となり、出力ノード110 の電位が出力ノー
ド110 に接続されている素子の容量をＣ1 とすると時刻
ｔ0 ＋Ｔd ＋500 ｋΩ・Ｃ1 で接地電位から電源電位Ｖ
ccに立ち上がる。
のインバータ103 は電源電位Ｖccを第１のノード104 に
出力しており、第２のインバータはこの第１のノード10
4 の電位を第１の遅延抵抗手段105 を介して受け、接地
電位の信号を出力し、出力ノード110 の電位は接地電位
となっている。そして、入力信号INが時刻ｔ0 で接地電
位から電源電位Ｖccに立ち上がると、第１のインバータ
103 におけるｐチャネルＭＯＳトランジスタ103aは非導
通状態、ｎチャネルＭＯＳトランジスタ103bは導通状態
となり、第２のインバータ107 におけるｐチャネルＭＯ
Ｓトランジスタ107aおよびｎチャネルＭＯＳトランジス
タ107bのゲート電極から第１の遅延抵抗手段105 および
ｎチャネルＭＯＳトランジスタ103bを介して接地電位ノ
ード102に電荷が放電され、時刻ｔo ＋Ｔd でこのゲー
ト電極は接地電位となり、ｐチャネルＭＯＳトランジス
タ107aは導通状態、ｎチャネルＭＯＳトランジスタ107b
は非導通状態となり、出力ノード110 の電位が出力ノー
ド110 に接続されている素子の容量をＣ1 とすると時刻
ｔ0 ＋Ｔd ＋500 ｋΩ・Ｃ1 で接地電位から電源電位Ｖ
ccに立ち上がる。
【００２７】その後、時刻ｔ1 で入力信号INが電源電位
Ｖccから接地電位に立ち下がると、第１のインバータ10
3 におけるｐチャネルＭＯＳトランジスタ103aは導通状
態、ｎチャネルＭＯＳトランジスタ103bは非導通状態と
なり、第２のインバータ107におけるｐチャネルＭＯＳ
トランジスタ107aおよびｎチャネルＭＯＳトランジスタ
107bのゲート電極に電源電位ノード101 からｐチャネル
ＭＯＳトランジスタ103aおよび遅延抵抗手段105 を介し
て電荷が充電され、時刻ｔ1 ＋Ｔd でこのゲート電極は
電源電位Ｖccとなり、ｐチャネルＭＯＳトランジスタ10
7aは非導通状態、ｎチャネルＭＯＳトランジスタ107bは
導通状態となり、出力ノード110 の電位が時刻ｔ1 ＋Ｔ
d ＋500 ｋΩ・Ｃ1 で電源電位Ｖccから接地電位に立ち
下がる。
Ｖccから接地電位に立ち下がると、第１のインバータ10
3 におけるｐチャネルＭＯＳトランジスタ103aは導通状
態、ｎチャネルＭＯＳトランジスタ103bは非導通状態と
なり、第２のインバータ107におけるｐチャネルＭＯＳ
トランジスタ107aおよびｎチャネルＭＯＳトランジスタ
107bのゲート電極に電源電位ノード101 からｐチャネル
ＭＯＳトランジスタ103aおよび遅延抵抗手段105 を介し
て電荷が充電され、時刻ｔ1 ＋Ｔd でこのゲート電極は
電源電位Ｖccとなり、ｐチャネルＭＯＳトランジスタ10
7aは非導通状態、ｎチャネルＭＯＳトランジスタ107bは
導通状態となり、出力ノード110 の電位が時刻ｔ1 ＋Ｔ
d ＋500 ｋΩ・Ｃ1 で電源電位Ｖccから接地電位に立ち
下がる。
【００２８】そして、第２のインバータ107 におけるｐ
チャネルＭＯＳトランジスタ107aおよびｎチャネルＭＯ
Ｓトランジスタ107bのゲート電極を充電または放電する
ときの消費電流は、0.02pF・５Ｖ／10ns＝0.01mAとな
る。上記したこの発明の実施例１における遅延回路は、 (1)低消費電流である。 (2)遅延抵抗手段のレイアウト面積が小さい。例えば同
じ500 ｋΩの抵抗値をもつ遅延抵抗手段をポリシリコン
のような配線抵抗で形成すると、配線幅を同じ10μｍと
したとき配線長が1000μｍ以上となる。これにくらべ実
施例１では250 μｍと面積が1/4 以下となる。
チャネルＭＯＳトランジスタ107aおよびｎチャネルＭＯ
Ｓトランジスタ107bのゲート電極を充電または放電する
ときの消費電流は、0.02pF・５Ｖ／10ns＝0.01mAとな
る。上記したこの発明の実施例１における遅延回路は、 (1)低消費電流である。 (2)遅延抵抗手段のレイアウト面積が小さい。例えば同
じ500 ｋΩの抵抗値をもつ遅延抵抗手段をポリシリコン
のような配線抵抗で形成すると、配線幅を同じ10μｍと
したとき配線長が1000μｍ以上となる。これにくらべ実
施例１では250 μｍと面積が1/4 以下となる。
【００２９】実施例２．以下にこの発明の実施例２であ
るインバータおよびこれを用いた遅延回路について図２
に基づき説明する。図２において、111 は電源電位Ｖcc
を受けて駆動し、入力側に入力信号INを受け、出力側が
第１の出力ノード112 に接続されたインバータで、電源
電位ノード101 と第１の出力ノード112 との間に直列に
接続される、ゲート電極に入力信号INを受けるｐチャネ
ルＭＯＳトランジスタ111aおよびゲート電極に電源電位
Ｖccと接地電位との間の中間電位である(1/2）Ｖccを受
けるｐチャネルＭＯＳトランジスタ111b（閾値電圧
Ｖtp）と、第１の出力ノード112 と接地電位ノード102
との間に直列に接続される、ゲート電極に入力信号INを
受けるｎチャネルＭＯＳトランジスタ111cおよびゲート
電極に中間電位である(1/2) Ｖccを受けるｎチャネルＭ
ＯＳトランジスタ111d（閾値電圧Ｖtn）から構成されて
いる。
るインバータおよびこれを用いた遅延回路について図２
に基づき説明する。図２において、111 は電源電位Ｖcc
を受けて駆動し、入力側に入力信号INを受け、出力側が
第１の出力ノード112 に接続されたインバータで、電源
電位ノード101 と第１の出力ノード112 との間に直列に
接続される、ゲート電極に入力信号INを受けるｐチャネ
ルＭＯＳトランジスタ111aおよびゲート電極に電源電位
Ｖccと接地電位との間の中間電位である(1/2）Ｖccを受
けるｐチャネルＭＯＳトランジスタ111b（閾値電圧
Ｖtp）と、第１の出力ノード112 と接地電位ノード102
との間に直列に接続される、ゲート電極に入力信号INを
受けるｎチャネルＭＯＳトランジスタ111cおよびゲート
電極に中間電位である(1/2) Ｖccを受けるｎチャネルＭ
ＯＳトランジスタ111d（閾値電圧Ｖtn）から構成されて
いる。
【００３０】そして、電源電位ノード101 からｐチャネ
ルＭＯＳトランジスタ111b（閾値電圧Ｖtp）を介して第
１の出力ノード112 に電源電位Ｖccを伝えたり、接地電
位ノード102 からｎチャネルＭＯＳトランジスタ111d
（閾値電圧Ｖtn）を介して第１の出力ノード112 に接地
電位を伝えたりするためには、閾値電圧の条件Ｖcc−｜
Ｖtp｜＞Ｖtn、中間電圧Ｖ0 はＶtn＜Ｖ0 ＜Ｖcc−｜Ｖ
tp｜を満たす必要がある。
ルＭＯＳトランジスタ111b（閾値電圧Ｖtp）を介して第
１の出力ノード112 に電源電位Ｖccを伝えたり、接地電
位ノード102 からｎチャネルＭＯＳトランジスタ111d
（閾値電圧Ｖtn）を介して第１の出力ノード112 に接地
電位を伝えたりするためには、閾値電圧の条件Ｖcc−｜
Ｖtp｜＞Ｖtn、中間電圧Ｖ0 はＶtn＜Ｖ0 ＜Ｖcc−｜Ｖ
tp｜を満たす必要がある。
【００３１】113 は電源電位Ｖccを受けて駆動し、入力
側が第１の出力ノード112 に接続され、出力側が第２の
出力ノード114 に接続されたインバータで、電源電位ノ
ード101 と第２の出力ノード114 との間に直列に接続さ
れる、ゲート電極が第１の出力ノード112 に接続された
ｐチャネルＭＯＳトランジスタ113aおよびゲート電極に
電源電位Ｖccと接地電位との間の中間電位である(1/2)
Ｖccを受けるｐチャネルＭＯＳトランジスタ113bと、第
２の出力ノード114 と接地電位ノード102 との間に直列
に接続される、ゲート電極が第１の出力ノード112 に接
続されたｎチャネルＭＯＳトランジスタ113cおよびゲー
ト電極に中間電位である(1/2) Ｖccを受けるｎチャネル
ＭＯＳトランジスタ113dから構成されている。このｐチ
ャネルＭＯＳトランジスタ113bおよびｎチャネルＭＯＳ
トランジスタ113dの閾値電圧および中間電位も、インバ
ータ111 を構成しているｐチャネルＭＯＳトランジスタ
111bおよびｎチャネルＭＯＳトランジスタ111dと同様の
条件を満たす必要がある。
側が第１の出力ノード112 に接続され、出力側が第２の
出力ノード114 に接続されたインバータで、電源電位ノ
ード101 と第２の出力ノード114 との間に直列に接続さ
れる、ゲート電極が第１の出力ノード112 に接続された
ｐチャネルＭＯＳトランジスタ113aおよびゲート電極に
電源電位Ｖccと接地電位との間の中間電位である(1/2)
Ｖccを受けるｐチャネルＭＯＳトランジスタ113bと、第
２の出力ノード114 と接地電位ノード102 との間に直列
に接続される、ゲート電極が第１の出力ノード112 に接
続されたｎチャネルＭＯＳトランジスタ113cおよびゲー
ト電極に中間電位である(1/2) Ｖccを受けるｎチャネル
ＭＯＳトランジスタ113dから構成されている。このｐチ
ャネルＭＯＳトランジスタ113bおよびｎチャネルＭＯＳ
トランジスタ113dの閾値電圧および中間電位も、インバ
ータ111 を構成しているｐチャネルＭＯＳトランジスタ
111bおよびｎチャネルＭＯＳトランジスタ111dと同様の
条件を満たす必要がある。
【００３２】次に以上のように構成された遅延回路の動
作について説明する。ここでもトランジスタのオン抵抗
をチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝１μｍのとき
10ｋΩ、トランジスタのゲート容量を１fF／μｍ2 、電
源電位Ｖcc＝５Ｖとして説明する。そして、トランジス
タ111a、111c、113a、113cのチャネル長を１μｍ、チャ
ネル幅を10μｍ、トランジスタ111b、111d、113b、113d
のチャネル長を250 μｍ、チャネル幅を10μｍとする
と、電源電位ノード101 と第１の出力ノード112間およ
び接地電位ノード102 と第１の出力ノード112 間のオン
抵抗は、ｐチャネルＭＯＳトランジスタ111bおよびｎチ
ャネルＭＯＳトランジスタ111dのゲート電極に中間電位
(1/2) Ｖccが印加されているため、このｐチャネルＭＯ
Ｓトランジスタ111bのオン抵抗はゲート電極に接地電位
が印加されている時の約２倍、同様にｎチャネルＭＯＳ
トランジスタ111dのオン抵抗もゲート電極に電源電位が
印加されているときの約２倍となるので、10ｋΩ・１・
10＋２・10ｋΩ・250 ／10＝501 ｋΩ≒500 ｋΩとな
る。
作について説明する。ここでもトランジスタのオン抵抗
をチャネル長Ｌ＝１μｍ、チャネル幅Ｗ＝１μｍのとき
10ｋΩ、トランジスタのゲート容量を１fF／μｍ2 、電
源電位Ｖcc＝５Ｖとして説明する。そして、トランジス
タ111a、111c、113a、113cのチャネル長を１μｍ、チャ
ネル幅を10μｍ、トランジスタ111b、111d、113b、113d
のチャネル長を250 μｍ、チャネル幅を10μｍとする
と、電源電位ノード101 と第１の出力ノード112間およ
び接地電位ノード102 と第１の出力ノード112 間のオン
抵抗は、ｐチャネルＭＯＳトランジスタ111bおよびｎチ
ャネルＭＯＳトランジスタ111dのゲート電極に中間電位
(1/2) Ｖccが印加されているため、このｐチャネルＭＯ
Ｓトランジスタ111bのオン抵抗はゲート電極に接地電位
が印加されている時の約２倍、同様にｎチャネルＭＯＳ
トランジスタ111dのオン抵抗もゲート電極に電源電位が
印加されているときの約２倍となるので、10ｋΩ・１・
10＋２・10ｋΩ・250 ／10＝501 ｋΩ≒500 ｋΩとな
る。
【００３３】さらに、トランジスタ113aおよび113cのゲ
ート容量は１fF／μｍ2 ・１μｍ・10μｍ＝0.01pFであ
るので、入力信号INが入力されるノードから第１の出力
ノード112 までの遅延時間Ｔd は、Ｔd ≒500 ｋΩ・0.
01pF・２＝10nsとなる。そして、まず入力信号INが接地
電位のときは、これをゲート電極に受けるｐチャネルＭ
ＯＳトランジスタ111a導通状態、ｎチャネルＭＯＳトラ
ンジスタ111cは非導通状態となり、第１の出力ノード11
2 の電位は電源電位Ｖccとなり、この第１の出力ノード
112 の電位をゲート電極に受けるｐチャネルＭＯＳトラ
ンジスタ113aは非導通状態、ｎチャネルＭＯＳトランジ
スタ113cは導通状態となり、第２の出力ノード114 の電
位は接地電位となっている。
ート容量は１fF／μｍ2 ・１μｍ・10μｍ＝0.01pFであ
るので、入力信号INが入力されるノードから第１の出力
ノード112 までの遅延時間Ｔd は、Ｔd ≒500 ｋΩ・0.
01pF・２＝10nsとなる。そして、まず入力信号INが接地
電位のときは、これをゲート電極に受けるｐチャネルＭ
ＯＳトランジスタ111a導通状態、ｎチャネルＭＯＳトラ
ンジスタ111cは非導通状態となり、第１の出力ノード11
2 の電位は電源電位Ｖccとなり、この第１の出力ノード
112 の電位をゲート電極に受けるｐチャネルＭＯＳトラ
ンジスタ113aは非導通状態、ｎチャネルＭＯＳトランジ
スタ113cは導通状態となり、第２の出力ノード114 の電
位は接地電位となっている。
【００３４】そして、入力信号INが時刻ｔ0 で接地電位
から電源電位Ｖccに立ち上がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは非導通状態、
ｎチャネルＭＯＳトランジスタ111cは導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極からｎチャネルＭＯＳトランジスタ111dおよび111c
を介して接地電位ノード102 に電荷が放電され、時刻ｔ
0 ＋Ｔd でこのゲート電極は接地電位となり、ｐチャネ
ルＭＯＳトランジスタ113aは導通状態、ｎチャネルＭＯ
Ｓトランジスタ113cは非導通状態となり、第２の出力ノ
ード114 の電位がこの第２の出力ノード114 に接続され
ている素子の容量をＣ1 とすると、時刻ｔ0 ＋Ｔd ＋50
0 ｋΩ・Ｃ1 で電源電位Ｖccに立ち上がる。
から電源電位Ｖccに立ち上がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは非導通状態、
ｎチャネルＭＯＳトランジスタ111cは導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極からｎチャネルＭＯＳトランジスタ111dおよび111c
を介して接地電位ノード102 に電荷が放電され、時刻ｔ
0 ＋Ｔd でこのゲート電極は接地電位となり、ｐチャネ
ルＭＯＳトランジスタ113aは導通状態、ｎチャネルＭＯ
Ｓトランジスタ113cは非導通状態となり、第２の出力ノ
ード114 の電位がこの第２の出力ノード114 に接続され
ている素子の容量をＣ1 とすると、時刻ｔ0 ＋Ｔd ＋50
0 ｋΩ・Ｃ1 で電源電位Ｖccに立ち上がる。
【００３５】その後、時刻ｔ1 で入力信号INが電源電位
Ｖccから接地電位に立ち下がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは導通状態、ｎ
チャネルＭＯＳトランジスタ111cは非導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極に電源電位ノード101 からｐチャネルＭＯＳトラン
ジスタ111aおよび111bを介して電荷が充電され、時刻ｔ
1 ＋Ｔd でこのゲート電極は電源電位Ｖccとなり、ｐチ
ャネルＭＯＳトランジスタ113aは非導通状態、ｎチャネ
ルＭＯＳトランジスタ113cは導通状態となり、第２の出
力ノード114 の電位が時刻ｔ1 ＋Ｔd ＋500 ｋΩ・Ｃ1
で電源電位Ｖccから接地電位に立ち下がる。
Ｖccから接地電位に立ち下がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは導通状態、ｎ
チャネルＭＯＳトランジスタ111cは非導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極に電源電位ノード101 からｐチャネルＭＯＳトラン
ジスタ111aおよび111bを介して電荷が充電され、時刻ｔ
1 ＋Ｔd でこのゲート電極は電源電位Ｖccとなり、ｐチ
ャネルＭＯＳトランジスタ113aは非導通状態、ｎチャネ
ルＭＯＳトランジスタ113cは導通状態となり、第２の出
力ノード114 の電位が時刻ｔ1 ＋Ｔd ＋500 ｋΩ・Ｃ1
で電源電位Ｖccから接地電位に立ち下がる。
【００３６】そして、インバータ113 におけるｐチャネ
ルＭＯＳトランジスタ113aおよびｎチャネルＭＯＳトラ
ンジスタ113cのゲート電極を充電または放電するときの
消費電流は0.02pF・５Ｖ／10ns＝0.01mAとなる。上記し
たこの発明の実施例２における遅延回路は、低消費電流
かつレイアウト面積が小さい。また、インバータ111(11
3)における電源電位ノード101 と第１の出力ノード112
（第２の出力ノード114 ）間および接地電位ノード102
と第１の出力ノード112 （第２の出力ノード114 ）間の
オン抵抗を大きくしても、入力信号を受けるゲート容量
はｐチャネルＭＯＳトランジスタ111a(113a)およびｎチ
ャネルＭＯＳトランジスタ111c(113c)のゲート容量で変
化しない。
ルＭＯＳトランジスタ113aおよびｎチャネルＭＯＳトラ
ンジスタ113cのゲート電極を充電または放電するときの
消費電流は0.02pF・５Ｖ／10ns＝0.01mAとなる。上記し
たこの発明の実施例２における遅延回路は、低消費電流
かつレイアウト面積が小さい。また、インバータ111(11
3)における電源電位ノード101 と第１の出力ノード112
（第２の出力ノード114 ）間および接地電位ノード102
と第１の出力ノード112 （第２の出力ノード114 ）間の
オン抵抗を大きくしても、入力信号を受けるゲート容量
はｐチャネルＭＯＳトランジスタ111a(113a)およびｎチ
ャネルＭＯＳトランジスタ111c(113c)のゲート容量で変
化しない。
【００３７】実施例３．以下にこの発明の実施例３であ
るインバータおよびこれを用いた遅延回路について図３
に基づき説明する。図３において、図２に示された実施
例２と異なる点は、インバータ111 においてｎチャネル
ＭＯＳトランジスタ111dを設けず、入力信号INが電源電
位Ｖccから接地電位に立ち下がるときのみ大きく遅延さ
せる点、およびインバータ113 が通常のインバータとな
っている点である。
るインバータおよびこれを用いた遅延回路について図３
に基づき説明する。図３において、図２に示された実施
例２と異なる点は、インバータ111 においてｎチャネル
ＭＯＳトランジスタ111dを設けず、入力信号INが電源電
位Ｖccから接地電位に立ち下がるときのみ大きく遅延さ
せる点、およびインバータ113 が通常のインバータとな
っている点である。
【００３８】次に以上のように構成された遅延回路の動
作について説明する。この遅延回路では、入力信号INが
立ち上がるときの入力信号が入力されるノードと第１の
出力ノード112 間の遅延時間ＴduはＴdu＝（10ｋΩ・1/
10）・（２・１fF／μｍ2 ・１μｍ・10μｍ）＝20ps、
入力信号INが立ち下がるときの遅延時間ＴddはＴdd＝
（10ｋΩ・（1/10＋２・250 ／10））・（２・１fF／μ
ｍ2 ・１μｍ・10μｍ）≒10nsとなる。まず、入力信号
INが接地電位のときは、これをゲート電極に受けるｐチ
ャネルＭＯＳトランジスタ111aは導通状態、ｎチャネル
ＭＯＳトランジスタ111cは非導通状態となり、第１の出
力ノード112 の電位は電源電位Ｖccとなり、この第１の
出力ノード112 の電位をゲート電極に受けるｐチャネル
ＭＯＳトランジスタ113aは非導通状態、ｎチャネルＭＯ
Ｓトランジスタ113cは導通状態となり、第２の出力ノー
ド114 の電位は接地電位となっている。
作について説明する。この遅延回路では、入力信号INが
立ち上がるときの入力信号が入力されるノードと第１の
出力ノード112 間の遅延時間ＴduはＴdu＝（10ｋΩ・1/
10）・（２・１fF／μｍ2 ・１μｍ・10μｍ）＝20ps、
入力信号INが立ち下がるときの遅延時間ＴddはＴdd＝
（10ｋΩ・（1/10＋２・250 ／10））・（２・１fF／μ
ｍ2 ・１μｍ・10μｍ）≒10nsとなる。まず、入力信号
INが接地電位のときは、これをゲート電極に受けるｐチ
ャネルＭＯＳトランジスタ111aは導通状態、ｎチャネル
ＭＯＳトランジスタ111cは非導通状態となり、第１の出
力ノード112 の電位は電源電位Ｖccとなり、この第１の
出力ノード112 の電位をゲート電極に受けるｐチャネル
ＭＯＳトランジスタ113aは非導通状態、ｎチャネルＭＯ
Ｓトランジスタ113cは導通状態となり、第２の出力ノー
ド114 の電位は接地電位となっている。
【００３９】そして、入力信号INが時刻ｔ0 で接地電位
から電源電位Ｖccに立ち上がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは非導通状態、
ｎチャネルＭＯＳトランジスタ111cは導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極からｎチャネルＭＯＳトランジスタ111cを介して接
地電位ノード102 に電荷が放電され、時刻ｔ0 ＋Ｔduで
このゲート電極は接地電位となり、ｐチャネルＭＯＳト
ランジスタ113aは導通状態、ｎチャネルＭＯＳトランジ
スタ113cは非導通状態となり、第２の出力ノード114 の
電位がこの第２の出力ノード114 に接続されている素子
の容量をＣ1 とすると、時刻ｔ0 ＋Ｔdu＋１ｋΩ・Ｃ1
で接地電位から電源電位Ｖccに立ち上がる。
から電源電位Ｖccに立ち上がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは非導通状態、
ｎチャネルＭＯＳトランジスタ111cは導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極からｎチャネルＭＯＳトランジスタ111cを介して接
地電位ノード102 に電荷が放電され、時刻ｔ0 ＋Ｔduで
このゲート電極は接地電位となり、ｐチャネルＭＯＳト
ランジスタ113aは導通状態、ｎチャネルＭＯＳトランジ
スタ113cは非導通状態となり、第２の出力ノード114 の
電位がこの第２の出力ノード114 に接続されている素子
の容量をＣ1 とすると、時刻ｔ0 ＋Ｔdu＋１ｋΩ・Ｃ1
で接地電位から電源電位Ｖccに立ち上がる。
【００４０】その後、時刻ｔ1 で入力信号INが電源電位
Ｖccから接地電位に立ち下がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは導通状態、ｎ
チャネルＭＯＳトランジスタ111cは非導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極に電源電位ノード101 からｐチャネルＭＯＳトラン
ジスタ111aおよび111bを介して電荷が充電され、時刻ｔ
1 ＋Ｔddでこのゲート電極は電源電位Ｖccとなり、ｐチ
ャネルＭＯＳトランジスタ113aは非導通状態、ｎチャネ
ルＭＯＳトランジスタ113cは導通状態となり、第２の出
力ノード114 の電位が時刻ｔ1 ＋Ｔdd＋１ｋΩ・Ｃ1 で
電源電位Ｖccから接地電位に立ち下がる。
Ｖccから接地電位に立ち下がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは導通状態、ｎ
チャネルＭＯＳトランジスタ111cは非導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極に電源電位ノード101 からｐチャネルＭＯＳトラン
ジスタ111aおよび111bを介して電荷が充電され、時刻ｔ
1 ＋Ｔddでこのゲート電極は電源電位Ｖccとなり、ｐチ
ャネルＭＯＳトランジスタ113aは非導通状態、ｎチャネ
ルＭＯＳトランジスタ113cは導通状態となり、第２の出
力ノード114 の電位が時刻ｔ1 ＋Ｔdd＋１ｋΩ・Ｃ1 で
電源電位Ｖccから接地電位に立ち下がる。
【００４１】そして、インバータ113 におけるｐチャネ
ルＭＯＳトランジスタ113aおよびｎチャネルＭＯＳトラ
ンジスタ113cのゲート電極を充電するときの消費電流は
0.02pF・５Ｖ／10ns＝0.01mA、放電するときの消費電流
は0.02pF・５Ｖ／20ps＝5mAとなる。上記したこの発明
の実施例３における遅延回路は、入力信号INが電源電位
Ｖccから接地電位に立ち下がるときの消費電流が小さ
く、レイアウト面積が小さい。また、インバータ111 に
おいては、電源電位ノード101 と第１の出力ノード112
間のオン抵抗を大きくしても、入力信号を受けるゲート
容量は増加しない。
ルＭＯＳトランジスタ113aおよびｎチャネルＭＯＳトラ
ンジスタ113cのゲート電極を充電するときの消費電流は
0.02pF・５Ｖ／10ns＝0.01mA、放電するときの消費電流
は0.02pF・５Ｖ／20ps＝5mAとなる。上記したこの発明
の実施例３における遅延回路は、入力信号INが電源電位
Ｖccから接地電位に立ち下がるときの消費電流が小さ
く、レイアウト面積が小さい。また、インバータ111 に
おいては、電源電位ノード101 と第１の出力ノード112
間のオン抵抗を大きくしても、入力信号を受けるゲート
容量は増加しない。
【００４２】実施例４．以下にこの発明の実施例４であ
るインバータおよびこれを用いた遅延回路について図４
に基づき説明する。図４において、図２に示された実施
例２と異なる点は、インバータ111 においてｐチャネル
ＭＯＳトランジスタ111bを設けず、インバータ113 にお
いてｎチャネルＭＯＳトランジスタ113dを設けず、入力
信号INが接地電位から電源電位Ｖccに立ち上がるときの
み大きく遅延させる点である。
るインバータおよびこれを用いた遅延回路について図４
に基づき説明する。図４において、図２に示された実施
例２と異なる点は、インバータ111 においてｐチャネル
ＭＯＳトランジスタ111bを設けず、インバータ113 にお
いてｎチャネルＭＯＳトランジスタ113dを設けず、入力
信号INが接地電位から電源電位Ｖccに立ち上がるときの
み大きく遅延させる点である。
【００４３】次に以上のように構成された遅延回路の動
作について説明する。この遅延回路では、入力信号INが
立ち上がるときの入力信号が入力されるノードと第１の
出力ノード112 間の遅延時間ＴduはＴdu＝（10ｋΩ・(1
/10 ＋２・250/10））・（２・１fF／μｍ2 ・１μｍ・
10μｍ）＝10ns、入力信号INが立ち下がるときの遅延時
間ＴddはＴdd＝（10ｋΩ・1/10）・（２・１fF／μｍ2
・１μｍ・10μｍ）＝20psとなる。そして、まず入力信
号INが接地電位のときは、これをゲート電極に受けるｐ
チャネルＭＯＳトランジスタ111aは導通状態、ｎチャネ
ルＭＯＳトランジスタ111cは非導通状態となり、第１の
出力ノード112 の電位は電源電位Ｖccとなり、この第１
の出力ノード112 の電位をゲート電極に受けるｐチャネ
ルＭＯＳトランジスタ113aは非導通状態、ｎチャネルＭ
ＯＳトランジスタ113cは導通状態となり、第２の出力ノ
ード114 の電位は接地電位となっている。
作について説明する。この遅延回路では、入力信号INが
立ち上がるときの入力信号が入力されるノードと第１の
出力ノード112 間の遅延時間ＴduはＴdu＝（10ｋΩ・(1
/10 ＋２・250/10））・（２・１fF／μｍ2 ・１μｍ・
10μｍ）＝10ns、入力信号INが立ち下がるときの遅延時
間ＴddはＴdd＝（10ｋΩ・1/10）・（２・１fF／μｍ2
・１μｍ・10μｍ）＝20psとなる。そして、まず入力信
号INが接地電位のときは、これをゲート電極に受けるｐ
チャネルＭＯＳトランジスタ111aは導通状態、ｎチャネ
ルＭＯＳトランジスタ111cは非導通状態となり、第１の
出力ノード112 の電位は電源電位Ｖccとなり、この第１
の出力ノード112 の電位をゲート電極に受けるｐチャネ
ルＭＯＳトランジスタ113aは非導通状態、ｎチャネルＭ
ＯＳトランジスタ113cは導通状態となり、第２の出力ノ
ード114 の電位は接地電位となっている。
【００４４】そして、入力信号INが時刻ｔ0 で接地電位
から電源電位Ｖccに立ち上がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは非導通状態、
ｎチャネルＭＯＳトランジスタ111cは導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極からｎチャネルＭＯＳトランジスタ111dおよび111c
を介して接地電位ノード102 に電荷が放電され、時刻ｔ
0 ＋Ｔduでこのゲート電極は接地電位となり、ｐチャネ
ルＭＯＳトランジスタ113aは導通状態、ｎチャネルＭＯ
Ｓトランジスタ113cは非導通状態となり、第２の出力ノ
ード114 の電位がこの第２の出力ノード114 に接続され
ている素子の容量をＣ1 とすると、時刻ｔ0 ＋Ｔdu＋50
0 ｋΩ・Ｃ1 で接地電位から電源電位Ｖccに立ち上が
る。
から電源電位Ｖccに立ち上がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは非導通状態、
ｎチャネルＭＯＳトランジスタ111cは導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極からｎチャネルＭＯＳトランジスタ111dおよび111c
を介して接地電位ノード102 に電荷が放電され、時刻ｔ
0 ＋Ｔduでこのゲート電極は接地電位となり、ｐチャネ
ルＭＯＳトランジスタ113aは導通状態、ｎチャネルＭＯ
Ｓトランジスタ113cは非導通状態となり、第２の出力ノ
ード114 の電位がこの第２の出力ノード114 に接続され
ている素子の容量をＣ1 とすると、時刻ｔ0 ＋Ｔdu＋50
0 ｋΩ・Ｃ1 で接地電位から電源電位Ｖccに立ち上が
る。
【００４５】その後、時刻ｔ1 で入力信号INが電源電位
Ｖccから接地電位に立ち下がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは導通状態、ｎ
チャネルＭＯＳトランジスタ111cは非導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極に電源電位ノード101 からｐチャネルＭＯＳトラン
ジスタ111aを介して電荷が充電され、時刻ｔ1 ＋Ｔddで
このゲート電極は電源電位Ｖccとなり、ｐチャネルＭＯ
Ｓトランジスタ113aは非導通状態、ｎチャネルＭＯＳト
ランジスタ113cは導通状態となり、第２の出力ノード11
4 の電位が時刻ｔ1 ＋Ｔdd＋１ｋΩ・Ｃ1 で電源電位Ｖ
ccから接地電位に立ち下がる。
Ｖccから接地電位に立ち下がると、インバータ111 にお
けるｐチャネルＭＯＳトランジスタ111aは導通状態、ｎ
チャネルＭＯＳトランジスタ111cは非導通状態となり、
インバータ113 におけるｐチャネルＭＯＳトランジスタ
113aおよびｎチャネルＭＯＳトランジスタ113cのゲート
電極に電源電位ノード101 からｐチャネルＭＯＳトラン
ジスタ111aを介して電荷が充電され、時刻ｔ1 ＋Ｔddで
このゲート電極は電源電位Ｖccとなり、ｐチャネルＭＯ
Ｓトランジスタ113aは非導通状態、ｎチャネルＭＯＳト
ランジスタ113cは導通状態となり、第２の出力ノード11
4 の電位が時刻ｔ1 ＋Ｔdd＋１ｋΩ・Ｃ1 で電源電位Ｖ
ccから接地電位に立ち下がる。
【００４６】そして、インバータ113 におけるｐチャネ
ルＭＯＳトランジスタ113aおよびｎチャネルＭＯＳトラ
ンジスタ113cのゲート電極を放電するときの消費電流は
0.02pF・５Ｖ／10ns＝0.01mA、充電するときの消費電流
は0.02pF・５Ｖ／20ps＝5mAとなる。上記したこの発明
の実施例４における遅延回路は、入力信号INが接地電位
から電源電位Ｖccに立ち上がるときの消費電流が小さく
レイアウト面積が小さい。また、インバータ111 におい
ては、接地電位ノード102 と第１の出力ノード112 間の
オン抵抗を大きくしても、入力信号INを受けるゲート容
量は大きくならない。
ルＭＯＳトランジスタ113aおよびｎチャネルＭＯＳトラ
ンジスタ113cのゲート電極を放電するときの消費電流は
0.02pF・５Ｖ／10ns＝0.01mA、充電するときの消費電流
は0.02pF・５Ｖ／20ps＝5mAとなる。上記したこの発明
の実施例４における遅延回路は、入力信号INが接地電位
から電源電位Ｖccに立ち上がるときの消費電流が小さく
レイアウト面積が小さい。また、インバータ111 におい
ては、接地電位ノード102 と第１の出力ノード112 間の
オン抵抗を大きくしても、入力信号INを受けるゲート容
量は大きくならない。
【００４７】実施例５．以下にこの発明の実施例５であ
る発振回路について図５に基づき説明する。図５は図１
に示した実施例１の遅延回路に第３のインバータ115 と
第３の遅延抵抗手段117 を設け、第３のインバータ115
の出力を第１のインバータ103 の入力としたものであ
る。次に動作の説明をする。回路定数なども実施例１と
同様とすると、クロック信号φcpが接地電位から電源電
位Ｖccに立ち上がると、ノード106 の電位は遅延時間Ｔ
d ＝10ns遅れて電源電位Ｖccから接地電位に立ち下が
り、ノード110 の電位はさらに遅延時間Ｔd ＝10ns遅れ
て接地電位から電源電位Ｖccに立ち上がり、出力ノード
118 の電位、つまりクロック信号φcpがさらに遅延時間
Ｔd ＝10ns遅れて電源電位Ｖccから接地電位に立ち下が
り、これを受けてノード106 の電位はさらに遅延時間Ｔ
d ＝10ns遅れて接地電位から電源電位Ｖccに立ち上が
り、ノード110 の電位はさらに遅延時間Ｔd ＝10ns遅れ
て電源電位Ｖccから接地電位に立ち下がり、出力ノード
118 の電位（クロック信号φcp）はさらに遅延時間Ｔd
＝10ns遅れて再び接地電位から電源電位Ｖccに立ち上が
る。
る発振回路について図５に基づき説明する。図５は図１
に示した実施例１の遅延回路に第３のインバータ115 と
第３の遅延抵抗手段117 を設け、第３のインバータ115
の出力を第１のインバータ103 の入力としたものであ
る。次に動作の説明をする。回路定数なども実施例１と
同様とすると、クロック信号φcpが接地電位から電源電
位Ｖccに立ち上がると、ノード106 の電位は遅延時間Ｔ
d ＝10ns遅れて電源電位Ｖccから接地電位に立ち下が
り、ノード110 の電位はさらに遅延時間Ｔd ＝10ns遅れ
て接地電位から電源電位Ｖccに立ち上がり、出力ノード
118 の電位、つまりクロック信号φcpがさらに遅延時間
Ｔd ＝10ns遅れて電源電位Ｖccから接地電位に立ち下が
り、これを受けてノード106 の電位はさらに遅延時間Ｔ
d ＝10ns遅れて接地電位から電源電位Ｖccに立ち上が
り、ノード110 の電位はさらに遅延時間Ｔd ＝10ns遅れ
て電源電位Ｖccから接地電位に立ち下がり、出力ノード
118 の電位（クロック信号φcp）はさらに遅延時間Ｔd
＝10ns遅れて再び接地電位から電源電位Ｖccに立ち上が
る。
【００４８】このようにクロック信号φcpは60ns周期の
クロックとなり、この１周期の間に消費される電流は0.
01mA・６＝0.06mAとなる。以上のようにこの実施例５の
発振回路は実施例１の遅延回路と同様に消費電流が小さ
くレイアウト面積が小さい。
クロックとなり、この１周期の間に消費される電流は0.
01mA・６＝0.06mAとなる。以上のようにこの実施例５の
発振回路は実施例１の遅延回路と同様に消費電流が小さ
くレイアウト面積が小さい。
【００４９】実施例６．以下にこの発明の実施例６であ
る発振回路について図６に基づき説明する。図６は図２
に示された実施例２の遅延回路にインバータ119 を設
け、インバータ119 の出力をインバータ111 の入力とし
たものである。次に動作の説明をする。回路定数なども
実施例２と同様とすると、クロック信号φcpが接地電位
から電源電位Ｖccに立ち上がると、第１の出力ノード11
2 の電位は遅延時間Ｔd ＝10ns遅れて電源電位Ｖccから
接地電位に立ち下がり、第２の出力ノード114 の電位は
さらに遅延時間Ｔd ＝10ns遅れて接地電位から電源電位
Ｖccに立ち上がり、第３の出力ノード120 の電位、つま
りクロック信号φcpがさらに遅延時間Ｔd ＝10ns遅れて
電源電位Ｖccから接地電位に立ち下がり、これを受けて
第１の出力ノード112 の電位はさらに遅延時間Ｔd ＝10
ns遅れて接地電位から電源電位Ｖccに立ち上がり、第２
の出力ノード114 の電位はさらに遅延時間Ｔd ＝10ns遅
れて電源電位Ｖccから接地電位に立ち下がり、第３の出
力ノード120 の電位（クロック信号φcp）はさらに遅延
時間Ｔd ＝10ns遅れて再び接地電位から電源電位Ｖccに
立ち上がる。
る発振回路について図６に基づき説明する。図６は図２
に示された実施例２の遅延回路にインバータ119 を設
け、インバータ119 の出力をインバータ111 の入力とし
たものである。次に動作の説明をする。回路定数なども
実施例２と同様とすると、クロック信号φcpが接地電位
から電源電位Ｖccに立ち上がると、第１の出力ノード11
2 の電位は遅延時間Ｔd ＝10ns遅れて電源電位Ｖccから
接地電位に立ち下がり、第２の出力ノード114 の電位は
さらに遅延時間Ｔd ＝10ns遅れて接地電位から電源電位
Ｖccに立ち上がり、第３の出力ノード120 の電位、つま
りクロック信号φcpがさらに遅延時間Ｔd ＝10ns遅れて
電源電位Ｖccから接地電位に立ち下がり、これを受けて
第１の出力ノード112 の電位はさらに遅延時間Ｔd ＝10
ns遅れて接地電位から電源電位Ｖccに立ち上がり、第２
の出力ノード114 の電位はさらに遅延時間Ｔd ＝10ns遅
れて電源電位Ｖccから接地電位に立ち下がり、第３の出
力ノード120 の電位（クロック信号φcp）はさらに遅延
時間Ｔd ＝10ns遅れて再び接地電位から電源電位Ｖccに
立ち上がる。
【００５０】このようにクロック信号φcpは60ns周期の
クロックとなり、この１周期の間に消費される電流は0.
01mA・６＝0.06mAとなる。以上のようにこの実施例６の
発振回路は実施例２の遅延回路と同様に消費電流が小さ
くレイアウト面積が小さい。
クロックとなり、この１周期の間に消費される電流は0.
01mA・６＝0.06mAとなる。以上のようにこの実施例６の
発振回路は実施例２の遅延回路と同様に消費電流が小さ
くレイアウト面積が小さい。
【００５１】実施例７．以下にこの発明の実施例７につ
いて図７に基づき説明する。この実施例７は上記した実
施例１から実施例６における中間電位(1/2) ＶccをDRAM
(Dynamic Random Access Memory)における、メモリセル
のセルプレート電位やビット線プリチャージ電位を出力
する中間電位発生手段により供給するものである。図７
はDRAMの一部を示しており、図において、201 はワード
線、202 および203 はビット線で、２本で１対となって
いる。204 はメモリセルで、ワード線201とビット線202
、203 との交点に配置され、キャパシタ204aとこのキ
ャパシタ204aの一方の電極とビット線202 または203 と
の間に接続され、ゲート電極がワード線に接続されるｎ
チャネルＭＯＳトランジスタ204bから構成されている。
そして、キャパシタ204aの他方の電極（セルプレート）
はセルプレート用中間電位発生手段205 に接続され、中
間電位(1/2) Ｖccを受けている。
いて図７に基づき説明する。この実施例７は上記した実
施例１から実施例６における中間電位(1/2) ＶccをDRAM
(Dynamic Random Access Memory)における、メモリセル
のセルプレート電位やビット線プリチャージ電位を出力
する中間電位発生手段により供給するものである。図７
はDRAMの一部を示しており、図において、201 はワード
線、202 および203 はビット線で、２本で１対となって
いる。204 はメモリセルで、ワード線201とビット線202
、203 との交点に配置され、キャパシタ204aとこのキ
ャパシタ204aの一方の電極とビット線202 または203 と
の間に接続され、ゲート電極がワード線に接続されるｎ
チャネルＭＯＳトランジスタ204bから構成されている。
そして、キャパシタ204aの他方の電極（セルプレート）
はセルプレート用中間電位発生手段205 に接続され、中
間電位(1/2) Ｖccを受けている。
【００５２】206 はビット線イコライズ信号BLEQおよび
ビット線プリチャージ用中間電位発生手段207 からの中
間電位(1/2) Ｖccを受け、ビット線202 および203 を中
間電位(1/2) Ｖccにプリチャージするビット線プリチャ
ージ回路で、ビット線202 と203 との間に接続され、ゲ
ート電極にビット線イコライズ信号BLEQを受けるｎチャ
ネルＭＯＳトランジスタ206aと、ビット線202 と203 と
の間に直列に接続され、ゲート電極にビット線イコライ
ズ信号BLEQを受けるｎチャネルＭＯＳトランジスタ206b
と206cとで構成されている。そして、ビット線プリチャ
ージ用中間電位発生手段207 からの中間電位(1/2) Ｖcc
はｎチャネルＭＯＳトランジスタ206bと206cとの接続点
に供給されている。208 はビット線202 および203 に接
続され、ビット線202 の電位BLとビット線203 の電位／
BLとの電位差を増幅するセンスアンプである。
ビット線プリチャージ用中間電位発生手段207 からの中
間電位(1/2) Ｖccを受け、ビット線202 および203 を中
間電位(1/2) Ｖccにプリチャージするビット線プリチャ
ージ回路で、ビット線202 と203 との間に接続され、ゲ
ート電極にビット線イコライズ信号BLEQを受けるｎチャ
ネルＭＯＳトランジスタ206aと、ビット線202 と203 と
の間に直列に接続され、ゲート電極にビット線イコライ
ズ信号BLEQを受けるｎチャネルＭＯＳトランジスタ206b
と206cとで構成されている。そして、ビット線プリチャ
ージ用中間電位発生手段207 からの中間電位(1/2) Ｖcc
はｎチャネルＭＯＳトランジスタ206bと206cとの接続点
に供給されている。208 はビット線202 および203 に接
続され、ビット線202 の電位BLとビット線203 の電位／
BLとの電位差を増幅するセンスアンプである。
【００５３】このように、すでに中間電位(1/2) Ｖccを
発生する中間電位発生手段205 および207 などを含む集
積回路に図１から図６に示される回路を搭載する場合
は、この回路に中間電位発生手段205 または207 からの
中間電位(1/2) Ｖccを流用して供給することにより、わ
ざわざ別に中間電位発生手段を設けなくてもよく、この
中間電位発生手段を設けることによる面積増加を抑制で
きる。
発生する中間電位発生手段205 および207 などを含む集
積回路に図１から図６に示される回路を搭載する場合
は、この回路に中間電位発生手段205 または207 からの
中間電位(1/2) Ｖccを流用して供給することにより、わ
ざわざ別に中間電位発生手段を設けなくてもよく、この
中間電位発生手段を設けることによる面積増加を抑制で
きる。
【００５４】
【発明の効果】上記したこの発明の第１の発明において
は、抵抗手段をＭＯＳトランジスタで構成し、ゲート電
極に中間電位を印加しているので、小さいレイアウト面
積で抵抗値の大きい抵抗手段を備えた半導体集積回路を
得ることができる。また、この発明の第２の発明におい
ては、遅延抵抗手段をＭＯＳトランジスタで構成し、ゲ
ート電極に中間電位を印加しているので、小さいレイア
ウト面積で抵抗値の大きい遅延抵抗手段を得ることがで
き、低消費電流でかつレイアウト面積の小さい遅延回路
を備えた半導体集積回路を得ることができる。また、こ
の発明の第３の発明においては、第２のＭＯＳトランジ
スタのゲート電極に中間電位を印加しているので、第１
電位ノードと出力ノードとの間のオン抵抗を小さいレイ
アウト面積で大きい抵抗値をもつようにすることがで
き、レイアウト面積の小さいインバータを備えた半導体
集積回路を得ることができる。
は、抵抗手段をＭＯＳトランジスタで構成し、ゲート電
極に中間電位を印加しているので、小さいレイアウト面
積で抵抗値の大きい抵抗手段を備えた半導体集積回路を
得ることができる。また、この発明の第２の発明におい
ては、遅延抵抗手段をＭＯＳトランジスタで構成し、ゲ
ート電極に中間電位を印加しているので、小さいレイア
ウト面積で抵抗値の大きい遅延抵抗手段を得ることがで
き、低消費電流でかつレイアウト面積の小さい遅延回路
を備えた半導体集積回路を得ることができる。また、こ
の発明の第３の発明においては、第２のＭＯＳトランジ
スタのゲート電極に中間電位を印加しているので、第１
電位ノードと出力ノードとの間のオン抵抗を小さいレイ
アウト面積で大きい抵抗値をもつようにすることがで
き、レイアウト面積の小さいインバータを備えた半導体
集積回路を得ることができる。
【００５５】また、この発明の第４の発明においては、
第２のｐチャネルＭＯＳトランジスタおよび第２のｎチ
ャネルＭＯＳトランジスタのゲート電極に中間電位を印
加しているので、電源電位ノードと出力ノードとの間お
よび接地電位ノードと出力ノードとの間のオン抵抗を小
さいレイアウト面積で大きい抵抗値をもつようにするこ
とができ、レイアウト面積の小さいインバータを備えた
半導体集積回路を得ることができる。また、この発明の
第５の発明においては、第２のｐチャネルＭＯＳトラン
ジスタおよび第２のｎチャネルＭＯＳトランジスタのゲ
ート電極に中間電位を印加しているので、電源電位ノー
ドと出力ノードとの間および接地電位ノードと出力ノー
ドとの間のオン抵抗を小さいレイアウト面積で大きい抵
抗値をもつようにすることができ、低消費電流でかつレ
イアウト面積が小さい遅延回路を備えた半導体集積回路
を得ることができる。
第２のｐチャネルＭＯＳトランジスタおよび第２のｎチ
ャネルＭＯＳトランジスタのゲート電極に中間電位を印
加しているので、電源電位ノードと出力ノードとの間お
よび接地電位ノードと出力ノードとの間のオン抵抗を小
さいレイアウト面積で大きい抵抗値をもつようにするこ
とができ、レイアウト面積の小さいインバータを備えた
半導体集積回路を得ることができる。また、この発明の
第５の発明においては、第２のｐチャネルＭＯＳトラン
ジスタおよび第２のｎチャネルＭＯＳトランジスタのゲ
ート電極に中間電位を印加しているので、電源電位ノー
ドと出力ノードとの間および接地電位ノードと出力ノー
ドとの間のオン抵抗を小さいレイアウト面積で大きい抵
抗値をもつようにすることができ、低消費電流でかつレ
イアウト面積が小さい遅延回路を備えた半導体集積回路
を得ることができる。
【００５６】また、この発明の第６の発明においては、
遅延抵抗手段をＭＯＳトランジスタで構成し、ゲート電
極に中間電位を印加しているので、小さいレイアウト面
積で抵抗値の大きい遅延抵抗手段を得ることができ、低
消費電流でかつレイアウト面積の小さい発振回路を備え
た半導体集積回路を得ることができる。また、この発明
の第７の発明においては、第２のｐチャネルＭＯＳトラ
ンジスタおよび第２のｎチャネルＭＯＳトランジスタの
ゲート電極に中間電位を印加しているので、電源電位ノ
ードと出力ノードとの間および接地電位ノードと出力ノ
ードとの間のオン抵抗を小さいレイアウト面積で大きい
抵抗値をもつようにすることができ、低消費電流でかつ
レイアウト面積が小さい発振回路を備えた半導体集積回
路を得ることができる。
遅延抵抗手段をＭＯＳトランジスタで構成し、ゲート電
極に中間電位を印加しているので、小さいレイアウト面
積で抵抗値の大きい遅延抵抗手段を得ることができ、低
消費電流でかつレイアウト面積の小さい発振回路を備え
た半導体集積回路を得ることができる。また、この発明
の第７の発明においては、第２のｐチャネルＭＯＳトラ
ンジスタおよび第２のｎチャネルＭＯＳトランジスタの
ゲート電極に中間電位を印加しているので、電源電位ノ
ードと出力ノードとの間および接地電位ノードと出力ノ
ードとの間のオン抵抗を小さいレイアウト面積で大きい
抵抗値をもつようにすることができ、低消費電流でかつ
レイアウト面積が小さい発振回路を備えた半導体集積回
路を得ることができる。
【図１】この発明の実施例１の回路図である。
【図２】この発明の実施例２の回路図である。
【図３】この発明の実施例３の回路図である。
【図４】この発明の実施例４の回路図である。
【図５】この発明の実施例５の回路図である。
【図６】この発明の実施例６の回路図である。
【図７】この発明の実施例７の回路図である。
【図８】従来の遅延回路の回路図である。
【図９】従来の遅延回路の回路図である。
【図１０】従来の遅延回路の回路図である。
101 電源電位ノード 102 接地電位ノード 103 第１のインバータ 104 第１のノード 105 遅延抵抗手段 105a ｐチャネルＭＯＳトランジスタ 105b ｎチャネルＭＯＳトランジスタ 106 第２のノード 107 第２のインバータ 111 インバータ 111a ｐチャネルＭＯＳトランジスタ 111b ｐチャネルＭＯＳトランジスタ 111c ｎチャネルＭＯＳトランジスタ 111d ｎチャネルＭＯＳトランジスタ 112 第１の出力ノード 113 インバータ 113a ｐチャネルＭＯＳトランジスタ 113b ｐチャネルＭＯＳトランジスタ 113c ｎチャネルＭＯＳトランジスタ 113d ｎチャネルＭＯＳトランジスタ 114 第２の出力ノード 115 第３のインバータ 119 インバータ 202 ビット線 203 ビット線 204 メモリセル 204a キャパシタ 204b ｎチャネルＭＯＳトランジスタ 205 セルプレート用中間電位発生手段 207 ビット線プリチャージ用中間電位発生手段
Claims (9)
- 【請求項１】 第１の電位と第２の電位との２値レベル
をもつ信号が入力される第１のノードと、第２のノード
との間に並列に接続され、ゲート電極に上記第１の電位
と上記第２の電位との間の中間電位を受けるｐチャネル
ＭＯＳトランジスタおよびｎチャネルＭＯＳトランジス
タを有する抵抗手段を備えた半導体集積回路。 - 【請求項２】 電源電位および接地電位を受けて駆動す
る第１のインバータおよび第２のインバータと、第１の
インバータの出力側と第２のインバータの入力側との間
に並列に接続され、ゲート電極に上記電源電位と上記接
地電位との間の中間電位を受けるｐチャネルＭＯＳトラ
ンジスタおよびｎチャネルＭＯＳトランジスタを有する
遅延抵抗手段とで構成される遅延回路を備えた半導体集
積回路。 - 【請求項３】 第１の電位が印加される第１電位ノー
ド、 第２の電位が印加される第２電位ノード、 上記第１電位ノードと出力ノードとの間に直列に接続さ
れる、ゲート電極に入力信号を受ける第１導電型の第１
のＭＯＳトランジスタおよびゲート電極に上記第１の電
位と上記第２の電位との中間電位を受ける第１導電型の
第２のＭＯＳトランジスタと、上記出力ノードと第２の
電位ノードとの間に接続され、ゲート電極に上記入力信
号を受ける上記第１導電型と逆導電型の第２導電型の第
３のＭＯＳトランジスタとを有したインバータを備えた
半導体集積回路。 - 【請求項４】 電源電位が印加される電源電位ノード、 接地電位が印加される接地電位ノード、 上記電源電位ノードと出力ノードとの間に直列に接続さ
れる、ゲート電極に入力信号を受ける第１のｐチャネル
ＭＯＳトランジスタおよびゲート電極に上記電源電位と
接地電位との間の中間電位を受ける第２のｐチャネルＭ
ＯＳトランジスタと、上記出力ノードと上記接地電位ノ
ードとの間に直列に接続される、ゲート電極に上記入力
信号を受ける第１のｎチャネルＭＯＳトランジスタおよ
びゲート電極に上記中間電位を受ける第２のｎチャネル
ＭＯＳトランジスタとを有したインバータを備えた半導
体集積回路。 - 【請求項５】 電源電位が印加される電源電位ノード、 接地電位が印加される接地電位ノード、 上記電源電位ノードと第１の出力ノードとの間に直列に
接続される、ゲート電極に入力信号を受ける第１のｐチ
ャネルＭＯＳトランジスタおよびゲート電極に上記電源
電位と接地電位との間の中間電位を受ける第２のｐチャ
ネルＭＯＳトランジスタと、上記第１の出力ノードと上
記接地電位ノードとの間に直列に接続される、ゲート電
極に上記入力信号を受ける第１のｎチャネルＭＯＳトラ
ンジスタおよびゲート電極に上記中間電位を受ける第２
のｎチャネルＭＯＳトランジスタとを有した第１のイン
バータおよびこの第１のインバータと直列に接続された
第２のインバータとからなる遅延回路を備えた半導体集
積回路。 - 【請求項６】 電源電位および接地電位を受けて駆動す
る奇数個のインバータと、第１のノードと第２のノード
との間に並列に接続され、ゲート電極に上記電源電位と
上記接地電位との間の中間電位を受けるｐチャネルＭＯ
ＳトランジスタおよびｎチャネルＭＯＳトランジスタを
有する遅延抵抗手段とが直列に接続され、第１段目のイ
ンバータの入力と最終段のインバータの出力とが接続さ
れた発振回路を備えた半導体集積回路。 - 【請求項７】 第１の電位が印加される第１電位ノー
ド、 第２の電位が印加される第２電位ノード、 この第１電位ノードと出力ノードとの間に直列に接続さ
れる、ゲート電極に入力信号を受ける第１導電型の第１
のＭＯＳトランジスタおよびゲート電極に上記第１の電
位と上記第２の電位との中間電位を受ける第１導電型の
第２のＭＯＳトランジスタと、上記出力ノードと第２の
電位ノードとの間に接続され、ゲート電極に上記入力信
号を受ける上記第１導電型と逆導電型の第２導電型の第
３のＭＯＳトランジスタとを有したインバータと、偶数
個のインバータが直列に接続され、第１段目のインバー
タの入力と最終段のインバータの出力とが接続された発
振回路を備えた半導体集積回路。 - 【請求項８】 中間電位は、ビット線を中間電位にプリ
チャージするための中間電位発生手段により供給される
請求項１ないし請求項７のいずれかに記載の半導体集積
回路。 - 【請求項９】 中間電位は、キャパシタとこのキャパシ
タの一方の電極とビット線との間に接続されたｎチャネ
ルＭＯＳトランジスタとで構成されるメモリセルにおけ
る上記キャパシタの他方の電極に上記中間電位を印加す
るための中間電位発生手段により供給される請求項１な
いし請求項７のいずれかに記載の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102618A JPH06314960A (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5102618A JPH06314960A (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06314960A true JPH06314960A (ja) | 1994-11-08 |
Family
ID=14332243
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5102618A Pending JPH06314960A (ja) | 1993-04-28 | 1993-04-28 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06314960A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8044696B2 (en) | 2008-02-25 | 2011-10-25 | Samsung Electronics Co., Ltd. | Delay circuit having long delay time and semiconductor device comprising the same |
-
1993
- 1993-04-28 JP JP5102618A patent/JPH06314960A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8044696B2 (en) | 2008-02-25 | 2011-10-25 | Samsung Electronics Co., Ltd. | Delay circuit having long delay time and semiconductor device comprising the same |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5870345A (en) | Temperature independent oscillator | |
| US5696722A (en) | Level-shifter, semiconductor integrated circuit, and control methods thereof | |
| US4475178A (en) | Semiconductor regeneration/precharge device | |
| JP3400124B2 (ja) | パストランジスタ型セレクタ回路及び論理回路 | |
| US7046565B1 (en) | Bi-mode sense amplifier with dual utilization of the reference cells and dual precharge scheme for improving data retention | |
| KR100338271B1 (ko) | 감지회로 | |
| JPH0159772B2 (ja) | ||
| JPH031609A (ja) | 電源電圧に無関係な周波数を有するリング発振器 | |
| US4742250A (en) | Inner Potential generating circuit | |
| US6618307B2 (en) | Dynamic DRAM sense amplifier | |
| US7463054B1 (en) | Data bus charge-sharing technique for integrated circuit devices | |
| US7349268B2 (en) | Voltage generation circuit and semiconductor memory device including the same | |
| JPH06314960A (ja) | 半導体集積回路 | |
| JP3088340B2 (ja) | 半導体記憶装置 | |
| EP0798845B1 (en) | Voltage-boosting circuit with mode signal | |
| US7471577B2 (en) | Voltage generator and methods thereof | |
| US6108257A (en) | Zero power SRAM precharge | |
| US6747904B2 (en) | Leakage control circuit | |
| JPH07134896A (ja) | 半導体メモリ装置のバッファ回路 | |
| JP3068450B2 (ja) | 基板電圧発生回路 | |
| US6556092B1 (en) | Low consumption oscillator | |
| JPH06215570A (ja) | １／２電源電圧発生回路 | |
| JPH01267892A (ja) | 半導体記憶装置 | |
| JPH0799772A (ja) | 昇圧回路および電位制御昇圧回路 | |
| JPS586233B2 (ja) | メモリ |