TWI754585B - 延遲控制電路及方法 - Google Patents

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TWI754585B TW110114839A TW110114839A TWI754585B TW I754585 B TWI754585 B TW I754585B TW 110114839 A TW110114839 A TW 110114839A TW 110114839 A TW110114839 A TW 110114839A TW I754585 B TWI754585 B TW I754585B
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崔榮珠
明燦 崔
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Abstract

一種延遲控制電路及方法。延遲控制電路包括延遲鎖定迴路電路、延遲計數器電路、同步電路以及延遲線電路。延遲鎖定迴路電路在將延遲時間進行鎖定後進入非動作狀態，並在非動作狀態的期間提供在禁能狀態下的動作信號、延遲鎖定資訊以及迴路延遲資訊。同步電路根據在禁能狀態下的動作信號停止提供第一時脈信號，接著響應於操作信號的致能而同步輸出操作致能信號以及第二時脈信號。延遲線電路接收延遲鎖定資訊、操作致能信號以及第二時脈信號，並在延遲時間之後輸出操作延遲信號以及輸出時脈信號。

Description

延遲控制電路及方法
本發明是有關於一種信號延遲技術，且特別是有關於一種適用於延遲鎖定迴路(delay-locked loop，DLL)電路的延遲控制電路(latency control circuit)及方法。
在一般的電腦系統中，在記憶體裝置外部的信號時序和裝置操作是受系統時脈的控制，而在記憶體裝置內部的信號時序和裝置操作是受內部時脈的控制。為了確保在記憶體裝置與外部裝置之間傳輸的信號的完整性，需要使內部時脈與系統時脈能夠同步。通常，在同步動態隨機存取記憶體(synchronous dynamic random-access memory，SDRAM)等記憶體裝置中可包含延遲鎖定迴路(DLL)電路來基於系統時脈提供用於讀取操作以及晶粒上終端(On-Die termination，ODT)操作的內部時脈，以解決時脈信號不同步的問題。
然而，在現有技術中，DLL電路在讀取操作以及ODT操作的期間是動作的，並且在斷電模式以外的大部分待機狀態下也處於動作狀態，以調整信號的同步。隨著記憶體裝置的速度提升， 將造成DLL電路的功耗大幅增加，從而對使用效率造成影響。
本發明提供一種延遲控制電路及方法，可使DLL電路在讀取操作、ODT操作、或者是斷電模式以外的大部分待機狀態下的一段時間處於非動作狀態(inactive state)，同時在這一段時間內還能夠維持信號的同步，以達到降低功耗的效果。
本發明的延遲控制電路包括DLL電路、延遲計數器電路、同步電路及延遲線電路。DLL電路接收用以進入動作狀態的第一時脈信號及參考時脈，藉此鎖定用以延遲第一時脈信號的延遲時間，並且在對延遲時間進行鎖定的期間提供在致能狀態下的動作信號。DLL電路在延遲時間被鎖定後進入非動作狀態，並在非動作狀態的期間提供在禁能狀態下的動作信號、延遲鎖定資訊及迴路延遲資訊。同步電路接收參考時脈及操作信號，且根據參考時脈及在致能狀態下的動作信號來提供第一時脈信號至DLL電路。同步電路根據在禁能狀態下的動作信號停止提供第一時脈信號，接著響應於操作信號的致能而同步地輸出操作致能信號及第二時脈信號。延遲線電路接收延遲鎖定資訊、操作致能信號及第二時脈信號，並在延遲時間之後同步地輸出操作延遲信號及輸出時脈信號。
本發明的延遲控制方法包括：根據參考時脈及在致能狀態下的動作信號來提供第一時脈信號至DLL電路；響應於接收到 第一時脈信號及參考信號來激活DLL電路，以鎖定用以延遲第一時脈信號的延遲時間，其中在對延遲時間進行鎖定的期間，動作信號保持在致能狀態下；在延遲時間被鎖定後，使DLL電路去激活，並且透過非激活的DLL電路提供在禁能狀態下的動作信號、延遲鎖定資訊以及迴路延遲資訊；根據在禁能狀態下的動作信號停止提供第一時脈信號，接著響應於操作信號的致能而同步輸出操作致能信號以及第二時脈信號；以及，透過延遲線電路接收延遲鎖定資訊、操作致能信號及第二時脈信號，並且根據延遲鎖定資訊而在延遲時間之後同步地輸出操作延遲信號以及輸出時脈信號。
基於上述，本發明的延遲控制電路及方法能夠使DLL電路在將信號的延遲時間進行鎖定後進入非動作狀態。同時，利用DLL電路以外的延遲線電路以所鎖定的延遲時間對信號進行延遲。藉此，能夠在執行讀取操作以及ODT操作時使DLL電路處於非動作狀態，以達到降低功耗的效果。
100:延遲控制電路
110:DLL電路
120:延遲計數器電路
122:解碼器
124:命令控制電路
126:移位暫存器
130:同步電路
131:同步控制電路
132:延遲電路
133~136:控制單元
140:延遲線電路
142:延遲時間決定電路複製結構
144:延遲單元
150:時脈產生電路
160:輸出電路
210:延遲時間決定電路
220:複製電路
230:比較電路
240:延遲鎖定控制電路
242:延遲選擇電路
244:迴路延遲控制電路
246:迴路延遲計數器
AC:參考時脈的周期數
AL:附加延遲
B:叢發資訊
CCTL:命令控制信號
CK_t:系統時脈
CL:列位址選通脈衝延遲
CWL:列位址選通寫入延遲
CLKOUT:輸出時脈信號
CLKRW:第二時脈信號
CMD:操作命令
DR:解碼結果
UP_DN:比較結果
CNT_LP:迴路延遲資訊
CS:控制信號
DCLK:第一時脈信號
DRST、RD、ODT:命令
DQ:資料
EN:動作信號
FCLK:回授時脈信號
FCLK_1:延遲回授時脈信號
LOCK-IN:鎖定信號
OCLK:延遲時脈信號
ODTD:ODT操作延遲信號
ODTEN:ODT操作致能信號
RCLK:參考時脈
RCLK_1:延遲參考時脈
RCLK_2:子參考時脈
RDD:讀取操作延遲信號
RDEN:讀取操作致能信號
read、write、pin odt:命令信號
SEL:延遲鎖定資訊
SODT:ODT操作信號
SODT_1:子ODT操作信號
SRD:讀取操作信號
SRD_1:子讀取操作信號
TS1、TS2、TS3:時間
T31~T33、T41~T47、T51~T57、T61~T65:時間點
S710~S750:步驟
圖1是依照本發明一實施例的延遲控制電路的電路示意圖。
圖2A是依照本發明一實施例的DLL電路的電路示意圖。
圖2B是依照本發明一實施例的延遲鎖定控制電路的電路示意圖。
圖2C是依照本發明一實施例的延遲計數器電路的電路示意圖。
圖2D是依照本發明一實施例的同步電路的電路示意圖。
圖3是依照本發明一實施例的延遲鎖定的信號波形示意圖。
圖4是依照本發明一實施例的讀取操作的信號波形示意圖。
圖5是依照本發明一實施例的ODT操作的信號波形示意圖。
圖6是依照本發明一實施例的延遲鎖定與更新的信號波形示意圖。
圖7是依照本發明一實施例說明延遲控制方法的流程圖。
請參照圖1，本發明之一實施例的延遲控制電路100包括DLL電路110、延遲計數器電路120、同步電路130以及延遲線電路140。延遲控制電路100例如內建在SDRAM等同步半導體記憶體中，以根據電路配置與操作方式對信號進行所需的延遲與同步。
同步電路130耦接DLL電路110、延遲計數器電路120以及延遲線電路140。同步電路130接收由延遲計數器電路120所提供的操作信號(讀取操作信號SRD或ODT操作信號SODT)以及參考時脈RCLK。參考時脈RCLK例如是用於記憶體裝置內部的時脈信號，可由時脈產生電路150根據所接收到的系統時脈CK_t來提供。為了執行DLL鎖定操作，同步電路130可響應於參考時脈RCLK以及由DLL電路110所提供的在致能狀態下(例如， 處於高邏輯準位)的動作信號EN，將第一時脈信號DCLK提供至DLL電路110。在DLL鎖定操作完成之後，由DLL電路110所提供的動作信號EN被改變成禁能狀態(例如，動作信號EN被下拉至低邏輯準位)，使得同步電路130可以根據在禁能狀態下的動作信號EN停止提供第一時脈信號DCLK，從而讓DLL電路110進入非動作狀態。
在DLL鎖定操作的期間，由DLL電路110決定用於延遲第一時脈信號DCLK的延遲時間，接著將延遲鎖定資訊SEL以及迴路延遲資訊CNT_LP儲存在DLL電路110中。在DLL鎖定操作完成之後，將DLL電路110中所儲存的延遲鎖定資訊SEL以及迴路延遲資訊CNT_LP分別提供至延遲線電路140以及延遲計數器電路120。因此，用於延遲同步電路130的輸出的延遲時間會根據延遲鎖定資訊SEL而被決定。
舉例來說，如圖2A所示，本發明之一實施例的DLL電路110包括延遲時間決定電路210、複製電路220、比較電路230以及延遲鎖定控制電路240。
延遲時間決定電路210例如包括多個延遲單元212。延遲單元212可以相互串接或者以任意方式連接，並且每一個延遲單元212可以是一個正向延遲元件或一個反向(inverse)延遲元件。
延遲時間決定電路210可接收第一時脈信號DCLK及延遲鎖定資訊SEL，並且在由多個延遲單元212所產生的延遲時間之後輸出延遲時脈信號OCLK。具體來說，延遲時間決定電路210 接收第一時脈信號DCLK與延遲時間決定電路210輸出延遲時脈信號OCLK之間的時間間隔，等於根據延遲鎖定資訊SEL所選擇的延遲單元212所構成的延遲線所決定的延遲時間。因此，延遲時間決定電路210可根據延遲鎖定資訊SEL來調整所具有的延遲級數(也就是所選擇的延遲單元212的級數)，以決定延遲時間。
複製電路220耦接延遲時間決定電路210。複製電路220接收延遲時脈信號OCLK，以提供回授時脈信號FCLK，藉此可補償由延遲控制電路100的輸出端所造成的延遲。在一實施例中，複製電路220是耦接延遲線電路140的輸出的輸出電路160的複製結構。
比較電路230耦接複製電路220。比較電路230接收參考時脈RCLK，並且比較參考時脈RCLK與回授時脈信號FCLK的相位差，並且將比較結果UP_DN提供到延遲鎖定控制電路240。在一實施例中，當回授時脈信號FCLK的上升緣在參考時脈RCLK的上升緣之前時，比較結果UP_DN處於高邏輯準位以增加其後的延遲時間，當回授時脈信號FCLK的上升緣在參考時脈RCLK的上升緣之後時，比較結果UP_DN處於低邏輯準位以減小其後的延遲時間。因此，基於比較結果UP_DN，通過由延遲鎖定控制電路240所更新的延遲鎖定資訊SEL，回授時脈信號FCLK的相位可以向前或向後移位以與參考時脈RCLK的相位相對應。此外，比較電路230還將與參考時脈RCLK具有相同相位的延遲參考時脈RCLK_1以及與回授時脈信號FCLK具有相同相位的延遲回授時 脈信號FCLK_1提供至延遲鎖定控制電路240。
延遲鎖定控制電路240耦接延遲時間決定電路210以及比較電路230。延遲鎖定控制電路240可根據延遲參考時脈RCLK_1、延遲回授時脈信號FCLK_1以及比較結果UP_DN來輸出延遲鎖定資訊SEL以及迴路延遲資訊CNT_LP。具體來說，延遲鎖定控制電路240可根據比較結果UP_DN傳送延遲鎖定資訊SEL至延遲時間決定電路210，以調整用於延遲第一時脈信號DCLK的延遲時間。接著，延遲鎖定控制電路240可通過將相應的延遲鎖定信息SEL鎖存到延遲鎖定控制電路240中，來鎖定調整後的延遲時間(即固定住延遲時間)，並且可將對應的延遲鎖定資訊SEL以及迴路延遲資訊CNT_LP分別輸出至延遲線電路140以及延遲鎖定控制電路240。迴路延遲資訊CNT_LP用以指出由DLL鎖定操作所提供的迴路延遲的周期數量。在一實施例中，在DLL鎖定操作完畢之前，迴路延遲資訊CNT_LP是等於“0000”的四位數字；在DLL鎖定操作完畢之後，迴路延遲資訊CNT_LP適當地變為與“0000”不同的另一值。
如圖2B所示，本發明之一實施例的延遲鎖定控制電路240包括延遲選擇電路242、迴路延遲控制電路244以及迴路延遲計數器246。延遲選擇電路242接收延遲參考時脈RCLK_1以及比較結果UP_DN以執行DLL鎖定演算。延遲選擇電路242可根據比較結果UP_DN提供延遲鎖定資訊SEL至延遲時間決定電路210。在DLL鎖定演算完成之後，延遲選擇電路242可在內部產 生用於指示DLL鎖定操作完畢的處於高邏輯準位的鎖定信號LOCK-IN。另一方面，當正在進行DLL鎖定操作時，鎖定信號LOCK-IN是處於低邏輯準位。
迴路延遲控制電路244耦接延遲選擇電路242。在接收到鎖定信號LOCK-IN之後，迴路延遲控制電路244將動作信號EN改變成禁能狀態，並輸出在禁能狀態下的動作信號EN至同步電路130，以通過停止提供第一時脈信號DCLK來使DLL電路110進入非動作狀態，並且延遲回授時脈信號FCLK_1會被相應地中斷。迴路延遲控制電路244也接收延遲參考時脈RCLK_1，接著傳送延遲參考時脈RCLK_1至迴路延遲計數器246。
迴路延遲計數器246耦接迴路延遲控制電路244，並且根據延遲回授時脈信號FCLK_1以及延遲參考時脈RCLK_1產生迴路延遲資訊CNT_LP。具體來說，迴路延遲計數器246可響應於延遲參考時脈RCLK_1來計數從接收延遲回授時脈信號FCLK_1直到延遲回授時脈信號FCLK_1中斷為止的時脈計數值，據以產生迴路延遲資訊CNT_LP。
如圖1所示，延遲計數器電路120耦接DLL電路110以及同步電路130。延遲計數器電路120可根據操作命令CMD、參考時脈RCLK以及迴路延遲資訊CNT_LP延遲操作信號的致能。其中，操作命令CMD例如是由命令解碼電路所提供，可通知SDRAM進行讀取操作或ODT操作。並且，操作命令CMD包括附加延遲資訊，例如附加延遲AL、列位址選通(column address strobe，CAS)脈衝延遲CL以及CAS寫入延遲CWL等。此外，延遲時間決定電路210可根據從附加延遲資訊減去迴路延遲資訊CNT_LP的計算結果來控制延遲計數器電路120延遲致能操作信號。在本發明實施例中，操作信號可包括讀取操作信號SRD或ODT操作信號SODT。
如圖2C所示，本發明一實施例的延遲計數器電路120包括解碼器122、命令控制電路124及移位暫存器126。解碼器122、命令控制電路124及移位暫存器126接收參考時脈RCLK以進行操作。解碼器122對迴路延遲資訊CNT_LP及CAS脈衝延遲CL或CAS寫入延遲CWL進行解碼，以傳送解碼結果DR(例如表示CL-CNT_LP或CWL-CNT_LP的時間期間)至移位暫存器126。
操作命令CMD更包括叢發資訊B以及命令信號read、write及pin odt。命令控制電路124根據附加延遲AL以及叢發資訊B，對命令信號read、write及pin odt進行操作，以產生命令脈衝(其用於命令信號read)或者第一命令脈衝與最後命令脈衝的組合(其用於命令信號write或pin odt)。當命令控制電路124接收到命令信號read時，命令控制電路124可以決定針對命令信號read的命令脈衝的脈衝寬度。當命令控制電路124接收到命令信號write或pin odt時，命令控制電路124可以決定針對命令信號write或pin odt的第一脈衝與最後脈衝的時序。接著，命令控制電路124根據命令信號read、write或pin odt將對應的命令控制信號CCTL傳送至移位暫存器126。
移位暫存器126耦接解碼器122以及命令控制電路124。移位寄存器126可根據解碼結果DR及命令控制信號CCTL，而在延遲AL+CL-CNT_LP-B或AL+CWL-CNT_LP-B所定義的時間期間之後，致能ODT操作信號SODT或讀取操作信號SRD。
此外，同步電路130可響應於操作信號的致能而同步輸出操作致能信號及第二時脈信號CLKRW。在本發明實施例中，操作致能信號可包括讀取操作致能信號RDEN或ODT操作致能信號ODTEN。具體來說，同步電路130可響應於讀取操作信號SRD的致能而同步輸出讀取操作致能信號RDEN及第二時脈信號CLKRW，或者響應於ODT操作信號SODT的致能而同步輸出ODT操作致能信號ODTEN及第二時脈信號CLKRW。
如圖2D所示，本發明一實施例的同步電路130包括同步控制電路131、延遲電路132及多個控制單元133~136。同步控制電路131接收讀取操作信號SRD或ODT操作信號SODT，並且將參考時脈RCLK與讀取操作信號SRD或ODT操作信號SODT結合，以產生子讀取操作信號SRD_1或子ODT操作信號SODT_1。子讀取操作信號SRD_1被傳送至控制單元134。子ODT操作信號SODT_1被傳送至控制單元133。此外，在接收到讀取操作信號SRD或ODT操作信號SODT的期間，同步控制電路131輸出子參考時脈RCLK_2至控制單元135。延遲電路132可包括延遲單元，其用於延遲參考時脈RCLK以將控制信號CS傳送至控制單元133~136，從而確保有足夠的時間來產生子讀取操作信號 SRD_1、子ODT操作信號SODT_1及子參考時脈RCLK_2。
控制單元133~136耦接同步控制電路131以及延遲控制電路122。每個控制單元133~136可包括以鎖存結構或正反器結構實現的時脈閘控電路。控制單元133~136分別根據控制信號CS來控制時脈閘控電路，以控制讀取操作致能信號RDEN、ODT操作致能信號ODTEN、第二時脈信號CLKRW及第一時脈信號DCLK之間的相關時序。
延遲線電路140耦接DLL電路110以及同步電路130。據此，延遲線電路140可接收延遲鎖定資訊SEL、操作致能信號(讀取操作致能信號RDEN或ODT操作致能信號ODTEN)以及第二時脈信號CLKRW，並且在由DLL電路110鎖定的延遲時間之後，延遲線電路140可同步輸出操作延遲信號以及輸出時脈信號CLKOUT。在本發明實施例中，操作延遲信號可包括讀取操作延遲信號RDD或ODT操作延遲信號ODTD。
具體來說，延遲線電路140例如包括多個延遲時間決定電路複製結構142。每個延遲時間決定電路複製結構142由延遲單元144所構成，且是延遲時間決定電路210的複製結構。如圖1所示，在本發明實施例的延遲線電路140中，第一個延遲時間決定電路複製結構142用以延遲ODT操作致能信號ODTEN，第二個延遲時間決定電路複製結構142用以延遲讀取操作致能信號RDEN，並且第三個延遲時間決定電路複製結構142用以延遲第二時脈信號CLKRW。三個延遲時間決定電路複製結構142在同步電 路130與輸出電路160之間並聯連接。
觀察圖1以及圖2A可知，本發明實施例的延遲線電路140以及延遲時間決定電路210是使用同一個延遲鎖定資訊SEL來調整延遲線所具有的延遲級數。因此，延遲線電路140可根據延遲鎖定資訊SEL來調整各延遲時間決定電路複製結構142上延遲單元144的所選級數，以使其由延遲線電路140所產生的延遲時間完全相等於DLL電路110所鎖定的延遲時間。
基於本發明的電路配置，在本發明實施例的延遲控制電路100中，DLL電路110可在用以延遲第一時脈信號DCLK的延遲時間被鎖定後進入非動作狀態。並且，在DLL電路110處於非動作狀態的期間，延遲線電路140可根據相同的延遲鎖定資訊SEL，使操作致能信號(讀取操作致能信號RDEN或ODT操作致能信號ODTEN)以及第二時脈信號CLKRW的延遲時間等於DLL電路110所鎖定的延遲時間，以輸出操作延遲信號(讀取操作延遲信號RDD或ODT操作延遲信號ODTD)及輸出時脈信號CLKOUT，從而控制輸出電路160對資料DQ進行輸出。藉此，可使DLL電路110可在讀取操作、ODT操作、或者是斷電模式以外的大部分待機狀態下的一段時間內處於非動作狀態，以降低功耗。
以下對本發明實施例中延遲控制電路100進行延遲鎖定的方式進行說明，請同時參照圖1、圖2A及圖3。
在圖3中，在時間點T31時，DLL電路110接收到重置命令DRST，並且開始對延遲線進行調整，以重新鎖定用以延遲第 一時脈信號DCLK的延遲時間。當DLL電路110決定了延遲時間時(即時間點T32)，DLL電路110可鎖定延遲時間，並且據以分別提供延遲鎖定資訊SEL及迴路延遲資訊CNT_LP至延遲線電路140及延遲計數器電路120。接著，在時間點T33時，DLL電路110的延遲鎖定控制電路240禁能動作信號EN，例如將動作信號EN拉低至低邏輯準位，使得同步電路130可根據動作信號EN的禁能而停止提供第一時脈信號DCLK(或者將第一時脈信號DCLK固定在低邏輯準位)，以使DLL電路110進入非動作狀態。其中，重置命令DRST可例如在記憶體裝置啟動時、進行模式暫存器設定(MRS)時、退出IDD6、IDD8模式時或者是其他任何重置腳位被觸發時產生。
在DLL操作完成之後，本發明實施例的DLL電路110會處於非動作狀態，因此在進行讀取操作時，第一時脈信號DCLK及動作信號EN將保持在表示為禁能的低邏輯準位。以下對本發明實施例中延遲控制電路100進行讀取操作的方式進行說明，請同時參照圖1、圖2A及圖4。
在圖4中，將讀取操作分為8位元以及16位元來舉例進行說明。在時間點T41時，延遲計數器電路120接到的操作命令CMD是要進行讀取操作的讀取命令RD。延遲計數器電路120可根據讀取命令RD以及迴路延遲資訊CNT_LP，在延遲一段時間TS1後才致能讀取操作信號SRD。讀取操作信號SRD在參考時脈RCLK的下降緣被激活。時間TS1例如為AL+CL-CNT_LP-AC。 其中，AC為用於匹配電路設計的參考時脈RCLK的任意周期數。
當延遲計數器電路120致能讀取操作信號SRD時(即時間點T42)，同步電路130可響應於讀取操作信號SRD的致能，而接著在時間點T43同步地輸出讀取操作致能信號RDEN及第二時脈信號CLKRW。在本發明實施例中，被激活的讀取操作信號SRD以及被激活的讀取操作致能信號RDEN例如是在特定時間期間內保持在高邏輯準位的靜態信號。
當進行8位元的讀取操作時，延遲計數器電路120可在時間點T44禁能讀取操作信號SRD。同步電路130可響應於讀取操作信號SRD的禁能而在時間點T45停止輸出讀取操作致能信號RDEN以及第二時脈信號CLKRW。
當進行16位元的讀取操作時，延遲計數器電路120可在時間點T46禁能讀取操作信號SRD。同步電路130可響應於讀取操作信號SRD的禁能而在時間點T47停止輸出讀取操作致能信號RDEN以及第二時脈信號CLKRW。
類似地，在DLL操作完成之後，當進行ODT操作時，本發明實施例的DLL電路110會處於非動作狀態，因此第一時脈信號DCLK以及動作信號EN保持在表示為禁能的低邏輯準位。以下對本發明實施例中延遲控制電路100進行ODT操作的方式進行說明，請同時參照圖1、圖2A及圖5。
在圖5中，也將ODT操作分為8位元以及16位元來舉例進行說明。在時間點T51時，延遲計數器電路120接到的操作 命令CMD是要進行寫入或ODT操作的命令ODT。延遲計數器電路120可根據命令ODT及迴路延遲資訊CNT_LP，在延遲一段時間TS2後才致能ODT操作信號SODT。ODT操作信號SODT在參考時脈RCLK的下降緣被激活。時間TS2例如為AL+CWL-CNT_LP-AC。
當延遲計數器電路120致能ODT操作信號SODT時(即時間點T52)，同步電路130可響應於ODT操作信號SODT的致能，而接著在時間點T53同步輸出ODT操作致能信號ODTEN及第二時脈信號CLKRW。在本發明實施例中，被激活的ODT操作信號SODT以及ODT操作致能信號ODTEN分別例如為脈衝信號。
當進行8位元的ODT操作時，延遲計數器電路120可在時間點T54再度致能ODT操作信號SODT。同步電路130可響應於ODT操作信號SODT的致能，而接著在時間點T55同步地輸出ODT操作致能信號ODTEN及第二時脈信號CLKRW。
當進行16位元的ODT操作時，延遲計數器電路120可在時間點T56再度致能ODT操作信號SODT。同步電路130可響應於ODT操作信號SODT的致能，而接著在時間點T57同步地輸出ODT操作致能信號ODTEN及第二時脈信號CLKRW。
以下對本發明實施例中延遲控制電路100進行延遲鎖定與更新的方式進行說明，請同時參照圖1、圖2A及圖6。
在圖6中，在時間點T61時，DLL電路110接到重置命令DRST，並且開始對延遲線進行調整，以重新鎖定用以延遲第一 時脈信號DCLK的延遲時間。當DLL電路110決定了延遲時間時(即時間點T62)，DLL電路110可鎖定延遲時間，並且據以提供延遲鎖定資訊SEL以及迴路延遲資訊CNT_LP。接著，在時間點T63時，DLL電路110的延遲鎖定控制電路240會禁能動作信號EN，例如將動作信號EN拉低至低邏輯準位。並且，同步電路130可根據動作信號EN的禁能而停止提供第一時脈信號DCLK，以使DLL電路110進入非動作狀態。
在時間點T63之後，當DLL電路110在特定時間期間TS3之後接收到命令(例如，自動刷新命令AR)時，DLL電路110可在時間點T64時被觸發回到動作狀態，以重新鎖定用以延遲第一時脈信號DCLK的延遲時間，並且相應地更新延遲鎖定資訊SEL及迴路延遲資訊CNT_LP。此後，DLL電路110可在時間點T65再次進入非動作狀態。在另一實施例中，當DLL電路110進入非動作狀態後，可間隔特定時間期間(例如70微秒)而在沒有命令的情況下經觸發回到動作狀態，以定期適當地更新延遲鎖定資訊SEL以及迴路延遲資訊CNT_LP。
請參照圖7，在本實施例中信號的延遲控制方法包括下列步驟。根據參考時脈以及在致能狀態下的動作信號來提供第一時脈信號至DLL電路(步驟S710)。在接收到第一時脈信號以及參考信號之後，激活DLL電路以鎖定對第一時脈信號進行延遲的延遲時間，其中在對延遲時間進行鎖定的期間，動作信號保持在致能狀態下(步驟S720)。在延遲時間被鎖定後，DLL電路被去激 活以進入非動作狀態，並且提供在禁能狀態下的動作信號、延遲鎖定資訊以及迴路延遲資訊(步驟S730)。根據在禁能狀態下的動作信號停止提供第一時脈信號，接著響應於操作信號的致能而同步輸出操作致能信號以及第二時脈信號(步驟S740)。接著，透過延遲線電路接收延遲鎖定資訊、操作致能信號以及第二時脈信號，並且透過延遲線電路在延遲時間之後根據延遲鎖定資訊同步輸出操作延遲信號以及輸出時脈信號(步驟S750)。關於，上述步驟S710、S720、S730、S740及S750的實施細節在前述的實施例及實施方式都有詳盡的說明，在此則不再贅述。
綜上所述，透過本發明的延遲控制裝置，能夠在DLL電路進入非動作狀態時，利用DLL電路以外的延遲線電路以所鎖定的延遲時間對信號進行延遲。藉此，能夠在執行讀取操作以及ODT操作時使DLL電路處於非動作狀態，以達到降低功耗的效果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100：延遲控制電路 110：延遲鎖定迴路電路 120：延遲計數器電路 130：同步電路 140：延遲線電路 142：延遲時間決定電路複製結構 144：延遲單元 150：時脈產生電路 160：輸出電路 CK_t：系統時脈 CLKOUT：輸出時脈信號 CLKRW：第二時脈信號 CMD：操作命令 CNT_LP：迴路延遲資訊 DCLK：第一時脈信號 DQ：資料 EN：動作信號 ODTD：晶粒上終端操作延遲信號 ODTEN：晶粒上終端操作致能信號 RCLK：參考時脈 RDD：讀取操作延遲信號 RDEN：讀取操作致能信號 SEL：延遲鎖定資訊 SODT：晶粒上終端操作信號 SRD：讀取操作信號

Claims (19)

  1. 一種延遲控制電路，包括：一延遲鎖定迴路(DLL)電路，接收用以進入一動作狀態的一第一時脈信號以及一參考時脈，藉此鎖定用以延遲該第一時脈信號的一延遲時間，並且在對該延遲時間進行鎖定的期間提供在致能狀態下的一動作信號，其中該DLL電路在該延遲時間被鎖定後進入一非動作狀態，並且在該非動作狀態的期間提供在禁能狀態下的該動作信號、一延遲鎖定資訊以及一迴路延遲資訊；一同步電路，耦接該DLL電路，該同步電路接收該參考時脈及一操作信號，根據該參考時脈以及在致能狀態下的該動作信號來提供該第一時脈信號至該DLL電路，其中該同步電路根據在禁能狀態下的該動作信號停止提供該第一時脈信號，接著響應於該操作信號的致能而同步地輸出一操作致能信號以及一第二時脈信號；以及一延遲線電路，耦接該DLL電路以及該同步電路，該延遲線電路接收該延遲鎖定資訊、該操作致能信號以及該第二時脈信號，並且在該延遲時間之後同步地輸出一操作延遲信號以及一輸出時脈信號。
  2. 如請求項1所述的延遲控制電路，更包括：一延遲計數器電路，耦接該DLL電路，且根據該參考時脈、一操作命令以及該迴路延遲資訊延遲該操作信號的致能。
  3. 如請求項1所述的延遲控制電路，其中該操作信號包括一讀取操作信號或一晶粒上終端(ODT)操作信號，該操作致能信號包括一讀取操作致能信號或一ODT操作致能信號，該同步電路響應於該讀取操作信號的致能而同步輸出該讀取操作致能信號以及該第二時脈信號，或者響應於該ODT操作信號的致能而同步輸出該ODT操作致能信號以及該第二時脈信號。
  4. 如請求項2所述的延遲控制電路，其中該DLL電路包括：一延遲時間決定電路，接收該第一時脈信號以及該延遲鎖定資訊，並且在該延遲時間之後輸出一延遲時脈信號；一複製電路，耦接該延遲時間決定電路，接收該延遲時脈信號，並且提供一回授時脈信號；一比較電路，耦接該複製電路，接收該參考時脈以及該回授時脈信號，比較該參考時脈與該回授時脈信號的相位差以提供一比較結果，並且提供與該參考時脈相同相位的一延遲參考時脈以及與該回授時脈信號相同相位的一延遲回授時脈信號；以及一延遲鎖定控制電路，耦接該延遲時間決定電路以及該比較電路，根據該延遲參考時脈、該延遲回授時脈信號以及該比較結果來輸出該延遲鎖定資訊以及該迴路延遲資訊。
  5. 如請求項4所述的延遲控制電路，其中該延遲線電路以及該延遲時間決定電路分別根據該延遲鎖定資訊來調整該延遲 線電路以及該延遲時間決定電路所具有的延遲級數，以決定該延遲時間。
  6. 如請求項4所述的延遲控制電路，其中該延遲鎖定控制電路包括：一延遲選擇電路，接收該延遲參考時脈以及該比較結果以執行一DLL鎖定演算，根據該比較結果提供該延遲鎖定資訊，並在該DLL鎖定演算完成之後產生用於指示一DLL鎖定操作完畢的一鎖定信號；一迴路延遲控制電路，耦接該延遲選擇電路，接收該延遲參考時脈，並且在該鎖定信號產生之後將該動作信號改變成禁能狀態，並輸出在禁能狀態下的該動作信號至該同步電路；以及一迴路延遲計數器，耦接該迴路延遲控制電路，接收該延遲參考時脈以及該延遲回授時脈信號，並且根據從接收到該延遲回授時脈信號直到該延遲回授時脈信號中斷為止的時脈計數值來產生該迴路延遲資訊，其中該延遲回授時脈信號響應於在禁能狀態下的該動作信號而中斷。
  7. 如請求項1所述的延遲控制電路，其中該操作延遲信號以及該輸出時脈信號用以控制一輸出電路對資料進行輸出。
  8. 如請求項1所述的延遲控制電路，其中當該DLL電路進入該非動作狀態後，在一特定時間期間後，該DLL電路經一命 令觸發回到該動作狀態，以更新該延遲鎖定資訊以及該迴路延遲資訊。
  9. 如請求項1所述的延遲控制電路，其中當該DLL電路進入該非動作狀態後，在一特定時間期間後，該DLL電路在沒有接收任何外部命令的情況下被觸發回到該動作狀態，以周期性地更新該延遲鎖定資訊以及該迴路延遲資訊。
  10. 如請求項2所述的延遲控制電路，其中該操作命令包括一附加延遲、一列位址選通延遲、一列位址選通寫入延遲、一叢發資訊以及一命令信號，該延遲計數器電路包括：一解碼器，接收該參考時脈以進行操作，該解碼器對該迴路延遲資訊以及該列位址選通延遲或該列位址選通寫入延遲進行解碼，以輸出一解碼結果；一命令控制電路，接收該參考時脈以進行操作，該命令控制電路根據該附加延遲及該叢發資訊操縱該命令信號，以產生一命令脈衝或者一第一命令脈衝與一最後命令脈衝的組合，並且輸出對應的一命令控制信號；以及一移位暫存器，耦接該解碼器以及該命令控制電路，接收該參考時脈以進行操作，根據該解碼結果以及對應的該命令控制信號，在延遲一時間期間之後致能該操作信號。
  11. 如請求項3所述的延遲控制電路，其中該同步電路包括： 一同步控制電路，接收該讀取操作信號或該ODT操作信號，將該參考時脈與該讀取操作信號或該ODT操作信號相結合，以產生一子讀取操作信號或一子ODT操作信號，並且響應於接收到該讀取操作信號或該ODT操作信號而輸出一子參考時脈；一延遲電路，延遲該參考時脈以輸出一控制信號；以及多個控制單元，耦接該同步控制電路以及該延遲電路，分別根據該控制信號來控制多個時脈閘控電路，以控制該讀取操作致能信號、該ODT操作致能信號、該第二時脈信號及該第一時脈信號之間的相關時序。
  12. 一種延遲控制方法，包括：根據一參考時脈以及在致能狀態下的一動作信號來提供一第一時脈信號至一延遲鎖定迴路(DLL)電路；響應於接收到該第一時脈信號以及該參考信號，激活該DLL電路，以鎖定用以延遲該第一時脈信號的一延遲時間，其中在對該延遲時間進行鎖定的期間，該動作信號保持在致能狀態下；在該延遲時間被鎖定後，使該DLL電路去激活，並且透過非激活的該DLL電路提供在禁能狀態下的該動作信號、一延遲鎖定資訊以及一迴路延遲資訊；根據在禁能狀態下的該動作信號停止提供該第一時脈信號，接著響應於一操作信號的致能而同步地輸出一操作致能信號以及一第二時脈信號；以及透過一延遲線電路接收該延遲鎖定資訊、該操作致能信號及 該第二時脈信號，並且根據該延遲鎖定資訊在該延遲時間之後同步地輸出一操作延遲信號以及一輸出時脈信號。
  13. 如請求項12所述的延遲控制方法，更包括：根據該參考時脈、一操作命令以及該迴路延遲資訊延遲該操作信號的致能。
  14. 如請求項12所述的延遲控制方法，其中該操作信號包括一讀取操作信號或一晶粒上終端(ODT)操作信號，該操作致能信號包括一讀取操作致能信號或一ODT操作致能信號，響應於該操作信號的致能而同步地輸出該操作致能信號以及該第二時脈信號的步驟包括：響應於該讀取操作信號的致能而同步地輸出該讀取操作致能信號以及該第二時脈信號，或者響應於該ODT操作信號的致能而同步地輸出該ODT操作致能信號以及該第二時脈信號。
  15. 如請求項12所述的延遲控制方法，其中激活該DLL電路的步驟包括：根據該第一時脈信號以及該延遲鎖定資訊，透過一延遲時間決定電路在該延遲時間之後輸出一延遲時脈信號；根據該延遲時脈信號提供一回授時脈信號；比較該參考時脈與該回授時脈信號的相位差，以產生一比較結果；提供與該參考時脈相同相位的一延遲參考時脈以及與該回授時脈信號相同相位的一延遲回授時脈信號；以及 根據該延遲參考時脈、該延遲回授時脈信號以及該比較結果輸出該延遲鎖定資訊以及該迴路延遲資訊。
  16. 如請求項15所述的延遲控制方法，更包括：根據該延遲鎖定資訊來調整該延遲時間決定電路的延遲級數，以決定該延遲時間。
  17. 如請求項12所述的延遲控制方法，更包括：根據該操作延遲信號以及該輸出時脈信號來控制一輸出電路對資料進行輸出。
  18. 如請求項12所述的延遲控制方法，其中在使該DLL電路去激活的步驟之後，更包括：在一特定時間期間後，藉由一命令觸發該DLL電路被重新激活，據以更新該延遲鎖定資訊以及該迴路延遲資訊。
  19. 如請求項12所述的延遲控制方法，其中在使該DLL電路去激活的步驟之後，更包括：在一特定時間期間後，在沒有接收任何外部命令的情況下觸發該DLL電路被重新激活，據以周期性地更新該延遲鎖定資訊以及該迴路延遲資訊。
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