KR20050081315A - 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법 - Google Patents

반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법 Download PDF

Info

Publication number
KR20050081315A
KR20050081315A KR1020040009501A KR20040009501A KR20050081315A KR 20050081315 A KR20050081315 A KR 20050081315A KR 1020040009501 A KR1020040009501 A KR 1020040009501A KR 20040009501 A KR20040009501 A KR 20040009501A KR 20050081315 A KR20050081315 A KR 20050081315A
Authority
KR
South Korea
Prior art keywords
odt
output
control signal
signal
clock
Prior art date
Application number
KR1020040009501A
Other languages
English (en)
Other versions
KR100528164B1 (ko
Inventor
진승언
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR10-2004-0009501A priority Critical patent/KR100528164B1/ko
Priority to US10/879,650 priority patent/US7196966B2/en
Priority to TW093118720A priority patent/TWI253084B/zh
Priority to JP2004195037A priority patent/JP4693089B2/ja
Priority to CNB2004100889040A priority patent/CN100476999C/zh
Publication of KR20050081315A publication Critical patent/KR20050081315A/ko
Application granted granted Critical
Publication of KR100528164B1 publication Critical patent/KR100528164B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1063—Control signal output circuits, e.g. status or busy flags, feedback command signals
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1051—Data output circuits, e.g. read-out amplifiers, data output buffers, data output registers, data output level conversion circuits
    • G11C7/1057—Data output buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G11C7/222—Clock generating, synchronizing or distributing circuits within memory device
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
    • G11C2207/22—Control and timing of internal memory operations
    • G11C2207/2227—Standby or low power modes

Landscapes

  • Dram (AREA)
  • Logic Circuits (AREA)

Abstract

본 발명은 반도체 기억 소자가 온 다이 터미네이션 동작을 오류 없이 수행토록 함에 목적이 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 온 다이 터미네이션 모드 전환 회로는, 파워 다운 모드시 지연 고정 루프로부터 최초로 출력되는 라이징 클럭과 폴링 클럭을 이용하여 래치중인 버퍼링된 클럭 인에이블 신호를 출력시킴으로써 모드구분신호를 생성하기 위한 모드구분신호 발생수단; 상기 모드구분신호에 따라 온 다이 터미네이션 비교신호를 래치 및 출력시킴으로써 터미네이션 저항 발생 제어신호를 생성하기 위한 온 다이 터미네이션 제어수단; 및 상기 터미네이션 저항 발생 제어신호에 따라 터미네이션 저항을 생성하기 위한 터미네이션 저항 발생수단을 포함할 수 있다.

Description

반도체 기억 소자에서의 온 다이 터미네이션 모드 전환 회로 및 그 방법{ON DIE TERMINATION MODE TRANSFER CIRCUIT IN SEMICONDUCTOR MEMORY DEVICE AND ITS METHOD}
본 발명은 반도체 기억 소자에 적용 가능한 온 다이 터미네이션(on die termination,이하 ODT라 한다) 기술에 관한 것으로, 구체적으로는 ODT기술이 적용되는 ODT 회로에서 파워 다운 모드로부터 액티브/스탠바이 모드로 전환하는 경우에 파워 다운 모드로부터 이탈 후 DLL의 출력 클럭이 안정화되는 시점까지 ODT 회로의 모드 전환을 쉬프트시킴으로써 ODT회로가 적절히 동작할 수 있도록 하는 기술에 관한 것이다.
ODT기술은 SSTL(Stub Series Termination Logic) II를 기반으로 하는 시스템과 메모리 기억 소자 사이의 인터페이스시에 신호 반사(signal reflection) 등을 최소화함으로써 신호의 보전성(signal integrity)을 향상시키기 위하여 도입되었다. 종래에는 마더보드(motherboard)가 제공하던 터미네이션 전압(VTT: Termination Voltage) 및 터미네이션 저항을 DDR-Ⅱ SDRAM에서는 ODT기술을 이용함으로써 메모리 콘트롤러(Memory Controller)의 제어에 의해 DRAM 내에서 터미네이션이 제공될 수 있게 된 것이다.
우선, 터미네이션에 관하여 간단히 설명하면 다음과 같다.
메모리 모듈(Memory Module)상에 2개의 랭크(rank)가 있다고 가정하자. 메모리 콘트롤러가 제1 랭크(rank1)의 DRAM으로부터 데이터를 리드(read)할 경우 제2 랭크(rank2)의 DRAM에 "H"상태의 ODT신호를 인가한다. 이 때 제2 랭크(rank2)의 DRAM은 제1 랭크(rank1)와 공유된 데이터 버스(data bus) 상에 터미네이션을 형성한다. 이러한 경우, "RTT(터미네이션 저항: Termination Resistor)를 생성한다"고 일컫는다.
그러면 이하에서는 종래기술에 따른 ODT회로 및 동작 타이밍도를 참조하여 종래기술의 문제점을 살피기로 한다.
도 1은 종래기술에 따른 액티브/스탠바이 모드시의 ODT 타이밍도이고, 도 2는 종래기술에 따른 파워 다운 모드시의 ODT 타이밍도이다.
도 1 및 도 2를 참조하면, ODT 신호에 의해 발생되는 RTT의 생성시점에 따라 DRAM의 현재 상태를 알 수 있다. 즉, DRAM이 액티브/스탠바이 모드(Active/Standby)인지 혹은 파워 다운 모드(power down)인지를 알 수 있다.
액티브/스탠바이 모드시, ODT 회로는 DRAM 내부의 DLL로부터 출력되는 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 이용하여 외부로부터 "L"상태로부터 "H"상태로 천이되는(low to high) ODT 신호를 인가한다. 그로부터 2 클럭 만큼 지난 시점(T3)에서 ODT 회로는 외부 클럭(CLK)의 라이징 에지(rising edge)에 맞추어 외부 데이터 버스에 RTT를 생성한다. 이 때의 지연되는 시간을 ODT 턴온 지연 시간(tAOND)이라 한다.
그리고, ODT 회로가 "H"상태로부터 "L"상태로 천이되는(high to low) ODT 신호를 인가하면, 2.5 클럭 후 외부 클럭(CLK)의 폴링 에지에 맞추어 RTT가 오프되며, 이 때의 지연시간을 ODT 턴오프 지연 시간(tAOFD)라 한다. 이 또한 DLL 회로의 출력인 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 이용한다.
한편, DRAM의 파워 다운 모드에는 크게 2 종류가 있다.
"L"상태의 클럭 인에이블 신호(CKE)가 인가되어 파워 다운 모드로 진입하게 될 때, 리드(Read) 혹은 라이트(Write)를 위해 DRAM 내 하나의 뱅크에라도 신호의 액세스가 있었다면, DRAM은 액티브 상태에 놓여 있다가 파워 다운 모드로 진입한다. 이러한 경우를 액티브 파워 다운 모드(Active Power Down Mode)라 일컫는다.
그러나, DRAM 내의 어느 뱅크에도 신호의 액세스가 없었다면, DRAM은 프리차지 상태에 놓여 있다가 파워 다운 모드로 진입하게 된다. 이러한 경우를 프리차지 파워 다운 모드(Precharge Power Down Mode)라 말한다.
한편, 파워 다운 모드시 지연고정루프(DLL: delay locked loop)에 전원이 공급되지 않고, 그 중에서도 프리차지 파워 다운 모드(Precharge Power Down Mode)시 DRAM에서의 전력 소모를 최대한 줄이기 위하여 DLL 내 지연라인으로 입력되는 클럭도 심지어 게이트 오프(Gated Off)되고, DLL은 이전의 록킹(lock) 정보를 유지할 뿐 동작하지 않는다. 따라서 이하에서는 파워 다운 모드로부터 이탈시 전력 소모의 가장 큰 변동을 유발하는 프리차지 파워 다운 모드시에 대하여 고려하기로 한다.
프리차지 파워 다운 모드 시에는 DRAM이 RTT를 생성하기 위하여 필요로 하는 DLL회로의 출력을 사용할 수 없다. 따라서, 도 2에 보이는 바와 같이 파워 다운 모드시 파워 다운 턴온 시간(tAONPD)과 파워 다운 턴오프 시간(tAOFPD)의 최소/최대는 액티브/스탠바이 모드시(도 1의 경우)의 ODT 턴온 지연시간(tAOND) 및 ODT 턴오프 지연시간(tAOFD) 보다 많은 마진을 확보해야 할 필요가 있다.
도 3은 종래기술에 따른 ODT 동작을 위한 블록 구성도로서, DLL(310), 클럭 인에이블 버퍼(320, CKE buffer), 클럭 버퍼(330, clock buffer), ODT 버퍼(340, ODT buffer), ODT 제어부(350), RTT 발생부(360), 및 데이터 출력 버퍼(370)를 포함한다. 각 블록은 다음과 같은 기능을 수행한다.
DLL(310)은 외부클럭(CLK)과 외부클럭바아(CLKB)를 이용하여 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 출력한다. 클럭 인에이블 버퍼(320, CKE buffer)는 클럭 인에이블 신호(CKE)를 입력받아 버퍼링한 후 버퍼링된 클럭 인에이블 신호(ICKE)를 출력한다. 클럭 버퍼(330, clock buffer)는 외부클럭(CLK)과 외부클럭바아(CLKB)를 입력받아 ODT제어부(350)에서 사용되는 클럭인 ODT제어부용 클럭(CLKODT)을 출력한다. ODT 버퍼(340, ODT buffer)는 입력되는 ODT신호(ODT)와 기준전압(Vref)을 비교하여 ODT비교신호(ODTI)를 출력한다. ODT 제어부(350)는 버퍼링된 클럭 인에이블신호(ICKE), ODT제어부용 클럭(CLKODT), ODT비교신호(ODTI), 라이징 클럭(RCLK) 및 폴링 클럭(FCLK)을 입력받아 RTT의 발생을 제어하기 위한 RTT발생 제어신호(ODTF)를 출력한다. RTT 발생부(360)는 RTT발생 제어신호(ODTF)에 제어되어 RTT를 온/오프한다. 그리고 데이터 출력 버퍼(370)는 RTT 발생부(360)의 출력과 결합되어 데이터를 실어 내보낸다.
도 3에서 ODT 제어부(350)는 클럭인에이블버퍼(320)로부터 출력되는 버퍼링된 클럭인에이블신호(ICKE), 클럭버퍼(330)로부터 출력되는 ODT제어부용클럭(CLKODT), ODT 버퍼(340)로부터 출력되는 ODT비교신호(ODTI), DLL(310)로부터 출력되는 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 입력 받아 RTT발생 제어신호(ODTF)를 출력한다. ODT 제어부(350)는 외부에서 인가되는 ODT 신호에 대하여 RTT가 온되거나 오프되는 시점, 즉 지연시점을 결정한다.
도 4는 종래기술에 따른 RTT 발생부(360)의 구체 회로도이다.
"L"상태에서 "H"상태로 천이되는 RTT발생 제어신호(ODTF)가 RTT 발생부(360)로 입력되면, 전원전압(VDDQ)단과 연결된 피모스트랜지스터(MP1) 및 접지전압(VSSQ)단과 연결된 엔모스트랜지스터(MN1)가 턴온되어 저항 R1(MP1과 중앙노드 사이에 연결됨)과 R2(MN1과 중앙노드 사이에 연결됨)의 분배에 의해 RTT발생부(360)의 출력(DQ: 데이터)을 터미네이션(termination)하게 된다. 이를 "ODT 턴온"이라 한다.
한편, "H"상태에서 "L"상태로 천이되는 RTT발생제어신호(ODTF)가 RTT 발생부(360)에 입력되면 피모스트랜지스터(MP1) 및 엔모스트랜지스터(MN1)가 턴오프됨으로써 턴온중이던 터미네이션이 턴오프하게 된다. 이를 "ODT 턴오프"라 말한다.
일반적으로 도 3 및 도 4에 개시된 바와 같이, RTT 발생부(360)의 출력과 데이터 출력 버퍼(370, Data output buffer)의 출력은 묶여 있으며, 묶인 출력은 집적회로에서 데이터 출력 핀(DQ pin)을 형성한다.
도 5는 종래기술에 따른 ODT제어부의 동작 타이밍도이다.
종래기술에 따르면, 파워 다운 모드의 진입시에 "L"상태의 클럭 인에이블 신호(CKE)를 래치한 후 파워 다운 모드로부터 이탈시 클럭 인에이블 신호(CKE)가 "H"상태로 천이되는 것을 감지하여 ODT 제어부의 동작모드를 파워 다운 모드로부터 액티브/스탠바이 모드로 전환하게 된다. 이를 상세하게 설명하면 다음과 같다.
프리차지 파워 다운 모드 구간에서는 DLL이 록킹 상태를 유지한 채 동작하지 않아 전력소모가 거의 없는 상태이다. 이후 파워 다운 모드로부터 이탈되어 DLL이 재동작하기까지 DLL에 공급되는 공급 전원이 불안정 상태에 놓이고, 상기 공급 전원이 안정화될 때까지 DLL로부터 출력되는 클럭은 불안정하다. 따라서, 이 상태에서 클럭인에이블신호(CKE)가 "H"상태로 인가되는 것과 거의 동시에 액티브/스탠바이 모드로 전환하게 된다(ICKE가 "L" to "H"로 됨).
이 때, 액티브/스탠바이 모드에서 RTT를 출력하기 위하여 사용할 DLL로부터의 출력 클럭이 존재하지 않기 때문에 외부에서 인가된 ODT 신호에 대하여 비정상적인 RTT 출력을 발생시킬 수 있는 문제를 안고 있다.
상기의 문제점을 해결하기 위하여 본 발명은 반도체 기억 소자가 온 다이 터미네이션 동작을 오류 없이 수행토록 함에 목적이 있다.
본 발명의 다른 목적은 반도체 기억 소자의 ODT 동작을 수행함에 있어서, 모드 전환시에 ODT 신호를 정상적으로 처리하도록 함에 있다.
본 발명의 또 다른 목적은 반도체 기억 소자의 ODT 동작을 수행함에 있어서, 지연 고정 루프로부터 클럭이 출력되고 난 후 ODT 모드가 파워 다운 모드로부터 액티브/스탠바이 모드로 전환되도록 하는 데에 있다.
상기 목적을 달성하기 위한 본원의 제1 발명에 따른 온 다이 터미네이션 모드 전환 회로는, 파워 다운 모드시 지연 고정 루프로부터 최초로 출력되는 라이징 클럭과 폴링 클럭을 이용하여 래치중인 버퍼링된 클럭 인에이블 신호를 출력시킴으로써 모드구분신호를 생성하기 위한 모드구분신호 발생수단; 상기 모드구분신호에 따라 온 다이 터미네이션 비교신호를 래치 및 출력시킴으로써 터미네이션 저항 발생 제어신호를 생성하기 위한 온 다이 터미네이션 제어수단; 및 상기 터미네이션 저항 발생 제어신호에 따라 터미네이션 저항을 생성하기 위한 터미네이션 저항 발생수단을 포함할 수 있다.
바람직하게는, 상기 모드구분신호 발생수단은, 상기 라이징 클럭과 폴링 클럭을 입력받기 위한 노아게이트; 상기 노아게이트의 출력을 이용하여 상기 버퍼링된 클럭 인에이블 신호를 입력받아 래치하고 출력하기 위한 래치부; 및 상기 래치부의 출력을 반전시키기 위한 인버터를 포함하여 구성할 수 있다.
바람직하게는, 상기 온 다이 터미네이션 제어수단은, 클럭버퍼로부터 출력되는 ODT 제어부용 클럭과, 상기 라이징 클럭 및 폴링 클럭, 그리고 모드구분신호를 논리결합하여 복수의 제어신호를 생성하기 위한 온 다이 터미네이션 제어신호 생성부; 및 상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 처리하기 위한 온 다이 터미네이션 비교신호 처리부를 포함하여 구성할 수 있다.
바람직하게는, 상기 온 다이 터미네이션 제어신호 생성부는, 입력되는 상기 ODT 제어부용 클럭과 모드구분신호를 논리결합하여 제1 ODT 제어신호와 제1 ODT 반전제어신호를 출력하기 위한 제1 ODT 제어신호 발생부; 입력되는 상기 ODT 제어부용 클럭과 모드구분신호를 논리결합하여 제2 ODT 제어신호와 제2 ODT 반전제어신호를 출력하기 위한 제2 ODT 제어신호 발생부; 입력되는 상기 라이징 클럭과 모드구분신호를 논리결합하여 제3 ODT 제어신호와 제3 ODT 반전제어신호를 출력하기 위한 제3 ODT 제어신호 발생부; 및 입력되는 상기 폴링 클럭과 모드구분신호를 논리결합하여 제4 ODT 제어신호와 제4 ODT 반전제어신호를 출력하기 위한 제3 ODT 제어신호 발생부를 포함하여 구성할 수 있다.
바람직하게는, 상기 온 다이 터미네이션 비교신호 처리부는, 상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 래치 및 출력하기 위한 직렬로 된 복수의 래치부; 및 상기 복수의 래치부의 출력을 논리결합하여 상기 터미네이션 저항 발생 제어신호를 출력시키기 위한 논리결합부를 포함하여 구성할 수 있다.
또한, 본원의 제2 발명에 따른 온 다이 터미네이션 모드 전환 방법은, 파워 다운 모드시 지연 고정 루프로부터 최초로 출력되는 라이징 클럭과 폴링 클럭을 이용하여 래치중인 버퍼링된 클럭 인에이블 신호를 출력시킴으로써 모드구분신호를 생성하는 제1 단계; 상기 모드구분신호에 따라 온 다이 터미네이션 비교신호를 래치 및 출력시킴으로써 터미네이션 저항 발생 제어신호를 생성하는 제2 단계; 및 상기 터미네이션 저항 발생 제어신호에 따라 터미네이션 저항을 생성하는 제3 단계를 포함할 수 있다.
바람직하게는, 상기 제1 단계는, 상기 라이징 클럭과 폴링 클럭을 입력받는 제4 단계; 상기 제4 단계의 출력을 이용하여 상기 버퍼링된 클럭 인에이블 신호를 입력받아 래치하고 출력하는 제5 단계; 및 상기 제5 단계의 출력을 반전시키는 제6 단계를 포함할 수 있다.
바람직하게는, 상기 제2 단계는, 클럭버퍼로부터 출력되는 ODT 제어부용 클럭과, 상기 라이징 클럭 및 폴링 클럭, 그리고 모드구분신호를 논리결합하여 복수의 제어신호를 생성하는 단계; 및 상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 처리하는 단계를 포함할 수 있다.
프리차지 파워 다운 모드로부터 이탈(precharge power down exit)시에는 프리차지 파워 다운 모드시 동작하지 않고 있던 DLL이 동작하여 클럭을 재생성하기까지 소정 시간이 필요하다. 이는 DRAM이 프리차지 파워 다운 모드로부터 이탈되더라도 소정 구간 동안 DLL로부터 클럭이 출력되지 않기 때문이다. 즉, 외부로부터 인가된 ODT 신호의 변화를 바르게 처리하기 위해서는 DLL로부터 클럭이 출력된 후 ODT측 제어회로가 프리차지 파워 다운 모드로부터 액티브/스탠바이 모드로 전환해야 한다.
이하 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기 로 한다. 이에 앞서, 본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다. 따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일 실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
도 6은 본 발명의 일실시예에 따른 ODT 동작을 위한 블록 구성도이다.
본 발명의 일실시예에 따른 ODT 동작을 위한 블록 구성도는, 도 3의 종래기술의 구성과 대부분의 구성이 유사하다. 다만, DLL(310)로부터 출력되는 라이징 클럭(RCLK)과 폴링 클럭(FCLK) 그리고 버퍼링된 클럭 인에이블 신호(ICKE)를 입력받아 모드구분신호(CKEODT)를 출력하기 위한 ODT 모드구분신호 발생부(650)가 추가된다.
본 발명에 따른 ODT 모드구분신호 발생부(650)는, 파워 다운 모드시 디스에이블 상태에 있는 지연 고정 루프로부터 클럭(RCLK, FCLK)이 재생성되어 출력되면 ODT의 동작 모드를 파워 다운 모드로부터 액티브/스탠바이 모드로 전환시킨다. 따라서, DLL로부터 출력되는 클럭이 재생성되기 전에는 외부에서 인가되는 ODT 신호를 비동기적으로 처리하고, 재생성시점 이후에는 액티브/스탠바이 모드로 ODT 신호를 처리하게 된다.
도 7은 도 6의 ODT 모드구분신호 발생부의 일실시 회로도이다.
ODT 모드구분신호 발생부(650)는 파워 다운 모드시 DLL로부터 최초로 출력되는 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 이용하여 기존에 래치하고 있던 버퍼링된 클럭 인에이블 신호(ICKE)를 출력시켜 모드구분신호(CKEODT)를 생성할 수 있다.
보다 구체적으로, ODT 모드구분신호 발생부(650)는 라이징 클럭(RCLK)과 폴링 클럭(FCLK)을 입력받기 위한 노아게이트(701), 노아게이트(701)의 출력을 이용하여 버퍼링된 클럭 인에이블 신호(ICKE)를 입력받아 래치하고 출력하기 위한 래치부(703, 705) 그리고 래치부(703, 705)의 출력을 반전시키기 위한 인버터(707)를 포함하여 구성된다.
도 8은 도 6의 ODT 제어부의 일실시 회로도이다.
ODT 제어부(660)는 라이징 클럭(RCLK)과 폴링 클럭(FCLK), ODT 제어부용 클럭(CLKODT) 그리고 모드구분신호(CKEODT)를 조합하여 ODT 제어를 위한 복수의 제어신호를 생성하기 위한 ODT 제어신호 생성부(801)와, 상기 복수의 제어신호를 이용하여 입력되는 ODT 비교신호(ODTI)를 처리하기 위한 ODT 비교신호 처리부(802)로 구성될 수 있다.
ODT 제어신호 생성부(801)는 제1 ODT제어신호 발생부(810), 제2 ODT제어신호 발생부(820), 라이징클럭지연 제어신호 발생부(830) 및 폴링클럭지연 제어신호 발생부(840)를 포함할 수 있고, 이들 각부는 예를 들어 다음과 같이 구성될 수 있을 것이다.
제1 ODT 제어신호 발생부(810)는 ODT 제어부용 클럭(CLKODT)과 모드구분신호(CKEODT)를 입력받기 위한 낸드게이트(811), 전원전압(VDD) 및 접지전압(VSS)에 제어되어 낸드게이트(811)의 출력을 전달하기 위한 전달게이트(812), 전달게이트(812)의 반전 출력인 제1 ODT 제어신호(CLKD1)를 출력하기 위한 인버터(813), 그리고 낸드게이트(811)의 버퍼링된 출력인 제1 ODT 반전제어신호(CLKDB1)를 출력하기 위한 직렬로 된 복수의 인버터(814, 815)를 포함한다. 이와 같은 구성을 갖는 제1 ODT 제어신호 발생부(810)는 ODT 제어부용 클럭(CLKODT)과 모드구분신호(CKEODT)가 각각 "H상태로 천이되면 제1 ODT 제어신호(CLKD1)와 제1 ODT 반전제어신호(CLKDB1)를 출력시킨다.
제2 ODT 제어신호 발생부(820)는 ODT 제어부용 클럭(CLKODT)을 반전시키기 위한 인버터(821), 인버터(821)의 출력과 모드구분신호(CKEODT)를 입력받기 위한 낸드게이트(822), 전원전압(VDD) 및 접지전압(VSS)에 제어되어 낸드게이트(822)의 출력을 전달하기 위한 전달게이트(823), 전달게이트(823)의 반전 출력인 제2 ODT 반전제어신호(CLKDB2)를 출력하기 위한 인버터(824), 그리고 낸드게이트(822)의 버퍼링된 출력인 제2 ODT 제어신호(CLKD2)를 출력하기 위한 직렬로 된 복수의 인버터(825, 826)를 포함한다. 이와 같은 구성을 갖는 제2 ODT 제어신호 발생부(820)는 ODT 제어부용 클럭(CLKODT)이 "L"상태, 모드구분신호(CKEODT)가 "H상태로 각각 천이되면 제2 ODT 제어신호(CLKD2)와 제2 ODT 반전제어신호(CLKDB2)를 출력시킨다.
제3 ODT 제어신호 발생부(830)는 라이징 클럭(RCLK)을 반전시키기 위한 인버터(831), 인버터(831)의 출력과 모드구분신호(CKEODT)를 입력받기 위한 낸드게이트(832), 전원전압(VDD) 및 접지전압(VSS)에 제어되어 낸드게이트(832)의 출력을 전달하기 위한 전달게이트(823), 전달게이트(823)의 반전 출력인 제3 ODT 반전제어신호(RCLKDB)를 출력하기 위한 인버터(834), 그리고 낸드게이트(832)의 버퍼링된 출력인 제3 ODT 제어신호(RCLKD)를 출력하기 위한 직렬로 된 복수의 인버터(835, 836)를 포함한다. 이와 같은 구성을 갖는 제3 ODT 제어신호 발생부(820)는 라이징 클럭(RCLK)이 "L"상태, 모드구분신호(CKEODT)가 각각 "H상태로 천이되면 제3 ODT 제어신호(RCLKD)와 제3 ODT 반전제어신호(RCLKDB)를 출력시킨다.
제4 ODT 제어신호 발생부(840)는 폴링 클럭(FCLK)을 반전시키기 위한 인버터(841), 인버터(841)의 출력과 모드구분신호(CKEODT)를 입력받기 위한 낸드게이트(842), 전원전압(VDD) 및 접지전압(VSS)에 제어되어 낸드게이트(842)의 출력을 전달하기 위한 전달게이트(843), 전달게이트(843)의 반전 출력인 제4 ODT 반전제어신호(FCLKDB)를 출력하기 위한 인버터(844), 그리고 낸드게이트(842)의 버퍼링된 출력인 제4 ODT 제어신호(FCLKD)를 출력하기 위한 직렬로 된 복수의 인버터(845, 846)를 포함한다. 이와 같은 구성을 갖는 제4 ODT 제어신호 발생부(840)는 폴링 클럭(FCLK)이 "L"상태, 모드구분신호(CKEODT)가 "H상태로 천이되면 제4 ODT 제어신호(FCLKD)와 제4 ODT 반전제어신호(FCLKDB)를 출력시킨다.
ODT 비교신호 처리부(802)는 ODT 제어신호 생성부(801)로부터 출력되는 복수의 ODT 제어신호를 이용하여 입력되는 ODT비교신호(ODTI)를 래치 및 출력하기 위한 직렬로 된 제1 내지 제6의 래치부(851, 852, 853, 854, 855, 및 856)를 포함할 수 있다.
제1 래치부(851)는, "L"상태의 제1 ODT 제어신호(CLKD1)에 제어되어 ODT 비교신호(ODTI)를 전달하기 위한 전달게이트(851-1)와 전달게이트(851-1)의 출력을 래치하기 위한 래치(851-2)를 포함할 수 있다.
제2 래치부(852)는, "H"상태의 제2 ODT 제어신호(CLKD2)에 제어되어 래치(851-2)의 출력(NA)을 전달하기 위한 전달게이트(852-1)와 전달게이트(852-1)의 출력을 래치하기 위한 래치(852-2)를 포함할 수 있다.
제3 래치부(853)는, "L"상태의 제1 ODT 제어신호(CLKD1)에 제어되어 래치(852-2)의 출력(NB)을 전달하기 위한 전달게이트(853-1)와 전달게이트(853-1)의 출력을 래치하기 위한 래치(853-2)를 포함할 수 있다.
제4 래치부(854)는, "H"상태의 제4 ODT 제어신호(FCLKD)에 제어되어 래치(853-2)의 출력(NC)을 전달하기 위한 전달게이트(854-1)와 전달게이트(854-1)의 출력을 래치하기 위한 래치(854-2)를 포함할 수 있다.
제5 래치부(855)는, "H"상태의 제3 ODT 제어신호(RCLKD)에 제어되어 래치(854-2)의 출력(ND)을 전달하기 위한 전달게이트(855-1)와 전달게이트(855-1)의 출력을 래치하기 위한 래치(855-2)를 포함할 수 있다.
제6 래치부(856)는, "H"상태의 제4 ODT 제어신호(FCLKD)에 제어되어 래치(855-2)의 출력(NE)을 전달하기 위한 전달게이트(856-1)와 전달게이트(856-1)의 출력을 래치하기 위한 래치(856-2)를 포함할 수 있다.
그리고, 래치(856-2)의 출력(NF)을 반전시킨 출력과 래치(855-2)의 출력을 부정논리곱(857)하여 RTT 발생 제어신호(ODTF)를 출력시킨다.
한편, 도 8에는 제1 래치부 내지 제6 래치부의 초기화 회로가 생략되어 있는데, 본 실시예에서는 래치(851-2, 853-2, 855-2)의 출력(NA, NC, NE)은 "H"상태의 초기값을 갖고, 래치(852-2, 954-2, 856-2)의 출력(NB, ND, NF)은 "L"상태의 초기값을 갖는 것으로 설정한다.
도 9는 도 8의 ODT 제어부의 동작 파형도이다.
도 9(A)는 액티브/스탠바이 상태인 경우의 ODT 인가시 동작 파형으로서, T1 지점에서 "H"상태의 ODT 신호가 인가되면 ODT 턴온 지연 시간(tAOND)인 2 클럭이 지난 후 T3 지점에서 RTT가 발생된다.
도 9(A)를 참조하여 좀 더 구체적으로 설명하면 다음과 같다. ODT 비교신호(ODTI)가 T1 지점에서 상향하는 ODT 제어부용 클럭(CLKODT)에 의해 제1 래치부(851)에서 래치되고, 제2 래치부(852)를 통과하고 그의 출력이 "H"상태로 된다. T1_ 지점에서 하향하는 ODT 제어부용 클럭(CLKODT)에 의해 제3 래치부(853)의 출력(NC)이 "L"상태로 되고, T2_ 지점의 외부클럭(CLK)의 폴링에 선행하는 폴링 클럭(FCLK)의 라이징 에지에 의해 제4 래치부(854)의 출력(ND)이 "H"상태로 된다. 이제 T3에 외부 클럭(CLK)의 라이징 에지에 선행하는 라이징 클럭(RCLK)에 의해 제5 래치부(855)의 출력(NE)이 "L"상태로 되고 낸드게이트(857)를 거쳐 "H"상태의 RTT 발생 제어신호(ODTF)가 출력된다.
도 9(B)는 파워 다운 모드 상태인 경우의 ODT 인가시 동작 파형이다. 파워 다운 모드에서는 DRAM 내부적으로 DLL 출력 클럭이 오프되고 버퍼링된 클럭 인에이블 신호(ICKE)이 "L"상태이므로, 제1 ODT 제어신호(CLKD1)는 "L"상태, 제1 ODT 반전제어신호(CLKDB1)는 "H"상태, 제2 ODT 제어신호(CLKD2)는 "H"상태, 제2 ODT 반전제어신호(CLKDB2)는 "L"상태, 제3 ODT 제어신호(RCLKD)는 "H"상태, 제3 ODT 반전제어신호(RCLKDB)는 "L"상태, 제4 ODT 제어신호(FCLKD)는 "H"상태, 및 제4 ODT 반전제어신호(FCLKDB)는 "L"상태가 되어 인가된 ODT 신호를 비동기적으로 처리함으로써 RTT 발생 제어신호(ODTF)를 출력한다. 즉, 파워 다운 모드에서는 도 8의 모든 전달게이트들이 턴온되므로 외부에서 인가되는 ODT 신호가 비동기적으로 처리되어 RTT 발생 제어신호(ODTF)로 출력된다.
ODT 턴오프 경우, ODT 신호가 T3지점에서 "L"로 인가되면, ODT 턴오프 지연시간의 사양에 따라 2.5 클럭이 지난 T5_ 지점에서 RTT가 턴오프된다. 구체적인 동작은 ODT 턴온 동작과 유사하므로 더 이상의 설명은 피하기로 한다.
이상과 같이, 본 발명은 비록 한정된 실시예와 도면에 의해 설명되었으나, 본 발명은 이것에 의해 한정되지 않으며 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 본 발명의 기술사상과 아래에 기재될 특허청구범위의 균등범위 내에서 다양한 수정 및 변형이 가능함은 물론이다.
상기와 같은 구성에 따라 본 발명은 온 다이 터미네이션 모드를 전환하는 동작을 수행함에 있어 DLL 출력이 없는 구간을 피할 수 있고, 그에 따라 파워 다운 모드에서의 부가적인 전류 소모를 줄일 수 있다.
또한, 본 발명은 파워 다운 모드로부터 이탈시 온 다이 터미네이션 모드의 변화가 외부로부터 인가되는 클럭 인에이블 신호의 변화에 직접적으로 종속되지 않게 할 수 있다. 따라서, DRAM의 동작 주파수 및 지연 고정 루프의 형태에 관계없이 외부에서 인가되는 ODT 신호를 정상적으로 처리할 수 있다.
도 1은 종래기술에 따른 액티브/스탠바이 모드시 ODT 타이밍도,
도 2는 종래기술에 따른 파워 다운 모드시 ODT 타이밍도,
도 3은 종래기술에 따른 ODT 동작을 위한 블록 구성도,
도 4는 도 3의 RTT 발생부의 구체 회로도,
도 5는 도 3의 ODT 동작 파형도,
도 6은 본 발명의 일실시예에 따른 ODT 동작을 위한 블록 구성도,
도 7은 도 6의 ODT 모드구분신호 발생부의 일실시 회로도,
도 8은 도 6의 ODT 제어부의 일실시 회로도,
도 9는 도 8의 ODT 제어부의 동작 파형도.
* 도면의 주요 부분에 대한 설명 *
310: DLL 320: 클럭 인에이블 버퍼
330: 클럭 버퍼 340: ODT 버퍼
360: RTT 발생부 370: 데이터 출력 버퍼
650: ODT 모드구분신호 발생부 660: ODT 제어부
801:ODT 제어신호 생성부 802: ODT 비교신호 처리부

Claims (21)

  1. 파워 다운 모드시 지연 고정 루프로부터 최초로 출력되는 라이징 클럭과 폴링 클럭을 이용하여 래치중인 버퍼링된 클럭 인에이블 신호를 출력시킴으로써 모드구분신호를 생성하기 위한 모드구분신호 발생수단;
    상기 모드구분신호에 따라 온 다이 터미네이션 비교신호를 래치 및 출력시킴으로써 터미네이션 저항 발생 제어신호를 생성하기 위한 온 다이 터미네이션 제어수단; 및
    상기 터미네이션 저항 발생 제어신호에 따라 터미네이션 저항을 생성하기 위한 터미네이션 저항 발생수단
    을 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  2. 제1항에 있어서, 상기 모드구분신호 발생수단은,
    상기 라이징 클럭과 폴링 클럭을 입력받기 위한 노아게이트;
    상기 노아게이트의 출력을 이용하여 상기 버퍼링된 클럭 인에이블 신호를 입력받아 래치하고 출력하기 위한 래치부; 및
    상기 래치부의 출력을 반전시키기 위한 인버터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  3. 제1항에 있어서, 상기 온 다이 터미네이션 제어수단은,
    클럭버퍼로부터 출력되는 ODT 제어부용 클럭과, 상기 라이징 클럭 및 폴링 클럭, 그리고 모드구분신호를 논리결합하여 복수의 제어신호를 생성하기 위한 온 다이 터미네이션 제어신호 생성부; 및
    상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 처리하기 위한 온 다이 터미네이션 비교신호 처리부
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  4. 제3항에 있어서, 상기 온 다이 터미네이션 제어신호 생성부는,
    입력되는 상기 ODT 제어부용 클럭과 모드구분신호를 논리결합하여 제1 ODT 제어신호와 제1 ODT 반전제어신호를 출력하기 위한 제1 ODT 제어신호 발생부;
    입력되는 상기 ODT 제어부용 클럭과 모드구분신호를 논리결합하여 제2 ODT 제어신호와 제2 ODT 반전제어신호를 출력하기 위한 제2 ODT 제어신호 발생부;
    입력되는 상기 라이징 클럭과 모드구분신호를 논리결합하여 제3 ODT 제어신호와 제3 ODT 반전제어신호를 출력하기 위한 제3 ODT 제어신호 발생부; 및
    입력되는 상기 폴링 클럭과 모드구분신호를 논리결합하여 제4 ODT 제어신호와 제4 ODT 반전제어신호를 출력하기 위한 제3 ODT 제어신호 발생부
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  5. 제4항에 있어서, 상기 제1 ODT 제어신호 발생부는,
    상기 ODT 제어부용 클럭과 모드구분신호를 입력받기 위한 낸드게이트;
    인가되는 전원전압에 제어되어 상기 낸드게이트의 출력을 전달하기 위한 전달게이트;
    상기 전달게이트의 반전출력인 제1 ODT 제어신호를 출력하기 위한 제1 인버터; 및
    상기 낸드게이트의 버퍼링된 출력인 제1 ODT 반전제어신호를 출력하기 위한 직렬로 된 복수의 인버터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  6. 제4항에 있어서, 상기 제2 ODT 제어신호 발생부는,
    ODT 제어부용 클럭을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력과 상기 모드구분신호를 입력받기 위한 낸드게이트;
    인가되는 전원전압에 제어되어 상기 낸드게이트의 출력을 전달하기 위한 전달게이트;
    상기 전달게이트의 반전 출력인 제2 ODT 반전제어신호를 출력하기 위한 제2 인버터; 및
    상기 낸드게이트의 버퍼링된 출력인 제2 ODT 제어신호를 출력하기 위한 직렬로 된 복수의 인버터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  7. 제4항에 있어서, 상기 제3 ODT 제어신호 발생부는,
    상기 라이징 클럭을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력과 상기 모드구분신호를 입력받기 위한 낸드게이트;
    인가되는 전원전압에 제어되어 상기 낸드게이트의 출력을 전달하기 위한 전달게이트;
    상기 전달게이트의 반전출력인 제3 ODT 반전제어신호를 출력하기 위한 제2 인버터(834); 및
    상기 낸드게이트의 버퍼링된 출력인 제3 ODT 제어신호를 출력하기 위한 직렬로 된 복수의 인버터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  8. 제4항에 있어서, 상기 제4 ODT 제어신호 발생부는,
    상기 폴링 클럭을 반전시키기 위한 제1 인버터;
    상기 제1 인버터의 출력과 상기 모드구분신호를 입력받기 위한 낸드게이트;
    인가되는 전원전압에 제어되어 상기 낸드게이트의 출력을 전달하기 위한 전달게이트;
    상기 전달게이트의 반전출력인 제4 ODT 반전제어신호를 출력하기 위한 제2 인버터; 및
    상기 낸드게이트의 버퍼링된 출력인 제4 ODT 제어신호를 출력하기 위한 직렬로 된 복수의 인버터
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  9. 제4항에 있어서, 상기 온 다이 터미네이션 비교신호 처리부는,
    상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 래치 및 출력하기 위한 직렬로 된 복수의 래치부; 및
    상기 복수의 래치부의 출력을 논리결합하여 상기 터미네이션 저항 발생 제어신호를 출력시키기 위한 논리결합부
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  10. 제9항에 있어서, 상기 복수의 래치부 중 제1 래치부는,
    제1 논리상태의 상기 제1 ODT 제어신호에 제어되어 상기 온 다이 터미네이션 비교신호를 전달하기 위한 제1 전달게이트;
    상기 제1 전달게이트의 출력을 래치하기 위한 제1 래치
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  11. 제10항에 있어서, 상기 복수의 래치부 중 제2 래치부는,
    제2 논리상태의 상기 제2 ODT 제어신호에 제어되어 상기 제1 래치의 출력을 전달하기 위한 제2 전달게이트; 및
    상기 제2 전달게이트의 출력을 래치하기 위한 제2 래치
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  12. 제11항에 있어서, 상기 복수의 래치부 중 제3 래치부는,
    상기 제1 상태의 상기 제1 ODT 제어신호에 제어되어 상기 제2 래치의 출력을 전달하기 위한 제3 전달게이트; 및
    상기 제3 전달게이트의 출력을 래치하기 위한 제3 래치
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  13. 제12항에 있어서, 상기 복수의 래치부 중 제4 래치부는,
    상기 제2 상태의 상기 제4 ODT 제어신호에 제어되어 상기 제3 래치의 출력을 전달하기 위한 제4 전달게이트; 및
    상기 제4 전달게이트의 출력을 래치하기 위한 제4 래치
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  14. 제13항에 있어서, 상기 복수의 래치부 중 제4 래치부는,
    상기 제2 상태의 상기 제3 ODT 제어신호에 제어되어 상기 제4 래치의 출력을 전달하기 위한 제5 전달게이트; 및
    상기 제5 전달게이트의 출력을 래치하기 위한 제5 래치
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  15. 제14항에 있어서, 상기 복수의 래치부 중 제5 래치부는,
    상기 제2 상태의 상기 제4 ODT 제어신호에 제어되어 상기 제5 래치의 출력을 전달하기 위한 제6 전달게이트; 및
    상기 제6 전달게이트의 출력을 래치하기 위한 제6 래치
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  16. 제15항에 있어서, 상기 논리결합부는,
    상기 제6 래치의 출력을 반전시키기 위한 인버터; 및
    상기 인버터의 출력과 상기 제5 래치의 출력을 부정논리곱하기 위한 낸드게이트
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 회로.
  17. 파워 다운 모드시 지연 고정 루프로부터 최초로 출력되는 라이징 클럭과 폴링 클럭을 이용하여 래치중인 버퍼링된 클럭 인에이블 신호를 출력시킴으로써 모드구분신호를 생성하는 제1 단계;
    상기 모드구분신호에 따라 온 다이 터미네이션 비교신호를 래치 및 출력시킴으로써 터미네이션 저항 발생 제어신호를 생성하는 제2 단계; 및
    상기 터미네이션 저항 발생 제어신호에 따라 터미네이션 저항을 생성하는 제3 단계
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 방법.
  18. 제17항에 있어서, 상기 제1 단계는,
    상기 라이징 클럭과 폴링 클럭을 입력받는 제4 단계;
    상기 제4 단계의 출력을 이용하여 상기 버퍼링된 클럭 인에이블 신호를 입력받아 래치하고 출력하는 제5 단계; 및
    상기 제5 단계의 출력을 반전시키는 제6 단계
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 방법.
  19. 제17항에 있어서, 상기 제2 단계는,
    클럭버퍼로부터 출력되는 ODT 제어부용 클럭과, 상기 라이징 클럭 및 폴링 클럭, 그리고 모드구분신호를 논리결합하여 복수의 제어신호를 생성하는 제4 단계; 및
    상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 처리하는 제5 단계
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 방법.
  20. 제19항에 있어서, 상기 제4 단계는,
    입력되는 상기 ODT 제어부용 클럭과 모드구분신호를 논리결합하여 제1 ODT 제어신호와 제1 ODT 반전제어신호를 출력하는 제6 단계;
    입력되는 상기 ODT 제어부용 클럭과 모드구분신호를 논리결합하여 제2 ODT 제어신호와 제2 ODT 반전제어신호를 출력하는 제7 단계;
    입력되는 상기 라이징 클럭과 모드구분신호를 논리결합하여 제3 ODT 제어신호와 제3 ODT 반전제어신호를 출력하는 제8 단계; 및
    입력되는 상기 폴링 클럭과 모드구분신호를 논리결합하여 제4 ODT 제어신호와 제4 ODT 반전제어신호를 출력하는 제9 단계
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 방법.
  21. 제20항에 있어서, 상기 제5 단계는,
    상기 복수의 제어신호를 이용하여 입력되는 온 다이 터미네이션 비교신호를 래치 및 출력하는 제10 단계; 및
    상기 제10 단계의 출력을 논리결합하여 상기 터미네이션 저항 발생 제어신호를 출력하는 제11 단계
    를 포함하는 것을 특징으로 하는 온 다이 터미네이션 모드 전환 방법.
KR10-2004-0009501A 2004-02-13 2004-02-13 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법 KR100528164B1 (ko)

Priority Applications (5)

Application Number Priority Date Filing Date Title
KR10-2004-0009501A KR100528164B1 (ko) 2004-02-13 2004-02-13 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
US10/879,650 US7196966B2 (en) 2004-02-13 2004-06-28 On die termination mode transfer circuit in semiconductor memory device and its method
TW093118720A TWI253084B (en) 2004-02-13 2004-06-28 Circuit in semiconductor memory device and its method
JP2004195037A JP4693089B2 (ja) 2004-02-13 2004-06-30 半導体記憶素子におけるオンダイターミネーションモードの転換回路及びその方法
CNB2004100889040A CN100476999C (zh) 2004-02-13 2004-11-04 在半导体存储器装置中的片内终结上的模式转移电路

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2004-0009501A KR100528164B1 (ko) 2004-02-13 2004-02-13 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법

Publications (2)

Publication Number Publication Date
KR20050081315A true KR20050081315A (ko) 2005-08-19
KR100528164B1 KR100528164B1 (ko) 2005-11-15

Family

ID=34836728

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2004-0009501A KR100528164B1 (ko) 2004-02-13 2004-02-13 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법

Country Status (5)

Country Link
US (1) US7196966B2 (ko)
JP (1) JP4693089B2 (ko)
KR (1) KR100528164B1 (ko)
CN (1) CN100476999C (ko)
TW (1) TWI253084B (ko)

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100718049B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법
KR100761359B1 (ko) * 2005-09-29 2007-09-27 주식회사 하이닉스반도체 온-다이 터미네이션 제어회로 및 방법
KR100771868B1 (ko) * 2006-02-28 2007-11-01 삼성전자주식회사 다이내믹 출력버퍼회로
KR100807118B1 (ko) * 2007-01-03 2008-02-26 주식회사 하이닉스반도체 반도체 메모리 소자
US7365564B2 (en) 2005-09-29 2008-04-29 Hynix Semiconductor Inc. Apparatus and method for controlling on die termination
KR100826498B1 (ko) * 2007-02-09 2008-05-02 삼성전자주식회사 주파수 범위에 따라서 가변되는 파이프 라인 구조를 갖는온 다이 터미네이션 제어회로를 구비하는 반도체 장치
KR100866601B1 (ko) * 2006-12-04 2008-11-03 삼성전자주식회사 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
KR100927401B1 (ko) * 2007-12-12 2009-11-19 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
KR100929846B1 (ko) * 2007-10-23 2009-12-04 주식회사 하이닉스반도체 온 다이 터미네이션 제어 회로
KR100933676B1 (ko) * 2008-04-30 2009-12-23 주식회사 하이닉스반도체 캘리브래이션 회로, 이를 포함하는 반도체 메모리장치, 및캘리브래이션 회로의 동작 방법
US7671622B2 (en) 2007-12-12 2010-03-02 Hynix Semiconductor Inc. On-die-termination control circuit and method

Families Citing this family (41)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7574634B2 (en) * 2004-06-21 2009-08-11 Micron Technology, Inc. Real time testing using on die termination (ODT) circuit
US7560956B2 (en) * 2005-08-03 2009-07-14 Micron Technology, Inc. Method and apparatus for selecting an operating mode based on a determination of the availability of internal clock signals
US7429871B2 (en) * 2005-09-29 2008-09-30 Hynix Semiconductor Inc. Device for controlling on die termination
KR100625298B1 (ko) * 2005-09-29 2006-09-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어 장치
KR100733430B1 (ko) * 2005-09-29 2007-06-29 주식회사 하이닉스반도체 반도체 메모리 장치
KR100805696B1 (ko) 2005-09-29 2008-02-21 주식회사 하이닉스반도체 반도체 메모리 장치
JP4524662B2 (ja) * 2005-10-21 2010-08-18 エルピーダメモリ株式会社 半導体メモリチップ
KR100849065B1 (ko) * 2005-12-15 2008-07-30 주식회사 하이닉스반도체 동기식 메모리 장치의 드라이버 및 오디티 임피던스 조절방법
TWI323467B (en) 2005-12-27 2010-04-11 Hynix Semiconductor Inc On-die termination circuit for semiconductor memory apparatus
KR100681879B1 (ko) 2006-01-16 2007-02-15 주식회사 하이닉스반도체 온-다이 터미네이션 제어 장치
KR100780949B1 (ko) 2006-03-21 2007-12-03 삼성전자주식회사 데이터 독출 모드에서 ｏｄｔ 회로의 온/오프 상태를테스트할 수 있는 반도체 메모리 장치 및 ｏｄｔ 회로의상태 테스트 방법
KR100681881B1 (ko) 2006-04-06 2007-02-15 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 방법
KR100844932B1 (ko) * 2006-09-27 2008-07-10 주식회사 하이닉스반도체 온 다이 터미네이션 회로를 갖는 반도체메모리소자
KR100851989B1 (ko) 2006-10-12 2008-08-13 주식회사 하이닉스반도체 반도체 메모리 장치의 온도정보 출력회로 및 방법
KR100780962B1 (ko) * 2006-10-27 2007-12-03 삼성전자주식회사 다이나믹 ｏｄｔ 모드 테스트 방법 및 그 방법을 사용하는ｏｄｔ 모드 테스트 회로
KR100880835B1 (ko) 2007-01-03 2009-02-02 주식회사 하이닉스반도체 메모리장치의 음전압 공급장치.
KR20080065100A (ko) 2007-01-08 2008-07-11 주식회사 하이닉스반도체 반도체 메모리 소자와 그의 구동 방법
KR100871704B1 (ko) 2007-02-27 2008-12-05 삼성전자주식회사 반도체 메모리 장치의 온다이 터미네이션 회로, 그의 제어방법 및 ｏｄｔ 동기 버퍼
KR100821585B1 (ko) 2007-03-12 2008-04-15 주식회사 하이닉스반도체 반도체 메모리 장치의 온 다이 터미네이션 회로
KR100857438B1 (ko) 2007-03-13 2008-09-10 주식회사 하이닉스반도체 전압 생성 회로 및 이를 이용한 반도체 메모리 장치의 기준전압 생성 회로
KR100897255B1 (ko) 2007-04-12 2009-05-14 주식회사 하이닉스반도체 반도체 메모리 장치의 온 다이 터미네이션 회로 및 방법
KR100930399B1 (ko) * 2007-05-10 2009-12-08 주식회사 하이닉스반도체 반도체 장치의 데이터 출력 드라이빙 회로
KR100853468B1 (ko) * 2007-07-12 2008-08-21 주식회사 하이닉스반도체 온 다이 터미네이션 장치를 구비하는 반도체메모리소자 및그의 구동방법
KR100863536B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 그 제어방법
KR100863535B1 (ko) * 2007-11-02 2008-10-15 주식회사 하이닉스반도체 온 다이 터미네이션 장치 및 이를 포함하는 반도체메모리장치
US8719606B2 (en) * 2008-03-31 2014-05-06 Intel Corporation Optimizing performance and power consumption during memory power down state
KR100945813B1 (ko) * 2008-08-08 2010-03-08 주식회사 하이닉스반도체 반도체 집적회로의 저항값 조정 코드 생성 장치 및 방법
US7869300B2 (en) * 2009-04-29 2011-01-11 Agere Systems Inc. Memory device control for self-refresh mode
US8139433B2 (en) * 2009-05-13 2012-03-20 Lsi Corporation Memory device control for self-refresh mode
KR101069678B1 (ko) 2009-06-16 2011-10-05 주식회사 하이닉스반도체 반도체 메모리 장치의 온도 감지 회로
JP5474458B2 (ja) * 2009-09-10 2014-04-16 ピーエスフォー ルクスコ エスエイアールエル 半導体装置及びこれを備えるデータ処理システム
US9213063B2 (en) 2014-03-26 2015-12-15 Freescale Semiconductor, Inc. Reset generation circuit for scan mode exit
KR20160076889A (ko) * 2014-12-23 2016-07-01 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US11217286B2 (en) * 2016-06-27 2022-01-04 SK Hynix Inc. Semiconductor memory device with power down operation
US11133042B2 (en) * 2016-06-27 2021-09-28 SK Hynix Inc. Semiconductor memory system and semiconductor memory device, which can be remotely initialized
US10181346B2 (en) 2016-08-02 2019-01-15 SK Hynix Inc. Semiconductor devices and operations thereof
KR102592359B1 (ko) * 2016-06-27 2023-10-20 에스케이하이닉스 주식회사 반도체장치
US10147471B2 (en) 2016-08-02 2018-12-04 SK Hynix Inc. Semiconductor devices and semiconductor systems
US10566038B2 (en) * 2017-05-29 2020-02-18 Samsung Electronics Co., Ltd. Method of controlling on-die termination and system performing the same
US10153014B1 (en) * 2017-08-17 2018-12-11 Micron Technology, Inc. DQS-offset and read-RTT-disable edge control
CN112986797A (zh) * 2021-02-08 2021-06-18 昂宝电子（上海）有限公司 芯片测试电路及方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5134587A (en) 1990-08-17 1992-07-28 Sgs-Thomson Microelectronics, Inc. Semiconductor memory with automatic test mode exit on chip enable
EP0475588B1 (en) 1990-08-17 1996-06-26 STMicroelectronics, Inc. A semiconductor memory with inhibited test mode entry during power-up
US6600215B1 (en) 1998-04-02 2003-07-29 Micron Technology, Inc. Method and apparatus for coupling a semiconductor die to die terminals
JP3880206B2 (ja) * 1998-07-16 2007-02-14 富士通株式会社 集積回路装置
EP1306849B1 (en) * 2001-10-19 2008-02-27 Samsung Electronics Co., Ltd. Devices and methods for controlling active termination resistors in a memory system
KR100502408B1 (ko) * 2002-06-21 2005-07-19 삼성전자주식회사 액티브 터미네이션을 내장한 메모리 장치의 파워-업시퀀스를 제어하는 메모리 시스템과 그 파워-업 및 초기화방법
US6650594B1 (en) * 2002-07-12 2003-11-18 Samsung Electronics Co., Ltd. Device and method for selecting power down exit
DE10245536B4 (de) 2002-09-30 2005-02-03 Infineon Technologies Ag Kalibrieren von Halbleitereinrichtungen mittels einer gemeinsamen Kalibrierreferenz
KR100464437B1 (ko) 2002-11-20 2004-12-31 삼성전자주식회사 온칩 ｄｃ 전류 소모를 최소화할 수 있는 ｏｄｔ 회로와ｏｄｔ 방법 및 이를 구비하는 메모리장치를 채용하는메모리 시스템
KR100506976B1 (ko) * 2003-01-03 2005-08-09 삼성전자주식회사 온다이 터미네이션 회로를 가지는 동기 반도체 메모리 장치

Cited By (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100761359B1 (ko) * 2005-09-29 2007-09-27 주식회사 하이닉스반도체 온-다이 터미네이션 제어회로 및 방법
US7365564B2 (en) 2005-09-29 2008-04-29 Hynix Semiconductor Inc. Apparatus and method for controlling on die termination
KR100771868B1 (ko) * 2006-02-28 2007-11-01 삼성전자주식회사 다이내믹 출력버퍼회로
US7456651B2 (en) 2006-06-08 2008-11-25 Hynix Semiconductor Inc. On-die termination apparatus for semiconductor memory having exact comparison voltage characteristic and method of controlling the same
KR100718049B1 (ko) * 2006-06-08 2007-05-14 주식회사 하이닉스반도체 반도체 메모리의 온 다이 터미네이션 장치 및 그 제어방법
US7786752B2 (en) 2006-12-04 2010-08-31 Samsung Electronics Co., Ltd. Memory systems, on-die termination (ODT) circuits, and method of ODT control
KR100866601B1 (ko) * 2006-12-04 2008-11-03 삼성전자주식회사 반도체 장치의 종단 저항을 제어할 수 있는 장치 및 방법
KR100807118B1 (ko) * 2007-01-03 2008-02-26 주식회사 하이닉스반도체 반도체 메모리 소자
KR100826498B1 (ko) * 2007-02-09 2008-05-02 삼성전자주식회사 주파수 범위에 따라서 가변되는 파이프 라인 구조를 갖는온 다이 터미네이션 제어회로를 구비하는 반도체 장치
KR100929846B1 (ko) * 2007-10-23 2009-12-04 주식회사 하이닉스반도체 온 다이 터미네이션 제어 회로
US7629811B2 (en) 2007-10-23 2009-12-08 Hynix Semiconductor Inc. Control circuit for controlling on-die termination impedance
KR100927401B1 (ko) * 2007-12-12 2009-11-19 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
US7671622B2 (en) 2007-12-12 2010-03-02 Hynix Semiconductor Inc. On-die-termination control circuit and method
KR100960012B1 (ko) * 2007-12-12 2010-05-28 주식회사 하이닉스반도체 온 다이 터미네이션 제어회로 및 제어방법
US7755383B2 (en) 2008-04-30 2010-07-13 Hynix Semiconductor, Inc. Calibration circuit, semiconductor memory device including the same, and operating method of the calibration circuit
KR100933676B1 (ko) * 2008-04-30 2009-12-23 주식회사 하이닉스반도체 캘리브래이션 회로, 이를 포함하는 반도체 메모리장치, 및캘리브래이션 회로의 동작 방법

Also Published As

Publication number Publication date
CN100476999C (zh) 2009-04-08
TW200527444A (en) 2005-08-16
TWI253084B (en) 2006-04-11
JP4693089B2 (ja) 2011-06-01
US20050180229A1 (en) 2005-08-18
JP2005228458A (ja) 2005-08-25
US7196966B2 (en) 2007-03-27
CN1655279A (zh) 2005-08-17
KR100528164B1 (ko) 2005-11-15

Similar Documents

Publication Publication Date Title
KR100528164B1 (ko) 반도체 기억 소자에서의 온 다이 터미네이션 모드 전환회로 및 그 방법
KR100502664B1 (ko) 온 다이 터미네이션 모드 전환 회로 및 그방법
US7019555B2 (en) Circuit for performing on-die termination operation in semiconductor memory device and its method
US6768690B2 (en) Register controlled DLL for reducing current consumption
KR100240539B1 (ko) 입력 버퍼 회로의 소모 전류가 저감된 동기형 반도체 기억 장치
US6717884B2 (en) Synchronous memory device with reduced address pins
KR100480598B1 (ko) 프리앰블 기능을 갖는 반도체 메모리 장치
US6538956B2 (en) Semiconductor memory device for providing address access time and data access time at a high speed
CN111756368B (zh) 使用频率检测的锁相电路系统的频率检测器、设备和方法
US6337833B1 (en) Memory device
KR100483641B1 (ko) 반도체 집적 회로 및 메모리 시스템
US6621316B1 (en) Synchronous mirror delay (SMD) circuit and method including a counter and reduced size bi-directional delay line
CN114270439A (zh) 存储器装置锁存器电路系统
US5648931A (en) High speed synchronous logic data latch apparatus
CN110310684B (zh) 用于在半导体装置中提供时钟信号的设备及方法
KR100477836B1 (ko) 클럭 드라이버
US5983314A (en) Output buffer having inherently precise data masking
USRE46141E1 (en) Semiconductor device and timing control method for the same
KR100333703B1 (ko) 동기식 디램의 데이터 스트로브 버퍼
KR20010009843A (ko) 디디알 에스디램의 읽기 동작을 위한 데이터 스위치 제어 신호발생 회로
KR100575860B1 (ko) 동기식 메모리소자의 데이터 입력제어회로
US11417391B2 (en) Systems and methods for level down shifting drivers
KR100900772B1 (ko) 동기식 메모리 장치
US10706896B2 (en) Charge pump supply oscillator
KR100318434B1 (ko) 디디알 에스디램의 데이터 스트로브 버퍼 제어 신호 발생회로

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121101

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131104

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151012

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20160929

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20181018

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20191016

Year of fee payment: 15