KR20190079931A - Dq 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법 - Google Patents

Dq 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법 Download PDF

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Abstract

본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀 어레이, 메모리 셀 어레이에 쓰여지거나 메모리 셀 어레이로부터 읽혀지는 제 1 비트들을 포함하는 제 1 신호가 입력되거나 출력되는 제 1 데이터 입출력 핀, 메모리 셀 어레이에 쓰여지거나 메모리 셀 어레이로부터 읽혀지는 제 2 비트들을 포함하는 제 2 신호가 입력되거나 출력되는 제 2 데이터 입출력 핀, 제 1 데이터 입출력 핀을 통해 제 1 신호에 대한 제 1 연산 코드들을 수신하는 제 1 수신기, 제 2 데이터 입출력 핀을 통해 제 2 신호에 대한 제 2 연산 코드들을 수신하는 제 2 수신기, 제 1 연산 코드들을 저장하는 제 1 모드 레지스터, 및 제 2 연산 코드들을 저장하는 제 2 모드 레지스터를 포함할 수 있다.

Description

DQ 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법{MEMORY DEVICE RECEIVING OPERATION CODES THROUGH DQ PINS, MEMORY MODULE INCLUDING THE SAME, AND SETTING METHOD OF THE MEMORY MODULE}
본 발명은 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법에 관한 것으로, 좀 더 자세하게는 DQ 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법에 관한 것이다.
메모리 장치는 동작 모드들과 관련된 설정값들을 저장하기 위한 모드 레지스터들을 포함할 수 있다. 유저는 모드 레지스터들의 설정값을 제어하여, 메모리 장치의 다양한 동작 모드들을 설정하고 이용할 수 있다. 메모리 장치에 대한 데이터 입출력이 수행되기 전에, 모드 레지스터들을 설정하는 것이 필요하다.
메모리 장치가 발전함에 따라, 메모리 장치가 지원하는 기능들도 증가하고 있다. 특히, 메모리 장치의 동작 속도가 증가하면서, 메모리 장치는 고속 인터페이스와 관련된 다양한 동작 모드들을 지원할 수 있다. 이로 인해, 메모리 장치의 모드 레지스터들을 설정하는데 필요한 시간이 증가할 수 있다. 다수의 메모리 장치들이 사용되는 경우 또는 메모리 장치의 동작 모드들을 세부적으로 설정하는 경우, 모드 레지스터들을 설정하는데 필요한 시간이 더욱 증가할 수 있다. 따라서, 모드 레지스터들을 설정하는데 필요한 시간을 감소시키는 것이 필요하다.
본 발명은 상술한 기술적 과제를 해결하기 위한 것으로, DQ 핀들을 통해 연산 코드들을 수신하는 메모리 장치, 이를 포함하는 메모리 모듈, 그리고 메모리 모듈의 설정 방법을 제공할 수 있다.
본 발명의 실시 예에 따른 메모리 장치는, 메모리 셀 어레이, 메모리 셀 어레이에 쓰여지거나 메모리 셀 어레이로부터 읽혀지는 제 1 비트들을 포함하는 제 1 신호가 입력되거나 출력되는 제 1 데이터 입출력 핀, 메모리 셀 어레이에 쓰여지거나 메모리 셀 어레이로부터 읽혀지는 제 2 비트들을 포함하는 제 2 신호가 입력되거나 출력되는 제 2 데이터 입출력 핀, 제 1 데이터 입출력 핀을 통해 제 1 신호에 대한 제 1 연산 코드들을 수신하는 제 1 수신기, 제 2 데이터 입출력 핀을 통해 제 2 신호에 대한 제 2 연산 코드들을 수신하는 제 2 수신기, 제 1 연산 코드들을 저장하는 제 1 모드 레지스터, 및 제 2 연산 코드들을 저장하는 제 2 모드 레지스터를 포함할 수 있다.
본 발명의 실시 예에 따른 메모리 모듈은, 제 1 메모리 셀 어레이 및 제 1 메모리 셀 어레이에 쓰여지거나 제 1 메모리 셀 어레이로부터 읽혀지는 제 1 비트들을 포함하는 제 1 신호들이 각각 입력되거나 출력되는 제 1 데이터 입출력 핀들을 포함하는 제 1 메모리 장치, 및 제 2 메모리 셀 어레이 및 제 2 메모리 셀 어레이에 쓰여지거나 제 2 메모리 셀 어레이로부터 읽혀지는 제 2 비트들을 포함하는 제 2 신호들이 각각 입력되거나 출력되는 제 2 데이터 입출력 핀들을 포함하는 제 2 메모리 장치를 포함할 수 있다. 제 1 메모리 장치는 모드 레지스터 업데이트 명령에 응답하여, 제 1 데이터 입출력 핀들을 통해 전송된 제 1 연산 코드들을 저장하고, 그리고 제 2 메모리 장치는 모드 레지스터 업데이트 명령에 응답하여, 제 2 데이터 입출력 핀들을 통해 전송된 제 2 연산 코드들을 저장할 수 있다.
본 발명의 실시 예에 따른, 메모리 제 1 명령 핀 및 제 1 데이터 입출력 핀들을 포함하는 제 1 메모리 장치 및 제 2 명령 핀 및 제 2 데이터 입출력 핀들을 포함하는 제 2 메모리 장치를 포함하는 메모리 모듈의 설정 방법은, 모드 레지스터 업데이트 명령을 제 1 명령 핀 및 제 2 명령 핀으로 전송하는 단계, 쓰기 명령 또는 읽기 명령에 따라 제 1 데이터 입출력 핀들을 통해 입력되거나 출력되는 제 1 신호들에 대한 제 1 연산 코드들을 제 1 데이터 입출력 핀들로 전송하는 단계, 및 쓰기 명령 또는 읽기 명령에 따라 제 2 데이터 입출력 핀들을 통해 입력되거나 출력되는 제 2 신호들에 대한 제 2 연산 코드들을 제 2 데이터 입출력 핀들로 전송하는 단계를 포함할 수 있다.
본 발명의 실시 예에 따르면, 메모리 장치는 DQ 핀들을 통해 연산 코드들을 수신하므로, 메모리 장치의 동작 모드들을 설정하는데 필요한 시간, 즉 모드 레지스터들을 설정하는데 필요한 시간이 감소할 수 있다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다.
도 3은 본 발명의 다른 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 도면이다.
도 4는 도 3의 메모리 모듈을 포함하는 메모리 시스템을 예시적으로 보여주는 도면이다.
도 5는 본 발명의 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법을 예시적으로 보여주는 타이밍도이다.
도 6 내지 도 8은 본 발명의 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법들을 예시적으로 보여주는 타이밍도이다.
도 9는 본 발명의 다른 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법을 예시적으로 보여주는 타이밍도이다.
도 10은 본 발명의 또 다른 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법을 예시적으로 보여주는 타이밍도이다.
도 11은 본 발명의 실시 예에 따라 메모리 모듈을 설정하는 방법을 예시적으로 보여주는 순서도이다.
도 12는 도 1의 메모리 컨트롤러와 통신하는 메모리 장치를 예시적으로 보여주는 블록도이다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템이 구현된 전자 장치를 예시적으로 보여주는 블록도이다.
아래에서는, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 메모리 시스템을 예시적으로 보여주는 블록도이다. 도 1을 참조하면, 메모리 시스템(10)은 메모리 컨트롤러(11) 및 메모리 모듈(12)을 포함할 수 있다.
메모리 컨트롤러(11)는 명령 및 어드레스 신호들(CMD/ADD)을 메모리 모듈(12)로 전송할 수 있고 메모리 모듈(12)을 제어할 수 있다. 메모리 컨트롤러(11)는 명령 및 어드레스에 따라 메모리 모듈(12)과 데이터를 교환할 수 있다. 예를 들어, 메모리 컨트롤러(11)는 메모리 모듈(12)과 DQ 신호들(DQ)을 교환할 수 있다.
메모리 컨트롤러(11)는 서버 어플리케이션, PC(personal computer) 어플리케이션, 모바일 어플리케이션 등과 같은 다양한 어플리케이션을 지원하는 프로세서의 요청에 따라 메모리 모듈(12)을 제어할 수 있다. 메모리 컨트롤러(11)는 프로세서를 포함하는 호스트에 포함될 수 있고, 프로세서의 요청에 따라 메모리 모듈(12)을 제어할 수 있다.
메모리 모듈(12)은 제 1 내지 제 3 메모리 장치들(13~15)을 포함할 수 있다. 제 1 내지 제 3 메모리 장치들(13~15)은 메모리 컨트롤러(11)로부터 명령(CMD) 및 어드레스(ADD)를 수신하고, 메모리 컨트롤러(11)와 각각의 DQ 신호들을 교환할 수 있다. 좀 더 구체적으로, 제 1 메모리 장치(13)는 명령(CMD) 및 어드레스(ADD)에 응답하여 DQ 신호들을 메모리 모듈(12)과 교환할 수 있다. 제 1 메모리 장치(13)와 유사하게, 제 2 및 제 3 메모리 장치들(14, 15)도 DQ 신호들을 메모리 모듈(12)과 각각 교환할 수 있다.
도 1을 참조하면, 메모리 컨트롤러(11) 및 메모리 모듈(12) 사이에는 명령 및 어드레스 신호들(CMD/ADD) 및 DQ 신호들을 위한 전송 경로들이 각각 제공될 수 있다. 예를 들어, 제 1 내지 제 3 메모리 장치들(13~15)은 명령 및 어드레스 신호들(CMD/ADD)을 위한 전송 경로들은 공유할 수 있으나, DQ 신호들을 위한 전송 경로들은 공유하지 않을 수 있다.
실시 예에 있어서, 메모리 컨트롤러(11)는 쓰기 명령 또는 읽기 명령을 메모리 모듈(12)로 전송하기 전에, 메모리 모듈(12)의 제 1 내지 제 3 메모리 장치들(13~15)의 동작 모드들을 각각 설정하거나 새롭게 업데이트할 수 있다. 메모리 컨트롤러(11)는 제 1 내지 제 3 메모리 장치들(13~15)에 대한 각각의 동작 모드들을 독립적으로 설정할 수 있다. 메모리 컨트롤러(11)는 고속의 데이터 입출력을 위해, 제 1 메모리 장치(13)의 DQ 신호들에 대한 각각의 동작 모드들도 독립적으로 설정할 수 있고, 제 1 메모리 장치(13)의 DQ 신호들과 유사하게, 제 2 메모리 장치(14)의 DQ 신호들에 대한 각각의 동작 모드들 및 제 3 메모리 장치(15)의 DQ 신호들에 대한 각각의 동작 모드들도 독립적으로 설정할 수 있다.
실시 예에 있어서, 메모리 모듈(12)의 메모리 장치들의 수는 도시된 것에 한정되지 않는다. 그리고, 메모리 모듈(12)은 여러 개의 메모리 장치들을 포함하는 임의의 장치를 나타낼 수 있고, 예를 들어, 메모리 모듈(12)은 메모리 패키지일 수도 있다.
도 2는 도 1의 메모리 장치를 예시적으로 보여주는 블록도이다. 도 2는 도 1을 참조하여 설명될 것이다. 도 2의 메모리 장치(100)는 도 1의 제 1 내지 제 3 메모리 장치들(13~15) 중 어느 하나일 수 있다. 도 2를 참조하면, 메모리 장치(100)는 클럭 핀(111), 명령 핀(112), 어드레스 핀(113), 제 1 DQ 핀(114), 제 2 DQ 핀(115), 클럭 버퍼(121), 명령 버퍼(122), 어드레스 버퍼(123), 제 1 DQ 버퍼(124), 제 2 DQ 버퍼(125), 커맨드 디코더(130), 모드 레지스터(140), 메모리 셀 어레이(151), 로우 디코더(152), 컬럼 디코더(153), 데이터 버퍼(154), 제 1 병렬화기(161), 제 1 직렬화기(162), 제 1 디멀티플렉서(163), 제 1 모드 레지스터(164), 제 1 DFE(decision feedback equalizer, 165), 제 2 병렬화기(171), 제 2 직렬화기(172), 제 2 디멀티플렉서(173), 제 2 모드 레지스터(174), 및 제 2 DFE(175)를 포함할 수 있다.
클럭 핀(111)은 메모리 장치(100)의 외부(예를 들어, 도 1의 메모리 컨트롤러(11), 호스트 등)로부터 클럭 신호(CK)를 입력받는 단자(terminal)일 수 있다. 클럭 신호(CK)는 메모리 장치(100)로만 입력되는 단방향(unidirectional) 신호일 수 있고, 클럭 핀(111)은 입력 단자일 수 있다.
명령 핀(112)은 메모리 장치(100)의 외부로부터 명령(CMD)을 입력받는 단자일 수 있다. 명령(CMD)은 메모리 장치(100)로만 입력되는 단방향 신호일 수 있고, 명령 핀(112)은 입력 단자일 수 있다. 설명의 편의를 위해, 명령 핀(112)은 단지 하나만 도시되었으나, 명령 핀의 수는 적어도 하나 이상일 수 있다.
어드레스 핀(113)은 메모리 장치(100)의 외부로부터 어드레스(ADD)를 입력받는 단자일 수 있다. 어드레스(ADD)는 메모리 장치(100)로만 입력되는 단방향 신호일 수 있고, 어드레스 핀(113)은 입력 단자일 수 있다. 어드레스 핀(113)은 메모리 셀 어레이(151) 내 메모리 셀들의 위치를 나타내는 로우 어드레스(RA) 및 컬럼 어드레스(CA)뿐만 아니라 메모리 장치(100)의 동작 모드를 설정하기 위한 연산 코드들(OPCODE)을 수신할 수 있다.
설명의 편의를 위해 어드레스 핀(113)은 단지 하나만 도시되었으나, 어드레스 핀의 수는 적어도 하나 이상일 수 있다. 실시 예에 있어서, 메모리 장치(100)는 명령 핀(112) 및 어드레스 핀(113)의 수를 줄이기 위해, 명령 및 어드레스를 모두 수신하는 적어도 하나의 CA 핀들을 포함할 수 있다.
제 1 및 제 2 DQ 핀들(114, 115)은 메모리 장치(100)의 외부로부터 제 1 및 제 2 DQ 신호들(DQ1, DQ2)을 입력받거나 또는 메모리 장치(100)의 외부로 제 1 및 제 2 DQ 신호들(DQ1, DQ2)을 출력하는 단자들일 수 있다. 여기서, 제 1 및 제 2 DQ 핀들(114, 115)의 수(제 1 및 제 2 DQ 신호들(DQ1, DQ2)의 수)는 메모리 장치(100)의 다양한 규약에 따라 사전에 결정될 수 있다. 제 1 및 제 2 DQ 핀들(114, 115)의 수에 따라, 메모리 장치(100)의 구성이 결정될 수 있다. 예를 들어, 메모리 장치(100)는 x4, x8, x16, x32, x64, x128 모드 등을 지원할 수 있다.
제 1 및 제 2 DQ 신호들(DQ1, DQ2)은 쓰기 명령에 따라 메모리 셀 어레이(151)에 쓰여지는 쓰기 데이터의 비트들 또는 읽기 명령에 따라 메모리 셀 어레이(151)로부터 출력되는 읽기 데이터의 비트들을 포함할 수 있다. 제 1 및 제 2 DQ 신호들(DQ1, DQ2)은 메모리 장치(100)로 입력되거나 혹은 메모리 장치(100)로부터 출력되는 양방향(bidirectional) 신호들, 즉 데이터 입출력 신호들일 수 있고, 제 1 및 제 2 DQ 핀들(114, 115)은 데이터 입출력 단자들일 수 있다.
실시 예에 있어서, 메모리 장치(100)는 제 1 DQ 핀(114)을 통해 제 1 DQ 신호(DQ1)에 대한 제 1 연산 코드들(OPCODE1)을 수신할 수 있다. 메모리 장치(100)는 제 2 DQ 핀(115)을 통해 제 2 DQ 신호(DQ2)에 대한 제 2 연산 코드들(OPCODE2)을 수신할 수 있다. 메모리 장치(100)는 제 1 및 제 2 DQ 핀들(114, 115)을 통해 쓰기 데이터의 비트들을 포함하는 제 1 및 제 2 DQ 신호들(DQ1, DQ2)을 수신하거나 또는 제 1 및 제 2 연산 코드들(OPCODE1, OPCODE2)을 각각 포함하는 제 1 및 제 2 DQ 신호들(DQ1, DQ2)을 수신할 수 있다.
전술한대로, 어드레스 핀(113)을 통해 수신되는 연산 코드들(OPCODE)은 메모리 장치(100)에 대한 동작 모드를 설정하기 위한 정보를 포함할 수 있다. 반면에, 제 1 연산 코드들(OPCODE1)은 제 1 DQ 신호(DQ1)와 관련된 정보로서 어드레스 핀(113)을 통해 수신되는 연산 코드들(OPCODE) 및 제 2 연산 코드들(OPCODE2)과 다르다. 제 2 연산 코드들(OPCODE2)도 제 2 DQ 신호(DQ2)와 관련된 정보로서 어드레스 핀(113)을 통해 수신되는 연산 코드들(OPCODE) 및 제 1 연산 코드들(OPCODE1)과 다르다. 본 발명의 실시 예에 따른 메모리 장치(100)는 고속 인터페이스를 위해 사전에 제 1 및 제 2 DQ 신호들(DQ1, DQ2)을 독립적으로 설정할 수 있고, 이를 위해, 제 1 및 제 2 연산 코드들(OPCODE1, OPCODE2)을 어드레스 핀(113)이 아닌 제 1 및 제 2 DQ 핀들(114, 115)을 통해 각각 수신할 수 있다. 메모리 장치(100)가 더 많은 DQ 핀들을 포함하는 경우, DQ 핀들을 통해 더 많은 연산 코드들을 각각 더 수신할 수 있다.
실시 예에 있어서, 도시되진 않았지만, 메모리 장치(100)는 메모리 장치(100)의 외부로부터 데이터 스트로브 신호(DQS)를 입력받거나 또는 메모리 장치(100)의 외부로부터 데이터 스트로브 신호(DQS)를 출력하는 DQS 핀 및 DQS 핀과 연결된 DQS 버퍼를 더 포함할 수 있다. 데이터 스트로브 신호(DQS)는 제 1 및 제 2 DQ 신호들(DQ1, DQ2)을 샘플링하기 위한 신호일 수 있다.
클럭 버퍼(121)는 클럭 신호(CK)를 수신하는 수신기(receiver; RX)로서 동작할 수 있다. 클럭 버퍼(121)는 클럭 신호(CK)를 수신하고 메모리 장치(100) 내부로 내부 클럭 신호(ICK)를 출력할 수 있다. 예를 들어, 메모리 장치(100)는 SDRAM(synchronous dynamic random access memory)으로서 클럭 핀(111)을 통해 입력되는 클럭 신호(CK)에 기초하여 명령을 처리할 수 있다.
명령 버퍼(122)는 명령(CMD)을 수신하는 수신기로서 동작할 수 있다. 명령 버퍼(122)는 내부 클럭 신호(ICK)의 상승 엣지(rising edge) 또는 하강 엣지(falling edge)에서 명령(CMD)을 샘플링할 수 있다. 명령 버퍼(122)는 샘플링된 명령을 커맨드 디코더(130)로 전송할 수 있다.
어드레스 버퍼(123)는 어드레스(ADD)를 수신하는 수신기로서 동작할 수 있다. 어드레스 버퍼(123)는 내부 클럭 신호(ICK)의 상승 엣지 또는 하강 엣지에서 어드레스(ADD)를 샘플링할 수 있다. 어드레스 버퍼(123)는 샘플링된 어드레스 중 명령에 해당하는 신호들을 커맨드 디코더(130)로 전송할 수 있다. 어드레스 버퍼(123)는 커맨드 디코더(130)의 디코딩(decoding) 결과에 기초하여, 로우 어드레스(RA)를 로우 디코더(152)로 전송하거나, 컬럼 어드레스(CA)를 컬럼 디코더(153)로 전송하거나, 또는 연산 코드들(OPCODE)을 모드 레지스터(140)로 전송할 수 있다.
제 1 DQ 버퍼(124)는 제 1 DQ 신호(DQ1)를 수신하는 제 1 수신기(124_1) 및 제 1 DQ 신호(DQ1)를 전송하는 제 1 전송기(transmitter; TX, 124_2)를 포함할 수 있다. 제 1 수신기(124_1)는 데이터 스트로브 신호(DQS)의 상승 엣지 또는 하강 엣지에서 쓰기 데이터의 비트들 또는 제 1 연산 코드들(OPCODE1)을 포함하는 제 1 DQ 신호(DQ1)를 샘플링하고, 샘플링된 비트들 또는 연산 코드들을 제 1 병렬화기(161)로 전송할 수 있다. 제 1 전송기(124_2)는 제 1 직렬화기(162)로부터 데이터 스트로브 신호(DQS)에 동기된 제 1 DQ 신호(DQ1)를 수신할 수 있다.
제 2 DQ 버퍼(125)는 제 2 DQ 신호(DQ2)를 수신하는 제 2 수신기(125_1) 및 제 2 DQ 신호(DQ2)를 전송하는 제 2 전송기(125_2)를 포함할 수 있다. 제 2 DQ 버퍼(125)는 제 1 DQ 버퍼(124)와 유사하게 동작할 수 있다. 실시 예에 있어서, 메모리 장치(100)는 DQ 핀들의 수와 동일한 DQ 버퍼들을 더 포함할 수 있다.
커맨드 디코더(130)는 명령 버퍼(122)로부터 샘플링된 명령 및 어드레스 버퍼(123)로부터 명령에 해당하는 신호를 수신하고 디코드할 수 있다. 예를 들어, 커맨드 디코더(130)는 활성화 명령, 쓰기 명령, 읽기 명령, 프리차지(precharge) 명령, 모드 레지스터 설정(mode register set; 이하 MRS) 명령 등을 디코드하고 메모리 장치(100)의 구성 요소들을 제어할 수 있다. 여기서, MRS 명령은 모드 레지스터 업데이트 명령(이하 MRU 명령), 모드 레지스터 쓰기 명령(이하 MRW 명령), 모드 레지스터 읽기 명령(이하 MRR 명령) 등을 포함할 수 있다.
커맨드 디코더(130)는 활성화 명령, 프리차지 명령 등에 응답하여, 로우 제어 신호(R_CTRL)를 로우 디코더(152)로 전송할 수 있다. 커맨드 디코더(130)는 쓰기 명령, 읽기 명령 등에 응답하여, 컬럼 제어 신호(C_CTRL)를 컬럼 디코더(153)로 전송할 수 있다. 커맨드 디코더(130)는 모드 레지스터(140)에 대한 MRU 명령 또는 MRW 명령에 응답하여, 제 1 MRU 신호 또는 제 1 MRW 신호를 모드 레지스터(140)로 전송할 수 있다. 커맨드 디코더(130)는 제 1 및 제 2 모드 레지스터들(164, 174)에 대한 MRU 명령 또는 MRW 명령에 응답하여, 제 2 MRU 신호 또는 제 2 MRW 신호를 제 1 및 제 2 모드 레지스터들(164, 174)로 전송할 수 있다.
모드 레지스터(140)는 제 1 MRU 신호 또는 제 1 MRW 신호에 기초하여 메모리 장치(100)가 지원하는 다양한 동작 모드들을 위한 설정값들을 저장할 수 있다. 여기서, 모드 레지스터(140)에 저장된 설정값들은 제 1 및 제 2 DQ 신호들(DQ1, DQ2) 각각에 관한 것이 아닌 메모리 장치(100) 전체에 관한 것이다. 모드 레지스터(140)의 수는 적어도 하나 이상일 수 있다. 메모리 컨트롤러(11)는 모드 레지스터(140)에 저장된 설정값들을 이용하여 메모리 장치(100)의 다양한 동작 모드들을 설정할 수 있다.
예를 들어, 다양한 동작 모드들을 설정하는 것은 버스트 랭스(burst length) 설정, 리드 버스트 타입(read burst type) 설정, CAS(column address strobe) 레이턴시(latency) 설정, DLL(delay locked loop) 인에이블 또는 리셋 설정, WR(write recovery) 및 RTP(read to precharge) 설정, AL(additive latency) 설정, RTT_NOM, RTT_WR, RTT_PARK 설정, 출력 드라이버 임피던스 제어 설정, 쓰기 레벨링(write leveling) 설정, TDQS 인에이블 설정, 쓰기 CRC(cyclical redundancy checks) 설정, 리프레쉬 설정, CWL(CAS write latency) 설정, MPR(multi-purpose register) 설정, 온도 센서 설정, 기어다운(geardown) 모드 설정, 쓰기 및 읽기 프리엠블(preamble) 설정, 기준 전압(Vref) 설정, 파워 다운(power down) 설정, DBI(data bus inversion) 설정, 데이터 마스크 설정, ODT(on die termination) 설정, 패리티 설정, ZQ 캘리브레이션(calibration) 설정 등을 포함할 수 있다.
메모리 셀 어레이(151)는 반복적으로 배치되는 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(151)는 뱅크일 수 있다. 뱅크들의 수는 메모리 장치의 다양한 규약에 따라 사전에 결정될 수 있다. 메모리 셀들은 뱅크 내 워드 라인들 및 비트 라인들의 교차점들에 배치될 수 있다. 예를 들어, 메모리 셀들은 DRAM 셀, SRAM(static random access memory) 셀, 낸드 플래시 메모리(nand flash memory) 셀, 노어 플래시 메모리(nor flash memory) 셀, RRAM(resistive random access memory) 셀, FRAM(ferroelectric random access memory) 셀, PRAM(phase change random access memory) 셀, TRAM(thyristor random access memory) 셀, MRAM(magnetic random access memory) 셀 중 적어도 하나를 포함할 수 있다.
로우 디코더(152)는 커맨드 디코더(130)로부터 로우 제어 신호(R_CTRL) 및 어드레스 버퍼(123)로부터 로우 어드레스(RA)를 수신하고, 워드 라인(WL)을 선택할 수 있다. 로우 디코더(152)는 메모리 셀 어레이(151) 내 워드 라인들을 구동하기 위해, 워드 라인들이 배치되는 방향을 따라 배치될 수 있다.
컬럼 디코더(153)는 커맨드 디코더(130)로부터 컬럼 제어 신호(C_CTRL) 및 어드레스 버퍼(123)로부터 컬럼 어드레스(CA)를 수신하고, 컬럼 선택 라인(CSL)을 선택할 수 있다. 컬럼 선택 라인(CSL)에는 적어도 하나의 비트 라인들(미도시)이 연결될 수 있으므로, 컬럼 디코더(153)에 의해 컬럼 선택 라인(CSL)에 연결된 비트 라인들이 선택될 수 있다. 예를 들어, 컬럼 디코더(153)는 메모리 셀 어레이(151) 내 컬럼 선택 라인들을 구동하기 위해, 컬럼 선택 라인들이 배치되는 방향을 따라 배치될 수 있다. 도 2에서 도시된 것과 달리, 메모리 셀 어레이(151) 내에서 워드 라인들과 컬럼 선택 라인들은 서로 수직하게 교차할 수 있다.
데이터 버퍼(154)는 제 1 및 제 2 병렬화기들(161, 171)로부터 쓰기 데이터를 수신할 수 있고 그리고 쓰기 데이터를 글로벌 입출력 라인(GIO)을 통해 메모리 셀 어레이(151)로 전송할 수 있다. 데이터 버퍼(154)는 메모리 셀 어레이(151)로부터 읽기 데이터를 수신할 수 있다. 이를 위해, 데이터 버퍼(154)는 글로벌 입출력 라인(GIO)의 전압을 감지하고 증폭할 수 있다. 데이터 버퍼(154)는 읽기 데이터를 제 1 및 제 2 직렬화기들(162, 172)로 전송할 수 있다. 여기서, 쓰기 데이터 및 읽기 데이터에 포함된 비트들의 수는 메모리 장치(100)의 프리패치(prefetch) 비트들의 수에 따라 결정될 수 있다.
제 1 병렬화기(161)는 제 1 수신기(124_1)로부터 쓰기 데이터의 비트들을 수신하고 병렬화할 수 있다. 제 1 병렬화기(161)는 제 1 수신기(124_1)로부터 제 1 연산 코드들(OPCODE1)을 수신하고 병렬화할 수 있다. 예를 들어, 제 1 병렬화기(161)는 커맨드 디코더(130)에 의해 디코드된 명령과 관계없이 제 1 수신기(124_1)로부터 데이터를 수신하고 병렬화(혹은 정렬)할 수 있다.
제 1 직렬화기(162)는 데이터 버퍼(154)로부터 읽기 데이터의 비트들을 수신하고 직렬화할 수 있다. 제 1 직렬화기(162)는 직렬화된 비트들을 제 1 전송기(124_2)로 전송할 수 있다. 실시 예에 있어서, 제 1 직렬화기(162)는 메모리 셀 어레이(151)에 저장된 데이터뿐만 아니라, 모드 레지스터(140), 제 1 모드 레지스터(164)에 저장된 설정값들을 수신하고 직렬화할 수 있다.
제 1 디멀티플렉서(163)는 제 1 병렬화기(161)로부터 병렬화된 비트들 또는 병렬화된 연산 코드들을 수신할 수 있다. 제 1 디멀티플렉서(163)는 커맨드 디코더(130)에 의해 디코드된 명령에 응답하여, 제 1 병렬화기(161)의 병렬화 결과를 제 1 모드 레지스터(164)로 전송하거나 데이터 버퍼(154)로 전송할 수 있다. 예를 들어, 제 1 디멀티플렉서(163)는 제 1 및 제 2 모드 레지스터들(164, 174)에 대한 MRU 명령에 응답하여 병렬화된 연산 코드들을 제 1 모드 레지스터(164)로 전송할 수 있다. 제 1 디멀티플렉서(163)는 쓰기 명령에 응답하여 병렬화된 비트들을 데이터 버퍼(154)로 전송할 수 있다. 병렬화된 비트들은 데이터 버퍼(154)에 의해 메모리 셀 어레이(151)에 저장될 수 있다.
제 1 모드 레지스터(164)는 제 1 디멀티플렉서(163)로부터 전송된 제 1 연산 코드들(OPCODE1)을 저장할 수 있다. 예를 들어, 제 1 모드 레지스터(164)는 제 1 DQ 핀(114) 또는 제 1 DQ 핀(114)을 구동하는 회로들(예를 들면, 제 1 DQ 버퍼(124))의 근처에 배치되거나 인접하여 배치될 수 있다.
제 1 모드 레지스터(164)는 제 2 MRU 신호 또는 제 2 MRW 신호에 기초하여 제 1 DQ 핀(114)을 통해 입력된 제 1 연산 코드들(OPCODE1)을 저장할 수 있다. 실시 예에 있어서, 제 1 모드 레지스터(164)는 제 2 MRU 신호 또는 제 2 MRW 신호뿐만 아니라, 제 1 MRU 신호 또는 제 1 MRW 신호에 기초하여 어드레스 핀(113)을 통해 입력된 제 1 연산 코드들(OPCODE1)을 저장할 수도 있다. 어드레스 핀(113)으로 제 1 연산 코드들(OPCODE1)을 전송하거나 또는 제 1 DQ 핀(114)으로 제 1 연산 코드들(OPCODE1)을 전송하는 두 가지 방식에 의해, 제 1 모드 레지스터(164)에 제 1 연산 코드들(OPCODE1)이 저장될 수 있다.
제 1 모드 레지스터(164)는 제 1 연산 코드들(OPCODE1)에 대응하는 설정값들을 저장하고 설정값들을 이용하여 제 1 설정 신호(SET1)를 생성할 수 있다. 도 2에서, 제 1 설정 신호(SET1)는 제 1 DFE(165)로 전송되는 것으로 도시되었으나, 본 발명의 범위는 이에 한정되지 않는다. 예를 들어, 메모리 장치(100)는 고속 인터페이스를 지원하기 위해, 신호 반사(signal reflection), 신호 무결성(signal integrity), ISI(inter symbol interference), RMT(rank margin test) 등과 같은 제 1 DQ 신호(DQ1)의 전송 특성을 개선하기 위한 다양한 회로들을 포함할 수 있고, 제 1 설정 신호(SET1)는 이러한 회로들을 위해 사용될 수 있다. 메모리 장치(100)는 TX 이퀄라이저(Transmit equalizer, 미도시)를 더 포함할 수 있다.
제 1 DFE(165)는 비선형 이퀄라이저(equalizer)로서 제 1 수신기(124_1)에 의해 이전에 샘플링된 신호를 이용하여 제 1 수신기(124_1)에 의해 현재 샘플링된 신호에 대한 ISI를 없애거나(cancel) 줄일 수 있다. 제 1 DFE(165)는 제 1 DQ 신호(DQ1)를 수신할 때, 제 1 DQ 신호(DQ1)의 왜곡을 개선할 수 있다.
실시 예에 있어서, 제 1 DFE(165)는 제 1 설정 신호(SET1)에 포함된 탭 값들과 바이어스(bias)를 이용하여 기준 신호를 생성할 수 있고, 제 1 수신기(124_1)는 데이터 스트로브 신호(DQS)의 상승 엣지 또는 하강 엣지에서 제 1 DQ 신호(DQ1)와 기준 신호를 비교할 수 있다. 여기서, 기준 신호는 제 1 연산 코드들(OPCODE1)에 기초하여 생성된 기준 전압일 수 있고, 제 1 DFE(165)가 지원하는 탭 값들의 수가 증가할수록, 기준 전압도 보다 세밀하게 생성될 수 있다.
제 2 병렬화기(171), 제 2 직렬화기(172), 제 2 디멀티플렉서(173), 제 2 모드 레지스터(174), 및 제 2 DFE(175)는 제 1 병렬화기(161), 제 1 직렬화기(162), 제 1 디멀티플렉서(163), 제 1 모드 레지스터(164), 및 제 1 DFE(165)와 유사하게 동작할 수 있다. 다만, 제 2 병렬화기(171), 제 2 직렬화기(172), 제 2 디멀티플렉서(173), 제 2 모드 레지스터(174), 및 제 2 DFE(175)는 제 2 DQ 신호(DQ2) 및 제 2 연산 코드들(OPCODE2)에 관한 회로들이다.
도 3은 본 발명의 다른 실시 예에 따른 메모리 모듈을 예시적으로 보여주는 도면이다. 도 3의 메모리 모듈(200)은 도 1의 메모리 모듈(12)의 다른 예시이다. 도 3을 참조하면, 메모리 모듈(200)은 메모리 장치들(201~220) 및 레지스터 클럭 드라이버(RCD, 230)를 포함할 수 있다. 메모리 장치들(201~220)은 레지스터 클럭 드라이버(230)를 기준으로 좌우에 분리되어 배치될 수 있다.
메모리 모듈(200)은 JEDEC(joint electron device engineering council) 표준을 따르는 DIMM(dual in-line memory module)일 수 있다. 예를 들어, 메모리 모듈(200)은 RDIMM(registered DIMM), LRDIMM(load reduced DIMM), UDIMM(unbuffered DIMM), FB-DIMM(fully buffered DIMM), SO-DIMM(small outline DIMM), 또는 다른 메모리 모듈(예를 들면, SIMM(single in-line memory module)일 수 있다.
메모리 장치들(201~220) 각각은 도 2의 메모리 장치(100)일 수 있다. 메모리 장치들(201~220)은 DDR SDRAM(double data rate synchronous dynamic random access memory), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, DDR5 SDRAM, LPDDR(low power double data rate) SDRAM, LPDDR2 SDRAM, LPDDR3 SDRAM, LPDDR4 SDRAM, LPDDR4X SDRAM, LPDDR5 SDRAM, GDDR SGRAM(graphics double data rate synchronous graphics random access memory), GDDR2 SGRAM, GDDR3 SGRAM, GDDR4 SGRAM, GDDR5 SGRAM, GDDR6 SGRAM 등과 같은 다양한 DRAM 장치들일 수 있다. 메모리 장치들(201~220)은 HBM(high bandwidth memory), HBM2, HBM3 등과 같이 DRAM 다이들(dies)이 적층된(stacked) 메모리 장치일 수 있다. 메모리 장치들(201~220)은 SRAM 장치 NAND 플래시 메모리 장치, NOR 플래시 메모리 장치, RRAM 장치, FRAM(장치, PRAM 장치, TRAM장치, MRAM장치 등일 수 있다. 메모리 장치들(201~220)의 종류들은 서로 동일할 수도 있고 서로 다를 수도 있다.
메모리 장치들(201~220)의 종류는 상술한 것에 한정되지 않고, 메모리 모듈(200)에는 데이터를 저장할 수 있는 임의의 장치가 포함될 수 있다. 메모리 장치들(201~220)의 수는 예시적인 것에 불과하고, 메모리 장치들(201~220)의 수는 유저에게 제공되는 메모리 용량 및 메모리 장치들(201~220) 각각의 용량에 따라 결정될 수 있다.
레지스터 클럭 드라이버(230)는 외부 장치(예를 들면, 호스트, 메모리 컨트롤러 등)로부터 클럭, 명령 및 어드레스(CK/CMD/ADD)를 입력 받을 수 있다. 레지스터 클럭 드라이버(230)는 클럭, 명령, 및 어드레스에 기초하여 메모리 장치들(201~220)을 제어할 수 있다. 레지스터 클럭 드라이버(230)는 클럭, 명령, 및 어드레스에 대한 버퍼(buffer) 역할을 수행할 수 있다.
메모리 장치들(201~220) 및 레지스터 클럭 드라이버(230)는 메모리 컨트롤러에 의해 동시에 접근될 수 있는 랭크(rank)를 구성할 수 있다. 하나의 랭크 내 메모리 장치들(201~220)은 클럭, 명령, 어드레스 등과 같은 제어 신호들을 공유할 수 있다.
실시 예에 있어서, 메모리 장치들(201~220) 및 레지스터 클럭 드라이버(230)는 메모리 모듈(200)의 일면에 배치될 수 있다. 메모리 모듈(200)의 일면은 PCB(printed circuit board)의 일면일 수 있다. 도 3에서는 메모리 모듈(200)의 일면만 도시되었으나, 메모리 모듈(200)은 타면에 배치된 메모리 장치들 및 레지스터 클럭 드라이버를 더 포함할 수 있다. 메모리 모듈(200)의 타면에 배치된 메모리 장치들 및 레지스터 클럭 드라이버는 다른 랭크를 구성할 수 있다. 예를 들어, 메모리 모듈(200)은 양면에 배치된 메모리 장치들을 이용하여 적어도 두 개 이상의 랭크들을 제공할 수 있다.
도 4는 도 3의 메모리 모듈을 포함하는 메모리 시스템을 예시적으로 보여주는 도면이다. 도 4를 참조하면, 메모리 시스템(1000)은 메모리 컨트롤러(1100) 및 하나의 채널에 연결된 2개의 메모리 모듈들(1200, 1300, 즉, 2DPC(DIMM per channel))을 포함할 수 있다. 도 4에서, 메모리 컨트롤러(1100) 및 메모리 모듈들(1200, 1300)이 배치되는 기판 및 메모리 모듈들(1200, 1300)이 장착되는 소켓들(sockets)의 도시는 생략되었고, 채널당 DIMM의 수는 도시된 것으로 한정되지 않는다.
메모리 컨트롤러(1100)는 도 1의 메모리 컨트롤러(11)일 수 있다. 메모리 컨트롤러(1100)는 채널(CH)을 통해 메모리 모듈들(1200, 1300)을 제어할 수 있다. 메모리 컨트롤러(1100)는 메모리 모듈들(1200, 1300)과 데이터 입출력을 수행하기 전에, 메모리 모듈들(1200, 1300)에 배치된 메모리 장치들의 동작 모드들, 동작 환경들, 기능들 등을 사전에 설정할 수 있다.
메모리 컨트롤러(1100)는 MRS(mode register set) 명령을 채널을 통해 메모리 장치들로 전송할 수 있다. 도 4를 참조하면, 예를 들어, 하나의 랭크는 20개의 메모리 장치들을 포함하고 메모리 모듈들(1200, 1300)은 4개의 랭크들을 포함하므로, 메모리 장치들의 수는 총 80개일 수 있다. 메모리 컨트롤러(1100)는 80개의 메모리 장치들의 모드 레지스터들을 한꺼번에 설정하거나 또는 독립적으로 설정할 수 있다.
메모리 모듈들(1200, 1300) 각각은 도 3의 메모리 모듈(200)과 실질적으로 유사할 수 있다. 예를 들어, 메모리 모듈들(1200, 1300) 각각은 양면에 배치된 메모리 장치들을 이용하여 두 개의 랭크들을 메모리 컨트롤러(1100)로 제공할 수 있다. 메모리 모듈(1200)의 메모리 장치들(1201~1220) 및 레지스터 클럭 드라이버(1230)는 제 1 랭크를 구성할 수 있다. 제 2 랭크 내지 제 4 랭크들도 제 1 랭크와 유사하게 구현될 수 있다. 메모리 모듈들(1200, 1300) 전체는, 예를 들어, 4 랭크들을 메모리 컨트롤러(1100)로 제공할 수 있다.
실시 예에 있어서, 제 1 랭크의 메모리 장치들(1201~1220)의 클럭 핀들, 명령 핀들, 및 어드레스 핀들은 서로 연결되거나 공유될 수 있다. 따라서, 메모리 컨트롤러(1100)는 랭크 내 공유된 클럭 핀들, 명령 핀들, 및 어드레스 핀들에 클럭, MRS 명령, 및 연산 코드를 전송하여 메모리 장치들(1201~1220)의 모드 레지스터들(도 2의 모드 레지스터(140) 참조)을 한꺼번에 설정할 수 있다.
다른 실시 예에 있어서, 메모리 컨트롤러(1100)가 메모리 장치들 중 하나의 메모리 장치의 모드 레지스터들(도 2의 모드 레지스터(140) 참조)을 설정할 수 있도록, 메모리 장치들 각각은 PDA(per DRAM addressability) 모드를 지원할 수 있다. 메모리 장치는 자신의 DQ 핀으로 전송된 신호를 참조하여, 자신의 클럭 핀들, 명령 핀들, 및 어드레스 핀들로 전송된 MRS 설정 신호들이 유효한지 여부를 판별할 수 있다. 메모리 컨트롤러(1100)는 설정하고자 하는 메모리 장치의 DQ 핀으로 신호를 전송하여 메모리 장치들 중 하나를 선택할 수 있다. PDA 모드에 대해서는 도 5에서 상세하게 후술한다.
또 다른 실시 예에 있어서, 메모리 컨트롤러(1100)는 메모리 모듈들(1200, 1300)의 동작 속도가 증가함에 따라, 메모리 모듈들(1200, 1300)의 모든 메모리 장치들의 DQ 신호들의 전송 환경들을 독립적으로 설정할 수 있다. 메모리 장치 내에서 DQ 핀들의 위치들은 서로 다르고, 메모리 모듈들(1200, 1300) 내에서 메모리 장치들의 위치들도 서로 다르므로, DQ 신호들의 전송 환경들도 서로 다를 수 있다.
예를 들어, 메모리 컨트롤러(1100)는 메모리 장치들의 수신기들 및 전송기들(도 2의 제 1 및 제 2 수신기들(124_1, 125_1) 그리고 제 1 및 제 2 전송기들(124_2, 125_2) 참조)을 독립적으로 설정할 수 있다. 메모리 컨트롤러(1100)는 DQ 신호들을 위한 메모리 장치들의 모드 레지스터들(도 2의 제 1 및 제 2 모드 레지스터들(164, 174) 참조)을 독립적으로 설정할 수 있다.
도 5는 본 발명의 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법을 예시적으로 보여주는 타이밍도이다. 도 5는 도 1 내지 도 4를 참조하여 설명될 것이다. 도 5에서, 메모리 컨트롤러(1100)는 메모리 모듈들(1200, 1300)의 메모리 장치들을 한꺼번에 설정하거나 또는 전술한 메모리 장치의 PDA 모드를 이용하여 독립적으로 설정할 수 있다. 도 5에서, 메모리 컨트롤러(1100)는 메모리 장치들의 DQ 핀들로 연산 코드들을 전송하지 않는다고 가정한다.
T1 시점에서, 메모리 컨트롤러(1100)는 MRS 명령을 제 1 랭크의 메모리 장치들(1201~1220)로 전송할 수 있다. 메모리 장치들(1201~1220)은 명령 및 어드레스 전송 경로를 공유할 수 있다. T1 시점에 전송된 MRS 명령에 의해 메모리 장치들(1201~1220)의 각각의 모드 레지스터들이 한꺼번에 설정될 수 있다. MRS 명령과 함께 어드레스 핀들(도 2의 어드레스 핀(113) 참조)들로 전송된 연산 코드들(미도시)이 메모리 장치들(1201~1220)의 각각의 모드 레지스터들에 저장될 수 있다. 여기서, T1 시점에 전송된 MRS 명령에 의해 설정되는 모드 레지스터들은 도 2의 모드 레지스터(140), 제 1 모드 레지스터(164), 또는 제 2 모드 레지스터(174)를 포함할 수 있다.
T2 시점에서, 메모리 컨트롤러(1100)는 MRS 명령을 제 1 랭크의 메모리 장치들(1201~1220)로 전송할 수 있다. T2 시점의 MRS 명령과 T1 시점의 MRS 명령은 서로 다르다. T1 시점의 MRS 명령은 모든 메모리 장치들(1201~1220)의 모드 레지스터들을 설정할 수 있고, T2 시점의 MRS 명령은 메모리 장치들(1201~1220) 중 타깃 메모리 장치의 모드 레지스터들만을 설정할 수 있다. 메모리 컨트롤러(1100)는 T1 시점에서 MRS 명령을 전송하고 tMOD 이후에 MRS 명령을 다시 전송할 수 있다. tMOD는 MRS 명령들 사이의 시간 간격을 나타낼 수 있고, 사전에 결정된 시간 간격일 수 있다.
메모리 컨트롤러(1100)는 T3 시점부터 T6 시점까지 논리 0에 대응하는 신호를 메모리 장치들(1201~1220) 중 타깃 메모리 장치의 제 1 DQ 핀(도 2의 제 1 DQ 핀(114) 참조)으로 전송할 수 있다. 타깃 메모리 장치는 제 1 DQ 핀으로 전송된 논리 0에 대응하는 신호에 기초하여, T2 시점에서 입력된 연산 코드들을 내부 모드 레지스터들에 저장할 수 있다. 메모리 컨트롤러(1100)는 논리 1에 대응하는 신호를 타깃 메모리 장치 이외의 다른 메모리 장치들의 제 1 DQ 핀들로 전송할 수 있다. 메모리 장치들(1201~1220) 중 타깃 메모리 장치 이외의 나머지 메모리 장치들 각각은 논리 1에 대응하는 신호에 기초하여 T2 시점에서 입력된 연산 코드들을 무시할 수 있다.
PDA 모드로 진입한 메모리 장치들 각각은 제 1 DQ 핀에 입력되는 신호의 논리 상태를 판별하여, 메모리 컨트롤러(1100)가 전송한 MRS 명령이 유효한지 여부를 판별할 수 있다. 타깃 메모리 장치는 제 1 DQ 핀에 입력되는 신호가 논리 0에 대응하므로, MRS 명령에 응답하여 MRS 명령과 함께 어드레스 핀으로 전송된 연산 코드들을 모드 레지스터들에 저장할 수 있다. 메모리 장치들(1201~1220) 중 타깃 메모리 장치 이외의 다른 메모리 장치들은 제 1 DQ 핀에 입력되는 신호가 논리 1에 대응하므로, MRS 명령에 응답하지 않을 수 있다.
도 5를 참조하면, 메모리 컨트롤러(1100)는 논리 0에 대응하는 신호를 타깃 메모리 장치의 제 1 DQ 핀으로 전송하고, 타깃 메모리 장치가 제 1 DQ 핀으로 전송되는 신호를 샘플링할 수 있도록 데이터 스트로브 신호(data strobe signal)를 DQS 핀으로 더 전송할 수 있다. 데이터 스트로브 신호는 T3 시점부터 T6 시점까지 토글(toggle)할 수 있다. 실시 예에 있어서, 메모리 컨트롤러(1100)는 논리 0에 대응하는 신호를 제 1 DQ 핀이 아닌 다른 DQ 핀들 중 어느 하나로 전송할 수도 있다.
T2 시점부터 T4 시점까지의 간격은 쓰기 대기시간(write latency), 즉 AL(additive latency)+CWL(CAS write latency)+PL(parity latency)일 수 있다. T3 시점부터 T4 시점까지의 간격은 셋업 시간(tPDA_S)일 수 있고, T5 시점부터 T6 시점까지의 간격은 홀드 시간(tPDA_H)일 수 있다. T6 시점부터 T8 시점까지의 간격은 tMRD_PDA일 수 있고, tMRD_PDA는 DQS의 마지막 상승 엣지부터 다음 MRS 명령 사이의 시간 간격을 나타낼 수 있다. T2 시점부터 T7 시점까지의 간격은 tMRS_SET일 수 있고, tMRS_SET은 메모리 장치의 모드 레지스터들을 설정하는데 필요한 시간을 나타낼 수 있다.
메모리 컨트롤러(1100)는 타깃 메모리 장치의 DFE(도 2의 제 1 및 제 2 DFE들(165, 175) 참조)를 설정할 수 있다. 예를 들어, 메모리 컨트롤러(1100)는 MRS 명령을 4회 발행하여 DFE의 탭 값들을 설정할 수 있고, MRS 명령을 1회 발행하여 DFE의 바이어스를 설정할 수 있다. DFE의 탭 값들 및 바이어스에 대한 설정 값들은 타깃 메모리 장치의 DQ 신호들에 대한 모드 레지스터들(도 2의 제 1 및 제 2 모드 레지스터들(164, 174) 참조)에 저장될 수 있다. 메모리 컨트롤러(1100)는 MRS 명령을 총 5회 발행하여 메모리 장치의 DFE를 설정할 수 있고, 메모리 장치의 하나의 DQ 신호에 대해 DFE를 설정하는데 5 X tMRS_SET만큼의 시간이 필요할 수 있다. 여기서, MRS 발행 횟수는 예시적인 것에 불과하다.
메모리 컨트롤러(1100)는 T2 시점 내지 T8 시점 사이의 동작을 반복하여 메모리 모듈들(1200, 1300)의 모든 메모리 장치들의 DQ 신호들에 대해 각각의 DFE들을 설정할 수 있다. 메모리 컨트롤러(1100)가 메모리 모듈들(1200, 1300)의 모든 메모리 장치들의 DQ 신호들에 대해 각각의 DFE들을 설정하는데 필요한 시간은, (MRS 설정 시간) X (MRS 명령 발행 수) X (메모리 장치 당 DQ 신호들의 수) X (랭크 당 메모리 장치들의 수) X (DIMM 당 랭크들의 수) X (채널 당 DIMM의 수)로 계산될 수 있다.
예를 들어, 메모리 모듈들(1200, 1300) 각각은 2 랭크들을 제공할 수 있고, 하나의 랭크는 20개의 메모리 장치들(1201~1220)을 포함할 수 있고, 하나의 메모리 장치는 x4 모드에서 동작할 수 있고(4개의 DQ 신호들), 그리고 tMRS_SET은 약 30ns일 수 있다. 이 경우, DFE를 설정하는데 필요한 시간은 48us(=30ns X 5MRS X 4DQ X 20PKG X 2RANK X 2DPC)일 수 있다. 여기서 PKG는 패키지의 약자로서 메모리 장치를 나타낼 수 있다.
전술한 예시에서, 메모리 컨트롤러(1100)가 메모리 장치의 DQ 신호에 대한 DFE를 설정하는 것을 예시로 설명하였으나, 메모리 컨트롤러(1100)는 메모리 장치의 다른 기능들도 유사한 방식으로 설정할 수 있다.
도 6 내지 도 8은 본 발명의 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법들을 예시적으로 보여주는 타이밍도이다. 도 6 내지 도 8은 도 2, 도 4, 및 도 5를 참조하여 설명될 것이다.
도 6 내지 도 8을 참조하면, T1 시점에서, 메모리 컨트롤러(1100)는 제 1 랭크의 메모리 장치들(1201~1220)을 설정하기 위해 MRU 명령을 메모리 장치로 전송할 수 있다. 예를 들어, MRU 명령은 MPC(multi-purpose command)에 할당된 명령일 수 있다. 메모리 장치들(1201~1220)은 명령을 디코드(decode)하고 T2 시점부터 입력되는 연산 코드들을 수신할 준비를 할 수 있다.
T2 시점에서, 메모리 컨트롤러(1100)는 연산 코드들을 DQ 핀들로 전송할 수 있다. 여기서, DQ 핀들은 메모리 장치들(1201~1220)의 모든 DQ 핀들일 수 있다. DQ 핀들은 DQ 신호들(DQ[1:N])을 각각 수신할 수 있고, 여기서 N은 자연수이고 메모리 장치들(1201~1220)의 모든 DQ 핀들의 수일 수 있다.
예를 들어, 메모리 컨트롤러(1100)는 BL/2만큼의 시간 동안 총 8 X N개의 연산 코드들을 전송할 수 있다. BL은 버스트 랭스(burst length)를 나타낼 수 있고, 도 6에서 BL은 16이나 본 발명의 범위는 이에 한정되지 않는다. DQ 신호들(DQ[1:N]) 각각은 8개의 연산 코드들(OP1~OP8)을 포함할 수 있다. 하나의 DQ 신호에 대한 8개의 연산 코드들(OP1~OP8)은 하위 연산 코드 그룹으로 지칭될 수 있다.
8개의 연산 코드들(OP1~OP8)의 UI(unit interval)는, 예를 들어, 클럭의 한 주기일 수 있다. 메모리 컨트롤러(1100)는 메모리 장치들이 DQ 핀들로 전송된 신호들(연산 코드들)을 샘플링할 수 있도록 데이터 스트로브 신호를 DQS 핀들로 전송할 수 있다.
T4 시점에서, 메모리 컨트롤러(1100)는 MRW 명령을 메모리 장치들(1201~1220)로 전송할 수 있다. 메모리 장치들(1201~1220) 각각은 MRW 명령에 응답하여 병렬화기들(도 2의 제 1 및 제 2 병렬화기들(161, 171) 참조)에 의해 병렬화되거나 정렬된 연산 코드들을 저장할 수 있다. 실시 예에 있어서, 메모리 장치들(1201~1220) 각각은 MRW 명령 없이 T2 시점의 MRU 명령에 응답하여, 병렬화기들(도 2의 제 1 및 제 2 병렬화기들(161, 171))에 의해 병렬화되거나 정렬된 연산 코드들을 저장할 수도 있다.
여기서, T3 시점부터 T4 시점까지의 간격은 셋업 시간(tS)일 수 있고, T4 시점부터 T6 시점까지의 간격은 홀드 시간(tH)일 수 있다. tS 및 tH는 클럭에 기초하는 n X tCK (n은 자연수, tCK는 클럭의 주기)로서 클럭 주기의 정수 배로 정의되거나 또는 클럭과 관계없는 절대적인 지연 시간으로 정의될 수 있다.
도 6을 참조하면, 메모리 컨트롤러(1100)는 연산 코드들의 저장을 위해, T3 시점부터 T5 시점까지 데이터 스트로브 신호를 제 1 논리 상태(논리 0)로 유지할 수 있고, T5 시점 이후에 데이터 스트로브 신호를 제 2 논리 상태로 유지할 수 있다. 메모리 장치들(1201~1220)은 T4 시점 전후로 유지된 제 1 논리 상태 및 T4 시점에서의 MRW 명령에 기초하여 연산 코드들을 저장할 수 있다.
도 7을 참조하면, 메모리 컨트롤러(1100)는 연산 코드들의 저장을 위해, T3 시점부터 T6 시점까지(또는 새로운 연산 코드를 전송하기 전까지) 데이터 스트로브 신호를 제 2 논리 상태(논리 1)로 유지할 수도 있다. 메모리 장치들(1201~1220)은 T4 시점 전후로 유지된 제 2 논리 상태 및 T4 시점에서의 MRW 명령에 기초하여 연산 코드들을 저장할 수 있다.
도 8을 참조하면, 메모리 컨트롤러(1100)는 연산 코드들을 메모리 장치들(1201~1220)로 전송하고, T3 시점 이후에, 연산 코드들이 전송되었음을 메모리 장치들(1201~1220)로 알리기 위해 데이터 스트로브 신호를 클럭의 반주기 동안 제 1 논리 상태로 유지할 수 있다(즉, 포스트엠블(postamble)). 메모리 장치들은 포스트엠블 구간 및 T4 시점에서의 MRW 명령에 기초하여 연산 코드들을 저장할 수 있다.
다만, 도 6 내지 도 8에서 도시된 데이터 스트로브 신호의 파형들은 예시적인 것에 불과하다. 메모리 장치는 T3 시점부터 T5 시점까지의 데이터 스트로브 신호와 관계없이, T4 시점에서 입력된 명령에 기초하여, 연산 코드들을 저장할 수 있다. 실시 예에 있어서, 도시되진 않았지만, 메모리 컨트롤러(1100)는 연산 코드들을 메모리 장치들(1201~1220)로 전송하기 전에 데이터 스트로브 신호를 제 1 논리 상태로 유지할 수도 있다(즉, 프리엠블(preamble)).
T6 시점에서, 메모리 컨트롤러(1100)는 T2 시점에서의 동작과 유사하게 연산 코드들을 DQ 핀들로 전송할 수 있다. T2 시점부터 입력되는 연산 코드들과 T6 시점부터 입력되는 연산 코드들은 서로 동일하거나 상이할 수 있고, 동일한 레지스터 또는 상이한 레지스터들에 각각 저장될 수 있다.
T6 시점 이후의 파형은 T2 시점부터 T6 시점까지의 파형과 유사할 수 있다. 메모리 컨트롤러(1100)가 DQ 핀들을 통해 제 1 랭크의 메모리 장치들(1201~1220)로 연산 코드들을 한번 전송하는데 필요한 시간은 T2 시점부터 T6 시점까지의 간격(tMRS_SET)일 수 있다.
도 5에서 도시된 모드 레지스터들의 설정 방법과 도 6 내지 도 8에서 도시된 모드 레지스터들의 설정 방법들을 비교하면, 도 5의 예시에서, 메모리 컨트롤러(1100)는 각각의 메모리 장치들(1201~1220) 또는 각각의 DQ 신호들을 설정하기 위한 연산 코드들을 어드레스 핀들로 전송하였다. 반면에, 도 6 내지 도 8의 예시들에서, 메모리 컨트롤러(1100)는 각각의 메모리 장치들(1201~1220) 또는 각각의 DQ 신호들을 설정하기 위한 연산 코드들을 어드레스 핀들이 아닌 DQ 핀들로 전송할 수 있다.
제 1 랭크의 메모리 장치들(1201~1220)은 명령 및 어드레스 전송 경로들을 공유할 수 있다. 따라서, 메모리 컨트롤러(1100)가 모든 메모리 장치들(1201~1220)을 서로 동일하게 설정하는 경우에, 도 5에서 도시된 설정 방법과 같이, 서로 동일한 연산 코드들을 메모리 장치들(1201~1220)의 어드레스 핀들로 전송하는 것이 효율적일 수 있다.
제 1 랭크의 메모리 장치들(1201~1220)은 데이터 입출력 경로들(DQ 신호들의 전송 경로들)은 공유하지 않을 수 있다. 따라서, 메모리 컨트롤러(1100)가 각각의 메모리 장치들(1201~1220)을 독립적으로 설정하는 경우에는, 도 6 내지 도 8에서 도시된 설정 방법들과 같이, 서로 다른 연산 코드들을 메모리 장치들(1201~1220)의 DQ 핀들로 독립적으로 전송하는 것이 효율적일 수 있다. 특히, 메모리 컨트롤러(1100)가 메모리 장치들(1201~1220)의 각각의 DQ 신호들도 독립적으로 설정하는 경우에는, 서로 다른 연산 코드들을 메모리 장치들(1201~1220)의 DQ 핀들로 독립적으로 전송하는 것이 더 효율적일 수 있다.
실시 예에 있어서, 메모리 컨트롤러(1100)는 메모리 모듈들(1200, 1300)의 모든 메모리 장치들의 DQ 신호들에 대해 각각의 DFE들을 설정할 수 있다. 도 6 내지 도 8에서 도시된 모드 레지스터들의 설정 방법들에 따라, 메모리 컨트롤러(1100)가 메모리 모듈들(1200, 1300)의 모든 DQ 신호들 각각의 DFE들을 설정하는데 필요한 시간은 (MRS 설정 시간) X (MRS 명령 발행 횟수) X (DIMM 당 랭크들의 수) X (채널 당 DIMM의 수)로 계산될 수 있다.
예를 들어, 메모리 모듈들(1200, 1300) 각각은 2 랭크들을 포함할 수 있고, 하나의 랭크는 20개의 메모리 장치들(1201~1220)을 포함할 수 있고, 하나의 메모리 장치는 x4 모드에서 동작할 수 있고(4개의 DQ 신호들), 그리고 tMRS_SET은 약 30ns일 수 있다. 이러한 경우, DFE를 설정하는데 필요한 시간은 0.6us(=30ns X 5MRS X 2RANK X 2DPC)일 수 있다. 전술한 도 5의 예시에서는 DFE들을 설정하는데 필요한 시간은 48us였다. 도 6 내지 도 8의 예시들에서는, 메모리 컨트롤러(1100)가 동일한 랭크 내 20개의 메모리 장치들(1201~1220)의 한꺼번에 연산 코드들을 모든 DQ핀들로 전송할 수 있으므로, DFE들을 설정하는데 필요한 시간이 감소할 수 있다. 실시 예에 있어서, DFE 설정 이외에도, 도 6 내지 도 8의 설정 방법들에 의하면, 메모리 모듈들(1200, 1300)의 DQ 신호들에 대한 다른 동작 모드를 설정하는데 필요한 시간도 감소할 수 있다.
도 9는 본 발명의 다른 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법을 예시적으로 보여주는 타이밍도이다. 도 9과 도 6간의 차이점이 주로 설명될 것이다.
도 6에서는 DQ 신호들(DQ[1:N])의 연산 코드들이 데이터 스트로브 신호의 상승 엣지들에 동기되었다. 반면에, 도 9를 참조하면, 메모리 컨트롤러(1100)는 데이터 스트로브 신호의 하강 엣지들에 동기된 연산 코드들을 메모리 장치들(1201~1220)로 전송할 수 있다.
실시 예에 있어서, 도 6과 유사하게, 메모리 컨트롤러(1100)는 T3 시점부터 T5 시점까지 데이터 스트로브 신호를 제 2 논리 상태로 유지할 수 있다. 다른 실시 예에 있어서, 메모리 컨트롤러(1100)는 연산 코드들을 전송하기 전에 데이터 스트로브 신호를 제 1 논리 상태로 유지하거나(즉, 프리엠블), 또는 연산 코드들을 전송한 이후에 데이터 스트로브 신호를 제 1 논리 상태로 유지할 수 있다(즉, 포스트엠블).
또 다른 실시 예에 있어서, 도시되진 않았으나, 메모리 컨트롤러(1100)는 데이터 스트로브 신호의 상승 엣지들 및 하강 엣지들 모두에 동기된 연산 코드들을 메모리 장치들(1201~1220)로 전송할 수 있다. 이 경우, 연산 코드들은 클럭 주파수의 두 배, 즉 DDR로 메모리 장치들(1201~1220)로 전송될 수 있고, 연산 코드들의 UI는 클럭의 한 주기의 절반일 수 있다. 도 6 내지 도 9에서 도시된 연산 코드들의 전송 속도는 클럭 주파수, 즉 SDR(single data rate)일 수 있다.
도 10은 본 발명의 또 다른 실시 예에 따라, 메모리 장치의 모드 레지스터들을 설정하는 방법을 예시적으로 보여주는 타이밍도이다. 도 10은 도 6 내지 도 9와의 차이점을 위주로 설명할 것이다.
메모리 컨트롤러(1100)는 DQ 신호들(DQ[1:N])의 셋업 및 홀드 마진(margin, tS/H)을 확보하기 위해, M 분주된 데이터 스트로브 신호를 메모리 장치들로 전송할 수 있다. 여기서 M은 2 이상의 자연수이다. M이 2인 경우, 도 10의 데이터 스트로브 신호의 주기는 도 6 내지 도 9의 데이터 스트로브 신호들의 주기의 두 배일 수 있다.
도 10을 참조하면, 메모리 컨트롤러(1100)는 M 분주된 데이터 스트로브 신호의 상승 엣지들에 동기된 연산 코드들을 전송할 수 있다. 데이터 스트로브 신호가 M 분주됨에 따라, 연산 코드들의 전송 속도도 1/M으로 감소할 수 있다. 도시된 것과 달리, 메모리 컨트롤러(1100)는 M 분주된 데이터 스트로브 신호의 하강 엣지들에 동기된 연산 코드들을 전송할 수 있다. 도 10에서, 연산 코드들의 전송 시간은 BL/2 X (분주 비율, M)일 수 있고, tMRS_SET은 도 6 내지 도 9의 경우보다 증가할 수 있다.
도 11은 본 발명의 실시 예에 따라 메모리 모듈을 설정하는 방법을 예시적으로 보여주는 순서도이다. 도 11은 도 4 그리고 도 6 내지 도 10을 참조하여 설명될 것이다. 도 11에서, 메모리 모듈(1200)은 단지 제 1 및 제 2 메모리 장치들(1201, 1202)만을 포함한다고 가정한다. 다만, 도 11의 순서도에 따라, 랭크 내 모든 메모리 장치들(1201~1220)이 설정될 수도 있고, 모든 랭크들의 모든 메모리 장치들이 설정될 수도 있다.
S110 단계에서, 메모리 컨트롤러(1100)는 MRU 명령을 제 1 메모리 장치(1201)의 제 1 명령 핀(도 2의 명령 핀(112)) 및 제 2 메모리 장치(1202)의 제 2 명령 핀으로 전송할 수 있다. S110 단계의 메모리 컨트롤러(1100)의 동작은 도 6 내지 도 10의 T1 시점에서의 동작과 대응할 수 있다.
S120 단계에서, 메모리 컨트롤러(1100)는 제 1 연산 코드들을 제 1 메모리 장치(1201)의 제 1 DQ 핀들(도 2의 제 1 및 제 2 DQ 핀들(114, 115))로 전송할 수 있다. 여기서, 제 1 연산 코드들은 쓰기 명령 또는 읽기 명령에 따라 제 1 DQ 핀들을 통해 입력되거나 출력되는 제 1 DQ 신호들과 관련될 수 있다. 예를 들어, 제 1 연산 코드들은 제 1 DQ 신호들에 대한 각각의 제 1 하위 연산 코드 그룹들을 포함할 수 있다. 도 6 내지 도 10을 참조하면, 하나의 제 1 DQ 신호(DQ[1])에 대한 제 1 하위 연산 코드 그룹은 8개의 연산 코드들(OP1~OP8)을 포함할 수 있다.
S130 단계에서, 메모리 컨트롤러(1100)는 제 2 연산 코드들을 제 2 메모리 장치(1202)의 제 2 DQ 핀들로 전송할 수 있다. 여기서, 제 2 연산 코드들은 쓰기 명령 또는 읽기 명령에 따라 제 2 DQ 핀들을 통해 입력되거나 출력되는 제 2 DQ 신호들과 관련될 수 있다.
실시 예에 있어서, S120 단계 및 S130 단계는 동시에 수행될 수 있다. 도 6 내지 도 10에서 도시된 것과 같이, 메모리 컨트롤러(1100)는 제 1 및 제 2 연산 코드들을 제 1 메모리 장치(1201) 및 제 2 메모리 장치(1202)로 각각 동시에 전송할 수 있다.
S140 단계에서, 메모리 컨트롤러(1100)는, 제 1 연산 코드들을 제 1 메모리 장치(1201)에 저장하고 제 2 연산 코드들을 제 2 메모리 장치(1202)에 저장하기 위한 MRW 명령을, 제 1 메모리 장치(1201)의 제 1 명령 핀 및 제 2 메모리 장치(1202)의 제 2 명령 핀으로 전송할 수 있다. S140 단계의 동작은 도 6 내지 도 10의 T4 시점에서의 동작과 대응할 수 있다.
도 12는 도 1의 메모리 컨트롤러와 통신하는 메모리 장치를 예시적으로 보여주는 블록도이다. 메모리 장치(2000)는 전술한 HBM, HBM2, HBM3 등과 같은 고대역폭 메모리 장치일 수 있다. 메모리 컨트롤러(11)는 메모리 모듈(12) 대신에 메모리 장치(2000)와 통신할 수도 있다. 도 12는 도 1 및 도 2를 참조하여 설명될 것이다. 도 12를 참조하면, 메모리 장치(2000)는 수직 방향으로 적층된 제 1 내지 제 3 메모리 다이들(2100~2300) 및 관통 전극(through silicon via; TSV)들을 포함할 수 있다. 여기서, 적층되는 메모리 다이들의 수는 도 12에 도시된 것에 한정되지 않는다. 예를 들어, 제 1 및 제 2 메모리 다이들(2100, 2200)은 슬레이브 다이일 수 있고, 제 3 메모리 다이(2300)는 마스터 다이 또는 버퍼 다이일 수 있다.
제 1 메모리 다이(2100)는 도 2의 메모리 셀 어레이(151)에 대응하는 제 1 메모리 셀 어레이(2110) 및 제 1 메모리 셀 어레이(2110)로의 접근을 위한 제 1 관통 전극 영역(2120)을 포함할 수 있다. 제 2 메모리 다이(2200)는 도 2의 메모리 셀 어레이(151)에 대응하는 제 2 메모리 셀 어레이(2210) 및 제 2 메모리 셀 어레이(2210)로의 접근을 위한 제 2 관통 전극 영역(2220)을 포함할 수 있다.
여기서, 제 1 관통 전극 영역(2120)은 제 1 메모리 다이(2100)에서 제 1 메모리 다이(2100)와 제 3 메모리 다이(2300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다. 유사하게, 제 2 관통 전극 영역(2220)은 제 2 메모리 다이(2200)에서 제 2 메모리 다이(2200)와 제 3 메모리 다이(2300)간의 통신을 위한 관통 전극들이 배치되는 영역을 나타낼 수 있다.
관통 전극들은 제 1 내지 제 3 메모리 다이들(2100~2300)간의 전기적 경로들을 제공할 수 있다. 제 1 내지 제 3 메모리 다이들(2100~2300)은 관통 전극들에 의하여 서로 전기적으로 연결될 수 있다. 예를 들어, 관통 전극들의 수는 수백 내지 수천 개일 수 있고, 관통 전극들은 매트리스 배열로 배치될 수 있다.
제 3 메모리 다이(2300)는 제 1 주변 회로(2310) 및 제 2 주변 회로(2320)를 포함할 수 있다. 여기서, 제 1 주변 회로(2310)는 제 1 메모리 다이(2100)를 접근하기 위한 회로들(예를 들어, 도 2의 메모리 장치(100)의 메모리 셀 어레이(151)를 제외한 나머지 회로들)을 포함할 수 있고, 제 2 주변 회로(2320)는 제 2 메모리 다이(2200)를 접근하기 위한 회로들을 포함할 수 있다. 적층되는 메모리 다이들의 수가 증가할수록 주변 회로들의 수도 증가할 수 있다.
실시 예에 있어서, 메모리 장치(2000)의 DQ 핀들의 수는 적어도 1024개 이상일 수 있다. 도 6 내지 도 10의 설정 방법들에 따르면, DQ 신호들을 설정하는데 필요한 시간은 DQ 핀들의 개수(DQ 신호들의 개수), 동일한 랭크 내 메모리 장치들의 개수와 무관하다. 따라서, 메모리 장치(2000)와 같이 다수의 DQ 핀들을 포함하는 메모리 장치의 경우, DQ 신호들을 독립적으로 설정하기 위해 도 5에서 도시된 설정 방법 대신에 도 6 내지 도 10에서 도시된 설정 방법들이 사용될 수 있다.
도 13은 본 발명의 실시 예에 따른 메모리 시스템이 구현된 전자 장치를 예시적으로 보여주는 블록도이다. 전자 장치(3000)는 MIPI(mobile industry processor interface) 연합(alliance)에 의해 제안된 인터페이스들을 이용하거나 지원할 수 있는 전자 장치로 구현될 수 있다. 예를 들어, 전자 장치(3000)는 서버, 컴퓨터, 스마트폰, 태블릿(tablet), PDA(personal digital assistant), 디지털 카메라(digital camera), PMP(portable multimedia player), 웨어러블(wearable) 장치, 사물 인터넷(internet of things; IoT) 장치 등 중 하나일 수 있으나, 이에 한정되지 않는다.
전자 장치(3000)는 SoC(system on chip; 3100) 및 메모리 패키지(3200)를 포함할 수 있다. SoC(3100)는 전자 장치(3000)가 지원하는 프로그램을 실행하기 위한 프로세서 및 도 1 및 도 4에서 전술한 메모리 컨트롤러들을 포함할 수 있다. 메모리 패키지(3200)는 제 1 메모리 장치(3210) 및 제 2 메모리 장치(3220)를 포함할 수 있고, 제 1 메모리 장치(3210) 및 제 2 메모리 장치(3220)는 도 2의 메모리 장치(100)일 수 있다. 메모리 패키지(3200)에 포함되는 메모리 장치들의 수는 도시된 것에 한정되지 않는다. 메모리 패키지(3200)는 도 3 및 도 4의 메모리 모듈들(200, 1200, 1300) 혹은 도 12의 메모리 장치(2000)일 수도 있다.
전자 장치(3000)는 SoC(3100)와 통신하는 디스플레이(3310)를 포함할 수 있다. SoC(3100)는 DSI(display serial interface)에 따라 DSI 장치(3315)와 통신할 수 있다. 예를 들어, DSI 장치(3315)에는 광 디시리얼라이저(DES)가 구현될 수 있다.
전자 장치(3000)는 SoC(3100)와 통신하는 이미지 센서(3320)를 포함할 수 있다. SoC(3100)는 CSI(camera serial interface)에 따라 CSI 장치(3325)와 통신할 수 있다. 예를 들어, CSI 장치(3325)에는 광 시리얼라이저(SER)가 구현될 수 있다.
전자 장치(3000)는 SoC(3100)와 통신하는 RF(radio frequency) 칩(3330)을 더 포함할 수 있다. RF 칩(3330)은 물리 계층(3331), DigRF 슬레이브(3332), 및 안테나(3333)를 포함할 수 있다. 예를 들어, RF 칩(3330)의 물리 계층(3331)과 SoC(3100)는 MIPI 연합에 의해 제안된 DigRF 인터페이스에 의해 서로 데이터를 교환할 수 있다.
전자 장치(3000)는 임베디드/카드 스토리지(3340)를 더 포함할 수 있다. 임베디드/카드 스토리지(3340)는 SoC(3100)로부터 제공된 데이터를 저장할 수 있고, 메모리 패키지(3200)로부터 제공된 데이터를 영구적으로 저장할 수 있다. 전자 장치(3000)는 WiMax(worldwide interoperability for microwave access, 3350), WLAN(wireless local area network, 3360), UWB(ultra wide band, 3370) 등을 통해 외부 시스템과 통신할 수 있다. 전자 장치(3000)에는 도 9에서 도시된 구성 요소들 이외에 다른 구성 요소들(예를 들면, 스피커, 마이크, GPS, 등)을 더 포함할 수 있다.
위에서 설명한 내용은 본 발명을 실시하기 위한 구체적인 예들이다. 본 발명에는 위에서 설명한 실시 예들뿐만 아니라, 단순하게 설계 변경하거나 용이하게 변경할 수 있는 실시 예들도 포함될 것이다. 또한, 본 발명에는 상술한 실시 예들을 이용하여 앞으로 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다.
11: 메모리 컨트롤러;
12: 메모리 모듈;
13~15: 제 1 내지 제 3 메모리 장치들;

Claims (10)

  1. 메모리 셀 어레이;
    상기 메모리 셀 어레이에 쓰여지거나 상기 메모리 셀 어레이로부터 읽혀지는 제 1 비트들을 포함하는 제 1 신호가 입력되거나 출력되는 제 1 데이터 입출력 핀;
    상기 메모리 셀 어레이에 쓰여지거나 상기 메모리 셀 어레이로부터 읽혀지는 제 2 비트들을 포함하는 제 2 신호가 입력되거나 출력되는 제 2 데이터 입출력 핀;
    상기 제 1 데이터 입출력 핀을 통해 상기 제 1 신호에 대한 제 1 연산 코드들을 수신하는 제 1 수신기;
    상기 제 2 데이터 입출력 핀을 통해 상기 제 2 신호에 대한 제 2 연산 코드들을 수신하는 제 2 수신기;
    상기 제 1 연산 코드들을 저장하는 제 1 모드 레지스터; 및
    상기 제 2 연산 코드들을 저장하는 제 2 모드 레지스터를 포함하는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 수신기는 상기 제 1 모드 레지스터에 저장된 상기 제 1 연산 코드들을 기초로 하여 상기 제 1 신호를 수신하고, 그리고
    상기 제 2 수신기는 상기 제 2 모드 레지스터에 저장된 상기 제 2 연산 코드들을 기초로 하여 상기 제 2 신호를 수신하는 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제 1 연산 코드들을 이용하여 제 1 기준 신호를 생성하고 상기 제 1 기준 신호를 상기 제 1 수신기로 제공하는 제 1 DFE(decision feedback equalizer); 및
    상기 제 2 연산 코드들을 이용하여 제 2 기준 신호를 생성하고 상기 제 2 기준 신호를 상기 제 2 수신기로 제공하는 제 2 DFE를 더 포함하되,
    상기 제 1 수신기는 상기 제 1 신호와 상기 제 1 기준 신호를 비교하고, 그리고
    상기 제 2 수신기는 상기 제 2 신호와 상기 제 2 기준 신호를 비교하는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 연산 코드들 및 상기 제 2 연산 코드들이 상기 제 1 데이터 입출력 핀 및 상기 제 2 데이터 입출력 핀으로 각각 전송되기 전에, 모드 레지스터 업데이트 명령을 수신하는 명령 핀을 더 포함하는 메모리 장치.
  5. 제 4 항에 있어서,
    상기 명령 핀은, 상기 제 1 연산 코드들이 모두 상기 제 1 데이터 입출력 핀으로 전송되고 상기 제 2 연산 코드들이 모두 상기 제 2 데이터 입출력 핀으로 전송되는 제 1 시점 이후의 제 2 시점에서, 상기 제 1 연산 코드들을 상기 제 1 모드 레지스터에 저장하고 상기 제 2 연산 코드들을 상기 제 2 모드 레지스터에 저장하기 위한 모드 레지스터 쓰기 명령을 더 수신하는 메모리 장치.
  6. 제 4 항에 있어서,
    상기 제 1 연산 코드들을 병렬화하는 제 1 병렬화기; 및
    상기 제 2 연산 코드들을 병렬화하는 제 2 병렬화기를 더 포함하는 메모리 장치.
  7. 제 6 항에 있어서,
    상기 명령 핀은 상기 제 1 비트들 및 상기 제 2 비트들을 저장하기 위한 쓰기 명령을 더 수신하고,
    상기 제 1 병렬화기는 상기 제 1 비트들을 더 병렬화하고, 그리고
    상기 제 2 병렬화기는 상기 제 2 비트들을 더 병렬화하는 메모리 장치.
  8. 제 7 항에 있어서,
    상기 모드 레지스터 업데이트 명령에 응답하여 상기 제 1 및 제 2 병렬화기들에 의해 병렬화된 연산 코드들을 상기 제 1 및 제 2 모드 레지스터들로 전송하거나, 또는 상기 쓰기 명령에 응답하여 상기 제 1 및 제 2 병렬화기들에 의해 병렬화된 비트들을 상기 메모리 셀 어레이로 전송하는 디멀티플렉서를 더 포함하는 메모리 장치.
  9. 제 1 메모리 셀 어레이 및 상기 제 1 메모리 셀 어레이에 쓰여지거나 상기 제 1 메모리 셀 어레이로부터 읽혀지는 제 1 비트들을 포함하는 제 1 신호들이 각각 입력되거나 출력되는 제 1 데이터 입출력 핀들을 포함하는 제 1 메모리 장치; 및
    제 2 메모리 셀 어레이 및 상기 제 2 메모리 셀 어레이에 쓰여지거나 상기 제 2 메모리 셀 어레이로부터 읽혀지는 제 2 비트들을 포함하는 제 2 신호들이 각각 입력되거나 출력되는 제 2 데이터 입출력 핀들을 포함하는 제 2 메모리 장치를 포함하되,
    상기 제 1 메모리 장치는 모드 레지스터 업데이트 명령에 응답하여, 상기 제 1 데이터 입출력 핀들을 통해 전송된 제 1 연산 코드들을 저장하고, 그리고
    상기 제 2 메모리 장치는 상기 모드 레지스터 업데이트 명령에 응답하여, 상기 제 2 데이터 입출력 핀들을 통해 전송된 제 2 연산 코드들을 저장하는 메모리 모듈.
  10. 제 1 명령 핀 및 제 1 데이터 입출력 핀들을 포함하는 제 1 메모리 장치 및 제 2 명령 핀 및 제 2 데이터 입출력 핀들을 포함하는 제 2 메모리 장치를 포함하는 메모리 모듈의 설정 방법에 있어서,
    모드 레지스터 업데이트 명령을 상기 제 1 명령 핀 및 상기 제 2 명령 핀으로 전송하는 단계;
    쓰기 명령 또는 읽기 명령에 따라 상기 제 1 데이터 입출력 핀들을 통해 입력되거나 출력되는 제 1 신호들에 대한 제 1 연산 코드들을 상기 제 1 데이터 입출력 핀들로 전송하는 단계; 및
    상기 쓰기 명령 또는 상기 읽기 명령에 따라 상기 제 2 데이터 입출력 핀들을 통해 입력되거나 출력되는 제 2 신호들에 대한 제 2 연산 코드들을 상기 제 2 데이터 입출력 핀들로 전송하는 단계를 포함하는 메모리 모듈의 설정 방법.


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