CN110136762A - 时钟分配电路和包括其的半导体器件 - Google Patents

时钟分配电路和包括其的半导体器件 Download PDF

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李根一
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Abstract

本发明提供一种时钟分配电路和包括其的半导体器件。所述时钟分配电路可以包括：数据时钟发生电路，其被配置为利用外部时钟信号来产生内部时钟信号。所述时钟分配电路可以被配置为：经由第一电路接收内部时钟信号，并且将所述内部时钟信号经由耦接到全局线的第二电路分配给所述时钟分配电路的外部。提供给所述第一电路和所述数据时钟发生电路的第一偏置电压与提供给所述第二电路的第二偏置电压可以彼此独立地被控制。

Description

时钟分配电路和包括其的半导体器件
相关申请的交叉引用
本申请要求于2018年2月9日提交的申请号为10-2018-0016550的韩国专利申请的优先权，该申请通过引用整体并入本文。
技术领域
各种实施例总体而言涉及一种半导体器件，更具体地，涉及一种时钟分配电路和包括时钟分配电路的半导体器件。
背景技术
半导体器件包括用于将外部时钟信号分配给各种内部电路的时钟分配电路，所述外部时钟信号包括从主机提供的时钟信号。
时钟分配电路包括用于接收外部时钟信号并且处理或重新传输接收到的时钟信号以使得时钟信号可以用在内部电路中的逻辑电路，并且逻辑电路可以根据偏置电压操作。
因此，为了提高半导体器件的操作效率和性能，需要有效地控制提供给逻辑电路的偏置电压的电平。
发明内容
在一个实施例中，可以提供一种时钟分配电路。所述时钟分配电路可以包括：数据时钟发生电路，其被配置为利用外部时钟信号来产生内部时钟信号。所述时钟分配电路可以被配置为：经由第一电路接收所述内部时钟信号，并且将所述内部时钟信号经由耦接到全局线的第二电路分配给所述时钟分配电路的外部。提供给所述第一电路和所述数据时钟发生电路的第一偏置电压与提供给所述第二电路的第二偏置电压可以彼此独立地被控制。
在一个实施例中，可以提供一种时钟分配电路。所述时钟分配电路可以包括：数据时钟发生电路，其被配置为根据第一偏置电压利用外部时钟信号来产生内部时钟信号。所述时钟分配电路可以包括：全局分配电路，其被配置为根据所述第一偏置电压和第二偏置电压将所述内部时钟信号经由全局线分配给所述时钟分配电路的外部。所述时钟分配电路可以包括：偏置发生电路，其被配置为根据多个偏置码来产生处于独立的电平的所述第一偏置电压和所述第二偏置电压。
在一个实施例中，可以提供一种半导体器件。所述半导体器件可以包括多个DQ阵列。所述半导体器件可以包括：多个局部网络，所述多个局部网络被配置为将经由全局线传输的内部时钟信号分配给所述多个DQ阵列。所述半导体器件可以包括：第一电路和第二电路，所述第一电路和所述第二电路被配置为将所述内部时钟信号分配给所述全局线，所述内部时钟信号基于外部时钟信号而产生。第二偏置电压可以提供给直接耦接到所述全局线的所述第二电路，并且第一偏置电压可以提供给耦接到所述第二电路的所述第一电路。所述第一偏置电压和所述第二偏置电压可以彼此独立地被控制。
附图说明
图1示出了根据一个实施例的数据处理系统的配置。
图2示出了根据一个实施例的包括时钟分配电路的半导体器件的配置。
图3示出了图2的局部网络的配置。
图4示出了图3的转换器的配置。
图5示出了图3的时钟分配器的配置。
图6示出了图2的数据时钟发生电路的配置。
图7示出了图2的全局分配电路的配置。
图8示出了图2的偏置发生电路的配置。
图9示出了图8的第一数模转换器的配置。
具体实施方式
在下文中，将通过实施例的示例参考附图在下面描述根据本公开的时钟分配电路和包括时钟分配电路的半导体器件。
各种实施例可以针对能够有效控制偏置电压的时钟分配电路和包括时钟分配电路的半导体器件。
图1示出了根据一个实施例的数据处理系统的配置。
参考图1，根据一个实施例的数据处理系统10可以包括主机11和半导体器件100。
主机11可以将时钟信号HCK和WCK/WCKB以及命令和地址信号CA提供给半导体器件100，并且执行与半导体器件100的数据通信。
此后，时钟信号HCK和WCK/WCKB将被称为基于半导体器件100的外部时钟信号。
主机11可以例如包括诸如中央处理单元(CPU)或图形处理单元(GPU)的存储器控制器。
第一外部时钟信号HCK，其是与命令和地址信号CA相关的时钟信号，可以用作当半导体器件100接收命令和地址信号CA时的参考信号。
第二外部时钟信号WCK/WCKB是与数据DATA相关的时钟信号。在一个实施例中，可以使用差分时钟信号，但是也可以使用单相(single phase)时钟信号。第二外部时钟信号WCK/WCKB可以用作当半导体器件100接收数据DATA时的参考信号。
第二外部时钟信号WCK/WCKB可以具有比第一外部时钟信号HCK更高的频率。
第二外部时钟信号WCK/WCKB可以具有例如8GHz的频率，而第一外部时钟信号HCK可以具有比第二外部时钟信号WCK/WCKB更低的频率，例如1GHz的频率。
半导体器件100可以例如包括诸如图形存储器的存储装置。
逻辑电路可以根据它们的信号处理方法分为电流模式逻辑(CML)电路和互补金属氧化物半导体(CMOS)电路。
半导体器件100的区域可以分为布置有CML电路的第一区域和布置有CMOS电路的第二区域。
为了便于描述，半导体器件100的区域可以分为中心区域和局部区域。中心区域可以对应于第一区域，局部区域可以对应于第二区域。
中心区域的电路可以保持在激活状态，无论半导体器件的读取/写入操作如何。
然而，一部分的CML电平时钟信号可以根据断电(power down)模式或诸如刷新命令的命令而被部分地去激活。
局部区域的电路可以根据半导体器件的读取/写入操作而被使能或禁止。
中心区域的每个CML电路将输入至其的信号传送到比局部区域更靠近该CML电路的另一个CML电路，而局部区域的每个CMOS电路需要经由比中心区域的内部信号线具有更大负载的全局线来接收中心区域中的CML电平被处理的信号，并且将接收到的信号转换为CMOS电平。
因此，当中心区域的电路之中的将信号经由全局线传送到局部区域电路的电路的偏置电压被控制为与中心区域的其他电路相同的电平时，半导体器件的时钟信令特性可能降低。
此外，当中心区域的电路之中的将信号传送到中心区域的其他电路的电路的偏置电压被设置为与直接将信号传送到局部区域电路的电路的偏置电压相同的电平时，可能因为不必要的功耗而降低电源效率。
根据一个实施例的半导体器件的时钟分配电路可以被配置为独立地控制中心区域的电路之中的一部分电路的偏置电压、例如将信号经由全局线传送到局部区域的电路的偏置电压，以及其他电路的偏置电压。
图2示出了根据一个实施例的包括时钟分配电路的半导体器件的配置。
参考图2，根据一个实施例的半导体器件100可以包括多个DQ阵列201至501、多个局部网络202至502、多个数据时钟发生电路601和701、多个全局分配电路602和702、模式寄存器组(MRS)800以及偏置发生电路900。
根据一个实施例的时钟分配电路可以包括多个数据时钟发生电路601和701、多个全局分配电路602和702、以及偏置发生电路900。
多个DQ阵列201至501和多个局部网络202至502可以布置在局部区域。
多个数据时钟发生电路601和701、多个全局分配电路602和702、MRS 800以及偏置发生电路900可以布置在中心区域。
MRS 800和偏置发生电路900布置在中心区域的配置仅是示例，MRS 800和偏置发生电路900可以布置在局部区域。
多个DQ阵列201至501可以以相同的方式来配置。
DQ阵列201至501中的每一个可以包括多个DQ电路。
DQ电路，其是半导体器件100的数据输入/输出端子，可以包括焊盘、用于通过焊盘接收数据的接收器、以及用于驱动从半导体器件输出到焊盘的数据的驱动器。
DQ阵列201至501中的每一个包括的DQ电路的数量可以根据半导体器件的带宽选项(X16或X32)来改变。
多个局部网络202至502可以以相同的方式来配置。
多个局部网络202至502可以将通过全局线GIO从中心区域传输的第二内部时钟信号iWCK2/iWCK2B转换为CMOS电平，并且将调整的时钟信号分配给多个DQ阵列201至501。
多个局部网络202至502可以根据第三偏置电压BIAS3接收第二内部时钟信号iWCK2/iWCK2B。
多个数据时钟发生电路601和701可以以相同的方式来配置。
多个数据时钟发生电路601和701可以根据第一偏置电压BIAS1、利用从主机11提供的外部时钟信号或第二外部时钟信号WCK/WCKB来产生第一内部时钟信号iWCK1/iWCK1B。
多个全局分配电路602和702可以以相同的方式来配置。
多个全局分配电路602和702可以根据第一偏置电压BIAS1和第二偏置电压BIAS2将第二内部时钟信号iWCK2/iWCK2B经由全局线GIO分配给两侧的局部区域，第二内部时钟信号iWCK2/iWCK2B是通过驱动第一内部时钟信号iWCK1/iWCK1B来产生的。在一些实施例中，多个全局分配电路602和702可以将第二内部时钟信号iWCK2/iWCK2B经由全局线GIO分配给时钟分配电路的外部。
全局分配电路602和702中的每一个可以将第二偏置电压BIAS2提供给其内部逻辑电路之中的将第二内部时钟信号iWCK2/iWCK2B驱动到全局线GIO的逻辑电路，以及将第一偏置电压BIAS1提供给其他逻辑电路。
MRS 800可以储存和输出第一偏置码CODE1<0:M>、第二偏置码CODE2<0:N>和第三偏置码CODE3<0:L>。
第一偏置码CODE1<0:M>、第二偏置码CODE2<0:N>和第三偏置码CODE3<0:L>可以具有能够改变的特定初始值。
主机11可以通过利用命令和地址信号CA而改变MRS 800的设置来独立地调整第一偏置码CODE1<0:M>、第二偏置码CODE2<0:N>和第三偏置码CODE3<0:L>的值。
偏置发生电路900可以根据第一偏置码CODE1<0:M>、第二偏置码CODE2<0:N>和第三偏置码CODE3<0:L>来产生处于独立电平的第一偏置电压BIAS1至第三偏置电压BIAS3。
偏置发生电路900可以根据第一偏置码CODE1<0:M>产生第一偏置电压BIAS1，根据第二偏置码CODE2<0:N>产生第二偏置电压BIAS2，以及根据第三偏置码CODE3<0:L>产生第三偏置电压BIAS3。
图3示出了图2的局部网络的配置。
由于多个局部网络202至502以相同的方式配置，因此将代表性地描述局部网络202至502之一的配置。
参考图3，局部网络202可以包括转换器220和时钟分配器230。
由于第二内部时钟信号iWCK2/iWCK2B经由全局线GIO传送，因此信号特性可能降低。
因此，局部网络202还可以包括用于补偿第二内部时钟信号iWCK2/iWCK2B的信号特性降低的中继器210。
中继器210可以根据第三偏置电压BIAS3来放大第二内部时钟信号iWCK2/iWCK2B，并重新传输放大的信号。
转换器220和时钟分配器230可以利用CMOS逻辑电路实现。
转换器220可以通过将以CML电平传输的第二内部时钟信号iWCK2/iWCK2B转换为CMOS电平来产生输出信号iWCK2_CMOS/iWCK2B_CMOS。
时钟分配器230可以根据读取使能信号Read_EN和写入使能信号Write_EN将转换器220的输出信号iWCK2_CMOS/iWCK2B_CMOS分配给DQ阵列201的DQ电路。
图4示出了图3的转换器的配置。
如图4中所示，转换器220可以包括多个电容器211、多个电阻器212和多个反相器213，并且可以通过将第二内部时钟信号iWCK2/iWCK2B转换为CMOS电平来产生输出信号iWCK2_CMOS/iWCK2B_CMOS。
图5示出了图3的时钟分配器的配置。
如图5中所示，时钟分配器230可以包括多个与非门221和多个反相器222。
当读取使能信号Read_EN或写入使能信号Write_EN被激活时，时钟分配器230可以将转换器220的输出信号iWCK2_CMOS/iWCK2B_CMOS经由独立的路径、即用于读取操作的第一路径223和用于写入操作的第二路径224传输到DQ阵列201的DQ电路。
图6示出了图2的数据时钟发生电路的配置。
由于多个数据时钟发生电路601和701以相同的方式配置，所以将代表性地描述数据时钟发生电路601和701之一的配置。
参考图6，数据时钟发生电路601可以包括接收器610和分频器611。
接收器610和分频器611可以利用CML电路实现。
接收器610可以根据第一偏置电压BIAS1来接收外部时钟信号WCK/WCKB，并且输出接收到的信号。
分频器611可以根据第一偏置电压BIAS1来将接收器610的输出分频，并且输出分频的信号作为第一内部时钟信号iWCK1/iWCK1B。
如上所述，外部时钟信号WCK/WCKB，其是具有例如8GHz频率的高速时钟信号，可能具有不足以用于半导体器件100中的信号处理的定时余量。因此，根据一个实施例的时钟分配电路可以使用以预定的分频比(例如，1/2、1/4或1/8)将外部时钟信号WCK/WCKB分频而获得的第一内部时钟信号iWCK1/iWCK1B。
图7示出了图2的全局分配电路的配置。
由于多个全局分配电路602和702以相同的方式配置，因此将代表性地描述全局分配电路602和702之一的配置。
参考图7，全局分配电路602可以包括中继器620以及多个缓冲器621和622。
中继器620以及多个缓冲器621和622可以利用CML电路实现。
中继器620可以根据第一偏置电压BIAS1来放大第一内部时钟信号iWCK1/iWCK1B，并且重新传输放大的信号。
多个缓冲器621和622可以根据第二偏置电压BIAS2、经由全局线GIO将中继器620的输出信号作为第二内部时钟信号iWCK2/iWCK2B传输到局部网络202和302。
如上所述，根据一个实施例的半导体器件的时钟分配电路可以将第二偏置电压BIAS2提供给中心区域的逻辑电路之中的将信号经由全局线传输到局部区域的逻辑电路(全局分配电路602的缓冲器621和622)，将第一偏置电压BIAS1提供给其他逻辑电路(数据时钟发生电路601、以及全局分配电路602的中继器620)，以及独立地控制第一偏置电压BIAS1和第二偏置电压BIAS2的电平。
图8示出了图2的偏置发生电路的配置。
参考图8，偏置发生电路900可以包括第一数模转换器DAC1 910、第二数模转换器DAC2 920和第三数模转换器DAC3 930。
第一数模转换器910可以将数字信号或第一偏置码CODE1<0:M>转换为模拟电压或第一偏置电压BIAS1。
第二数模转换器920可以将数字信号或第二偏置码CODE2<0:N>转换为模拟电压或第二偏置电压BIAS2。
第三数模转换器930可以将数字信号或第三偏置码CODE3<0:L>转换为模拟电压或第三偏置电压BIAS3。
第一偏置电压BIAS1至第三偏置电压BIAS3可以根据第一偏置码CODE1<0:M>、第二偏置码CODE2<0:N>和第三偏置码CODE3<0:L>的值而具有独立的或不同的电平、或者相同的电平。
由于多个缓冲器621和622将信号经由全局线GIO从中心区域传输到局部区域，因此多个缓冲器621和622可能需要比中心区域的其他电路更高的驱动能力。因此，第一偏置码CODE1<0:M>和第二偏置码CODE2<0:N>的值可以以这样的方式设置：提供给多个缓冲器621和622的第二偏置电压BIAS2具有比第一偏置电压BIAS1更高的电平。
由于局部区域的逻辑电路之中的局部网络202的中继器210接收处于CML电平的时钟信号，因此中继器210可以独立地控制第三偏置电压BIAS3的电平，无论第一偏置电压BIAS1和第二偏置电压BIAS2如何。根据电路设计和操作环境，中继器210可以将第三偏置电压BIAS3控制为与第一偏置电压BIAS1或第二偏置电压BIAS2相同的电平。
如上所述，第一偏置码CODE1<0:M>、第二偏置码CODE2<0:N>和第三偏置码CODE3<0:L>的值可以由主机11调整。
第一数模转换器910至第三数模转换器930可以以相同方式配置。因此，将代表性地描述第一数模转换器910至第三数模转换器930之一的配置。
图9示出了图8的第一数模转换器的配置。
如图9中所示，第一数模转换器可以包括放大器911、滞后电路(lag circuit)912和913、以及电阻器914。
无论第一偏置码CODE1<0:M>如何，滞后电路912和913中的一个都可以基本上设置在操作状态，并且因此被称为参考滞后电路。
放大器911可以操作为将参考滞后电路912的输出电平均衡到参考电压VREF。
其他的滞后电路913可以根据第一偏置码CODE1<0:M>的相应信号比特位而被选择性地操作，使得第一偏置电压BIAS1具有与第一偏置码CODE1<0:M>相对应的值。
虽然上面已经描述了各种实施例，但是本领域技术人员将理解，所描述的实施例仅是示例。因此，不应基于所描述的实施例来限制本文描述的数据储存装置的操作方法。

Claims (20)

1.一种时钟分配电路，包括：
数据时钟发生电路，其被配置为利用外部时钟信号来产生内部时钟信号；以及
全局分配电路，其被配置为：经由第一电路接收所述内部时钟信号，并且经由耦接到全局线的第二电路将所述内部时钟信号分配给所述时钟分配电路的外部，
其中，提供给所述第一电路和所述数据时钟发生电路的第一偏置电压与提供给所述第二电路的第二偏置电压彼此独立地被控制。
2.根据权利要求1所述的时钟分配电路，其中，所述数据时钟发生电路包括：
接收器，其被配置为接收所述外部时钟信号并且输出接收到的信号；以及
分频器，其被配置为将所述接收器的输出分频并且输出分频的信号作为第一内部时钟信号。
3.根据权利要求1所述的时钟分配电路，
其中，所述全局分配电路的第一电路包括中继器，所述中继器被配置为重新传输所述内部时钟信号，以及
其中，所述全局分配电路包括一个或更多个第二电路，并且所述第二电路每个都包括缓冲器，所述缓冲器被配置为将所述中继器的输出信号经由所述全局线分配给所述时钟分配电路的外部。
4.根据权利要求3所述的时钟分配电路，其中，提供给所述中继器的所述第一偏置电压和提供给多个所述缓冲器的所述第二偏置电压彼此独立地被控制。
5.一种时钟分配电路，包括：
数据时钟发生电路，其被配置为根据第一偏置电压利用外部时钟信号来产生内部时钟信号；
全局分配电路，其被配置为根据所述第一偏置电压和第二偏置电压将所述内部时钟信号经由全局线分配给所述时钟分配电路的外部；以及
偏置发生电路，其被配置为根据多个偏置码来产生处于独立的电平的所述第一偏置电压和所述第二偏置电压。
6.根据权利要求5所述的时钟分配电路，其中，所述数据时钟发生电路包括：
接收器，其被配置为：根据所述第一偏置电压来接收所述外部时钟信号，并且输出接收到的信号；以及
分频器，其被配置为：根据所述第一偏置电压将所述接收器的输出分频，并且输出分频的信号作为第一内部时钟信号。
7.根据权利要求5所述的时钟分配电路，其中，所述全局分配电路包括：
中继器，其被配置为根据所述第一偏置电压来重新传输所述内部时钟信号；以及
多个缓冲器，所述多个缓冲器被配置为根据所述第二偏置电压将所述中继器的输出信号经由所述全局线分配给所述时钟分配电路的外部。
8.根据权利要求5所述的时钟分配电路，其中，所述偏置发生电路包括：
第一数模转换器，其被配置为将第一偏置码转换为所述第一偏置电压；以及
第二数模转换器，其被配置为将第二偏置码转换为所述第二偏置电压。
9.一种半导体器件，包括：
多个DQ阵列；
多个局部网络，所述多个局部网络被配置为将经由全局线传输的内部时钟信号分配给所述多个DQ阵列；以及
时钟分配电路，其包括第一电路和第二电路，所述时钟分配电路被配置为将所述内部时钟信号分配给所述全局线，所述内部时钟信号基于外部时钟信号而产生，
其中，第二偏置电压被提供给直接耦接到所述全局线的所述第二电路，以及第一偏置电压被提供给耦接到所述第二电路的所述第一电路，以及
其中，所述第一偏置电压和所述第二偏置电压彼此独立地被控制。
10.根据权利要求9所述的半导体器件，其中，提供给与所述时钟分配电路的全局线直接耦接的所述第二电路的所述第二偏置电压、提供给与所述全局线直接耦接并且被包括在所述多个局部网络中的第三电路的第三偏置电压、以及提供给所述第一电路的所述第一偏置电压，彼此独立地被控制。
11.根据权利要求9所述的半导体器件，其中，所述多个局部网络将所述内部时钟信号的电平转换为CMOS互补金属氧化物半导体电平，并且将转换的内部时钟信号分配给所述多个DQ阵列。
12.根据权利要求9所述的半导体器件，其中，所述多个DQ阵列和所述多个局部网络包括CMOS电路。
13.根据权利要求9所述的半导体器件，其中，所述时钟分配电路包括CML电流模式逻辑电路。
14.根据权利要求9所述的半导体器件，其中，所述时钟分配电路包括：
数据时钟发生电路，其被配置为根据所述第一偏置电压、利用所述外部时钟信号来产生所述内部时钟信号；
全局分配电路，其被配置为根据所述第一偏置电压和所述第二偏置电压、将所述内部时钟信号经由所述全局线分配给所述多个DQ阵列；以及
偏置发生电路，其被配置为根据多个偏置码来产生处于独立的电平的所述第一偏置电压、所述第二偏置电压以及第三偏置电压。
15.根据权利要求14所述的半导体器件，其中，所述多个局部网络包括：
中继器，其被配置为：根据所述第三偏置电压来放大所述内部时钟信号，并且重新传输放大的信号；
转换器，其被配置为：将所述中继器的输出信号的电平转换为CMOS电平，并且输出转换的信号；以及
时钟分配器，其被配置为根据读取使能信号和写入使能信号来将所述转换器的输出信号分配给所述多个DQ阵列。
16.根据权利要求14所述的半导体器件，其中，所述数据时钟发生电路包括：
接收器，其被配置为：根据所述第一偏置电压来接收所述外部时钟信号，并且输出接收到的信号；以及
分频器，其被配置为：根据所述第一偏置电压将所述接收器的输出分频，并且输出分频的信号作为第一内部时钟信号。
17.根据权利要求14所述的半导体器件，其中，所述全局分配电路包括所述第一电路和所述第二电路，所述第一电路包括中继器，所述中继器被配置为根据所述第一偏置电压来重新传输所述内部时钟信号，以及所述第二电路包括多个缓冲器，所述多个缓冲器被配置为根据所述第二偏置电压将所述中继器的输出信号经由所述全局线分配给所述多个DQ阵列。
18.根据权利要求14所述的半导体器件，其中，所述偏置发生电路包括：
第一数模转换器，其被配置为将第一偏置码转换为所述第一偏置电压；以及
第二数模转换器，其被配置为将第二偏置码转换为所述第二偏置电压。
19.根据权利要求14所述的半导体器件，还包括：模式寄存器组，其被配置为储存所述多个偏置码的值。
20.根据权利要求14所述的半导体器件，其中，所述多个偏置码的值由控制所述半导体器件的主机来改变。
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