CN1998138A - 高速时钟分配传输线网络 - Google Patents

Abstract

本发明在于时钟分配方法，和VLSI电路包括时钟分配网络。在本发明的方法中，制作传输线的布线图案(18)，以便连接时钟树，和将周期性波形时钟脉冲，最好，正弦波形用于控制时钟偏移，甚至在延伸到千兆赫量级的频率上。在本发明的示范性实施例中，覆盖层包括连接时钟分配树(16)中的各驱动器的差分传输线对。在本发明的示范性实施例中，H形树时钟分配电路(16)被螺旋形传输线(18)覆盖，每条传输线通过差分导线实现和利用正弦驻波驱动，以便将全局时钟信号分配到芯片的各就地区域。每条传输线(18)连接H形树中处在H形树的同一层上的驱动器(20)。在根据本发明实施例的VLSI芯片中，传输线覆盖层将正弦时钟信号传送到就地转换成数字时钟信号的就地区域。因此，本发明提出了无源时钟分配技术。

Description

高速时钟分配传输线网络

政府关注说明

借助自然科学基金会授予的授权号CCR9987678，利用政府帮助提出本发明。该政府在本申请中享有一定权利。

优先权声明

本申请按照35U.S.C.§119，要求2004年5月25日提出的在先申请第06/573,922号的优先权。

技术领域

本发明涉及VLSI(特大规模集成电路)器件，例如，微处理器。

背景技术

商用微处理器当前依靠千兆赫(gigahertz)量级的时钟信号工作。当今VLSI设计的规模要求设计顾及时钟偏移(skew)。时钟偏移是时钟信号到达集成电路的不同部分的相对时差。例如，在微处理器中，必须将全局时钟信号分配给芯片的不同部分。必须将这个内部时钟信号分配给大量时钟引脚。随着时钟频率升高，偏移可以成为一个限制因素。对于不断升高的时钟频率，如过程变化、电源电压脉动和温度梯度那样的许多不确定因素引起的时钟偏移消耗掉时钟周期的显著部分。对于高性能同步电路，可以承受各种参数变化的高稳定性的全局时钟分配系统的设计变得越来越困难和耗时的任务。

因此，减小时钟偏移是现有技术中的一个目标。RC分路网络已经成功地用于减小在过程变化下的时钟偏移。人们已经提出了三种宽脊(spine)分路(shunt)来减小极深驱动器树的叶节点之间的偏移。有关内容可以参见，例如，N.A.Kurd等人的“Pentium4微处理器的数千兆赫时钟计时电路”(N.A.Kurd，et al，“A Multigigahertz Clocking Scheme for the Pentium4Microprocessor”，IEEE Journal of Solid-State Circuits，Vol.36，No.11，Nov.2001 pp.1647-53)。其它人提出了用于全局时钟分配的通过平衡H形树驱动的时钟网格。有关内容可以参见，例如，M.Orshansky、L.Milor、P.Chen、K.Keutzer和C.Hu的“空间芯片内门长变化对高速数字电路性能的影响”(M.Orshansky，L.Milor，P.Chen，K.Keutzer and C.Hu，Impact ofSpatial Intrachip Gate Length Variability on the Performance ofHigh-Speed Digital Circuit，IEEE trans.on CAD，p.544-553，vol.21，No.5，May2002)。

但是，当时钟频率升高到数千兆赫量级时，分路线的电感影响变得很明显。在工业上使用时钟网格来减小偏移。时钟网格形成RC线网络。在当前商用芯片，例如，4GHz Pentium4的时钟频率下，RC网络的电感影响被忽略不计。但是，趋势是朝电感影响不能再忽略不计的更高时钟频率方向发展。另外，例如，在10GHz时钟速率下，芯片的两个角落之间的渡越时间与时钟周期相当。分路作用的RC模型在这样的频率下是无效的。分路的电感甚至可以使偏移更严重。

人们已经提出了有源电路来解决时钟偏移问题。具体例子包括如下。人们提出了相位检测器和耦合振荡器，用小于四分之一波长的分路将振荡器锁定在一起。有关内容可以参见Galton等人的“利用耦合振荡器的时钟分配”(Galton et al，“Clock Distribution Using Coupled Oscillators”，Proc.of ISCAS 1996，vol.3，pp.217-220)。人们还提出了利用相位检测器和分布式锁相环的有源反馈。有关内容可以参见Gutnik和Chandraksan的“利用分布式PLL的有源GHz时钟网络”(Gutnik and Chandraksan，“Active GHz ClockNetwork Using Distributed PLLs”，IEEE Journal of Solid-State Circuits，pp.1553-1560，Vol.36，No.11，Nov.2000)。人们提出了利用驻波振荡器的组合时钟生成和分配。有关内容可以参见O′Mahony等人的“利用耦合驻波振荡器的10GHz时钟分配网络的设计”(O′Mahony et al，“Design of a 10GHzClock Distribution Network Using Coupled Standing-Wave Oscillators”，Proc.of DAC，pp.682-687，June2003)。与分配方波的传统方案不同，这个工作分配正弦波。但是，O′Mahony等人的分配电路不使用全局时钟信号源。取而代之，就地生成和分配时钟脉冲。有关内容可以参见Wood等人的“旋转行波振荡器阵列：一种新的时钟技术”(Wood et al，“Rotary Traveling-WaveOscillator Arrays：A New Clock Technology”，IEEE JSSC，pp.1654-1665，Nov.2001)。有源部件的使用可以成功地克服高时钟频率下的时钟偏移。然而，与无源电路相比，有源部件手段产生了稳定性问题，并且，在一些情况下，可能对制造期间的过程变化更敏感。

发明内容

本发明涉及时钟分配方法，和VLSI电路包括时钟分配网络。在本发明的方法中，形成传输线的布线图案，以便连接时钟树，和将周期性波形时钟脉冲，最好，正弦波形用于控制时钟偏移，甚至在延伸到千兆赫量级的频率上。在本发明的示范性实施例中，覆盖层包括连接时钟分配树的驱动器的差分传输线对。在本发明的示范性实施例中，H形树时钟分配电路被螺旋形传输线覆盖，每条传输线通过差分导线实现和利用正弦驻波驱动，以将全局时钟信号分配到芯片的就地区域。每条传输线连接H形树中处在H形树的同一层上的驱动器。在根据本发明实施例的VLSI芯片中，传输线覆盖层将正弦时钟信号传送到就地转换成数字时钟信号的就地区域。因此，本发明提出了无源时钟分配技术。由于差分传输线对过程变化相对不敏感，该技术是高稳定性的。例如，当传输线进一步分开时，电容增大，而电感减小，提供了对过程变化敏感的自补偿形式。

在被一组螺旋形传输线覆盖的优选H形树实施例中，H形树中的每个层与传输线连接。在覆盖层中，可以使较短的螺旋形传输线较宽，和在较长的多组螺旋形传输线中逐渐变细。传输线的网络的几何结构由通过传输线互连的时钟网络的性质决定，和H形树螺旋形传输线实施例提出了本领域的普通技术人员可以认识到的随具有不同形状的时钟树而协调地改变的例子。

本发明的实施例还包括优化时钟分配网络。本发明提出了为单层和多层传输线时钟分配网络识别最佳总传输线面积的方法。

附图说明

图1(现有技术)是可以就地地用在本发明的时钟分配网络中将分配的正弦波时钟信号转换成方波以便用于VLSI电路中的就地寄存器的时钟驱动器的方块图；

图2A和2B是例示本发明的优选实施例时钟分配电路的示意图，其中，图2A例示了H形树时钟分配网络，和图2B例示了分路图2A中的H形树时钟分配网络中的时钟驱动器的分层传输线分路网络；

图3是用在图2B的传输线分路网络中的一对传输线的就地视图；

图4例示了来自图2A和2B的时钟分配电路中的最低层时钟驱动器的时钟信号的就地分配；

图5是来自图2A和2B的电路的两个时钟驱动器和来自图2B的分路网络的传输线分路的简化电路图；和

图6示出了图5的电路模型的模拟波形。

优选实施例详述

本发明提供了时钟分配方法和电路，其为时钟分配树例如H形树和分路时钟分配树中的一层的差分传输线分路，或更可取地，分路时钟分配树中的多层的多差分传输线分路形成的混合结构。时钟脉冲作为周期性波例如正弦波的差分信号来分配。甚至在高频，例如，10GHz和更高频率上，本发明的时钟分配方法也能够将呈现极小偏移的输出提供给时钟分配树的各个层。在本发明的VLSI电路中，就地地恢复方波时钟信号和将其提供给电路各处的寄存器。

在优选实施例中，H形时钟分配电路通过传输线分路。在离散点上驱动传输线和将传输线弯曲成螺旋形图案，以便链接H形树时钟分配网络的时钟驱动器。H形树的时钟驱动器逐层分路。时钟驱动器之间的分路长度是波长的整数倍。对于传输线无损耗的理想情况，驻波可以将时钟驱动器锁定在零偏移上。对于有损耗分路，本发明的实施例为传输线提供了优化线宽，以便根据解析偏移函数为多层网络生成最小偏移。

按照本发明优选实施例的时钟分配方法和电路可以提供几方面优点。从传输线网络到时钟信号源没有直接反馈路径。传输线是线性网络，因此，设计和优化不牵涉到有源部件。另一个优点是传输线中锁定驻波的能量存储能力可以减轻时钟颤动。另外，由于传输线的谐振效应，网络中的功耗也降低了。

现在参照附图讨论本发明的优选实施例，同时，本领域的普通技术人员可以从优选实施例的讨论中体会到本发明的更宽方面。下面使用这些示意图，和本领域的普通技术人员将了解这些示意图。在优选实施例中，将差分正弦波用于全局时钟分配。正弦波简化了对传输线的谐振现象的分析，使实现本发明的优化方法成为可能。另外，差分信号提供了控制良好的电流返回环路，因此提高了电感值的可预测性。

在VLSI实施方案中，分配的正弦波时钟信号必须就地转换成方波信号。时钟驱动器可以用于这种转换。这样的示范性驱动器分为两级。用于转换的示范性时钟驱动器描述在，例如，O′Mahony等人的“利用耦合驻波振荡器的10GHz时钟分配网络的设计”(O′Mahony et al，“Design of a 10GHz ClockDistri-bution Network Using Coupled Standing-Wave Oscillators”，DAC2003，pp.682-687，June2003)。

图1是例示基于O′Mahony等人的论文的用于将正弦波就地转换成方波的二级时钟驱动器的方块图。第一级差分晶体管对10包括用于完全电流切换的小门控过驱动器。它放大和限制信号，因此，输出幅度大体上独立于输入幅度。低通滤波器12衰减由限制放大器添加的谐波，否则会引起与幅度相关的偏移。正弦波-方波转换器14形成第二级。正如O′Mahony的论文所指出的那样，在正弦波-方波转换器中使用交叉耦合反相器和分路电阻在工艺、温度、频率、和电源的变化范围内可以实现控制良好的50％占空比。这种类型的二级时钟驱动器可以实现低于1ps的与幅度相关的偏移。

在如下的优选实施例的讨论中，尤其，在优选实施例中的优化传输线线宽的讨论中，将简单线性变化模型用于表示关于线宽和晶体管长度的系统空间变化。对于芯片上的任意位置(x，y)，实际几何参数是d＝d₀+k_xx+k_yy，其中，d₀是额定参数，和k_x和k_y分别是水平和垂直变化系数。假设在整个芯片上的最大变化是理想值的±10％。这种“准确定性”线性变化模型可以看作概率变化的“最差情况”的情形。正如本领域的普通技术人员可以体会到的那样，当按照本发明实现线宽优化时，可以用更复杂的变化模型取代这种简单的模型。当分析优选实施例的时钟偏移量级和优化时，对电源电压脉动加以考虑。具体地说，假设电源电压是在额定V_dd值的±10％以内的一组独立随机变量。

图2A示出了H形树时钟分配网络16，和图2B示出了供图2A的H形树时钟分配网络16使用的传输线分路网络18。由于两个图的重叠隐藏了H形树网络的结构，为了清楚起见，分别示出这些图。H形树网络包括多个时钟驱动器20_N，其中的每一个属于H形树网络中的三个层之一。来自每个层的多个驱动器被标成20₁，20₂，或20₃，在图2B的传输线分路网络18中也标出了标在图2A中的相同驱动器。三条传输线22₁、22₂、和22₃中的每一条分路H形树时钟分配网络16的相应层中的时钟驱动器20_N。

确定差分传输线22₁、22₂、和22₃分路中的固有频率分路线的尺寸，以便减小时钟驱动器20₁、20₂、和20₃之间的偏移。将传输线22₁、22₂、和22₃安排成分层传输线螺旋。如图3所示，每个螺旋由一对多个波长长共面差分线对26组成，每个共面差分线对26包括相对于接地面28布置的分立导线26₁(clock+)和26₂(clock-)。传输线22₁、22₂、和22₃的螺旋形状是由时钟分配网络的布局造成的。其它网络可以生成不同的形状。但是，只要满足必要条件，可以使用任意形状的传输线分路网络。要满足的必要条件是时钟驱动器之间的传输线距离是分配的时钟信号的波长的整数倍。

时钟驱动器20_N均匀分布在每个螺旋上，和两个相邻时钟驱动器之间的间隔是一个波长。H形树网络16将正弦时钟信号从处在其中心(例如，VLSI芯片的中心)的中央时钟信号源30分配给所有时钟驱动器20_N。分路网络18的共同差分传输线22_N上的所有时钟驱动器20_N的信号到达时间是相同的。在VLSI实施方案中，如图4所示，最低层时钟驱动器20₁中的每一个与就地分配树或网格34连接，将时钟信号从最低层螺旋上的时钟驱动器发送到VLSI电路中的无数计时元件36。

可以优化传输线分路网络18中的传输线22₁、22₂、和22₃。可以设置由传输线22₁、22₂、和22₃构成差分线对26的尺寸、相对距离等的变化，以实现各层的偏移。在优选实施例中生成最小偏移，而设计人员在仍然实现显著优点的同时，可以按照本发明实现次最佳的分路线网络18。

概述本发明的传输线分路网络18的设计方案将为本领域的普通技术人员尤其在VLSI实施方案中提供考虑综合平衡的能力。例如，对于数量相同的布线(routing)面积，将对象驱动器指定给不同层上的螺旋可以对时钟偏移产生不同影响。在下文中，将讨论将布线资源分配给分路网络18的不同层上的螺旋的最佳方式，以便在具有给定布线面积^o的最低层螺旋上实现最小偏移。

优化问题作为传输线22₁、22₂、和22₃螺旋尺寸确定问题来解决。假设存在如在图2A和2B的实施例中那样应用于H形树的螺旋网络。假设总布线面积是受到限制的。我们的目的是使时钟分配网络16的最低层上，即，在驱动器20₁上的偏移最小。对于i＝1到n，确定第i层上的螺旋的最佳线宽w_i，以便使时钟偏移最小。

将传输线22₁、22₂、和22₃的简化电路模型显示在图5中，以便研究一个波长长传输线分路的偏移减小机制。在图5中，驱动电阻为R_s和输入相移(偏移)为Ф的两个时钟驱动器20_N通过恰好一个波长长的RLGC(电阻、电感、电导、电容)传输线22_N连接。两个分立端上的输出V1和V2通过分路传输线22_N变得同步。

图6示出了图5的电路模型的模拟波形。如果假设输入电压V_s1和V_s2之间的输入偏移Ф是30°，输出V1和V2之间的最后偏移只有0.7°。在图6中，两个较大幅度曲线是偏移输入电压V_s1和V_s2。高度精确对准的两个较小幅度曲线是输出电压V₁和V₂。假设输入偏移较小和R＜ωL(其中，L是分路的电感值，R是分路的电阻值，和ω是时钟频率)，通过叠加传输线中的所有可能行波和驻波，可以获得如下偏移表达式。

$\mathrm{\Δ\φ}=\frac{1-e^{\frac{\mathrm{\πR}}{\mathrm{\ωL}}}}{1+e^{\frac{\mathrm{\πR}}{\mathrm{\ωL}}}}\mathrm{\φ}---\left(1\right)$

SPICE模拟用于核实方程(1)。从偏移方程(1)中可明显看出，当R接近零时，传输线变得无耗损的。其结果是，ΔФ，即，电压V₁和V₂之间的相移也接近零。两个时钟驱动器变得完全同步。当R接近无限大时，节点1和2是开断的，此时，在该点不产生分路作用，和节点1和2之间的相移仍然保持输入偏移Ф。

模型化该偏移表达式以描述与传输线连接的多个时钟驱动器的分路作用特性的方程也可以在如下的假设下导出：i)传输线无限长和在传输线上以一个波长的间隔均匀地隔开时钟驱动器；和ii)每个电压源的输入相位是均匀分布在[0，Ф]之间的随机数。由于是无限长传输线，可以假设存在精确相位分别为0和Ф的两个节点a和b。然后，可以计算这两个点的预期相位，和将预期值之差取作偏移。

假设驱动阻值比传输线的特征阻抗大得多和输入偏移很小。利用导出方程(1)的相似技术，可以获得如下偏移方程。

$\mathrm{\Δ\φ}=\frac{1-e^{-\frac{3\mathrm{\πR}}{\mathrm{\ωL}}}}{1+e^{-\frac{3\mathrm{\πR}}{\mathrm{\ωL}}}}\mathrm{\φ}---\left(2\right)$

现在可以确定传输线的最佳面积。为了提供一个例子，假设一对共面铜传输线用于构建螺旋形分路。两条平行差分导线具有240nm的高度、和w的相同宽度。它们之间的间隔是2μm，和导线比接地面高3.5μm。w的典型值从0.5到40μm的范围。

快速场解算器用于获取与频率相关电阻R和电感L。线性递归用于获取电阻/电感比R/L与线宽w之间的关系。R/L～1/w关系显示极好的线性。

螺旋形分路网络(模型化图2B的网络)的每个层的偏移函数可以重写成：

$\mathrm{\Δ\φ}=\frac{1-c_1{e}^{-\frac{k_1}{{\mathrm{\ω}}_1}}}{1+c_1{e}^{-\frac{k_1}{{\mathrm{\ω}}_1}}}\mathrm{\φ}---\left(4\right)$

其中，w_i是第i层螺旋的宽度，和c_i、k_i是与第i层螺旋有关的常数。最佳螺旋尺寸确定问题重写成如下数学编程：

最小化：

$\mathrm{\Δ\φ}=\left(\right(\left({\mathrm{\φ}}_1\frac{1-c_1{e}^{-\frac{k_1}{{\mathrm{\ω}}_1}}}{1+c_1{e}^{-\frac{k_1}{{\mathrm{\ω}}_1}}}\right)+{\mathrm{\φ}}_2)\frac{1-c_2{e}^{-\frac{k_2}{{\mathrm{\ω}}_2}}}{1+c_2{e}^{-\frac{k_2}{{\mathrm{\ω}}_2}}}+{\mathrm{\φ}}_3)...+{\mathrm{\φ}}_n)\frac{1-c_n{e}^{-\frac{k_n}{{\mathrm{\ω}}_n}}}{1+c_n{e}^{-\frac{k_n}{{\mathrm{\ω}}_n}}}$

$\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{l}_i{w}_i=A$

s.t.：   (5)

在编程(5)中，Ф_i是从第i-1层到第i层螺旋的信号传播的偏移。L和w_i是第i层的螺旋的长度和宽度。我们的目的是在最大布线面积约束A下使偏移最小。

如下的定理已经得到证明。

定理： $f\left(w\right)=\frac{1-c{e}^{-k/w}}{1+{\mathrm{ce}}^{-k/w}}$ 在 $w\∈\[\frac{k}{2},\∞)$ 上是凸(convex)函数，其中，k是正常数。

上面的定理提示，当传输线的导线足够宽时，偏移～线宽的关系是凸的。为了使该编程是凸的，可以对每层螺旋施加一组最小线宽约束。

在进行的实验中，每层网格的最小线宽被设置成0.6μm、1.3μm、1.3μm(从最低层到最高层)。将最小线宽约束应用于每层螺旋，可以获得如下凸编程。

最小化：

$\mathrm{\Δ\φ}=\left(\right(\left({\mathrm{\φ}}_1\frac{1-c_1{e}^{-\frac{k_1}{{\mathrm{\ω}}_1}}}{1+c_1{e}^{-\frac{k_1}{{\mathrm{\ω}}_1}}}\right){+\mathrm{\φ}}_2)\frac{1-c_2{e}^{-\frac{k_2}{{\mathrm{\ω}}_2}}}{1+c_2{e}^{-\frac{k_2}{{\mathrm{\ω}}_2}}}+{\mathrm{\φ}}_3)...+{\mathrm{\φ}}_n)\frac{1-c_n{e}^{-\frac{k_n}{{\mathrm{\ω}}_n}}}{1+c_n{e}^{-\frac{k_n}{{\mathrm{\ω}}_n}}}$

$\underset{i=1}{\overset{n}{\mathrm{\Σ}}}{l}_i{w}_i=A$

s.t.：

w₁＞m₁，i∈(1，2，...，n)    (6)

由于编程(6)的凸特性，可以获得如下定理。

定理：编程(6)的就地最佳就是全局最佳。

根据上面的定理，如递减下降和直线搜索方法那样的许多数值方法可以用于解决这一类编程。在示范性实施例中，利用MATLAB的优化软件包解决这些编程。下面给出示范性实验结果。

实验结果

在这些实验中，芯片尺寸被设置成2cm×2cm、和三层螺旋(如图2B所示的那个用于分路时钟信号那样)。时钟频率是10.3336GHz。波长恰好1cm。每个螺旋分别含有4、9和17个时钟驱动器。合成平衡H形树，以便将时钟信号从芯片的中心分配给各时钟驱动器。同一层螺旋上所有驱动器的设计到达时间是相同的。对于给定过程变化模型，这些模拟获得了基于SPICE模拟的从一层到下一层的信号传播的最差偏移。这些偏移用作凸编程中Ф_i的值。将布线面积标准化成具有1μm线宽的底层螺旋的面积。

总面积	W1(μm)	W2(μm)	W3(μm)	偏移M(ps)	偏移S(ps)	Impr.(％)
							0	0	0	0	23.15	23.15	0％
0.5	1.7	0	0	17.796	20.50	13％
							1	1.9308	1.0501	0	12.838	14.764	13％
3	2.5751	1.3104	1.3294	8.6087	8.7309	15％
							5	2.9043	3.7559	2.3295	6.2015	6.3169	16％
10	3.1919	4.5029	6.8651	4.2755	5.2131	18％
							15	3.6722	6.1303	10.891	2.4917	3.5182	29％
20	4.0704	7.5001	15.072	1.7070	2.6501	37％
							25	4.4040	8.6979	19.359	1.2804	2.1243	40％

表1.3层螺旋的每层螺旋的优化线宽

表1列出了不同总布线面积的每层螺旋的优化线宽。W1、W2、和W3分别是第1层、第2层和第3层螺旋的最佳线宽。为了比较，我们还模拟了只使用底层螺旋分路H形树的所有叶节点的单层螺旋网络上的偏移。我们让单层螺旋网络具有与多层螺旋网络相同的总布线面积。第5和6列是多层螺旋和单层螺旋的偏移。第7列示出了多层螺旋好于单层螺旋的偏移改善。当总布线面积小时，最佳配置优选将布线资源分配给较高层网格。随着布线面积逐渐增大，更多的资源被分配给底层网格。与单层螺旋相比，优化多层螺旋可以将偏移减小40％。

这些模拟还比较了优化多层螺旋网络的功耗和单层螺旋的功耗。在表2中，第1行是多层螺旋的总布线面积；第2行和第3行列出了给定总布线面积的多层螺旋和单层螺旋的功耗。模拟结果表明，多层螺旋可以将功耗减小81％。

面积	3	4	5	7	10	15	20	25
									PM(mw)	0.4	0.5	0.7	0.9	1.0	1.4	1.5	1.6
PS(mw)	0.83	1.5	2.1	2.64	3.04	4.7	7.2	8.3
									减小(％)	48	67	67	66	67	70	79	81

表2.功耗比较

在模拟中还测试了优化螺旋网络抗电源电压脉动的高稳定性性。为了测试，在其额定值的10％范围内通过随机数独立地扰动每个时钟驱动器的电源电压。对每个网络进行5次实验。最差情况偏移和平均情况偏移显示在表3中。比较优化多层螺旋和单层螺旋的偏移。表3的最后一列列出了平均情况偏移的改善。多层螺旋网络将偏移改善高达55％。

面积	Skew-S		Skew-M
						平均	最差	平均	最差	Impr(％)
	0	28.4	36.5	28.4	36.5						0％
3						9.75	12.33	8.75	9.07	11％
	5	7.32	9.06	6.55	6.91						12％
10						6.31	8.05	4.41	5.41	30％
	15	5.03	7.33	2.81	4.93						44％
25						3.83	4.61	1.72	3.06	55％

表3.在电压变化情况下的偏移

当时钟频率偏离它的额定值或传输线的电长度自波长的整数倍变化时，传输线分路的谐振现象减弱了。其结果是，传输线分路的同步能力因此而变差。图2A和2B的多层时钟网络的频率响应特性也通过模拟作了测试。最低层传输线的线宽被设置成5μm宽和时钟速率被设置成10.33GHz。输出电压的-3db带宽是0.42GHz。在10.33GHz上，可以实现1.38°的最小偏移。在10.2GHz到10.5GHz的频率范围内，偏移位于2.5°到1.38°之间。

虽然已经表示和描述了本发明的特定实施例，应该明白，对于本领域的普通技术人员其它的修改、替代和更换是显而易见的。这样的修改、替代和更换可以在不偏离应该由所附权利要求书决定的本发明的精神和范围的情况下作出。

本发明的各种特征陈列在所述权利要求书中。

Claims (13)

1.一种VLSI时钟分配电路，包含：

含有多个层的时钟分配树(16)，每个层中的多个驱动器具有离时钟分配树的中心基本相同的距离；和

至少一组差分传输线(18)，该组差分传输线连接时钟分配树的共同层中的各驱动器，驱动器之间的差分传输线的长度是所述时钟分配树分配的时钟信号的波长的整数倍。

2.根据权利要求1所述的方法，其中，所述至少一组差分传输线包含多组差分传输线。

3.根据权利要求2所述的方法，其中，驱动器之间的差分传输线的长度等于所述时钟分配树分配的时钟信号的一个波长。

4.根据权利要求3所述的方法，其中，所述时钟分配树包含接收在其中心分配的时钟信号的H型树，和所述多组差分传输线中的每一组包含连接H形树的共同层上的驱动器的螺旋。

5.根据权利要求4所述的方法，其中，多组传输线的宽度被优化成使所述时钟分配树中的各驱动器之间的偏移最小。

6.根据权利要求2所述的方法，其中，所述时钟分配树包含接收在其中心分配的时钟信号的H型树，和所述多组差分传输线中的每一组包含连接H形树的共同层上的驱动器的螺旋。

7.根据权利要求6所述的方法，其中，多组传输线的宽度被优化成使所述时钟分配树中的各驱动器之间的偏移最小。

8.根据权利要求7所述的方法，进一步包含在所述时钟分配树的中心上提供作为正弦时钟信号的所述时钟信号的时钟信号源。

9.根据权利要求8所述的方法，其中，与所述多组差分传输线的最低层螺旋连接的驱动器包含正弦波-方波转换器。

10.根据权利要求9所述的方法，进一步包含从与最低层螺旋连接的所述驱动器接收方波时钟信号的就地分配网络。

11.一种VLSI时钟分配电路，包含：

用于在VLSI电路中的各时钟驱动器之间分配来自时钟信号源的时钟信号的时钟分配树装置；和

减小各时钟驱动器之间的偏移的传输线分路网络装置。

12.根据权利要求11所述的装置，其中，所述传输线分路网络装置最佳地减小各时钟驱动器之间的偏移。

13.一种在VLSI电路中分配时钟信号的方法，该方法包含如下步骤：

通过多层时钟分配树在VLSI电路中的各时钟驱动器之间分配正弦时钟信号；和

用差分传输线分路时钟分配树的每个公共层中的时钟驱动器，其中，每个时钟驱动器之间的差分传输线的长度是时钟信号的整数倍。

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