KR20070035928A - 반도체메모리소자의 내부 어드레스 생성장치 - Google Patents

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KR20070035928A
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Abstract

본 발명은 적은 전류소모를 갖는 내부 어드레스 생성장치를 제공하기 위한 것으로, 이를 위한 본 발명으로 해당 어드레스를 읽기 구동클럭을 기준으로 애디티브레이턴시에 대응되는 내부 읽기 어드레스, 또는 쓰기 구동클럭을 기준으로 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스로 생성하기 위한 제1 내지 제N 컬럼 어드레스 생성수단; 해당 어드레스를 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 내부 읽기 어드레스, 또는 밴드폭-쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스로 생성하기 위한 모드 컬럼 어드레스 생성수단; 및 상기 애디티브레이턴시, 데이터의 출력 비트 수를 결정하는 밴드폭신호, 및 쓰기 구동시 활성화되는 쓰기구간신호를 인가받아 내부클럭을 상기 읽기 구동클럭, 상기 쓰기 구동클럭, 상기 밴드폭-읽기 구동클럭, 또는 상기 밴드폭-쓰기 구동클럭으로 생성하기 위한 구동클럭 생성수단을 구비하는 내부 어드레스 생성장치를 제공한다.
내부 어드레스, 카스레이턴시, 애디티브레이턴시, 전류소모, 선택적 구동

Description

반도체메모리소자의 내부 어드레스 생성장치{INTERNAL ADDRESS GENERATOR OF SEMICONDUCTOR MEMORY DEVICE}
도 1은 종래기술에 따른 내부 어드레스 생성장치의 블록 구성도.
도 2는 도 1의 제1 컬럼 어드레스 생성부의 내부 회로도.
도 3은 본 발명의 일 실시 예에 따른 내부 어드레스 생성장치의 블록 구성도.
도 4는 도 3의 구동클럭 생성부의 내부 회로도.
도 5는 도 3의 제1 컬럼 어드레스 생성부의 내부 회로도.
도 6은 도 3의 제9 컬럼 어드레스 생성부의 내부 회로도.
* 도면의 주요 부분에 대한 부호의 설명
100 : 구동클럭 생성부
200 ~ 900 : 제1 내지 제11 컬럼 어드레스 생성부
본 발명은 반도체 설계 기술에 관한 것으로, 특히 적은 전류 소모를 내부 어드레스 생성장치에 관한 것이다.
일반적인 DRAM에서 MRS(Mode Register Set)과 EMRS(Extended Mode Register Set)를 통해 사용자의 환경에 DRAM의 구동을 설정할 수 있도록 하여, 메모리의 운용성을 확장하는 기능이 있다.
특히, DDR II SDRAM 이상의 반도체메모리소자에서는 애디티브레이턴시(Additive Latency, AL)과 카스레이턴시(Cas Latency, CL)의 개념이 도입되었다. 여기서 카스레이턴시는 외부에서 읽기커맨드가 인가될 때, 이에 대응되는 DRAM 내부의 로직 구성에 의한 지연시간에 대한 규정으로써, 클럭 주파수가 변화하더라도, 내부적인 지연시간은 변화하지 않기 때문에 카스레이턴시의 설정을 통해 정상적인 동작이 수행되도록 하는 것이다. 이는 MRS를 통해 설정된다.
또한, 애디티브레이턴시는 데이터 버스의 효율성을 증가시키기 위한 것으로, tRCD_min(Minimum Ras to Cas Delay) 안에 읽기커맨드 또는 쓰기커맨드를 인가하기 위한 것으로, 애디티브레이턴시 만큼 tRCD_min보다 먼저 커맨드를 인가할 수 있으며, 이는 EMRS에 의해 설정된다.
한편, 전술한 바와 같이 읽기커맨드가 외부에서 인가되어도 이는 바로 수행되지 않으며, 애디티브레이턴시에 대응되는 지연시간 이후에, DRAM 내부의 읽기동작을 수행시키기 위한 내부 읽기신호가 활성화된다. 쓰기커맨드 역시, 애디티브레이턴시 및 카스레이턴시에 대응되는 지연시간 이후에, 내부의 쓰기동작을 수행시키 기 위한 내부 쓰기신호가 활성화된다.
뿐만 아니라, 읽기커맨드 및 쓰기커맨드와 함께 인가되는 어드레스 역시 설정된 레이턴시 이후에 내부 컬럼 어드레스로 생성된다. 다음에서는 내부 어드레스가 생성되는 과정을 도면을 참조하여 구체적으로 살펴보도록 한다.
도 1은 종래기술에 따른 내부 어드레스 생성장치의 블록 구성도이다.
도 1을 참조하면, 종래기술에 따른 내부 어드레스 생성장치는 해당 어드레스를 내부클럭(CKD)을 기준으로 애디티브레이턴시 및 카스레이턴시에 대응되는 지연을 갖는 읽기 어드레스(RDCOL) 또는 쓰기 어드레스(WTCOL)로 생성하기 위한 제1 내지 제11 컬럼 어드레스 생성부(10, 20, 30, 40, 50)를 포함한다.
제1 내지 제11 컬럼 어드레스 생성부(10, 20, 30, 40, 50)는 동일한 회로적 구현을 가지므로, 제1 컬럼 어드레스 생성부(10)를 예시적으로 살펴보도록 한다.
도 2는 도 1의 제1 컬럼 어드레스 생성부(10)의 내부 회로도이다.
도 2를 참조하면, 제1 컬럼 어드레스 생성부(10)는 어드레스 ADD<0>를 내부클럭(CKD)을 기준으로 애디티브레이턴시에 대응되는 지연을 갖는 읽기 어드레스(RDCOL)로 생성하기 위한 읽기 어드레스 생성부(11)와, 읽기 어드레스(RDCOL)를 내부클럭(CKD)을 기준으로 애디티브레이턴시에 대응되는 지연을 갖는 쓰기 어드레스(WTCOL)로 생성하기 위한 쓰기 어드레스 생성부(15)를 구비한다.
그리고 읽기 어드레스 생성부(11)는 어드레스 ADD<0>의 인가로 부터 내부클럭(CKD) 기준으로 1클럭 씩 지연된 제1 내지 제5 지연 어드레스를 출력하기 위한 AL 지연부(12)와, 어드레스 ADD<0>와 제1 내지 제5 지연 어드레스 중 활성화된 해 당 애디티브레이턴시 정보신호(AL<0:5>)로 선택하여 어드레스를 애디티브-어드레스로 출력하기 위한 선택부(13)와, 애디티브-어드레스를 래치하여 내부 읽기 어드레스(RDCOL<0>)로 출력하기 위한 출력부(14)를 구비한다.
참고적으로, 쓰기 어드레스 생성부(15)는 어드레스 ADD<0> 대신 내부 읽기 어드레스(RDCOL<0>)를, 애디티브레이턴시 정보신호 AL<0:5> 대신 카스레이턴시 정보신호 CL<2:6>를 인가받는 것과 같이, 인가받는 신호만 다를 뿐 동일한 회로적 구현을 갖는다. 따라서, 쓰기 어드레스 생성부(15)에 대한 구체적 언급은 생략하도록 한다.
제1 컬럼 어드레스 생성부(10)의 동작을 간략히 살펴보도록 한다.
먼저, 쓰기커맨드와 함께 어드레스 ADD<0>가 인가되어, 내부 쓰기 어드레스(WTCOL<0>)가 생성되는 과정을 살펴보도록 한다.
이때, 애디티브레이턴시는 3으로, 카스레이턴시는 5로 설정된 것으로 가정한다. 따라서, 애디티브레이턴시 정보신호 AL<3>이, 카스레이턴시 정보신호 CL<5>가 활성화된다.
쓰기커맨드와 함께 어드레스 ADD<0>가 인가되면, 제1 컬럼 어드레스 생성부(10) 내 AL 지연부(12)가 어드레스의 활성화로 부터 내부클럭(CKD)을 기준으로 1클럭 씩 지연된 제1 내지 제5 AL 지연 어드레스를 출력한다. 그리고 선택부(13)는 어드레스 ADD<0>와, 제1 내지 제5 AL 지연 어드레스 중 애디티브레이턴시 정보신호 AL<3>에 대응되는 제3 AL 지연 어드레스를 선택하여 출력한다. 출력부(14)는 선택부(13)의 출력 어드레스를 내부 읽기 어드레스(RDCOL<0>)로 출력한다.
그리고 컬럼 어드레스 생성부(15)는 내부 읽기 어드레스(RDCOL<0>)를 내부클럭(CKD)으로 기준으로 1클럭 씩 지연시킨 제1 내지 제5 CL 지연 어드레스로 출력하며, 내부 읽기 어드레스(RDCOL<0>)와 제1 내지 제5 CL 지연 어드레스 중 카스레이턴시 정보신호 CL<5>에 대응되는 제4 CL 지연 어드레스를 내부 쓰기 어드레스(WTCOL<0>)로 출력한다.
한편, 다음에서는 읽기커맨드와 함께 어드레스 ADD<0>가 인가되는 경우로서, 내부 읽기 어드레스(RDCOL<0>)가 생성되는 과정을 살펴보도록 한다.
이때, 애디티브레이턴시는 0으로 설정된 것으로 가정한다. 따라서, 애디티브레이턴시 정보신호 AL<0>는 논리레벨 'H'로 활성화되고, 이외의 애디티브레이턴시 정보신호 AL<1:5>는 논리레벨 'L'로 비활성화된다.
읽기커맨드와 함께 어드레스 ADD<0>가 인가되면, 제1 컬럼 어드레스 생성부(10) 내 AL 지연부(12)가 어드레스의 활성화로 부터 내부클럭(CKD)을 기준으로 1클럭 씩 지연된 제1 내지 제5 AL 지연 어드레스를 출력한다. 그리고 선택부(13)는 어드레스 ADD<0>와, 제1 내지 제5 AL 지연 어드레스 중 애디티브레이턴시 정보신호 AL<0>에 대응되는 어드레스 ADD<0>를 선택하여 출력한다. 출력부(14)는 선택부(13)의 출력 어드레스를 내부 읽기 어드레스(RDCOL<0>)로 출력한다.
또한, 애디티브레이턴시가 3으로 설정된 경우, 애디티브레이턴시 정보신호 AL<3>이 활성화된다.
읽기커맨드와 함께 어드레스 ADD<0>가 인가되면, 제1 컬럼 어드레스 생성부(10)는 제1 내지 제5 AL 지연 어드레스를 생성한다. 그리고 제1 내지 제5 지연 어 드레스와 어드레스 중 애디티브레이턴시 정보신호 AL<3>에 대응되는 제3 지연 어드레스를 선택하여 내부 읽기 어드레스(RDCOL<0>)로 출력한다.
전술한 바와 같은 과정은 어드레스 인가 시 각 해당 어드레스 비트를 인가받는 제1 내지 제9 컬럼 어드레스 생성부(10, 20, 30, 40)와 제11 컬럼 어드레스 생성부(50)에서 동일하게 수행된다.
그런데, 이러한 종래기술을 이용하는 경우 불필요한 구동으로 인한 전류소모가 발생된다. 즉, 읽기커맨드와 함께 인가된 어드레스가 내부 읽기 어드레스로 생성되어야 하는 경우에도, 내부클럭(CKD)을 인가받는 쓰기 어드레스 생성부 내 CL 지연부가 구동되어 전류소모를 발생시킨다. 그리고 읽기 어드레스 생성 시 애디티브레이턴시가 0으로 설정된 경우 지연 어드레스가 필요하지 않음에도 불구하고 AL 지연부 및 CL 지연부가 구동되어, 전류소모가 발생된다. 또한, 출력 데이터의 비트 수를 의미하는 X4모드에서만 어드레스 ADD<11>에 유효한 어드레스가 인가됨에도, X4, X8, 및 X16 모드에서 제11 컬럼 어드레스 생성부가 항상 구동되어 불필요한 전류소모를 발생시킨다.
본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 적은 전류소모를 갖는 내부 어드레스 생성장치를 제공하는데 그 목적이 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일측면에 따른 내부 어드레스 생성장치는 해당 어드레스를 읽기 구동클럭을 기준으로 애디티브레이턴시에 대응되는 내부 읽기 어드레스, 또는 쓰기 구동클럭을 기준으로 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스로 생성하기 위한 제1 내지 제N 컬럼 어드레스 생성수단; 해당 어드레스를 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 내부 읽기 어드레스, 또는 밴드폭-쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스로 생성하기 위한 모드 컬럼 어드레스 생성수단; 및 상기 애디티브레이턴시, 데이터의 출력 비트 수를 결정하는 밴드폭신호, 및 쓰기 구동시 활성화되는 쓰기구간신호를 인가받아 내부클럭을 상기 읽기 구동클럭, 상기 쓰기 구동클럭, 상기 밴드폭-읽기 구동클럭, 또는 상기 밴드폭-쓰기 구동클럭으로 생성하기 위한 구동클럭 생성수단을 구비한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시 예에 따른 내부 어드레스 생성장치의 블록 구성도이다.
도 3을 참조하면, 본 발명의 일 실시 예에 따른 내부 어드레스 생성장치는 해당 어드레스(ADD<0:9>, ADD<11>)를 읽기 구동클럭(CKDRD)을 기준으로 애디티브레이턴시에 대응되는 내부 읽기 어드레스(RDCOL<0:9>, RDCOL<11>)로, 쓰기 구동클럭 (CKDWT)을 기준으로 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스(WTCOL<0:9>, WTCOL<11>)로 생성하기 위한 제1 내지 10 컬럼 어드레스 생성부(200, 300, 400, 500)와, 해당 어드레스(ADD<0:9>, ADD<11>)를 밴드폭-읽기 구동클럭(CKDRD11)을 기준으로 애디티브레이턴시에 대응되는 내부 읽기 어드레스(RDCOL<0:9>, RDCOL<11>)로, 밴드폭-쓰기 구동클럭(CKDWT11)을 기준으로 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스(WTCOL<0:9>, WTCOL<11>)로 생성하기 위한 제11 컬럼 어드레스 생성부(600)와, 애디티브레이턴시, 밴드폭신호(IOX4), 및 쓰기구간신호(WTEN)를 인가받아 내부클럭(CKD)을 읽기 구동클럭(CKDRD), 쓰기 구동클럭(CKDWT), 밴드폭-읽기 구동클럭(CKDRD11), 또는 밴드폭-쓰기 구동클럭(CKDWT11)을 생성하기 위한 구동클럭 생성부(100)를 구비한다.
이와같이, 본 발명에 따른 내부 어드레스 생성장치는 애디티브레이턴시, 쓰기구간신호(WTEN) 및 밴드폭신호(IOX4)를 인가받는 구동클럭 생성부(100)를 구비하여, 해당 신호의 활성화 시, 읽기 구동클럭(CKDRD), 쓰기 구동클럭(CKDWT), 밴드폭-쓰기 구동클럭(CKDWT11), 또는 밴드폭-읽기 구동클럭(CKDRD11)을 선택적으로 활성화시킨다. 따라서, 소자의 구동모드에 따라 필요로 되는 블록만이 해당 구동클럭의 인가로 액티브되므로, 구동모드와 관계없는 블록의 구동으로 인한 전류소모를 줄일 수 있다.
다음에서는 각 블록의 회로적 구현을 도면을 참조하여 살펴보도록 한다.
도 4는 도 3의 구동클럭 생성부(100)의 내부 회로도이다.
도 4를 참조하면, 구동클럭 생성부(100)는 애디티브레이턴시 정보신호 AL<0> 에 응답하여 내부클럭(CKD)을 읽기 구동클럭(CKDRD)으로 출력하기 위한 읽기 구동클럭 생성부(120)와, 애디티브레이턴시 정보신호 AL<0> 및 밴드폭신호(IOX4)에 응답하여 내부클럭(CKD)을 밴드폭-읽기 구동클럭(CKDRD11)으로 출력하기 위한 밴드폭 읽기 구동클럭 생성부(140)와, 쓰기구간신호(WTEN)에 응답하여 내부클럭(CKD)을 쓰기 구동클럭(CKDWT)으로 출력하기 위한 쓰기 구동클럭 생성부(160)와, 애디티브레이턴시 정보신호 AL<0> 및 밴드폭신호(IOX4)에 응답하여 내부클럭(CKD)을 밴드폭-쓰기 구동클럭(CKDWT11)으로 출력하기 위한 밴드폭 쓰기 구동클럭 생성부(180)를 구비한다.
구체적으로 살펴보면, 읽기 구동클럭 생성부(120)는 애디티브레이턴시 정보신호 AL<0>를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 내부클럭(CKD)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호를 지연시켜 읽기 구동클럭(CKDRD)으로 출력하기 위한 제1 및 제2 인버터(I2, I3)로 구현된 인버터 체인를 포함한다.
밴드폭 읽기 구동클럭 생성부(140)는 애디티브레이턴시 정보신호 AL<0>를 반전시키기 위한 인버터(I1)와, 인버터(I1)의 출력신호와 내부클럭(CKD)을 입력으로 갖는 낸드게이트(ND1)와, 낸드게이트(ND1)의 출력신호와 밴드폭신호(IOX4)를 입력으로 갖는 낸드게이트(ND2)와, 낸드게이트(ND2)의 출력신호를 반전시켜 밴드폭-읽기 구동클럭(CKDRD11)으로 출력하기 위한 인버터(I4)를 포함한다.
쓰기 구동클럭 생성부(160)는 내부클럭(CKD)과 쓰기구간신호(WTEN)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호를 지연시켜 쓰기 구동클 럭(CKDWT)으로 출력하기 제1 및 제2 인버터(I5, I6)로 구현된 인버터 체인을 포함한다.
밴드폭 쓰기 구동클럭 생성부(180)는 내부클럭(CKD)과 쓰기구간신호(WTEN)를 입력으로 갖는 낸드게이트(ND3)와, 낸드게이트(ND3)의 출력신호와 밴드폭신호(IOX4)를 입력으로 갖는 낸드게이트(ND4)와, 낸드게이트(ND4)의 출력신호를 반전시켜 밴드폭-쓰기 구동클럭(CKDWT11)으로 출력하기 위한 인버터(I7)를 구비한다.
간략히 구동클럭 생성부(100)의 동작을 살펴보도록 한다.
먼저,읽기 구동클럭 생성부(120)는 애디티브레이턴시 정보신호 AL<0>가 논리레벨 'H'로 활성화되면, 읽기 구동클럭(CKDRD)을 논리레벨 'H'로 유지시켜 출력한다. 그리고 애디티브레이턴시 정보신호 AL<0>가 비활성화 시에는 내부클럭(CKD)을 반전시켜 읽기 구동클럭(CKDRD)으로 출력한다.
그리고 밴드폭 읽기 구동클럭 생성부(140)는 애디티브레이턴시 정보신호 AL<0>의 활성화 또는 밴드폭신호(IOX4)의 비활성화 시 읽기 구동클럭(CKDRD)을 논리레벨 'H'로 유지시켜 출력한다. 그리고 애디티브레이턴시 정보신호 AL<0>의 비활성화 및 밴드폭신호(IOX4)의 활성화 시 내부클럭(CKD)을 반전시켜 밴드폭-읽기 구동클럭(CKDRD11)으로 출력한다.
쓰기 구동클럭 생성부(160)는 쓰기구간신호(WTEN)의 비활성화 시 쓰기 구동클럭(CKDWT)을 논리레벨 'H'로 유지시켜 출력한다. 쓰기구간신호(WTEN)의 활성화 시 내부클럭(CKD)을 반전시켜 쓰기 구동클럭(CKDWT)으로 출력한다.
밴드폭 쓰기 구동클럭 생성부(180)는 쓰기구간신호(WTEN) 또는 밴드폭신호 (IOX4)의 비활성화 시 밴드폭-쓰기 구동클럭(CKDWT11)을 논리레벨 'H'로 유지시켜 출력한다. 쓰기구간신호(WTEN) 및 밴드폭신호(IOX4)의 활성화 시 내부클럭(CKD)을 반전시켜 밴드폭-쓰기 구동클럭(CKDWT11)으로 출력한다.
즉, 구동클럭 생성부(100)는 애디티브레이턴시가 0으로 설정된 경우에는 읽기 구동클럭(CKDRD)을 일정한 전압 레벨로 유지하므로서, 제1 내지 제10 컬럼 어드레스 생성부(200, 300, 400) 내 AL 지연부가 턴오프되도록 한다. 그리고 쓰기 구동 시에만 쓰기 구동클럭(CKDWT)을 활성화시키므로, 이를 인가받는 CL 지연부가 쓰기 구동 시에만 액티브되고, 이외 구동에서는 턴오프되도록 한다. 또한, X4 모드에서만 어드레스 ADD<11>에 유효한 어드레스가 인가되므로, 밴드폭신호(IOX4)의 감지를 통해 밴드폭-읽기 구동클럭(CKDRD11) 및 밴드폭-쓰기 구동클럭(CKDWT11)을 활성화시켜 제11 컬럼 어드레스 생성부(600)의 구동을 제어한다.
그러므로, 본 발명에 따른 내부 어드레스 생성장치는 구동클럭 생성부를 더 구비하므로서, 애디티브레이턴시가 0인 경우 AL 지연부의 구동으로 인한 전류소모를, 읽기 구동 시 CL 지연부에 의한 전류소모를, X8 및 X16모드에선 제11 컬럼 어드레스 생성부의 구동으로 인한 전류소모를 줄일 수 있다.
도 5는 도 3의 제1 컬럼 어드레스 생성부(200)의 내부 회로도로서, 제1 내지 제10 컬럼 어드레스 생성부(200, 300, 400, 500)는 인가받는 어드레스 비트만 다르고 동일한 회로적 구현을 가지므로, 제1 컬럼 어드레스 생성부(200)를 예시적으로 살펴보도록 한다.
도 5를 참조하면, 제1 컬럼 어드레스 생성부(200)는 어드레스 ADD<0>를 읽기 구동클럭(CKDRD)을 기준으로 애디티브레이턴시에 대응되는 지연을 갖는 읽기 어드레스(RDCOL<0>)로 생성하기 위한 읽기 어드레스 생성부(210)와, 읽기 어드레스(RDCOL<0>)를 쓰기 구동클럭(CKDWT)을 기준으로 카스레이턴시에 대응되는 지연을 갖는 쓰기 어드레스(WTCOL<0>)로 생성하기 위한 쓰기 어드레스 생성부(250)를 구비한다.
그리고 읽기 어드레스 생성부(210)는 어드레스 ADD<0>의 인가로 부터 읽기 구동클럭(CKDRD) 기준으로 1클럭 씩 지연된 제1 내지 제5 지연 어드레스를 출력하기 위한 AL 지연부(220)와, 어드레스 ADD<0>와 제1 내지 제5 지연 어드레스 중 해당 애디티브레이턴시 정보신호 AL<0:5>가 활성화된 어드레스를 선택하여 출력하기 위한 선택부(230)와, 선택부(230)의 출력 어드레스를 지연시켜 내부 읽기 어드레스(RDCOL<0>)로 출력하기 위한 출력부(240)를 구비한다.
AL 지연부(220)는 직렬 연결되어 앞단의 출력 어드레스를 읽기 구동클럭(CKDRD)에 동기시켜 출력하기 위한 제1 내지 제5 플립플롭(222, 224)을 구비한다.
여기서, 제1 내지 제5 플립플롭(222, 224)은 동일한 회로적 구현을 가지므로, 제1 플립플롭(222)을 예시적으로 살펴본다. 제1 플립플롭(222)은 읽기 구동클럭(CKDRD)의 논리레벨 'H'에 응답하여 입력 어드레스를 전달하기 위한 제1 트랜스퍼 게이트(TG1)와, 제1 트랜스퍼 게이트(TG1)의 출력신호를 래치하기 위한 제1 래치(222a)와, 읽기 구동클럭(CKDRD)의 논리레벨 'L'에 응답하여 제1 래치(222a)의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트(TG2)와, 제2 트랜스퍼 게이트(TG2)의 출력신호를 래치하기 위한 제2 래치(222b)를 구비한다.
그리고 선택부(230)는 해당 애디티브레이턴시 정보신호 AL<0:5>의 활성화에 응답하여 해당 어드레스 ADD<0> 또는 지연-어드레스를 전달하기 위한 제1 내지 제6 트랜스퍼 게이트(TG3, TG4, TG5)를 포함한다.
끝으로, 출력부(240)는 선택부(230)의 출력신호를 지연시켜 출력하기 위한 인버터 체인으로 구현된다.
참고적으로, 쓰기 어드레스 생성부(250)는 어드레스 ADD<0> 대신 내부 읽기 어드레스(RDCOL<0>)를, 애디티브레이턴시 정보신호 AL<0:5> 대신 카스레이턴시 정보신호 CL<0:5>를, 읽기 구동클럭(CKDRD) 대신 쓰기 구동클럭(CKDWT)을 인가받는 것과 같이, 인가받는 신호만 다를 뿐 동일한 회로적 구현을 갖는다.
도 6은 도 3의 제11 컬럼 어드레스 생성부(600)의 내부 회로도로서, 제11 컬럼 어드레스 생성부(600)는 밴드폭-읽기 구동클럭(CKDRD11) 및 밴드폭-쓰기 구동클럭(CKDWT11)으로 구동클럭만이 다를 뿐 제1 컬럼 어드레스 생성부(200)와 동일한 회로적 구현을 갖는 것을 알 수 있다.
한편, 제1 컬럼 어드레스 생성부(200) 및 제11 컬럼 어드레스 생성부(600)의 동작을 간략히 살펴보도록 한다.
먼저, 쓰기커맨드와 함께 어드레스 ADD<0>가 인가되어, 내부 쓰기 어드레스(WTCOL<0>)가 생성되는 과정을 살펴보도록 한다.
이때, 애디티브레이턴시는 3으로, 카스레이턴시는 5로 설정된 것으로 가정한다. 그리고 X16모드로 설정된 것으로 가정한다. 따라서, 애디티브레이턴시 정보신호 AL<3> 및 카스레이턴시 정보신호 CL<5>가 활성화되며, 밴드폭신호(IOX4)는 비활 성화된다.
구동클럭 생성부(100)는 애디티브레이턴시 정보신호 AL<0>의 비활성화에 응답하여 내부클럭(CKD)을 읽기 구동클럭(CKDRD)으로 출력하며, 쓰기커맨드에 의해 액티브된 쓰기구간신호(WTEN)에 응답하여 내부클럭(CKD)을 쓰기 구동클럭(CKDWT)으로 출력한다. 또한, 밴드폭신호(IOX4)의 비활성화에 응답하여 밴드폭-읽기 구동클럭(CKDRD11) 및 밴드폭-쓰기 구동클럭(CKDWT11)을 논리레벨 'L'로 유지시켜 출력한다.
먼저, 쓰기커맨드와 함께 어드레스 ADD<0>가 인가되면, 제1 컬럼 어드레스 생성부(200) 내 AL 지연부(220)가 어드레스 ADD<0>의 활성화로 부터 읽기 구동클럭(CKDRD)을 기준으로 1클럭 씩 지연된 제1 내지 제5 지연 어드레스를 출력한다. 그리고 선택부(230)는 어드레스 ADD<0>와, 제1 내지 제5 지연 어드레스 중 애디티브레이턴시 정보신호 AL<3>에 대응되는 제3 지연-어드레스를 선택하여 출력한다. 출력부(240)는 선택부(230)의 출력 어드레스를 내부 읽기 어드레스(RDCOL<0>)로 출력한다.
그리고 컬럼 어드레스 생성부(250)는 내부 읽기 어드레스(RDCOL)를 쓰기 구동클럭(CKDWT)을 기준으로 1클럭 씩 지연된 제1 내지 제5 CL 지연-어드레스를 생성하며, 복수의 CL 지연-어드레스 중 카스레이턴시 정보신호 CL<5>에 대응되는 제5 CL 지연 어드레스를 내부 쓰기 어드레스(WTCOL<0>)로 출력한다.
한편, 어드레스 ADD<11>를 인가받는 제11 컬럼 어드레스 생성부(600) 내 AL 지연부 및 CL 지연부는 밴드폭-쓰기 구동클럭(CKDWT11) 및 밴드폭-읽기 구동클럭 (CKDRD11)이 논리레벨 'L'로 일정하게 유지되므로, 구동되지 않는다.
그러나, X4모드가 설정되는 경우에는 어드레스 ADD<11>에도 유효한 어드레스가 인가되며, 내부적으로는 밴드폭신호(IOX4)가 활성화되어 구동클럭 생성부(100)가 내부클럭(CKD)을 밴드폭-읽기 구동클럭(CKDRD11) 및 쓰기 구동클럭(CKDWT)으로 출력한다. 따라서, 제11 컬럼 어드레스 생성부(600)도 전술한 제1 컬럼 어드레스 생성부(200)와 동일한 구동을 통해 쓰기레이턴시에 대응되는 내부 쓰기 어드레스(WTCOL<11>)를 출력한다.
다음에서는 읽기커맨드와 함께 어드레스가 인가되는 경우로서, 내부 읽기 어드레스(RDCOL)가 생성되는 과정을 살펴보도록 한다.
먼저, 애디티브레이턴시는 0으로 설정된 것으로 가정한다. 따라서, 애디티브레이턴시 정보신호 AL<0>는 논리레벨 'H'로 활성화되고, 이외의 애디티브레이턴시 정보신호 AL<1:5>는 논리레벨 'L'로 비활성화된다.
따라서, 구동클럭 생성부(100)는 애디티브레이턴시 정보신호 AL<0>에 응답하여 읽기 구동클럭(CKDRD)을 논리레벨 'H'로 유지시켜 출력한다. 그리고 쓰기구간신호(WTEN)의 비활성화에 응답하여 쓰기 구동클럭(CKDWT)을 논리레벨 'H'로, 밴드폭신호(IOX4)의 비활성화에 응답하여 밴드폭-읽기 구동클럭(CKDRD11) 및 밴드폭-쓰기 구동클럭(CKDWT11)을 논리레벨 'L'로 유지시켜 출력한다.
먼저, 읽기커맨드와 함께 어드레스 ADD<0>가 인가된다. 그러나 읽기 구동클럭(CKDRD)이 논리레벨 'H'로 유지되므로, 제1 컬럼 어드레스 생성부(200) 내 AL 지연부(220)는 구동되지 않아 제1 내지 제5 AL 지연 어드레스는 생성되지 않는다.
이어, 선택부(230)는 애디티브레이턴시 정보신호 AL<0>에 응답하여 어드레스 ADD<0>를 선택하여 출력하며, 출력부(240)는 이를 내부 읽기 어드레스(RDCOL<0>)로 출력한다.
또한, 쓰기 구동클럭(CKDWT)이 논리레벨 'H'로 유지되므로, 제1 컬럼 어드레스 생성부 내 CL 지연부는 턴오프된다.
또한, 애디티브레이턴시가 3으로 설정된 경우, 애디티브레이턴시 정보신호 AL<3>이 활성화된다.
따라서, 구동클럭 생성부(100)는 애디티브레이턴시 정보신호 AL<0>의 비활성화에 응답하여 내부클럭(CKD)을 읽기 구동클럭(CKDRD)으로 출력한다. 그리고 쓰기구간신호(WTEN)의 비활성화에 응답하여 쓰기 구동클럭(CKDWT)을 논리레벨 'H'로, 밴드폭신호(IOX4)의 비활성화에 응답하여 밴드폭-읽기 구동클럭(CKDRD11) 및 밴드폭-쓰기 구동클럭(CKDWT11)을 논리레벨 'L'로 유지시켜 출력한다.
먼저, 읽기커맨드와 함께 어드레스 ADD<0>가 인가되면, 제1 컬럼 어드레스 생성부(200) 내 AL 지연부(220)가 어드레스 ADD<0>의 활성화로 부터 읽기 구동클럭(CKDRD)을 기준으로 1클럭 씩 지연된 제1 내지 제5 지연 어드레스를 출력한다. 그리고 선택부(230)는 어드레스 ADD<0>와, 제1 내지 제5 지연 어드레스 중 애디티브레이턴시 정보신호 AL<3>에 대응되는 제3 어드레스를 선택하여 출력한다. 출력부(240)는 선택부의 출력 어드레스를 내부 읽기 어드레스(RDCOL<0>)로 출력한다.
이때, 쓰기 구동클럭(CKDWT)이 논리레벨 'H'로 유지되므로, 제1 컬럼 어드레스 생성부(200) 내 CL 지연부는 턴오프된다.
한편, X4모드가 설정되는 경우에는 어드레스 ADD<11>에도 유효한 어드레스가 인가되며, 내부적으로는 밴드폭신호(IOX4) X4가 활성화되어 구동클럭 생성부(100)가 내부클럭(CKD)을 밴드폭-읽기 구동클럭(CKDRD11)으로 출력한다. 따라서, 제11 컬럼 어드레스 생성부(600) 내 읽기 어드레스 생성부도 전술한 제1 컬럼 어드레스 생성부(200)와 동일한 구동을 통해 애디티브레이턴시에 대응되는 내부 읽기 어드레스(RDCOL<11>)를 출력한다.
그러므로, 전술한 본 발명에 따른 내부 어드레스 생성장치는 애디티브레이턴시가 0으로 설정된 경우에는 지연된 어드레스가 필요치 않으므로, 읽기 구동클럭(CKDRD) 및 쓰기 구동클럭(CKDWT)을 비활성화시켜 이를 인가받는 AL 지연부 및 CL 지연부가 턴오프되도록 한다. 따라서, 설정된 애디티브레이턴시에 대응되는 내부 어드레스를 생성하는데 불필요한 AL 지연부 및 CL 지연부의 구동에 의한 전류소모를 줄인다.
그리고 쓰기 구동 시 활성화되는 쓰기구간신호(WTEN)를 통해 쓰기 구동클럭(CKDWT)을 활성화시키므로써, 읽기 구동 시에는 CL 지연부를 턴오프시켜 이로 인한 전류소모를 줄인다.
또한, X4 모드가 설정된 경우에 활성화되는 밴드폭신호(IOX4)를 통해 밴드폭-쓰기 구동클럭(CKDWT11) 및 밴드폭-읽기 구동클럭(CKDRD11)을 활성화시키므로, 이에 동기되어 구동되는 제11 컬럼 어드레스 생성부(600)가 어드레스 ADD<11>이 사용되지 않는 X8 및 X16모드에서는 턴오프되도록 한다. 종래 설정된 모드와 관계없이 항상 구동되어, 불필요한 전류소모를 발생시키던 제11 컬럼 어드레스 생성부를 필 요에 따라 구동하므로, 이로 인해 발생되던 전류를 줄일 수 있다.
그러므로, 전술한 본 발명에 따른 내부 어드레스 생성장치는 구동클럭 생성부를 더 구비하여 읽기 또는 쓰기 동작에 따라, 그리고 밴드폭에 따라 각각 구동클럭을 생성하고, 이를 해당 블록에 인가하므로서, 동작 및 밴드폭에 따라 선택적으로 블록이 액티브되도록 한다. 따라서, 종래 불필요한 블록의 구동으로 인한 전류소모를 방지하여, 전류소모를 줄일 수 있다.
한편, 전술한 본 발명에서는 어드레스를 설정된 레이턴시에 대응되는 지연시간을 갖도록 하여 내부 어드레스를 생성하는 내부 어드레스 생성장치를 예시하였으나, 본 발명은 이에 제한받지 않고 인가된 신호를 구동 모드에 따라 선택적 지연이 필요한 경우에도 적용 가능하며, 불필요한 전류소모라는 동일한 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
전술한 본 발명은 읽기 및 쓰기 구동과 같이 구동모드에 따라, 그리고 밴드폭에 따라 구동클럭을 각각 생성하여, 구동클럭으로 블록의 액티브를 제어하여 불필요한 구동으로 인한 전류소모를 방지한다.

Claims (33)

  1. 해당 어드레스를 읽기 구동클럭을 기준으로 애디티브레이턴시에 대응되는 내부 읽기 어드레스, 또는 쓰기 구동클럭을 기준으로 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스로 생성하기 위한 제1 내지 제N 컬럼 어드레스 생성수단;
    해당 어드레스를 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 내부 읽기 어드레스, 또는 밴드폭-쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 내부 쓰기 어드레스로 생성하기 위한 모드 컬럼 어드레스 생성수단; 및
    상기 애디티브레이턴시, 데이터의 출력 비트 수를 결정하는 밴드폭신호, 및 쓰기 구동시 활성화되는 쓰기구간신호를 인가받아 내부클럭을 상기 읽기 구동클럭, 상기 쓰기 구동클럭, 상기 밴드폭-읽기 구동클럭, 또는 상기 밴드폭-쓰기 구동클럭으로 생성하기 위한 구동클럭 생성수단
    을 구비하는 내부 어드레스 생성장치.
  2. 제1항에 있어서,
    상기 구동클럭 생성수단은,
    애디티브레이턴시 정보신호의 활성화에 응답하여 상기 내부클럭을 상기 읽기 구동클럭으로 출력하기 위한 읽기 구동클럭 생성부와,
    상기 애디티브레이턴시 정보신호 및 상기 밴드폭신호의 활성화에 응답하여 상기 내부클럭을 상기 밴드폭-읽기 구동클럭으로 출력하기 위한 밴드폭 읽기 구동클럭 생성부와,
    상기 쓰기구간신호의 활성화 시 상기 내부클럭을 상기 쓰기 구동클럭으로 출력하기 위한 쓰기 구동클럭 생성부와,
    상기 애디티브레이턴시 정보신호 및 상기 밴드폭신호의 활성화에 응답하여 상기 내부클럭을 상기 밴드폭-쓰기 구동클럭으로 출력하기 위한 밴드폭 쓰기 구동클럭 생성부
    를 구비하는 내부 어드레스 생성장치.
  3. 제2항에 있어서,
    상기 읽기 구동클럭 생성부는,
    상기 애디티브레이턴시 정보신호가 제1 논리레벨로 활성화되면, 상기 읽기 구동클럭을 제1 논리레벨로 유지시켜 출력하며,
    상기 애디티브레이턴시 정보신호의 비활성화 시에는 상기 내부클럭을 상기 읽기 구동클럭으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  4. 제3항에 있어서,
    상기 읽기 구동클럭 생성부는,
    상기 애디티브레이턴시 정보신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 내부클럭을 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 지연시켜 상기 읽기 구동클럭으로 출력하기 위한 인버터 체인를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  5. 제2항 내지 제4항 중 어느 한 항에 있어서,
    상기 제1 내지 제N 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제1 읽기 어드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제1 쓰기 어드레스 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  6. 제5항에 있어서,
    상기 모드 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제2 읽기 어드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 밴드폭-쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제2 쓰기 어드레스 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  7. 제6항에 있어서,
    상기 제1 읽기 어드레스 생성부는,
    상기 해당 어드레스의 인가로 부터 상기 읽기 구동클럭 기준으로 1클럭 씩 지연되어 순차적으로 활성화되는 복수의 지연 어드레스를 출력하기 위한 AL 지연부와,
    상기 해당 어드레스와 상기 복수의 지연 어드레스 중 상기 해당 애디티브레이턴시 정보신호에 대응되는 어드레스를 선택하여 출력하기 위한 제1 선택부와,
    상기 제1 선택부의 출력 어드레스를 지연시켜 상기 내부 읽기 어드레스로 출력하기 위한 제1 출력부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  8. 제7항에 있어서,
    상기 제1 쓰기 어드레스 생성부는,
    상기 내부 읽기 어드레스의 인가로 부터 상기 쓰기 구동클럭 기준으로 1클럭 씩 지연되어 순차적으로 활성화되는 복수의 지연 어드레스를 출력하기 위한 CL 지연부와,
    상기 내부 읽기 어드레스와 상기 복수의 지연 어드레스 중 상기 해당 카스레이턴시 정보신호에 대응되는 어드레스를 선택하여 출력하기 위한 제2 선택부와,
    상기 제2 선택부의 출력 어드레스를 지연시켜 상기 내부 쓰기 어드레스로 출력하기 위한 제2 출력부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  9. 제8항에 있어서,
    상기 AL 지연부는,
    직렬 연결되어 앞단의 출력 어드레스를 상기 읽기 구동클럭에 동기시켜 상기 지연 어드레스로 출력하기 위한 복수의 플립플롭을 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  10. 제9항에 있어서,
    상기 복수의 플립플롭은,
    상기 읽기 구동클럭의 제1 논리레벨에 응답하여 입력 어드레스를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 제1 래치와,
    상기 읽기 구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제2 트랜스퍼 게이트의 출력신호를 래치하기 위한 제2 래치를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  11. 제10항에 있어서,
    상기 선택부는,
    상기 해당 애디티브레이턴시 정보신호의 활성화에 응답하여 상기 해당 어드레스 또는 상기 복수의 지연 어드레스를 전달하기 위한 복수의 트랜스퍼 게이트를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  12. 제11항에 있어서,
    상기 출력부는 상기 선택부의 출력신호를 지연시켜 출력하기 위한 인버터 체인으로 구현되는 것을 특징으로 하는 내부 어드레스 생성장치.
  13. 제2항 또는 제3항에 있어서,
    상기 밴드폭 읽기 구동클럭 생성부는,
    상기 애디티브레이턴시 정보신호의 활성화, 또는 상기 밴드폭신호의 비활성화 시 상기 읽기 구동클럭을 제1 논리레벨로 유지시켜 출력하며,
    상기 애디티브레이턴시 정보신호의 비활성화 및 상기 밴드폭신호의 활성화 시 상기 내부클럭을 상기 밴드폭-읽기 구동클럭으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  14. 제13항에 있어서,
    상기 밴드폭 쓰기 구동클럭 생성부는,
    상기 쓰기구간신호 또는 상기 밴드폭신호의 비활성화 시 상기 밴드폭-쓰기 구동클럭을 제1 논리레벨로 유지시켜 출력하며,
    상기 쓰기구간신호 및 상기 밴드폭신호의 활성화 시 상기 내부클럭을 상기 밴드폭-쓰기 구동클럭으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  15. 제14항에 있어서,
    상기 쓰기 구동클럭 생성부는,
    상기 쓰기구간신호의 비활성화 시 상기 쓰기 구동클럭을 제1 논리레벨로 유지시켜 출력하며,
    상기 쓰기구간신호의 활성화 시 상기 내부클럭을 상기 쓰기 구동클럭으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  16. 제15항에 있어서,
    상기 제1 내지 제N 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제1 읽기 어 드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제1 쓰기 어드레스 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  17. 제16항에 있어서,
    상기 모드 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제2 읽기 어드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 밴드폭-쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제2 쓰기 어드레스 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  18. 제17항에 있어서,
    상기 밴드폭 읽기 구동클럭 생성부는,
    상기 애디티브레이턴시 정보신호를 반전시키기 위한 제1 인버터와,
    상기 제1 인버터의 출력신호와 상기 내부클럭을 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호와 상기 밴드폭신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 반전시켜 상기 밴드폭-읽기 구동클럭으로 출력하기 위한 제2 인버터를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  19. 제18항에 있어서,
    상기 읽기 구동클럭 생성부는,
    상기 애디티브레이턴시 정보신호를 반전시키기 위한 제3 인버터와,
    상기 제1 인버터의 출력신호와 상기 내부클럭을 입력으로 갖는 제3 낸드게이트와,
    상기 제3 낸드게이트의 출력신호를 지연시켜 상기 읽기 구동클럭으로 출력하기 위한 제1 인버터 체인를 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  20. 제19항에 있어서,
    상기 쓰기 구동클럭 생성부는,
    상기 내부클럭과 상기 쓰기구간신호를 입력으로 갖는 제4 낸드게이트와,
    상기 제4 낸드게이트의 출력신호를 지연시켜 상기 쓰기 구동클럭으로 출력하기 제4 및 제5 인버터로 구현된 제2 인버터 체인을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  21. 제20항에 있어서,
    상기 밴드폭 쓰기 구동클럭 생성부는,
    상기 내부클럭과 상기 쓰기구간신호를 입력으로 갖는 제5 낸드게이트와,
    상기 제5 낸드게이트의 출력신호와 상기 밴드폭신호를 입력으로 갖는 제6 낸드게이트와,
    상기 제6 낸드게이트의 출력신호를 상기 밴드폭-쓰기 구동클럭으로 출력하기 위한 제6 인버터를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  22. 제21항에 있어서,
    상기 제1 및 제2 읽기 어드레스 생성부는,
    상기 해당 어드레스의 인가로 부터 해당 구동클럭 기준으로 1클럭 씩 지연되어 순차적으로 활성화되는 복수의 지연 어드레스를 출력하기 위한 AL 지연부와,
    상기 해당 어드레스와 상기 복수의 지연 어드레스 중 상기 해당 애디티브레이턴시 정보신호에 대응되는 어드레스를 선택하여 출력하기 위한 제1 선택부와,
    상기 제1 선택부의 출력 어드레스를 지연시켜 상기 내부 읽기 어드레스로 출력하기 위한 제1 출력부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  23. 제22항에 있어서,
    상기 제1 및 제2 쓰기 어드레스 생성부는,
    상기 내부 읽기 어드레스의 인가로 부터 상기 해당 구동클럭 기준으로 1클럭 씩 지연되어 순차적으로 활성화되는 복수의 지연 어드레스를 출력하기 위한 CL 지연부와,
    상기 내부 읽기 어드레스와 상기 복수의 지연 어드레스 중 상기 해당 카스레이턴시 정보신호에 대응되는 어드레스를 선택하여 출력하기 위한 제2 선택부와,
    상기 제2 선택부의 출력 어드레스를 지연시켜 상기 내부 쓰기 어드레스로 출력하기 위한 제2 출력부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  24. 제23항에 있어서,
    상기 AL 및 CL 지연부는,
    직렬 연결되어 앞단의 출력 어드레스를 상기 해당 구동클럭에 동기시켜 상기 지연 어드레스로 출력하기 위한 복수의 플립플롭을 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  25. 제24항에 있어서,
    상기 복수의 플립플롭은,
    상기 해당 구동클럭의 제1 논리레벨에 응답하여 입력 어드레스를 전달하기 위한 제1 트랜스퍼 게이트와,
    상기 제1 트랜스퍼 게이트의 출력신호를 래치하기 위한 제1 래치와,
    상기 해당 구동클럭의 제2 논리레벨에 응답하여 상기 제1 래치의 출력신호를 전달하기 위한 제2 트랜스퍼 게이트와,
    상기 제2 트랜스퍼 게이트의 출력신호를 래치하기 위한 제2 래치를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  26. 제2항 또는 제3항에 있어서,
    상기 쓰기 구동클럭 생성부는,
    상기 쓰기구간신호의 비활성화 시 상기 쓰기 구동클럭을 제1 논리레벨로 유지시켜 출력하며,
    상기 쓰기구간신호의 활성화 시 상기 내부클럭을 상기 쓰기 구동클럭으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  27. 제26항에 있어서,
    상기 쓰기 구동클럭 생성부는,
    상기 내부클럭과 상기 쓰기구간신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호를 지연시켜 상기 쓰기 구동클럭으로 출력하기 제1 및 제2 인버터로 구현된 인버터 체인을 포함하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  28. 제27항에 있어서,
    상기 제1 내지 제N 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 읽기 구동클럭을 기준으로 상기 애디티브레이턴 시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제1 읽기 어드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제1 쓰기 어드레스 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  29. 제28항에 있어서,
    상기 모드 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제2 읽기 어드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 밴드폭-쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제2 쓰기 어드레스 생성부를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  30. 제2항 또는 제3항에 있어서,
    상기 밴드폭 쓰기 구동클럭 생성부는,
    상기 쓰기구간신호 또는 상기 밴드폭신호의 비활성화 시 상기 밴드폭-쓰기 구동클럭을 제1 논리레벨로 유지시켜 출력하며,
    상기 쓰기구간신호 및 상기 밴드폭신호의 활성화 시 상기 내부클럭을 상기 밴드폭-쓰기 구동클럭으로 출력하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  31. 제30항에 있어서,
    상기 밴드폭 쓰기 구동클럭 생성부는,
    상기 내부클럭과 상기 쓰기구간신호를 입력으로 갖는 제1 낸드게이트와,
    상기 제1 낸드게이트의 출력신호와 상기 밴드폭신호를 입력으로 갖는 제2 낸드게이트와,
    상기 제2 낸드게이트의 출력신호를 상기 밴드폭-쓰기 구동클럭으로 출력하기 위한 제1 인버터를 구비하는 것
    을 특징으로 하는 내부 어드레스 생성장치.
  32. 제31항에 있어서,
    상기 제1 내지 제N 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제1 읽기 어드레스 생성부와,
    상기 내부 읽기 어드레스를 상기 쓰기 구동클럭을 기준으로 상기 카스레이턴시에 대응되는 지연을 갖는 상기 내부 쓰기 어드레스로 생성하기 위한 제1 쓰기 어드레스 생성부를 구비하는 것
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  33. 제32항에 있어서,
    상기 모드 컬럼 어드레스 생성수단은,
    상기 해당 어드레스를 상기 밴드폭-읽기 구동클럭을 기준으로 상기 애디티브레이턴시에 대응되는 지연을 갖는 상기 내부 읽기 어드레스로 생성하기 위한 제2 읽기 어드레스 생성부와,
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