CN1886797A - 具有用于增加带宽的多阵列结构的存储装置 - Google Patents

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Abstract

本发明的一个实施例提供了一种半导体存储器，该半导体存储器包括N个存储器阵列(102)的存储体和总线，每个存储器阵列具有相应的阵列地址，所述总线提供阵列地址信号、行地址信号(RAS)和定时信号。所述半导体存储器还包括N个跟踪电路(122)，每个跟踪电路耦接在N个存储器阵列中不同的一个和总线之间。第一跟踪电路响应于通过阵列地址信号接收到第一阵列的第一阵列地址以及RAS的第一有效状态，将所述第一阵列耦接到总线，以使只有第一阵列对构成第一存储体处理的第一定时信号序列作出响应。第二跟踪电路响应于通过阵列地址信号接收到第二阵列的第二阵列地址以及RAS的第二有效状态，将所述第二阵列耦接到总线，以使在第一存储体处理完成之前只有第二阵列开始对构成第二存储体处理的第二定时信号序列起响应。

Description

具有用于增加带宽的多阵列结构的存储装置
背景技术
使用多阵列存储结构的常规半导体存储装置，诸如利用存储体(bank)结构的同步动态随机存取存储器(SDRAM)装置，通常在不同存储体之间使用流水线型操作来提高性能，但是通常不支持给定存储体内部的流水线型操作。这个“限制”主要由于使用全局定时信号，该信号要求对给定存储体的处理实际上是连续的，以便给定存储体的第一存储器阵列的处理在该给定存储体的第二存储器阵列的处理能够被启动之前完成。
图1是总体上示出常规多阵列存储系统30的实例存储体结构的框图。如图所示，表示为存储器阵列32m到32n的多个存储器阵列，一起构成存储器阵列存储体34。存储系统30还包括存储体控制器36，其通过行总线38提供全局阵列和行地址信号以及全局定时信号，诸如行地址信号(RAS)和字线接通信号，还通过列总线40提供全局列地址和定时信号，诸如列地址信号(CAS)。
存储器阵列存储体34的每个存储器阵列通过相应的行控制块(表示为42m到42n)耦接到行总线38，并且通过列冗余和控制块44以及列解码器46耦接到列总线40。每个存储器阵列还通过全局数据总线50a和50b耦接到数据输入/输出(I/O)块48。
为了访问存储器阵列存储体34中的存储器阵列，诸如存储器阵列32m，存储体控制器36首先通过经由行总线38提供正确的阵列地址来“激活”阵列32m。一旦激活了阵列32m，存储体控制器36就经由行总线38提供随后的全局定时信号序列以执行期望的存取操作，诸如字线选择(WL)信号、位线读出放大(BL S/A)控制信号等。经由相应的行控制块42m到42n将所述随后的定时信号序列提供给存储体34的每个存储器阵列32m到32n；但是，只有被激活的阵列，在这个例子中是32m，对所述随后的定时信号序列做出响应。
因为定时信号的全局特性，对阵列32m的存取操作必须在可以启动对另一个阵列例如阵列32n的存取操作之前完成。否则，如果在完成阵列32m的存取操作之前启动了阵列32n，则两个阵列都对随后的全局定时信号做出响应并且由于错误的定时信号输入而产生错误的多阵列操作。
图2是总体上示出常规的多阵列存储系统(诸如图1的存储系统30)的处理的示例性时序图60。在示出的例子中，以62示出系统时钟，命令行64示出SDRAM形式的系统命令。
存储体控制器36首先发出“存储体激活”命令68。如图所示，存储体激活命令68(Act_Bk<a>)激活存储器阵列存储体“a”。然后激活存储器阵列存储体<a>中的存储器阵列<m>32m，以进行由行操作周期68指示的行操作。接着如70所示启动对存储器阵列<m>32m中的所选行的操作，诸如读或写操作。一旦完成所述读或写操作70，启动对存储器阵列存储体<a>的预充电命令。接下来，对存储器阵列<m>32m预充电，如预充电周期74所示。用76表示存储器阵列存储体<a>的存储器阵列<m>32m中的行的处理的总循环时间tRC，包括行操作周期68和预充电周期74。
如78所示的下一个存储体激活命令Act_Bk<a>直到总循环时间tRC 76过去才能发出给存储器阵列存储体<a>。此后，在存储器阵列存储体<a>中可以进行另一个处理，诸如以80所示的对存储器阵列<n>的行操作。命令行82示出了类SRAM(静态随机存取存储器)形式的相似操作的命令。
如上所述，由于定时信号的全局特性，对存储体的第一存储器阵列的处理必须在启动对该存储体的另一个存储器阵列的处理之前结束，以便避免模糊的输出状况，在这种状况下存储体中多于一个存储器阵列对相同的定时信号序列响应。结果，常规多阵列存储体结构的带宽受存储系统定时信号的全局特性限制。
发明内容
本发明的一个实施例提供一种半导体存储器，该存储器包括N个存储器阵列的存储体和总线，每个存储器阵列具有相应的阵列地址，所述总线提供阵列地址信号、行地址信号(RAS)和定时信号。所述半导体存储器还包括N个跟踪电路，每个跟踪电路耦接在N个存储器阵列中不同的一个和总线之间。第一跟踪电路响应于通过阵列地址信号和RAS的第一有效状态接收第一阵列的第一阵列地址，而将第一阵列耦接到总线，以便只有第一阵列对构成第一存储体处理的第一定时信号序列起响应。第二跟踪电路响应于通过阵列地址信号和RAS的第二有效状态接收到第二阵列的第二阵列地址，而将第二阵列耦接到总线，以便只有第二阵列在第一存储体处理完成之前开始对构成第二存储体处理的第二定时信号序列作出响应。
附图说明
图1是总体上示出常规多阵列存储器结构的例子的框图。
图2是总体上示出常规多存储器阵列结构的操作的示例性时序图。
图3是总体上示出依照本发明的多阵列结构的一个示例性实施例的框图。
图4是总体上示出依照本发明的多阵列结构的操作实例的示例性时序图。
图5是总体上示出依照本发明的跟踪电路的一个示例性实施例的框图。
图6是依照本发明的跟踪电路的一个示例性实施例的示意性框图。
图7A是总体上示出依照本发明的多阵列结构的操作实例的示例性时序图。
图7B是总体上示出依照本发明的多阵列结构的操作实例的示例性时序图。
图8是依照本发明的跟踪电路的一个示例性实施例的示意性框图。
具体实施方式
在以下详细说明中，参考所述附图，这些附图构成了说明的一部分，并且在附图中通过举例说明的方式示出了可以在其中实施本发明的特定实施例。在这方面，使用诸如“顶部”、“底部”、“前”、“后”、“前端”、“结尾”等方向术语作为对所描述的附图的方向的引用。因为本发明的实施例的部件可以位于多个不同的方向，所以使用方向术语是用于说明而决不是限制的目的。应理解可以利用其它实施例，并且在不偏离本发明范围的情况下可以进行结构或逻辑修改。因此以下的详细说明不应被认为是限制意义，并且由所附权利要求来限定本发明的范围。
图3是总体上示出依照本发明的半导体存储装置100的一部分的一个示例性实施例的框图，该半导体存储装置100具有采用跟踪电路的构成存储体的存储器阵列结构。跟踪电路被配置用于通过使能够对存储体内的不同存储器阵列进行交叠存储体处理来增加存储装置100的带宽。存储装置100包括多个存储器阵列，示为存储器阵列102m到102n，这些存储器阵列一起构成存储器阵列存储体，其在104被示为存储体<a>。存储体控制器106经由行总线108提供全局定时信号，诸如阵列地址、行地址和行地址信号(RAS)，并且经由列总线110提供全局列地址和定时信号，诸如列地址信号(CAS)。
存储体<a>104的每个存储器阵列102m到102n通过列冗余和控制块112以及列解码器114耦接到列总线110，并且通过全局数据总线(GDB’s)118a和118b耦接到数据输入/输出(I/O)块116。每个存储器阵列102m到102n还通过相应的行控制块(表示为120m到120n)和相应的跟踪电路(表示为122m到122n)耦接到行总线108。
在一个实施例中，第一跟踪电路，诸如跟踪电路122m，响应于通过行总线108接收相关存储器阵列<m>102m的阵列地址和随后的行地址信号(RAS)的第一有效状态，将存储器阵列<m>102m耦接到总线108，以便只有存储器阵列<m>102m对随后的表示存储体104的第一处理的第一定时信号序列作出响应。之后，第二跟踪电路，诸如跟踪电路122n，响应于通过行总线108接收到相关存储器阵列102n的阵列地址和随后的RAS的第二有效状态来耦接存储器阵列102n，以便在对存储器阵列<m>102m的第一处理结束之前，只有存储器阵列102n开始对表示存储体104的第二处理的第二定时信号序列作出响应。尤其是，通过使得对存储体<a>104中的第一和第二存储器阵列(诸如存储器阵列102m和102n)的处理能够交叠，跟踪电路(诸如跟踪电路122m和122n)通过数据I/O块116和GBD’s 118a和118b增加了半导体存储装置100的带宽。
在一个实施例中，半导体存储装置100包括DRAM器件，其中存储器阵列102m到102n中的每一个包括DRAM存储单元的阵列。在一个实施例中，第二处理必须针对与第一存储器阵列不相同并且不相邻的第二存储器阵列。在半导体存储装置100以相邻存储器阵列共享位线读出放大器(BL S/A’s)的方式构造的时候，情况就是如此。在一个实施例中，当第二处理对第一存储器阵列或相邻存储器阵列进行的时候，第一跟踪电路提供“等待”信号，其指示存储体控制器延迟第二处理直到第一处理完成后为止。
图4是总体上示出使对图3的半导体存储装置100的处理交叠的例子的时序图130。在图示的例子中，在132示出系统时钟，行133示出提供给存储体控制器106的类SRAM(非多路复用地址)系统命令和它们与时钟信号132的关系。如图所示，存储体控制器106首先响应对存储体<a>104中的存储器阵列<m>102m的读命令(Read_m/a)，如在134所示的，这启动了在136指示的对存储器阵列<m>102m的行激活操作。作为响应，跟踪电路122m将存储器阵列<m>102m耦接到总线108，以便只有存储器阵列<m>102m对通过行总线108提供的表示存储体<a>104的第一处理的随后的第一定时信号序列作出响应。通过以这种方式将存储器阵列<m>102m耦接到行总线108，存储体控制器106可以在时间tRRD 140之后响应对第二存储器阵列的第二读命令，在138指示的，第二存储器阵列为诸如“存储器阵列<k>”(图3中未示出)，而不必等待完成存储器阵列<m>102m的读处理134(包括预充电操作144)所需的总循环时间tRC 142。
当存储器阵列<k>不同于存储器阵列<m>102m并且不是它的相邻存储器阵列时，在146指示对存储器阵列<k>的行激活操作。如果存储器阵列<k>是相邻阵列，则跟踪电路102m指示存储体控制器106在148启动存储器阵列<k>的行激活操作之前等待存储器阵列<m>102m的读处理134完成的总循环时间tRC 144。
图5是示出依照本发明的半导体存储装置160的一部分的框图，该半导体存储装置使用了跟踪电路(诸如跟踪电路122m)的一个示例性实施例。跟踪电路122m包括字线块162、读出放大块164和列选择块166。
行控制块120m通过行总线108在168接收全局阵列地址信号，并接收全局行地址信号起始脉冲(RAS_start)，在170表示。响应于具有相关存储器阵列<m>102m的地址的阵列地址信号和具有有效状态的RAS_start 170，行控制块向存储器阵列<m>102m和字线块162提供局部行地址信号激活脉冲(RAS_act<m>)(在172表示)。RAS_act<m>172启动对存储器阵列<m>102m的行操作。
字线块162响应于接收到RAS_act<m>172而生成具有有效状态的第一跟踪信号。另外，字线块162响应于具有有效状态的第一跟踪信号并且一旦通过行总线108接收到全局字线接通定时信号脉冲(WL_ON)174，向存储器阵列<m>102m和读出放大块164提供局部字线接通信号脉冲(WLON<m>)，在176表示。WLON<m>176使在相关存储器阵列<m>102m中的所选择的字线被激活。WLON<m>176还将第一跟踪信号设置为无效状态。
读出放大块164响应于接收到WLON<m>176而生成具有有效状态的第二跟踪信号。另外，读出放大块164响应于具有有效状态的第二跟踪信号并且一旦通过行总线108接收到全局读出放大器接通定时信号(SA_ON)178的第一脉冲，向存储器阵列<m>102m和列选择块166提供局部读出放大器接通脉冲(SAON<m>)180。SAON<m>180启动对存储器阵列<m>102m的读出放大操作，并且进一步将第二跟踪信号设置为无效状态。
列选择块166响应于SAON<m>180向存储器阵列<m>102m提供具有有效状态的列选择信号(RC_SEL<m>)182。RC_SEL<m>182基于通过列解码器(诸如列解码器46)接收到的列地址，启动对存储器阵列<m>102m中的所选列的选择。SAON<m>180表示可以启动列选择的最早时间。基于以上说明，只有存储器阵列<m>102m对发往/来自全局数据总线(诸如全局数据总线50a/50b)的数据传输作出响应。
另外，利用处于有效状态的RC_SEL<m>182，并且一旦接收到通过行总线108接收的SA_ON 178的第二脉冲或者是预充电定时信号脉冲(PCH)184，列选择块166将RC_SEL 182设置为无效状态。列选择块166还从存储器阵列<m>102m接收读出放大操作跟踪信号(SAOP<m>)186。当RC_SEL<m>182和SAOP<m>186都具有无效状态时，列选择块166向存储器阵列<m>102m提供读出放大器停止信号(SA_STOP<m>)188。SA_STOP<m>188使与存储器阵列<m>102m相关的读出放大器操作结束。
图6是示出了依照本发明的半导体存储系统200的一部分的示意性框图，所述半导体存储系统使用了跟踪电路的一个示例性实施例，例如跟踪电路122m。跟踪电路122m包括字线块162、读出放大块164和列选择块166。如图所示，跟踪电路122m还包括冲突块202，其被配置用来防止对相同阵列的连续处理。
行控制块120m包括AND门204、206和208。字线块162包括触发器210、AND门212和OR门214。读出放大块164包括触发器216、AND门218和OR门220。列选择块166包括触发器222、AND门224、OR门226和228，以及NOR门230。
行控制块120m在AND门204的输入处接收全局阵列地址信号(ADDR_array)168。在AND门206的输入处接收AND门204的输出和全局行地址信号起始脉冲(RAS_start)170。AND门208的输入耦接到AND门206的输出和冲突块202的触发器232的Q’输出。通过AND门208的输出向存储器阵列<m>102m提供局部行地址信号激活脉冲(RAS_act<m>)172。
字线块162在触发器210的置位输入(S)处接收RAS_act<m>172，并且在触发器210的Q输出处生成第一跟踪信号(Track_a<m>)。Track_a<m>和全局字线接通定时信号脉冲(WL_ON)174在AND门212的输入处接收。在AND门212的输出处向存储器阵列<m>102m提供局部字线接通信号脉冲(WLON<m>)176。OR门214的输入耦接到AND门212的输出和冲突块202的触发器232的Q’输出，并且输出耦接到触发器210的重置输入(R)。
读出放大块164在触发器216的置位输入(S)处接收WLON<m>176，并且在触发器216的Q输出处生成第二跟踪信号(Track_b<m>)。在AND门218的输入处接收Track_b<m>和全局读出放大器接通脉冲(SA_ON)178。在AND门218的输出处将局部读出放大器接通脉冲(SAON<m>)180提供给存储器阵列<m>102m。OR门220的输入耦接到AND门218的输出和冲突块202的触发器232的Q’输出，并且输出耦接到触发器216的重置输入(R)。
列选择块166在触发器222的置位输入(S)处接收SAON<m>180，并且在触发器222的Q输出处生成局部列选择信号(RC_SEL<m>)182。AND门228在其输入处接收全局读出放大器接通脉冲(SA_ON)178和预充电定时信号脉冲(PCH)180。AND门224的输入接收OR门228的输出和RC_SEL<m>182。OR门226的输入耦接到AND门224的输出和冲突块202的触发器232的Q’输出，并且输出耦接到触发器222的重置输入(R)。NOR门230在其输入处从存储器阵列<m>102m接收SAOP<m>186，且从触发器222接收RC_SEL<m>182，并且在其输出处向存储器阵列<m>102m提供SA_STOP<m>1188。
图7A和7B是示出图6的跟踪电路122m的操作的实例时序图。图7A用250示出了对两个存储器阵列的连续处理，这两个阵列是存储器阵列<m>102m和阵列<k>(在图6中未示出)，其中阵列<m>和阵列<k>是存储体<a>104中不相同并且不相邻的存储器阵列。
在252示出了系统时钟。连续处理中的第一个是如在254所示的对阵列<m>102m的读取操作(Read_m/a)。最初，如在256所示的，存储体控制器(诸如存储体控制器36)提供阵列<m>102m的阵列地址(ADDR_array)，ADDR_array在AND门204的输入处被接收。在ADDR_array 256是存储器阵列<m>102m的地址的情况下，将AND门204的输出设置为“高”。然后如258所示提供全局RAS_start脉冲。在AND门204的输出设置为“高”的情况下，AND门206响应于接收到RAS_start脉冲258在其输出处提供脉冲。假定不存在正在进行的之前的对存储器阵列<m>102m的处理，则将触发器232的Q’输出设置为“高”。在触发器232的输出Q’设置为“高”的情况下，AND门208向存储器阵列<m>102m提供局部RAS_act<m>脉冲172。
一旦RAS_act<m>172处于下降沿，则将触发器210的输出Q设置为“高”，如在260处的Track_a<m>所示。在Track_a<m>设置为“高”的情况下，跟踪电路122m是在该存储体结构中将向其相应的存储器阵列提供随后的全局WL_ON信号的唯一的跟踪电路。因而，AND门212一旦接收到随后的全局WL_ON信号262，就向存储器阵列<m>102m提供局部字线接通定时信号脉冲(WLON<m>)176，从而激活阵列<m>102m中所选择的字线。一旦WLON<m>176处于下降沿，则将触发器216的输出Q设置为“高”，如在264处Track_b<m>所示。
而且一旦WLON<m>176处于下降沿，则将触发器210的输出Q重置为“低”，如在266处Track_a<m>所示。在Track_a<m>现在设置为“低”的情况下，跟踪电路122m将不向存储器阵列<m>102m提供随后的全局WL_ON信号脉冲。此时，可以启动对存储体<a>中另一个阵列的行操作，诸如在268所示的对存储器阵列<k>的读取操作(Read_k/a)。为了启动Read_k/a 268，如在270所示的，通过行总线108发出存储器阵列<k>的全局ADD_array信号。一旦接收到存储器阵列<k>的ADDR_array 270，则与阵列<k>关联的跟踪电路(未示出，但是与跟踪电路122m相同)是将向其关联阵列提供随后的全局RAS_start脉冲272的唯一的跟踪电路。换句话说，只有该存储体的阵列<k>将响应RAS_start脉冲272。以类似于以上关于阵列<m>102m所描述的方式，与阵列<k>关联的跟踪电路产生具有“高”电平的跟踪信号Track_a<k>，如在274所示的。
在Track_b<m>设置为“高”的情况下(在264处)，跟踪电路122m是该存储体结构中将向其相应的存储器阵列提供随后的读出放大器接通信号脉冲(SA_ON)的唯一的跟踪电路。因而，AND门218一旦接收到随后的全局SA_ON脉冲276，就向存储器阵列<m>102m提供局部读出放大器接通定时信号脉冲(SAON<m>)180。一旦接收到SAON<m>180，就启动对存储器阵列<m>102m的读出放大器操作。一旦SAON<m>180处于下降沿，则将触发器222的输出Q设置为“高”，从而向具有“高”电平的阵列<m>102m提供行选择信号RC_SEL<m>，如在278所示的，由此激活该存储体的所选列。而且一旦SAON<m>180处于下降沿，则将触发器216的输出Q重置为“低”，如在280处Track_b<m>所示。
此时，如在274所示在Track_a<k>设置为“高”的情况下，通过行总线108发出的全局WL_ON脉冲282使阵列<k>中的所选字线被激活。如在284所示的，WL_ON脉冲282的下降沿将Track_a<k>重置为“低”，并将Track_b<k>设置为“高”。
在Track_b<m>重置为“低”的情况下，跟踪电路122m将不向存储器阵列<m>102m提供随后的全局SA_ON信号脉冲。因而，在Track_b<k>设置为高的情况下，下一个全局SA_ON脉冲286启动存储器阵列<k>的读出放大操作。如在288所示的，SA_ON脉冲286的上升沿通过OR门228、AND门224和OR门226重置Q输出，从而RC_SEL<m>为“低”。这标志阵列<m>102m的列操作结束。而且一旦SA_ON脉冲286处于下降沿，则以类似于存储器阵列<m>的跟踪电路122m的方式将Track_b<k>设置为“低”，并且将RC_SEL<k>设置为“高”，如在290所示的，从而为该存储体激活所选的列。
从图7A的时序图250可以看出，对存储器阵列<k>(与存储器阵列<m>102m不相同并且不相邻)的读取操作268可以在时间tRRD 292之后启动，而不必等待整个循环时间tRC 76(见图2)完成。代替地，存储器阵列<k>的读取操作268可以与阵列<m>102m的读取操作254交叠。
图7B是示出当试图对存储器阵列<m>102m进行连续处理时图6的跟踪电路122m的操作的时序图300。与前面相同，在252示出系统时钟。在254表示对存储器阵列<m>102m的连续读取操作中的第一个。最初，在AND门204的输入处接收存储器阵列<m>102m的阵列地址(ADDR_array)，如在256所示的，结果使AND门204的输出被设置为“高”。然后如在258所示提供全局RAS_start脉冲。在AND门204的输出设置为“高”的情况下，AND门206响应于接收RAS_start脉冲258在其输出处提供脉冲。假定不存在正在进行的之前的对存储器阵列<m>102m的处理，则将触发器232的Q’输出设置为“高”。在触发器232的输出Q’设置为“高”的情况下，AND门208向存储器阵列<m>102m提供局部RAS_act<m>脉冲172。
一旦RAS_act<m>172处于下降沿，则将触发器210的输出Q设置为“高”，如在260处Track_a<m>所示。而且一旦RAS_act<m>脉冲172处于下降沿，则将冲突块202的触发器232的输出Q设置为“高”，结果使AND门234的输入之一被设置为“高”。这还将触发器232的Q’输出设置为“低”，从而使得跟踪电路122m不能向阵列<m>102m提供另一个局部RAS_start<m>脉冲172，直到触发器232的Q’输出被再次设置为“高”为止。
在Track_a<m>设置为“高”的情况下，跟踪电路122m是存储体结构中将向其相应的存储器阵列提供随后的WL_ON脉冲的唯一的跟踪电路。因而，AND门212一旦接收到随后的全局WL_ON脉冲262，就向存储器阵列<m>102m提供局部WLON<m>脉冲176，从而激活存储器阵列<m>102m中所选择的字线。
一旦局部WLON<m>脉冲176处于下降沿，则将触发器216的输出Q设置为“高”，如在264处Track_b<m>所示。而且一旦WLON<m>176处于下降沿，则将触发器210的输出Q重置为“低”，如在266处Track_a<m>所示。在Track_a<m>现在重置为“低”的情况下，跟踪电路122m将不向存储器阵列<m>102m提供随后的全局WL_ON信号脉冲。
此时，如在302所示的，启动对阵列<m>102的第二个读取操作。如同在254的第一个读取操作一样，ADDR_array提供存储器阵列<m>102m的阵列地址，如在304所示。该阵列地址在AND门204的输入处被接收，结果使AND门204的输出被设置为“高”。然后提供RAS_start脉冲306，其导致在AND门206的输出处生成相似脉冲。在触发器232的输出Q设置为“高”的情况下，AND门234提供WAIT<m>信号308，信号308通知存储体控制器在存储器阵列<m>102m内存在正在进行的处理。
在Track_b<m>设置为“高”(在264处)的情况下，跟踪电路122m是该存储体结构中将向其相应的存储器阵列提供随后的全局SA_ON信号脉冲的唯一的跟踪电路。因而，AND门218一旦接收到随后的全局SA_ON脉冲310，就向存储器阵列<m>102m提供局部SAON<m>信号脉冲180。一旦接收到SAON<m>180，就启动对存储器阵列<m>102m的读出放大器操作。
一旦SAON<m>180处于下降沿，则将触发器222的Q输出设置为“高”，从而向具有“高”电平的存储器阵列<m>102m提供行选择信号RC_SEL<m>，如在278所示的，由此激活该存储体的所选列。而且一旦SAON<m>180处于下降沿，则将触发器216的输出Q重置为“低”，如在312处Track_b<m>所示。在Track_b<m>现在重置为“低”的情况下，跟踪电路122m将不向存储器阵列<m>102m提供随后的全局SA_ON信号脉冲。
一旦完成存储器阵列<m>102m中的操作，局部读出放大器操作信号(SAOP<m>)就在NOR门230的输入之一变“低”。在SAOP变“低”之后的预定时刻，存储体控制器提供全局预充电脉冲(PCH)184，该脉冲在OR门228的输入之一处接收，其使得OR门228的输出设置为“高”。在OR门228的输出设置为“高”并且RC_SEL<m>仍然为“高”的情况下，AND门224的输出设置为“高”。
在AND门224的输出设置为“高”的情况下，OR门226的输出设置为“高”，其使得列选择块166的触发器222被重置。当触发器222被重置时，Q输出并且因而RC_SEL<m>被设置为“低”，由此结束存储器阵列<m>102m中的列选择操作。
另外，当触发器222的Q输出变“低”时，NOR门230的输出设置为“高”，从而向存储器阵列<m>102m提供局部SA_STOP<m>信号。并且，NOR门230的输出设置为“高”使得冲突块202的触发器232被重置。当触发器232被重置时，Q输出变“低”，并且Q’输出变“高”，从而在AND门234的输出处将局部WAIT<m>信号设置为“低”，并且使得AND门208能够提供将要提供给存储器阵列<m>102m的随后的局部RAS_act脉冲172。此时，对存储器阵列<m>102m的另一个处理可以发生。
图8是示出了依照本发明的半导体存储系统200的一部分的示意性框图，该半导体存储系统采用了跟踪电路122m的另一个示例性实施例。除了列选择块166在触发器222的置位输入(S)之前还包括AND门330之外，图8的跟踪电路122m与图6所示的跟踪电路相同。将局部SAON<m>脉冲180提供给AND门330的第一个输入，并且将刷新条信号(Refresh#)332提供给AND门330的第二个输入。AND门330的输出耦合到触发器222的置位输入(S)。
基于以上通过图7A和图7B的时序图描述的图6的跟踪电路122m的操作，跟踪电路122m使存储体结构中的不同并且不相邻的存储器阵列的处理能够交叠。因而，当第一阵列(诸如阵列<k>)中正在进行一个处理时，可以在阵列<m>102m中启动第二操作，例如刷新操作，所述阵列<m>102m不同于阵列<k>并且不与之相邻。但是，刷新操作不需要列选择，并且不涉及通过数据I/O块116和全局数据总线118a/118b的数据I/O处理。因而，在刷新操作的情况下，Refresh#信号332通过防止触发器222的输出Q设置为“高”来阻止通过AND门330使能RC_SEL信号182。
通过使对存储器阵列存储体104中的不同且不相邻的存储器阵列的处理能够交叠，依照本发明的跟踪电路(诸如跟踪电路122m)增加了采用存储体结构的半导体存储装置(诸如半导体存储装置200)的总带宽。
尽管这里图示和说明了特定实施例，但是本领域的普通技术人员应理解在不偏离本发明的范围的情况下多种替换和/或等价实施方式可以代替所示出和描述的特定实施例。本申请意图覆盖在此讨论的特定实施例的任何修改或变化。因此，本发明旨在只由权利要求和其等价物来限定。

Claims (33)

1.一种半导体存储器，包括：
N个阵列的存储体，每个阵列具有相应的阵列地址；
提供阵列地址信号、行地址信号(RAS)和定时信号的总线；以及
N个跟踪电路，每个跟踪电路耦接在N个阵列中相关联的不同的一个和总线之间，其中第一跟踪电路响应于通过阵列地址信号接收第一阵列的第一阵列地址以及RAS的第一有效状态，将所述第一阵列耦接到总线，以使只有第一阵列对构成第一存储体处理的第一定时信号序列作出响应，且第二跟踪电路响应于通过阵列地址信号接收第二阵列的第二阵列地址以及RAS的第二有效状态，将所述第二阵列耦接到总线，以使在第一存储体处理完成之前只有第二阵列对构成第二存储体处理的第二定时信号序列作出响应。
2.如权利要求1所述的存储器，其中第二阵列与第一阵列不相同并且不相邻。
3.如权利要求1所述的存储器，其中所述半导体存储器包括随机存取存储器(RAM)器件。
4.如权利要求1所述的存储器，其中所述半导体存储器包括动态随机存取存储器(DRAM)器件。
5.如权利要求1所述的存储器，其中每个跟踪电路还被配置用于在对其关联阵列或相邻阵列的正在进行的处理完成之前，响应于接收其关联阵列的阵列地址和RAS的有效状态，提供等待信号。
6.如权利要求1所述的存储器，其中每个跟踪电路还包括：
字线块，其响应于具有有效状态的局部RAS和RAS的有效状态提供具有有效状态的第一跟踪信号，所述具有有效状态的局部RAS表示具有其关联阵列的阵列地址的阵列地址信号，并且响应于具有有效状态的第一跟踪信号和通过总线接收全局字线定时信号脉冲而向其关联阵列提供局部字线脉冲；
读出放大块，其响应于所述局部字线脉冲提供具有有效状态的第二跟踪信号，并且响应于具有有效状态的第二跟踪信号和通过总线接收全局读出放大定时信号脉冲，向其关联阵列提供局部读出放大脉冲；以及
列块，其响应于所述局部读出放大脉冲向其关联阵列提供具有有效状态的局部列选择信号。
7.如权利要求6所述的存储器，其中所述字线块包括：
触发器，其响应于具有有效状态的局部RAS提供具有有效状态的第一跟踪信号；和
AND门，其响应于全局字线定时脉冲和具有有效状态的第一跟踪信号提供局部字线脉冲。
8.如权利要求7所述的存储器阵列，其中触发器响应于局部字线脉冲将第一跟踪信号设置为无效状态。
9.如权利要求6所述的存储器，其中所述读出放大块包括：
触发器，其响应于局部字线接通脉冲提供具有有效状态的第二跟踪信号；和
AND门，其响应于全局读出放大定时信号脉冲和具有有效状态的第二跟踪信号提供局部读出放大脉冲。
10.如权利要求9所述的存储器，其中所述触发器响应于局部读出放大脉冲将第二跟踪信号设置为无效状态。
11.如权利要求6所述的存储器，其中所述列块包括：
触发器，其响应于局部读出放大脉冲提供具有有效状态的局部列选择信号。
12.如权利要11所述的存储器，其中当局部列选择信号有效时，所述触发器响应于全局预充电定时信号脉冲或全局读出放大定时信号脉冲将局部列选择信号设置为无效状态。
13.如权利要求12所述的存储器，其中所述列块还包括：
NOR门，其接收局部列选择信号和表示对相关联阵列的读出放大操作已完成的读出放大操作信号，并且响应于具有无效状态的局部列选择信号和表示对相关联阵列的读出放大操作已完成的读出放大操作信号，向相关联阵列提供具有有效状态的读出放大停止信号。
14.如权利要求13所述的存储器，其中跟踪电路还包括：
冲突块，在对其相关联存储器阵列的正在进行的处理完成之前，响应于具有其相关联阵列的阵列地址的阵列地址信号和RAS的有效状态，提供具有有效状态的等待信号。
15.如权利要求14所述的存储器，其中冲突块包括：
触发器，其提供具有有效状态的阵列操作信号，该信号表示对其关联阵列正在进行的处理；和
AND门，其响应于具有有效状态的操作信号和RAS的有效状态以及具有其相关联阵列的阵列地址的阵列地址信号，提供等待信号。
16.如权利要求15所述的存储器，其中触发器响应于具有有效状态的读出放大停止信号以及使等待信号具有无效状态，将所述操作信号设置为无效状态。
17.用于半导体存储器的跟踪电路，所述半导体存储器包括N个存储器阵列的存储体和总线，所述总线提供阵列地址信号、行地址信号(RAS)和定时信号，所述跟踪电路耦接在总线和相关联存储器阵列之间，并被配置用于响应于通过阵列地址信号接收相关联存储器阵列的阵列地址以及RAS的有效状态，将相关联存储器阵列耦接到总线，使得相关联存储器阵列只对构成对该相关联存储器阵列的处理的第一定时信号序列作出响应，以便可以在对该关联存储器阵列的处理完成之前开始构成该存储体中的第二存储器阵列的第二定时信号序列的处理。
18.如权利要求17所述的电路，其中第二阵列与第一阵列不同并且不相邻。
19.如权利要求17所述的电路，其中所述半导体存储器包括随机存取存储器(RAM)器件。
20.如权利要求17所述的电路，其中所述半导体存储器包括动态随机存取存储器(DRAM)器件。
21.如权利要求17所述的电路，其中每个跟踪电路还被配置用于在对其相关联阵列或相邻阵列的正在进行的处理完成之前，响应于接收其相关联阵列的阵列地址和RAS的有效状态提供等待信号。
22.如权利要求17所述的电路，其中每个跟踪电路还包括：
字线块，其响应于具有有效状态的局部RAS和RAS的有效状态提供具有有效状态的第一跟踪信号，所述具有有效状态的局部RAS表示具有其相关联阵列的阵列地址的阵列地址信号，并且响应于具有有效状态的第一跟踪信号和通过总线接收全局字线定时信号脉冲向其相关联阵列提供局部字线脉冲；
读出放大块，其响应于所述局部字线脉冲提供具有有效状态的第二跟踪信号，并且响应于具有有效状态的第二跟踪信号和通过总线接收全局读出放大定时信号脉冲，向其相关联阵列提供局部读出放大脉冲；以及
列块，其响应于所述局部读出放大脉冲向其相关联阵列提供具有有效状态的局部列选择信号。
23.如权利要求22所述的电路，其中所述字线块包括：
触发器，其响应于具有有效状态的局部RAS提供具有有效状态的第一跟踪信号；和
AND门，其响应于全局字线定时脉冲和具有有效状态的第一跟踪信号提供局部字线脉冲。
24.如权利要求23所述的电路阵列，其中触发器响应于局部字线脉冲将第一跟踪信号设置为无效状态。
25.如权利要求22所述的电路，其中所述读出放大块包括：
触发器，其响应于局部字线接通脉冲提供具有有效状态的第二跟踪信号；和
AND门，其响应于全局读出放大定时信号脉冲和具有有效状态的第二跟踪信号提供局部读出放大脉冲。
26.如权利要求25所述的电路，其中所述触发器响应于局部读出放大脉冲将第二跟踪信号设置为无效状态。
27.如权利要求22所述的电路，其中所述列块包括：
触发器，其响应于局部读出放大脉冲提供具有有效状态的局部列选择信号。
28.如权利要求27所述的电路，其中当局部列选择信号有效时，所述触发器响应于全局预充电定时信号脉冲或全局读出放大定时信号脉冲将局部列选择信号设置为无效状态。
29.如权利要求28所述的电路，其中所述列块还包括：
NOR门，其接收局部列选择信号和表示对相关联阵列的读出放大操作已完成的读出放大操作信号，并且响应于具有无效状态的局部列选择信号和表示对相关联阵列的读出放大操作已完成的读出放大操作信号，向相关联阵列提供具有有效状态的读出放大停止信号。
30.如权利要求29所述的电路，其中跟踪电路还包括：
冲突块，在对其相关联存储器阵列的正在进行的处理完成之前，响应于具有其相关联阵列的阵列地址的阵列地址信号和RAS的有效状态，提供具有有效状态的等待信号。
31.一种增加半导体存储器的带宽的方法，所述半导体存储器具有每一个都具有阵列地址的多个阵列和总线，所述总线提供阵列地址信号、行地址信号(RAS)和定时信号，所述方法包括：
响应于总线通过阵列地址信号提供第一阵列的阵列地址以及RAS的第一有效状态，将所述多个阵列中的第一阵列耦接到总线，以使只有第一阵列耦接到总线，从而只有第一阵列对构成第一存储体处理的第一定时信号序列作出响应；以及
响应于总线通过阵列地址信号提供第二阵列的阵列地址以及RAS的第二有效状态，将所述多个阵列中的第二阵列耦接到总线，以使在所述第一存储体处理完成之前只有第二阵列对构成第二存储体处理的第二定时信号序列作出响应。
32.如权利要求31所述的方法，其中第一和第二阵列是同一个存储器阵列存储体中不相同并且不相邻的阵列。
33.如权利要求31所述的方法，其中所述半导体存储器包括动态随机存取存储器(DRAM)器件。
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