JPS58208995A - 記憶素子読出し方式 - Google Patents
記憶素子読出し方式Info
- Publication number
- JPS58208995A JPS58208995A JP57091239A JP9123982A JPS58208995A JP S58208995 A JPS58208995 A JP S58208995A JP 57091239 A JP57091239 A JP 57091239A JP 9123982 A JP9123982 A JP 9123982A JP S58208995 A JPS58208995 A JP S58208995A
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- JP
- Japan
- Prior art keywords
- current
- storage
- voltage
- storage element
- trs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/26—Sensing or reading circuits; Data output circuits
Landscapes
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は記憶素子の読出し方式に係シ、特に導通状態で
の電流駆動能力の低い記憶素子の高速な読出しに適する
記憶素子読出し方式に関する。
の電流駆動能力の低い記憶素子の高速な読出しに適する
記憶素子読出し方式に関する。
従来のＲＯＭの読出し回路を第１図に示す。アドレスデ
コーダ３でＲＯＭマトリックスのワード８２１’！ｒ選
択し、選択されたワード線につながるエンハンスメント
タイプＭＯＳトランジスタ２３１〜２３ｍの接続状態を
電流バス１０−１１−２３１の電流量を検出することに
より読出し動作を行なう。本方式ではアドレス指定によ
ってワード線２１のレベルが確定し、これによりトラン
ジスタ２３１のオン・オフ状態が確定する。通常ワード
線２１を駆動するデコーダ３はブプリーションタイプＭ
ＯＳトランジスタ３３によってＬ′からＨ”に立上げる
速度はトランジスタ３２１〜３２ｎによってＩ（“から
Ｌ″へ立下げる速度にくらべて遅い。さらに記憶素子を
構成するトランジスタ２３１〜２３ｍはメモリの集積度
をあげるために加工寸法を微細化する。このため、この
トランジスタの電流駆動能力は低い。このようにワード
線の立上げ速度が遅くさらに記憶素子の電流５駆動能力
が低いことからデータ）宵の容量５の電荷を放電する速
度が遅く、高速の読出し速度を得ることができない。第
２図はメモリマトリックス２にダイナミック回路を用い
た従来方式の例である。この例においてもワード線２１
の立上げ速度は第１図の場合と同様に遅く、データ線容
量５にトランジスタ１１でチャージしたのち、この電荷
を放電する速度も記憶素子２３１〜２３ｍの電流駆動能
力で制限され、第１図と同様に高速の読出し速度を得る
ことは出来ない。
コーダ３でＲＯＭマトリックスのワード８２１’！ｒ選
択し、選択されたワード線につながるエンハンスメント
タイプＭＯＳトランジスタ２３１〜２３ｍの接続状態を
電流バス１０−１１−２３１の電流量を検出することに
より読出し動作を行なう。本方式ではアドレス指定によ
ってワード線２１のレベルが確定し、これによりトラン
ジスタ２３１のオン・オフ状態が確定する。通常ワード
線２１を駆動するデコーダ３はブプリーションタイプＭ
ＯＳトランジスタ３３によってＬ′からＨ”に立上げる
速度はトランジスタ３２１〜３２ｎによってＩ（“から
Ｌ″へ立下げる速度にくらべて遅い。さらに記憶素子を
構成するトランジスタ２３１〜２３ｍはメモリの集積度
をあげるために加工寸法を微細化する。このため、この
トランジスタの電流駆動能力は低い。このようにワード
線の立上げ速度が遅くさらに記憶素子の電流５駆動能力
が低いことからデータ）宵の容量５の電荷を放電する速
度が遅く、高速の読出し速度を得ることができない。第
２図はメモリマトリックス２にダイナミック回路を用い
た従来方式の例である。この例においてもワード線２１
の立上げ速度は第１図の場合と同様に遅く、データ線容
量５にトランジスタ１１でチャージしたのち、この電荷
を放電する速度も記憶素子２３１〜２３ｍの電流駆動能
力で制限され、第１図と同様に高速の読出し速度を得る
ことは出来ない。
本発明の目的は上記の従来技術の欠点を解決した、直速
読出しを可能にする新規なメモリ読出し方式を提供する
ことにある。
読出しを可能にする新規なメモリ読出し方式を提供する
ことにある。
本発明はメモリの読出し速度を制限しているメモリマト
リックスの付遊容量の充放電全記憶素子とは別のメモリ
マトリックスに共通のＭＯＳ）ランジスタで行なわせ、
読出し動作はアドレス指定された記憶素子の電流のオン
オフ状態のみを検出することにより行なう。以下、実施
例により説明する。
リックスの付遊容量の充放電全記憶素子とは別のメモリ
マトリックスに共通のＭＯＳ）ランジスタで行なわせ、
読出し動作はアドレス指定された記憶素子の電流のオン
オフ状態のみを検出することにより行なう。以下、実施
例により説明する。
実施例
第３図に本方式の原理を示す回路例を示す。同図におい
て１が検出回路、２がメモリマトリックスで、４が新し
く追加したデータ線制御回路である。図中１１．１２．
４１〜４４，２３１ 〜２３ｍ、２４１Ｕエンハンスメ
ントタイプＭＯ８トランジスタ、４５はデプリーション
タイプＭＯＳトランジスタで共にＮＭＯＳ構造とする。
て１が検出回路、２がメモリマトリックスで、４が新し
く追加したデータ線制御回路である。図中１１．１２．
４１〜４４，２３１ 〜２３ｍ、２４１Ｕエンハンスメ
ントタイプＭＯ８トランジスタ、４５はデプリーション
タイプＭＯＳトランジスタで共にＮＭＯＳ構造とする。
４６はインバータである。第４図は第３図の動作タイミ
ングを示している。以下第３図、第４図に従って動作を
説明する。メモリ読出しを行なっていない期間、すなわ
ち、Ｅ＝１゛Ｌ″の期間では、データ線制御回路のＭＯ
Ｓトランジスタ４１がオフ、４２がオンとなる。この結
果、データ線２２の電圧Ｖ２２はＯＶになる。データ線
２２の浮遊容量５に蓄わえられた電荷は４２を経由して
放電され、５にＩ５および４２でＩ４２が流れる。４８
の電圧はＭＯＳトランジスタ４３，４４．４５で構成さ
れる閉ループの論理しきい値（ＶＬＴ）で安定し、４８
の電圧Ｖ４８＝ＶＬＴとなる。次に読出し期間（Ｅ＝Ｈ
ｌになると、４１がオン、４２がオフとなる。４８の電
圧Ｖ４８はＶ２２の電圧Ｏｖにひかれて、一時下がるが
、この電圧ｆｄ４４，４５で構成されたインバータのゲ
ートに入力されており、４９の電圧が上り、４３を流れ
る電流が増加して元の安定点ＶＬＴに戻る。データ線２
２の電圧Ｖ２２は４１がオンすることでＯＶからＶＬＴ
に変化し、これによってデータ線容量５には充電電流工
、が流れる。この充電電流はおもにＭＯＳ）ランジスタ
４３によって供給される。４１，４２．４３のトランジ
スタにメモリマトリックスのデータ線２２に共通に使用
でき、電流駆動能力の大きなトランジスタが使用できる
。このため充電は短時間で完了する。記憶素子２３１に
はＶ２２がＶｔ、Ｔｔで上昇することで電流（Ｉ ２３
１．１が流れ始める。
ングを示している。以下第３図、第４図に従って動作を
説明する。メモリ読出しを行なっていない期間、すなわ
ち、Ｅ＝１゛Ｌ″の期間では、データ線制御回路のＭＯ
Ｓトランジスタ４１がオフ、４２がオンとなる。この結
果、データ線２２の電圧Ｖ２２はＯＶになる。データ線
２２の浮遊容量５に蓄わえられた電荷は４２を経由して
放電され、５にＩ５および４２でＩ４２が流れる。４８
の電圧はＭＯＳトランジスタ４３，４４．４５で構成さ
れる閉ループの論理しきい値（ＶＬＴ）で安定し、４８
の電圧Ｖ４８＝ＶＬＴとなる。次に読出し期間（Ｅ＝Ｈ
ｌになると、４１がオン、４２がオフとなる。４８の電
圧Ｖ４８はＶ２２の電圧Ｏｖにひかれて、一時下がるが
、この電圧ｆｄ４４，４５で構成されたインバータのゲ
ートに入力されており、４９の電圧が上り、４３を流れ
る電流が増加して元の安定点ＶＬＴに戻る。データ線２
２の電圧Ｖ２２は４１がオンすることでＯＶからＶＬＴ
に変化し、これによってデータ線容量５には充電電流工
、が流れる。この充電電流はおもにＭＯＳ）ランジスタ
４３によって供給される。４１，４２．４３のトランジ
スタにメモリマトリックスのデータ線２２に共通に使用
でき、電流駆動能力の大きなトランジスタが使用できる
。このため充電は短時間で完了する。記憶素子２３１に
はＶ２２がＶｔ、Ｔｔで上昇することで電流（Ｉ ２３
１．１が流れ始める。
従ってライン４８に流れる電流Ｉ４８は５を充電するＩ
５と２３１を流れる電流■２３１の和が流れるが、充電
々流は短時間でなくなり、Ｉ２３１のみが残る。トラン
ジスタ４３に並列におかれた検出回路１にはライン４８
に流れる電流の一部が分岐されトランジスタ１１がこの
Ｉ４８を検出し、出力１３には検出電圧Ｖ１３’を出力
する。
５と２３１を流れる電流■２３１の和が流れるが、充電
々流は短時間でなくなり、Ｉ２３１のみが残る。トラン
ジスタ４３に並列におかれた検出回路１にはライン４８
に流れる電流の一部が分岐されトランジスタ１１がこの
Ｉ４８を検出し、出力１３には検出電圧Ｖ１３’を出力
する。
本回路においてメモリの読出し速度を制限するデータ線
容量の光放電はＭＯＳ４３．４２で行なっている。これ
らのトランジスタはメモリマトリックスに共通で電流駆
動能力の大きなものが使用できる。記憶素子２３１はデ
ータ線の駆動に直接たずされる必要はなく、小電流であ
っても読出し特性を劣化させることはない。この性質は
大容量メモリの読出しで特に有効になる。また記憶素子
の集積密度を上げる方法として従来よく用いられている
記憶素子をＮＡＮＤ構成にしたたて型ＲＯＭや電気的に
書換え可能なＲＯＭの読出し方法としても効果がある。
容量の光放電はＭＯＳ４３．４２で行なっている。これ
らのトランジスタはメモリマトリックスに共通で電流駆
動能力の大きなものが使用できる。記憶素子２３１はデ
ータ線の駆動に直接たずされる必要はなく、小電流であ
っても読出し特性を劣化させることはない。この性質は
大容量メモリの読出しで特に有効になる。また記憶素子
の集積密度を上げる方法として従来よく用いられている
記憶素子をＮＡＮＤ構成にしたたて型ＲＯＭや電気的に
書換え可能なＲＯＭの読出し方法としても効果がある。
第５図は第３図の回路を使った半導体装置を示す。同図
においては第３図にさらにアドレスデコーダ３と検出回
路１にＭ、ＯＳトランジスタ１４〜１８からなる差動ア
ンプを追加している。追加回路は前者と同様にＮＭＯＳ
構成で１４．１５゜３２（１デプリーシヨンタイプＰｖ
ＩＯ８，１６〜１８゜３１１〜３１ｎＵエンノ・ンスタ
イプＭＯ８である。
においては第３図にさらにアドレスデコーダ３と検出回
路１にＭ、ＯＳトランジスタ１４〜１８からなる差動ア
ンプを追加している。追加回路は前者と同様にＮＭＯＳ
構成で１４．１５゜３２（１デプリーシヨンタイプＰｖ
ＩＯ８，１６〜１８゜３１１〜３１ｎＵエンノ・ンスタ
イプＭＯ８である。
メモリアドレスケデコーダ３のゲート３１１〜３１０に
与えることによりメモリマトリックスのワード線２１が
選択場れ、前述しｔような動作によって検出電圧Ｖ１３
が発生する。差動電圧の比較電圧Ｖ ａｉｒ ｆ Ｖ
１３のオン、オフ時の軍５圧の中間に設定することで、
差動電圧の出力Ｖ ｏｕｔ電圧としてａ１＊、ｕＯｙ信
号をとり出せる。
与えることによりメモリマトリックスのワード線２１が
選択場れ、前述しｔような動作によって検出電圧Ｖ１３
が発生する。差動電圧の比較電圧Ｖ ａｉｒ ｆ Ｖ
１３のオン、オフ時の軍５圧の中間に設定することで、
差動電圧の出力Ｖ ｏｕｔ電圧としてａ１＊、ｕＯｙ信
号をとり出せる。
実施例２
第７図はメモリマトリックスが太知模になってワード線
２１の抵抗Ｒ２１、容量Ｃ２１が増加し記憶素子２３１
〜２３ｍのゲート電圧の１駆動が遅くなる場合の回路例
を示している。図においてＭＯＳトランジスタの記述は
実施例１と同様とする。Ｒ２１，Ｃ２１はワードｇ！２
１の配線抵抗と配線容量を示す。第７図はその動作タイ
ミ／りである。本回路ではメモリ読出し信号Ｅでアドレ
スデコーダを制御する。すなわちトランジスタ３３のゲ
ートにＥ信号を入れることで読出し期間以外（Ｅ−”Ｌ
”の期間）ではデコーダ出力３４の電圧Ｖ３４ｉ”Ｈ”
レベルにしておく。記憶素子の電圧Ｖ２１はＲ２１，Ｃ
２１によってゆるや力λに上昇する。読出し時間すなわ
ちＥ＝″′Ｈ”になるとデコーダ出力Ｖ３４は指定され
た出力を残して他はＯＶにおちる。指定嘔れたアドレス
に対してはＶ３４はｔｔ Ｈ”レベルを維持し、ライ／
２１はそのませ充電する。すなわちライ／２１の出立り
時間はＥ＝ ＠ｔ Ｌ ｎの期間だけ余分に使用でき、
メモリ読出しに対して十分はやくライ／２１を立上げる
ことができる。非選択ラインはＥ ＝ ” Ｈ” Ｋな
ってからＯＶに放電烙れるがトランジスタ３１１〜３１
ｎおよび３３で構成される放電回路は３２による充電能
力にくらべて一般に十分大きな莢電能力を有しライン２
１の立下り時間は立上り時間程問題にならない。なお
Ｅ−ａｔ Ｉ、 ｐｐの期間が十分に長い場合は第３図
のトランジスタ４２を省略して記憶素子２３１を介して
データ線容量５の電荷を放電させることも可能である。
２１の抵抗Ｒ２１、容量Ｃ２１が増加し記憶素子２３１
〜２３ｍのゲート電圧の１駆動が遅くなる場合の回路例
を示している。図においてＭＯＳトランジスタの記述は
実施例１と同様とする。Ｒ２１，Ｃ２１はワードｇ！２
１の配線抵抗と配線容量を示す。第７図はその動作タイ
ミ／りである。本回路ではメモリ読出し信号Ｅでアドレ
スデコーダを制御する。すなわちトランジスタ３３のゲ
ートにＥ信号を入れることで読出し期間以外（Ｅ−”Ｌ
”の期間）ではデコーダ出力３４の電圧Ｖ３４ｉ”Ｈ”
レベルにしておく。記憶素子の電圧Ｖ２１はＲ２１，Ｃ
２１によってゆるや力λに上昇する。読出し時間すなわ
ちＥ＝″′Ｈ”になるとデコーダ出力Ｖ３４は指定され
た出力を残して他はＯＶにおちる。指定嘔れたアドレス
に対してはＶ３４はｔｔ Ｈ”レベルを維持し、ライ／
２１はそのませ充電する。すなわちライ／２１の出立り
時間はＥ＝ ＠ｔ Ｌ ｎの期間だけ余分に使用でき、
メモリ読出しに対して十分はやくライ／２１を立上げる
ことができる。非選択ラインはＥ ＝ ” Ｈ” Ｋな
ってからＯＶに放電烙れるがトランジスタ３１１〜３１
ｎおよび３３で構成される放電回路は３２による充電能
力にくらべて一般に十分大きな莢電能力を有しライン２
１の立下り時間は立上り時間程問題にならない。なお
Ｅ−ａｔ Ｉ、 ｐｐの期間が十分に長い場合は第３図
のトランジスタ４２を省略して記憶素子２３１を介して
データ線容量５の電荷を放電させることも可能である。
本実施例は読出し期間以外で記憶素子をあらかじめ導通
状態にするようなゲート電圧を与えている。しかし、実
施例１で示したようにこの期間、データ線制御回路は第
３図のゲート４１をオフにし直流電流の経路を遮断して
おり、消費電力の増加ケ生ずることはない。
状態にするようなゲート電圧を与えている。しかし、実
施例１で示したようにこの期間、データ線制御回路は第
３図のゲート４１をオフにし直流電流の経路を遮断して
おり、消費電力の増加ケ生ずることはない。
本発明はメモリ読出しの高速化という特長のほかに消費
電力の低減の面でも非常に有効である。
電力の低減の面でも非常に有効である。
すなわ、ち、デコーダ３およびメモリマトリックス２に
流れる直流電流はメモリアクセス時間Ｅ＝ｔｏ Ｈ”の
期間のみで他の時間は電流バスは切断している。また実
施例２ではワード線の立上り時間が読出し速度を制限し
ないのでデコーク゛のトランジスタ３３は比較的小さＡ
Ｍｏｓが使用できる。
流れる直流電流はメモリアクセス時間Ｅ＝ｔｏ Ｈ”の
期間のみで他の時間は電流バスは切断している。また実
施例２ではワード線の立上り時間が読出し速度を制限し
ないのでデコーク゛のトランジスタ３３は比較的小さＡ
Ｍｏｓが使用できる。
大規模なメモリになるとこのトランジスタ３３０個数が
増大するので、このサイズを小さくできることは低消費
電力の面で効果が太きい。
増大するので、このサイズを小さくできることは低消費
電力の面で効果が太きい。
第１図は従来方式のメモリ読出し回路の例、第２図は同
じく他の従来方式の回路例、第３図は本発明の詳細な説
明する回路例、第４図は第３図の動作タイミング、第５
図は本発明を用いた半導体装置、第６図は本発明と組合
わせた応用例、第７図Ｖよそのタイミングである。 第１図、第２図、第３図において、 １・・・検出回路、２・・・メモリマトリックス、３・
・・アドレスデコーダ、４・・・データ線制御回路、５
・・・デ閉 １ 問 ｆＪ ｚ 図 ′ｆＪ ３ 図 ＸＪ４− 図 ′ｆ１５ 図
じく他の従来方式の回路例、第３図は本発明の詳細な説
明する回路例、第４図は第３図の動作タイミング、第５
図は本発明を用いた半導体装置、第６図は本発明と組合
わせた応用例、第７図Ｖよそのタイミングである。 第１図、第２図、第３図において、 １・・・検出回路、２・・・メモリマトリックス、３・
・・アドレスデコーダ、４・・・データ線制御回路、５
・・・デ閉 １ 問 ｆＪ ｚ 図 ′ｆＪ ３ 図 ＸＪ４− 図 ′ｆ１５ 図
Claims (1)
- 【特許請求の範囲】 １、複数の記憶素子からなる情報記憶部と記憶素子の入
力につながるアドレス制御部と記憶素子に流れる電流の
有無を検出する状態検出部と記憶素子と状態検出部と検
出部の間をつなぐ出力線制御部からなる記憶装置におい
て、出力線制御部は状態検出部への入力電圧を一定に保
ち７５）つ電圧が低下した場合に電圧を一定電圧まで上
昇させる機能をもち、さらに読出し期間以外で記憶素子
の出力端を状態検出部から切離して接地し、読出し期間
では状態検出部に接続し、状態検出部は検出部に流れる
電流を検出することを特徴とする記憶素子読出し方式。 るような制御信号を出すことを特徴とする記憶素子読出
し方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57091239A JPS58208995A (ja) | 1982-05-31 | 1982-05-31 | 記憶素子読出し方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57091239A JPS58208995A (ja) | 1982-05-31 | 1982-05-31 | 記憶素子読出し方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58208995A true JPS58208995A (ja) | 1983-12-05 |
Family
ID=14020865
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57091239A Pending JPS58208995A (ja) | 1982-05-31 | 1982-05-31 | 記憶素子読出し方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58208995A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116543804A (zh) * | 2023-07-07 | 2023-08-04 | 长鑫存储技术有限公司 | 驱动控制电路和存储器 |
-
1982
- 1982-05-31 JP JP57091239A patent/JPS58208995A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116543804A (zh) * | 2023-07-07 | 2023-08-04 | 长鑫存储技术有限公司 | 驱动控制电路和存储器 |
| CN116543804B (zh) * | 2023-07-07 | 2023-11-24 | 长鑫存储技术有限公司 | 驱动控制电路和存储器 |
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